JP3480423B2 - 電源回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フィボナッチタイ
プのスイッチトキャパシタ型電圧変換電源回路に関し、
特に電力変換効率を高める回路構成とした電源回路に関
する。

【０００２】

【従来の技術】電源電圧の昇降圧を行う電源回路とし
て、フィボナッチタイプのスイッチトキャパシタ型(以
下SC型)の電圧変換回路があり、これは特開平４−３１
７５６０号公報に示されている。フィボナッチタイプの
ＳＣ型の電圧変換回路は、２相クロックで動作し、特に
昇降圧比が大きいことで知られる。

【０００３】以下、図１５を用いて昇圧回路の構成と動
作について説明する。図１５は、３倍昇圧を行うフィボ
ナッチタイプのＳＣ昇圧回路を示す回路である。

【０００４】図１５において、１は出力スイッチ素子、
2a,2b,3a,3b,4a,4bはスイッチ素子、200は出力コンデン
サ、20a,20bはコンデンサ、１０は電圧Eを出力する入力
電圧源、１１はIoの一定電流を流す定電流源である。定
電流源１１は、実際の回路では、この電圧変換回路が駆
動する負荷を表している。

【０００５】図１５に示す回路は、入力電圧源１０の電
圧Eを３倍に昇圧し、出力コンデンサ200の両端(Vout)に
約３Ｅの電圧を出力する。

【０００６】次に、従来回路の動作原理を説明する。図
１５の回路は２相クロックで動作する。図中、各スイッ
チ素子を白丸（○）と三角（△）の２群つのスイッチ素
子群で示しているが、それぞれのスイッチ素子群が同期
してスイッチングすることを示している。

【０００７】例えば、T1期間はスイッチ素子4a,2b,3bは
オンし、スイッチ素子2a,3a,4b,1はオフする。逆にT2期
間はスイッチ素子2a,3a,4b,1はオンし、スイッチ素子4
a,2b,3bはオフする。

【０００８】ここでは、白丸のスイッチ素子がオンのフ
ェースを第１フェーズとよび、三角のスイッチ素子がオ
ンのフェーズを第２フェーズと呼ぶことにする。

【０００９】図１６は第１フェーズの時の、各コンデン
サの接続状態を示す図、図１７は第２フェーズの時の各
コンデンサの接続状態を示す図である。

【００１０】図１７において、第２のフェーズでは、コ
ンデンサ20aは電圧Eにエコライズされ、図１６における
コンデンサ20bは、電圧2Eにエコライズされる。従っ
て、図１７におけるコンデンサ200は、電圧３Ｅにエコ
ライズされる。

【００１１】このように、図１５の回路は、入力電圧Ｅ
を約３倍の３Ｅに昇圧した出力電圧Voutが得られる。

【００１２】次に、図２０を用いて簡単にフィボナッチ
タイプのＳＣ降圧回路の構成と動作について説明する。
図２０は、１／３倍降圧を行うときの、フィボナッチタ
イプのＳＣ降圧回路の構成を示す図である。

【００１３】図２０において、1は入力スイッチ素子、2
a,2b,3a,3b,4a,4bはスイッチ素子、200は出力コンデン
サ、20a,20bはコンデンサ、１０は電圧Ｅを出力する入
力電圧源、１１はIoの一定電流を流す定電流源である。
定電流源１１は、実際の回路では、この電圧変換回路が
駆動する負荷を表している。

【００１４】図２０に示す回路は、入力電圧源１０の電
圧Ｅを１／３倍に降圧し、出力コンデンサ200の両端(Vo
ut)に約１／３Ｅの電圧を出力する。

【００１５】以下、従来回路の動作原理を説明する。図
２０の回路は２相クロックで動作する。図中、各スイッ
チ素子が同期してスイッチングすることは上述した通り
であるので詳細な説明は省略する。

【００１６】図２１は第１フェーズの時の各コンデンサ
の接続状態を表す図、図２２は第２フェーズの時の、各
コンデンサの接続状態を表す図である。

【００１７】図２２において、第２のフェーズでは、コ
ンデンサ200とコンデンサ20bは同じ電圧にエコライズさ
れる。従って図２２におけるコンデンサ20aは、コンデ
ンサ200とコンデンサ20bの電圧の和にエコライズされ
る。

【００１８】ところで、図２２におけるコンデンサ20a
とコンデンサ20bの電圧の和は、入力電源電圧Eにエコラ
イズされるので、コンデンサ200の両端にかかる出力電
圧Voutは、入力電圧を約１／３に降圧した１／３Ｅとな
る。

【００１９】このように、フィボナッチタイプのＳＣ型
電圧変換電源回路は、２相クロックで動作し、スイッチ
素子4a,4bの接続位置を前段と後段に切り替えただけ
で、昇圧回路にも降圧回路にもなりうる。

【００２０】

【発明が解決しようとする課題】図１８は、第１フェー
ズでの電荷の移動を、図１９は、第２フェーズでの電荷
の移動を表したものである。図１８で示されるように、
T1フェーズでは、コンデンサ200よりIo・T1の電荷量が
放電される。

【００２１】平衡状態では、各コンデンサへの放電電荷
量と充電電荷量は等しいから、第２フェーズでは、コン
デンサ200にはIo・T1の電荷量が充電されなくてはなら
ない。従って図１９で示されるIo・T1の電荷の移動ルー
プが形成される。

【００２２】また、図１９で示される第２フェーズで
は、定電流源11はIo・T2の電荷を移動するから、この電
荷の供給もとは、コンデンサ20bとなる。この時、コン
デンサ20bは、コンデンサ200と定電流源11の両方に電荷
を供給することとなるから、コンデンサ20bからは、Io
(T1+T2)の電荷が放電される。

【００２３】従って、図１８で示される第１フェーズで
は、コンデンサ20bには、Io(T1+T2)の電荷が充電されな
ければならない。この時、コンデンサ20aは、Io(T1+T2)
の電荷が放電されることとなる。

【００２４】放電された電荷は、充電されなければなら
ないから、図１９で示される第２フェーズにおいては、
コンデンサ20aにはIo(T1+T2)の電荷が、入力電圧源10よ
り移動する。

【００２５】このような電荷の移動により、各コンデン
サの電圧は平衡状態となる。図１８と図１９には、それ
ぞれのフェーズでの電荷のループを示した。ここで、ス
イッチ素子3aを通過する電荷量について考えてみる。

【００２６】図１９で示されるように、スイッチ素子3a
には、全ての電荷移動ループが重なりあっており、この
スイッチ素子を通過する電荷量は、2Io(T1+T2)となるこ
とがわかる。

【００２７】ところで、電圧変換を行うときの電力損失
は、電荷が移動するときの抵抗によって生じる。一般に
スイッチ素子は、理想スイッチではなく、スイッチオン
時においてもあるオン抵抗値を持つ。

【００２８】従って、より高効率に電圧変換を行うため
には、より各スイッチのオン抵抗値を下げるか、もしく
は、各スイッチを流れる電荷量をより少なくする回路構
成にチャレンジする必要がある。

【００２９】前者のアプローチは、オン抵抗を下げるた
めに、各スイッチサイズをより大きくするというアプロ
ーチが考えられる。しかし、単純に全てのスイッチサイ
ズを大きくすることは、コストの増大を招く。

【００３０】本発明は、従来のフィボナッチタイプのＳ
Ｃ型電圧変換電源回路において、スイッチ素子3aに流れ
る電荷量をより少なくし、これにより、高効率なＳＣ型
電圧変換電源回路を提供することを目的とする。

【００３１】

【課題を解決するための手段】第１の発明は、コンデン
サと、前記コンデンサの一端と第１の入出力端子に挿入
された第１のスイッチ素子と、前記コンデンサの他端と
第２の入出力端子に挿入された第２のスイッチと、前記
コンデンサの他端とグランド端子間に挿入された第３の
スイッチ素子とからなる構成要素を構成単位とし、前記
構成単位を多段従属接続することにより電圧変換を行う
フィボナッチタイプのスイッチ・ト・キャパシタ型の昇
圧電源回路であって、前記構成単位の第１の入出力端子
は、前段のコンデンサの一端に接続され、第２の入出力
端子は、前段の第１の入出力端子に接続され、前記構成
単位の初段の第１と第２の入力端子は、入力電源に接続
され、前記構成単位の最終段のコンデンサの一端は、出
力スイッチの一端に接続され、前記出力スイッチの他端
とグランド端子間に挿入された出力コンデンサを備えた
ことを特徴とする。

【００３２】また、第２の発明は、コンデンサと、前記
コンデンサの一端と第１の入出力端子に挿入された第１
のスイッチ素子と、前記コンデンサの他端と第２の入出
力端子に挿入された第２のスイッチと、前記コンデンサ
の他端とグランド端子間に挿入された第３のスイッチ素
子とからなる構成要素を構成単位とし、前記構成単位を
多段従属接続することにより電圧変換を行うフィボナッ
チタイプのスイッチ・ト・キャパシタ型の降圧電源回路
であって、前記構成単位の第１の入出力端子は、後段の
コンデンサの一端に接続され、第２の入出力端子は、後
段の第１の入出力端子に接続され、前記構成単位の最終
段の第１と第２の入力端子は、出力コンデンサの一端に
接続され、前記出力コンデンサの他端はグランド端子に
接続され、前記構成単位の初段のコンデンサの一端は、
入力スイッチの一端に接続され、前記入力スイッチの他
端は、入力電源に接続されることを特徴とする。

【００３３】第３の発明は、フィボナッチタイプのスイ
ッチ・ト・キャパシタ型の電圧変換回路であって、前記
電圧変換回路を構成する各スイッチのオン抵抗値を、前
記各スイッチ素子に流れる電荷量が大きいほど、小さく
することを特徴とする。

【００３４】

【発明の実施の形態】（実施の形態１）最初に、フィボ
ナッチタイプのＳＣ型電圧変換をより高効率に行う方法
として、スイッチサイズを大きくするアプローチと、ス
イッチに流れる電荷量をより少なくするアプローチがあ
るが、まず、前者のアプローチについて説明する。

【００３５】単純に全てのスイッチサイズを大きくする
ことは、コストの増大を招く。そこで、図１９からわか
るように、全てのスイッチサイズを一様に大きくするの
ではなく、電荷の通過量が多いスイッチサイズを特に大
きくするのが、コストパフォーマンス的に優れている。

【００３６】なぜなら、電荷の通過量がより多いスイッ
チほど、抵抗によるエネルギーの損失が大きいからであ
る。図１９においては、スイッチ素子3aのみが、他のス
イッチと比較し、２倍の電荷量が通過する。

【００３７】従って、スイッチ素子3aのみ、スイッチサ
イズを大きくすることが、コストパフォーマンス的に優
れた考え方となる。

【００３８】図１９の場合は、スイッチ素子3aのみ、他
のスイッチサイズと比較し、約２倍のサイズ（オン抵抗
値）に設計することが望ましい。これにより、全てのス
イッチでのエネルギー損失を、ほぼ同等にできる。

【００３９】以上のように本実施形態によれば、電圧変
換回路を構成する各スイッチのオン抵抗値を、前記各ス
イッチ素子に流れる電荷量が大きいほど、小さくするこ
とにより、高効率な電圧変換を実現する。より具体的に
は、前記各スイッチ素子のオン抵抗は、前記各スイッチ
素子に流れる電荷量の大きさに比例して小さくするよう
にしてもよい。

【００４０】本発明は、フィボナッチタイプのＳＣ型電
圧変換電源回路を設計するとき、各コンデンサに充放電
する電荷量を計算し、各スイッチを通過する電荷量を考
慮することで、全ての回路構成に対して適用できる。

【００４１】（実施の形態２）後者のアプローチであ
る、スイッチに流れる電荷量をより少なくする方法につ
いて、図１を用いて説明する。

【００４２】図１は、本発明の一実施形態における３倍
昇圧を行う場合のフィボナッチタイプのＳＣ昇圧回路で
ある。

【００４３】図１において、1は出力スイッチ素子、2a,
2b,3a,3b,4a,4bはスイッチ素子、200は出力コンデン
サ、20a,20bはコンデンサ、１０は電圧Ｅを出力する入
力電圧源であり、１１はIoの一定電流を流す定電流源で
ある。定電流源１１は、実際の回路では、この電圧変換
回路が駆動する負荷を表している。

【００４４】図１に示す回路は、入力電圧源１０の電圧
Ｅを３倍に昇圧し、出力コンデンサ200の両端(Vout)に
約３Ｅの電圧を出力する。本発明の構成と、従来の構成
との特徴的違いは、スイッチ素子4a〜4bの多段従属され
る際の接続先のノードが異なる点にある。

【００４５】以下、本実施形態に係る回路の動作原理を
説明する。図１の回路は２相クロックで動作する。図
中、各スイッチ素子を白丸（○）と三角（△）の２つの
スイッチ素子群で示しているが、それぞれのスイッチが
同期してスイッチングすることを示している。

【００４６】例えば、T1期間はスイッチ素子4a,2b,3bは
オンし、スイッチ素子2a,3a,4b,1はオフする。逆にT2期
間はスイッチ素子2a,3a,4b,1はオンし、スイッチ素子4
a,2b,3bはオフする。ここではスイッチ素子4a,2b,3bが
オンのフェースを第１フェーズとよび、スイッチ素子2
a,3a,4b,1がオンのフェーズを第２フェーズと呼ぶこと
にする。以下の実施形態でも同様である。

【００４７】図２は第１フェーズの時の各コンデンサの
接続状態を示す図、図３は第２フェーズの時の、各コン
デンサの接続状態を示す図である。

【００４８】図３において、第２フェーズでは、コンデ
ンサ20aは電圧Eにエコライズされ、図２におけるコンデ
ンサ20bは、電圧2Eにエコライズされる。従って、図３
におけるコンデンサ200は、電圧3Eにエコライズされ
る。

【００４９】このように、図１の回路では、入力電圧Ｅ
を約３倍の３Ｅに昇圧した出力電圧Voutが得られる。

【００５０】次に、図４と図５を用いて、各スイッチを
移動する電荷量について説明する。図４は、第１フェー
ズでの電荷の移動を、図５は、第２フェーズでの電荷の
移動を示したものである。

【００５１】図４で示すように、T1フェーズでは、コン
デンサ200よりIo・T1の電荷量が放電される。平衡状態
では、各コンデンサへの放電電荷量と充電電荷量は等し
いから、第２フェーズでは、コンデンサ200にはIo・T1
の電荷量が充電されなくてはならない。

【００５２】従ってコンデンサ200には、図５で示され
るIo・T1の電荷の移動ループが形成される。また、図５
で示される第２フェーズでは、定電流源11はIo・T2の電
荷を放電するから、この電荷の供給もとは、コンデンサ
20bとなる。

【００５３】この時、コンデンサ20bは、コンデンサ200
と定電流源11の両方に電荷を供給することとなるから、
コンデンサ20bからは、Io(T1+T2)の電荷が放電される。

【００５４】従って、図４で示される第１フェーズで
は、コンデンサ20bには、Io(T1+T2)の電荷が充電されな
ければならない。この時、コンデンサ20aは、Io(T1+T2)
の電荷が放電されることとなる。

【００５５】放電された電荷は、充電されなければなら
ないから、図５で示される第２フェーズにおいては、コ
ンデンサ20aにはIo(T1+T2)の電荷が、入力電圧源10より
充電する。

【００５６】このような電荷の移動により、各コンデン
サの電圧は平衡状態となる。図４と図５には、それぞれ
のフェーズでの電荷のループを示した。ここで、スイッ
チ素子3aを通過する電荷量について考えてみる。

【００５７】図５で示されるように、スイッチ素子3aを
移動する電荷量は、コンデンサ20aに充電するときのみ
であり、このスイッチ素子を通過する電荷量は、Io(T1+
T2)である。

【００５８】従来のフィボナッチタイプのＳＣ型３倍昇
圧回路においては、スイッチ素子3aを通過する電荷量
は、2Io(T1+T2)で、本実施形態の構成では、Io(T1+T2)
であり、従来の構成と比較し、半分の電荷量となってい
る。

【００５９】スイッチを通過する電荷量が少ないという
ことは、より高効率な電力変換が実現できることを意味
する。本実施形態の構成は、従来構成と全く同一の回路
規模で、より高効率な電力変換を可能とする、優れた特
徴をもつ。

【００６０】また、従来の構成と同等の電力変換効率を
実現するのであれば、スイッチ素子3aのオン抵抗を２倍
にしてもよいので、スイッチ素子3aのサイズを約１／２
にでき、回路の小規模化が可能となる。

【００６１】図６は、本発明の一実施形態のフィボナッ
チタイプＳＣ型５倍昇圧回路の構成を示す図である。構
成要素や構成要素番号の付け方は、図１と全く同じであ
るので、ここでは、説明を省略する。このように、本実
施形態は、３倍や５倍昇圧だけでなく、フィボナッチタ
イプの全てのＳＣ型昇圧回路に適用でき、図７に本発明
による一般化された回路構成を示す。

【００６２】図中、１００はフィボナッチ昇圧回路を構
成する際の最小構成単位であり、１個のコンデンサ２０
と、３個のスイッチ素子(3,4,5)で構成される。この構
成単位１００を多段従属接続することで、フィボナッチ
数列に従う任意の出力電圧が得られる。

【００６３】構成単位１００自体は、従来の構成単位と
同じであるが、本発明は、多段従属接続を行う際のノー
ドが異なる。図７で示す多段従属接続形態とすること
で、容易にフィボナッチタイプのＳＣ昇圧回路の高効率
化が実現できる。

【００６４】（実施の形態３）次に、図８〜図１０を用
いて簡単にフィボナッチタイプのＳＣ降圧回路の構成と
動作について説明する。図８〜図１０は、１／３倍降圧
を行うときの、フィボナッチタイプのＳＣ降圧回路を示
す図である。

【００６５】図８〜図１０において、1は入力スイッチ
素子、2a,2b,3a,3b,4a,4bはスイッチ素子、200は出力コ
ンデンサ、20a,20bはコンデンサ、１０は電圧Ｅを出力
する入力電圧源、１１はIoの一定電流を流す定電流源で
ある。

【００６６】定電流源１１は、実際の回路では、この電
圧変換回路が駆動する負荷を表している。図８に示す回
路は、入力電圧源１０の電圧Ｅを１／３倍に降圧し、出
力コンデンサ２００の両端(Vout)に約１／３Ｅの電圧を
出力する。

【００６７】以下本実施形態の動作原理を説明する。図
８の回路は２相クロックで動作する。図中、各スイッチ
素子が同期してスイッチングすることを示している点は
図１と同様であるので、以下詳細な説明は省略する。

【００６８】図９は第１フェーズの時の、各コンデンサ
の接続状態を示し、図１０は第２フェーズの時の、各コ
ンデンサの接続状態を示す図である。

【００６９】図１０において、第２フェーズでは、コン
デンサ200とコンデンサ20bは同じ電圧にエコライズされ
る。従って図９におけるコンデンサ20aは、コンデンサ2
00とコンデンサ20bの電圧の和にエコライズされる。

【００７０】ところで、図１０におけるコンデンサ20a
とコンデンサ20bの電圧の和は、入力電源電圧Eにエコラ
イズされるので、コンデンサ200の両端にかかる出力電
圧Voutは、入力電圧を約１／３に降圧した１／３Ｅとな
ることがわかる。

【００７１】次に、図１１と図１２を用いて、各スイッ
チを移動する電荷量について説明する。図１１は、第１
フェーズでの電荷の移動を、図１２は、第２フェーズで
の電荷の移動を表したものである。

【００７２】図１１で示されるように、T1フェーズで
は、コンデンサ200よりI1・T1の電荷が放電し、コンデ
ンサ20bよりI2・T1の電荷が充電され、電流源11への供
給電荷、Io・T1と仮定する。

【００７３】このとき、図１２で、コンデンサ200へ供
給される電荷はI1・T1でなければならないので、コンデ
ンサ20bが放電しなければならない残りの電荷は、(I2-I
1)T1であり、この電荷は、負荷電流源11に供給する。

【００７４】また、図１１においてコンデンサ20aが放
電した電荷は、I2・T1なので、図１２においてコンデン
サ20aが、充電する電荷もまた等しくI2・T1となる。以
上から連立方程式をたて、I1とI2について解くと、以下
のようになる。

【００７５】I2=Io(T1+T2)/(3T1)I1=Io(2T1-T2)/(3T1)
従って、スイッチ素子3bを通過した電荷は、I2・T1とな
る。

【００７６】これに対し、従来の構成での図２２で示す
スイッチ素子3bを通過する電荷は、2(I2・T1）となり、
本実施形態の構成は、スイッチ素子3bを通過する電荷
が、従来と比較し、半分であることがわかる。

【００７７】スイッチを通過する電荷量が少ないという
ことは、より高効率な電力変換が実現できることを意味
する。本実施形態の構成は、従来構成と全く同一の回路
規模で、より高効率な電力変換を可能とする、優れた特
徴をもつ。

【００７８】また、従来の構成と同等の電力変換効率を
実現するのであれば、スイッチ素子3bのオン抵抗を２倍
にしてもよいので、スイッチ素子3bのサイズを約１／２
にでき、回路の小規模化が可能となる。

【００７９】図１３に本発明による一般化されたフィボ
ナッチタイプのSC型降圧回路構成を示す。図中110はフ
ィボナッチ降圧回路を構成する際の最小構成単位であ
り、１個のコンデンサ20と、３個のスイッチ素子(3,4,
5)で構成される。

【００８０】この構成単位100を多段従属接続すること
で、フィボナッチ数列に従う任意の降圧電圧が得られ
る。構成単位100自体は、従来の構成単位と同じである
が、本発明は、多段従属接続を行う際のノードが異な
る。

【００８１】図１３で示す多段従属接続形態とすること
で、容易にフィボナッチタイプのＳＣ降圧回路の高効率
化が実現できる。

【００８２】図１４に本実施形態による電源回路を、Ｌ
ＳＩに組み込み例を示す。図中５０はＬＳＩ、５１は負
荷回路、５２はＬＳＩ５０の一部の領域に形成された上
記各実施形態における電圧変換電源回路である。

【００８３】本実施形態に係る電源回路を用いれば、従
来構成より、スイッチサイズが小さくとも同等の電力変
換効率を実現できるため、その価値は大きい。

【００８４】

【発明の効果】以上のように、フィボナッチタイプのSC
型電圧変換電源回路において、本発明の多段接続構成を
とることで、より高効率な電力変換が可能となる。

【００８５】また従来と同等の電力変換効率でよいなら
ば、スイッチのオン抵抗がより大きくてもよく、従って
スイッチサイズをより小さくでき、回路規模を小型化で
きる。

【００８６】また、回路設計を行う際、各スイッチを移
動する電荷量を計算し、より多くの電荷が通過するスイ
ッチほど、オン抵抗を小さくなるように設計すること
で、回路規模と電力変換効率の兼ね合いにおいて、より
コストパフォーマンスに優れたフィボナッチタイプのSC
型電圧変換電源回路を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるフィボナッチタイ
プスイッチトキャパシタ３倍昇圧回路の構成を示す図

【図２】本実施形態のＴ1期間での接続図

【図３】本実施形態のＴ2期間での接続図

【図４】本実施形態のＴ1期間での電荷の流れを示す図

【図５】本実施形態のＴ2期間での電荷の流れを示す図

【図６】本発明の実施形態にかかるフィボナッチタイプ
スイッチトキャパシタ５倍昇圧回路の構成を示す図

【図７】本発明のフィボナッチタイプスイッチトキャパ
シタ昇圧回路の一般回路例を示す図

【図８】本発明のフィボナッチタイプスイッチトキャパ
シタ１／３倍降圧回路を示す図

【図９】図８のＴ1期間での接続図

【図１０】図８のＴ2期間での接続図

【図１１】図８のＴ1期間での電荷の流れを示す図

【図１２】図８のＴ2期間での電荷の流れを示す図

【図１３】本発明のフィボナッチタイプスイッチトキャ
パシタ降圧回路の一般回路例を示す図

【図１４】本発明の回路のLSIへ適用例を示す図

【図１５】従来のフィボナッチタイプスイッチトキャパ
シタ３倍昇圧回路を示す図

【図１６】図１５のＴ1期間での接続図

【図１７】図１５のＴ2期間での接続図

【図１８】図１５のＴ1期間での電荷の流れを示す図

【図１９】図１５のＴ2期間での電荷の流れを示す図

【図２０】従来のフィボナッチタイプスイッチトキャパ
シタ１／３倍降圧回路を示す図

【図２１】図２０のＴ1期間での接続図

【図２２】図２０のＴ2期間での接続図

【符号の説明】

１〜４ スイッチ素子 １０ 入力電源 １１ 定電流源 ２０ コンデンサ ５０ ＬＳＩ ５１ 負荷回路 ５２ 電圧変換電源回路 １００ フィボナッチタイプSC回路の構成単位 ２００ 出力コンデンサ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−317560（ＪＰ，Ａ) 特開 平７−194098（ＪＰ，Ａ) 特開 平11−341789（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/07 H01L 21/822 H01L 27/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 コンデンサと、前記コンデンサの一端と
   第１の入出力端子に挿入された第１のスイッチ素子と、
   前記コンデンサの他端と第２の入出力端子に挿入された
   第２のスイッチと、前記コンデンサの他端とグランド端
   子間に挿入された第３のスイッチ素子とからなる構成要
   素を構成単位とし、 前記構成単位を多段従属接続することにより電圧変換を
   行うフィボナッチタイプのスイッチ・ト・キャパシタ型
   の昇圧電源回路であって、 前記構成単位の第１の入出力端子は、前段のコンデンサ
   の一端に接続され、 第２の入出力端子は、前段の第１の入出力端子に接続さ
   れることを特徴とし、 前記構成単位の初段の第１と第２の入力端子は、入力電
   源に接続され、 前記構成単位の最終段のコンデンサの一端は、出力スイ
   ッチの一端に接続され、 前記出力スイッチの他端とグランド端子間に挿入された
   出力コンデンサを備えた電源回路。
2. 【請求項２】 コンデンサと、前記コンデンサの一端と
   第１の入出力端子に挿入された第１のスイッチ素子と、
   前記コンデンサの他端と第２の入出力端子に挿入された
   第２のスイッチと、前記コンデンサの他端とグランド端
   子間に挿入された第３のスイッチ素子とからなる構成要
   素を構成単位とし、 前記構成単位を多段従属接続することにより電圧変換を
   行うフィボナッチタイプのスイッチ・ト・キャパシタ型
   の降圧電源回路であって、 前記構成単位の第１の入出力端子は、後段のコンデンサ
   の一端に接続され、 第２の入出力端子は、後段の第１の入出力端子に接続さ
   れることを特徴とし、 前記構成単位の最終段の第１と第２の入力端子は、出力
   コンデンサの一端に接続され、前記出力コンデンサの他
   端はグランド端子に接続され、 前記構成単位の初段のコンデンサの一端は、入力スイッ
   チの一端に接続され、前記入力スイッチの他端は、入力
   電源に接続される電源回路。
3. 【請求項３】 請求項１記載の電源回路を用いたことを
   特徴とするＬＳＩ。
4. 【請求項４】 請求項２記載の電源回路を用いたことを
   特徴とするＬＳＩ。