JP3469524B2 - データ伝送装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、３値のデジタル信
号にてデータ伝送を行うデジタル信号伝送回路に関す
る。 【０００２】 【従来の技術】図７には、３値のデジタル信号（以下、
適宜、「３値信号」という）の一例が示されており、同
図の３値信号は、一定周期で１２［Ｖ］と２４［Ｖ］と
の間で反転するクロックパルスと、所定のタイミングで
１２［Ｖ］と０［Ｖ］との間で反転するデータパルスと
を合成してなる。 【０００３】そして、複数のデータ伝送装置の間で、上
記３値信号にてデータ伝送を行うシステムとして、例え
ば、１つのデータ伝送ラインに複数のデータ伝送装置を
共通接続したバス方式がある。このシステムでは、デー
タ伝送ラインの電位を、１２［Ｖ］にする基準電源と、
２４［Ｖ］にする副電源とをいずれか１つのデータ伝送
装置に備えると共に、各データ伝送装置に、データ伝送
ラインを０［Ｖ］に落とすグランド接続スイッチを備え
る。 【０００４】そして、上記基準電源と副電源とをデータ
伝送ラインに切り替えて接続することで、図７に示すよ
うに、例えばデューティ比５０％のクロックパルスを生
成し、クロックパルスがオフした所定のタイミングで、
所定のデータ伝送装置のグランド接続スイッチを動作さ
せてデータパルスを生成する。 【０００５】 【発明が解決しようとする課題】ところで、上記した構
成のデータ伝送装置では、３値信号が２４［Ｖ］と０
［Ｖ］とに、一気に立ち上げ又は立ち下げられるとき
に、オーバーシュートが大きくなり、リンギングが収ま
るまでに長時間を要し、この結果、データの伝送精度又
は伝送速度が低下するという問題が生じていた。 【０００６】また、３値信号を２４［Ｖ］から０［Ｖ］
に下げるときには、副電源（２４［Ｖ］）をデータ伝送
ラインから切り離すと同時に、所定のデータ伝送装置が
グランド接続スイッチを動作させて、データ伝送ライン
をグランドに短絡させるが、このとき、所定の回路の動
作遅れにより、パルス電源（２４［Ｖ］）がグランドに
接続されて、過大な電流が瞬時に流れ、ノイズが発生す
ることがあった。 【０００７】本発明は、上記事情に鑑みてなされたもの
で、正確かつ高速にデータ伝送可能なデータ伝送装置の
提供を目的とする。 【０００８】 【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明に係るデータ伝送装置は、相手側と
の間に接続したデータ伝送ラインの電位を、基準電位
と、基準電位より高い第１の振幅電位と低い第２の振幅
電位とに切り替えて、３値のデジタル信号を相手側に伝
送するデータ伝送装置において、データ伝送ラインの電
位を、基準電位と一方の振幅電位との間で反転させて、
クロックパルスを生成するクロックパルス生成回路と、
データ伝送ラインの電位を、基準電位と他方の振幅電位
との間で反転させて、データパルスを生成するデータパ
ルス生成回路と、クロック及びデータの両パルス生成回
路の反転動作のタイミングを制御することで、一定周期
のクロックパルスに、データパルスを合成して、３値の
デジタル信号を生成するタイミング制御手段とを備え、
タイミング制御手段は、クロックパルスのみを少なくと
も１パルス送出するクロックパルス送出時間と、データ
パルスのみを複数パルス送出可能なデータパルス送出時
間とを交互に繰り返すと共に、クロックパルス送出時間
とデータパルス送出時間との間に、データ伝送ラインを
基準電位に保持する待ち時間を設けたところに特徴を有
する。 【０００９】 【発明の作用及び効果】請求項１の構成によれば、タイ
ミング制御手段により、クロックパルスのみを少なくと
も１パルス送出した後、データパルスのみを複数パルス
送出できるようにしたから、従来のものに比べて、クロ
ックパルスの妨げを受けずに、より多くのデータパルス
を高速に送出することができる。しかも、クロックパル
ス送出時間とデータパルス送出時間との間に、データ伝
送ラインを基準電位に保持する待ち時間を設けたから、
データ伝送ラインの電位が、第１から第２又は第２から
第１の振幅電位へと、一気に切り替わることが防がれ
る。これにより、リンギングを抑え、データの伝送精度
又は伝送速度が向上させることができると共に、従来の
大電流が瞬時に流れる事態を防いで、ノイズの発生を抑
えることができる。 【００１０】 【発明の実施の形態】以下、本発明の一実施形態を図１
〜図６に基づいて説明する。図１には、センサＳやアク
チュエータＲ等を１つのコントローラＣに接続して制御
するシステムにおいて、オンラインでデータ伝送するネ
ットワークが示されている。このネットワークは、例え
ば、コントローラＣに配された本願発明のデータ伝送装
置としてのマスターユニット１１と、各センサＳ、アク
チュエータＲ等の端末毎に配された複数のターミナルユ
ニット３１とを、１つのデータ伝送ライン１０に共通接
続したバス方式をなす。 【００１１】図２には、マスターユニット１１の構成が
示されており、同図において、１２は、本発明のタイミ
ング制御手段としてのゲートアレイであって、「１」か
「０」かの２値信号を出力する。 【００１２】１３は、クロックパルス受信回路であっ
て、データ伝送ライン１０に連なり、データ伝送ライン
１０の電位が、２４［Ｖ］より若干小さい閾値を上回っ
たか下回ったかに応じて、「１」か「０」かの２値信号
を、後述のデータパルス出力回路１５及び短絡検知回路
２０に与える。 【００１３】１４は、データパルス受信回路であって、
データ伝送ライン１０とゲートアレイ１２の入力端子と
の間に直列接続されている。そして、データパルス受信
回路１４は、データ伝送ライン１０の電位が、０［Ｖ］
より若干大きい閾値を下回ったときにオンする一方、上
回ったときにオフして、「１」か「０」かの２値信号
を、ゲートアレイ１２に与える。 【００１４】１５は、データパルス出力回路であって、
ゲートアレイ１２からの２値信号を受けてオンオフ制御
されるスイッチ素子を備え、このスイッチ素子のオンオ
フ動作によって、データ伝送ライン１０をグランドに接
続した状態と、データ伝送ライン１０をグランドから切
り離した状態とに切り替える。 【００１５】１６は、１２Ｖ・６０ｍＡの第１定電流電
源であって、ゲートアレイ１２からの２値信号を受けて
オンオフ制御され、これがオン状態となると、６０［ｍ
Ａ］の定電流を供給しつつデータ伝送ライン１０に１２
［Ｖ］の電圧を印加する。 【００１６】１７は、１２Ｖ・７０ｍＡの第２定電流電
源であって、やはりゲートアレイ１２からの２値信号を
受けてオンオフ制御され、これがオン状態となると、７
０［ｍＡ］の定電流を供給しつつデータ伝送ライン１０
に１２［Ｖ］の電圧を印加する。 【００１７】１８は、２４Ｖの定電圧電源であって、や
はりゲートアレイ１２からの２値信号を受けてオンオフ
制御され、これがオン状態となると、データ伝送ライン
１０に２４［Ｖ］の電圧を印加する。 【００１８】１９は、引込回路であって、例えば、グラ
ンドとデータ伝送ライン１０との間に、図示しないツェ
ナーダイオードとスイッチ素子とを直列接続して備え、
ゲートアレイ１２から２値信号を受けて前記スイッチ素
子がオン状態となり、データ伝送ライン１０を２４
［Ｖ］から１２［Ｖ］に落とす。 【００１９】２０は、短絡検知回路であって、ゲートア
レイ１２から引込回路１９への２値信号と、クロックパ
ルス受信回路１３からの２値信号とを取り込み、これら
両２値信号のＥＸＯＲ（排他論理和）に基づいて、短絡
を検知を行う。即ち、図６（Ｂ）と図６（Ｄ）に示すよ
うに、データ伝送ライン１０上に生成されるクロックパ
ルスＣＰ（２値信号）と、引込回路１９の制御信号（２
値信号）とは、互いに排他関係になっているが、短絡が
発生すると、上記クロックパルスＣＰがゲートアレイ１
２からのタイミング通りに生成されず、上記排他関係が
なくなり、これが短絡検知回路２０にて検出される。そ
して、短絡検知回路２０は、短絡を検出したときには、
前記定電圧電源１８及び引込回路１９をオフする。 【００２０】２１は、コントローラＣに備えたＣＰＵで
あって、前記ゲートアレイ１２との間でデジタルデータ
を授受する。 【００２１】図３には、アクチュエータに接続されたタ
ーミナルユニット３１の構成が示され、図４には、セン
サに接続されたターミナルユニット３１の構成が示され
ている。これら図３及び図４において、３２は、ゲート
アレイであり、前記マスターユニット１１のゲートアレ
イ１２とは、ロジックが異なっている。また、ゲートア
レイ３２には、アドレス設定回路３６が連ねられてい
る。 【００２２】３３のクロックパルス受信回路と、３４の
データパルス受信回路と、３５のデータパルス出力回路
は、前記マスターユニット１１の各回路１３〜１５と、
基本的に同じ構成をなしている。前記ゲートアレイ３２
は、フォトカプラを介してセンサＳ又はアクチュエータ
Ｒとの間で、データを授受する。 【００２３】本実施形態のネットワークのプロトコルで
は、送受信されるシリアルデータのフレーム構成を、例
えば、以下のように規定している。即ち、そのフレーム
構成は、図５に示すように、スタートパルスＳＰを２つ
連ねてヘッダＨとしている。これらスタートパルスＳＰ
は、データ伝送ライン１０を１２［Ｖ］と２４［Ｖ］と
の間で反転してなり、クロックパルスＣＰよりパルス幅
が広い。 【００２４】ヘッダＨの後には、それぞれ同じ長さの複
数のデータブロックＢが連なる。各データブロックＢ
は、図６（Ａ）に示すように、１ビットのクロックパル
スＣＰの後に、６ビットのデータパルスＤＰを連ねて成
る。つまり、クロックパルスＣＰの１周期が、１つのデ
ータブロックＢをなしている。より詳細には、図６
（Ｂ）に示すように、クロックパルスＣＰは、データ伝
送ライン１０を１２［Ｖ］（同図の「Ｍ」参照）と２４
［Ｖ］（同図の「Ｈ」参照）との間で反転してなり、デ
ータパルスＤＰは、データ伝送ライン１０を０［Ｖ］
（同図の「Ｌ」参照）と１２［Ｖ］との間で反転してな
る。また、クロックパルスＣＰとデータパルスＤＰとの
間、及び、データパルスＤＰ同士の間は、所定時間だ
け、データ伝送ライン１０が１２［Ｖ］に保持される。 【００２５】ここで、クロックパルスＣＰの１周期Ｔ１
における時間的区分にて、上記フレーム構成を特定する
と、クロックパルスＣＰの１周期Ｔ１は、クロックパル
スＣＰのみを１パルス送出するクロックパルス送出時間
Ｔ２と、データパルスＤＰのみを６パルス送出可能とし
たデータパルス送出時間Ｔ４と、前記両送出時間Ｔ２，
Ｔ４の間、及び、前記時間Ｔ４と次のデータブロックＢ
のクロックパルス送出時間Ｔ２’との間で、データ伝送
ライン１０を１２［Ｖ］（本発明の「基準電位」に相当
する）に保持する２つの待ち時間Ｔ３とからなる。 【００２６】次に、上記構成からなる本実施形態の動作
を説明する。まず、各ターミナルユニット３１に備えた
アドレス設定回路３６にて、各ターミナルユニット３１
ごとに異なるアドレスを設定しておく。そして、コント
ローラＣ、センサＳ及びアクチュエータＲを起動すると
共に、マスターユニット１１及び各ターミナルユニット
３１を起動する。すると、マスターユニット１１によ
り、２つのスタートパルスＳＰがデータ伝送ライン１０
に送出され、さらに、マスターユニット１１に備えたゲ
ートアレイ１２が、図６（Ｃ）及び図６（Ｄ）に示すよ
うに、２４Ｖの定電圧電源１８をオンかつ引込回路１９
をオフして、データ伝送ライン１０を時間Ｔ２だけ２４
［Ｖ］にする。そして、定電圧電源１８をオフかつ引込
回路１９をオンすると共に、第１定電流電源１６及び第
２定電流電源１７をオンして、データ伝送ライン１０を
１２［Ｖ］に引き戻す。 【００２７】その後、ゲートアレイ１２は、時間Ｔ３だ
け、データ伝送ライン１０を、定電流電源１６，１７に
て、１２［Ｖ］に保持する。次いで、ゲートアレイ１２
は、所定の内容を有した６ビットのデータパルスＤＰの
みの送出を可能とすべく、時間Ｔ４の間は、定電圧電源
１８及び引込回路１９はオンオフ動作させずに、待機さ
せる。 【００２８】上記時間Ｔ４の間に、マスターユニット１
１がデータを送出する場合には、マスターユニット１１
のゲートアレイ１２が、図６（Ｅ）及び図６（Ｆ）に示
すように、両定電流電源１６，１７及びデータパルス出
力回路１５をオンオフ動作させる。より詳細には、デー
タパルス出力回路１５は、上記６ビットの各ビットにお
いて、データ伝送ライン１０をグランドに接続した状
態、又は、グランドから切り離した状態のいずれかに時
間Ｔ５だけ保持すると共に、各ビット間で時間Ｔ６だ
け、データ伝送ライン１０をグランドから切り離した状
態に保持する。また、一方の電源１６は常時オンされ、
他方の電源１７は、上記各ビット間の時間Ｔ６の間だけ
オンするように、一定周期でオンオフ動作する。これら
により、データ伝送ライン１０が、１２［Ｖ］と０
［Ｖ］との間で反転して、データパルスＤＰが生成され
る。 【００２９】そして、時間Ｔ４の後に、時間Ｔ３だけ、
データ伝送ライン１０を、定電流電源１６，１７にて１
２［Ｖ］に保持し、１つのデータブロックＢの送出が終
了する。 【００３０】スタートパルスＳＰに連なる最初のデータ
ブロックＢは、例えば、上記のようにマスターユニット
１１によって、データパルスＤＰが生成されるが、所定
番目のデータブロックＢは、所定のアドレスに設定され
たターミナルユニット３１によって、上記マスターユニ
ット１１と同様に、データパルスＤＰが生成される。す
ると、マスターユニット１１は、ターミナルユニット３
１からのデータパルスを、データパルス受信回路１４で
２値信号に変換して、ゲートアレイ１２に取り込み、コ
ントローラＣのＣＰＵ２１に与える。 【００３１】このように本実施形態のマスターユニット
１１によれば、ゲートアレイ１２により、クロックパル
スＣＰのみを１パルス送出した後、データパルスＤＰの
みを複数パルス送出できるようにしたから、従来のもの
に比べて、クロックパルスＣＰの妨げを受けずに、より
多くのデータパルスＤＰを高速に送出することができ
る。しかも、クロックパルス送出時間Ｔ２とデータパル
ス送出時間Ｔ４との間に、データ伝送ライン１０を基準
電位（１２［Ｖ］）に保持する待ち時間Ｔ３を設けたか
ら、データ伝送ライン１０の電位が、０［Ｖ］から２４
［Ｖ］へ、又は、２４［Ｖ］から０［Ｖ］へと、一気に
切り替わることが防がれる。これにより、リンギングを
抑え、データの伝送精度又は伝送速度が向上させること
ができると共に、大電流が瞬時に流れることを防いで、
ノイズの発生を抑えることができる。また、これらによ
り、クロックパルスとデータパルスの波高を高くするこ
とができ、耐ノイズ性を向上させることもできる。 【００３２】＜他の実施形態＞本発明は、前記実施形態
に限定されるものではなく、例えば、以下に説明するよ
うな実施形態も本発明の技術的範囲に含まれ、さらに、
下記以外にも要旨を逸脱しない範囲内で種々変更して実
施することができる。 【００３３】（１）前記実施形態では、バス方式のネッ
トワークに、本発明にかかるデータ伝送装置を接続した
例を示したが、スター方式、ツリー方式、ループ方式の
ネットワークに本発明にかかるデータ伝送装置を接続し
てもよい。 【００３４】（２）前記実施形態とは、逆に、クロック
パルスを０［Ｖ］と１２［Ｖ］との間で、反転するよう
に生成する一方、データパルスを１２［Ｖ］と２４
［Ｖ］との間で、反転するように生成してもよい。

【図面の簡単な説明】 【図１】 本発明の一実施形態のネットワークを示すブ
ロック図 【図２】 マスターユニットのブロック図 【図３】 ターミナルユニットのブロック図 【図４】 ターミナルユニットのブロック図 【図５】 フレーム構成を示すタイムチャート 【図６】 マスターユニットの動作を示すタイムチャー
ト 【図７】 従来の３値信号を示すタイムチャート 【符号の説明】 １０…データ伝送ライン １１…マスターユニット（データ伝送装置） １２…ゲートアレイ（タイミング制御手段） １５…データパルス出力回路（データパルス生成回路） １６，１７…定電流電源（データパルス生成回路、クロ
ックパルス生成回路） １８…定電圧電源（クロックパルス生成回路） １９…引込回路（クロックパルス生成回路） ３１…ターミナルユニット（相手側） ＣＰ…クロックパルス ＤＰ…データパルス Ｔ１…クロックパルスの１周期 Ｔ２…クロックパルス送出時間 Ｔ３…待ち時間 Ｔ４…データパルス送出時間

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H04J 3/06 H04L 25/49 H04L 12/40

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 相手側との間に接続したデータ伝送ライ
   ンの電位を、基準電位と、前記基準電位より高い第１の
   振幅電位と低い第２の振幅電位とに切り替えて、３値の
   デジタル信号を前記相手側に伝送するデータ伝送装置に
   おいて、 前記データ伝送ラインの電位を、前記基準電位と一方の
   前記振幅電位との間で反転させて、クロックパルスを生
   成するクロックパルス生成回路と、 前記データ伝送ラインの電位を、前記基準電位と他方の
   前記振幅電位との間で反転させて、前記データパルスを
   生成するデータパルス生成回路と、 前記クロック及びデータの両パルス生成回路の反転動作
   のタイミングを制御することで、一定周期のクロックパ
   ルスに、前記データパルスを合成して、前記３値のデジ
   タル信号を生成するタイミング制御手段とを備え、 前記タイミング制御手段は、前記クロックパルスのみを
   少なくとも１パルス送出するクロックパルス送出時間
   と、前記データパルスのみを複数パルス送出可能なデー
   タパルス送出時間とを交互に繰り返すと共に、前記クロ
   ックパルス送出時間と前記データパルス送出時間との間
   に、前記データ伝送ラインを前記基準電位に保持する待
   ち時間を設けたことを特徴とするデータ伝送装置。