JP3469088B2 - 受信機 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、複数の周波数帯
の信号を受信する移動体通信用の受信機に関するもので
ある。
の信号を受信する移動体通信用の受信機に関するもので
ある。
【０００２】
【従来の技術】図７は例えば電子情報通信学会１９９７
年エレクトロニクスソサイエティ大会講演予稿集分冊１
のＴＣ−１−４の図２に示された受信周波数帯が１つの
場合のヘテロダイン検波方式の受信機を示すブロック図
である。図７において、１は入力アンテナ、２は低雑音
増幅器、３は帯域通過フィルタ、５は第１局発信号源、
６は第１ミクサ、７は周波数変換回路、８は復調回路で
ある。
年エレクトロニクスソサイエティ大会講演予稿集分冊１
のＴＣ−１−４の図２に示された受信周波数帯が１つの
場合のヘテロダイン検波方式の受信機を示すブロック図
である。図７において、１は入力アンテナ、２は低雑音
増幅器、３は帯域通過フィルタ、５は第１局発信号源、
６は第１ミクサ、７は周波数変換回路、８は復調回路で
ある。
【０００３】以下、動作について説明する。入力アンテ
ナ１より入力された高周波信号は、低雑音増幅器２、帯
域通過フィルタ３、第１ミクサ６から構成されるフロン
トエンド部及び周波数変換部７、復調部８から構成され
る受信機により復調される。今、入力アンテナ１から入
力される希望信号の周波数をｆRF、第１局発信号源５か
らの第１局発信号の周波数をｆLOとしたときに、第１ミ
クサ６の出力周波数ｆIFは（ｆRF−fLO）となる。
ナ１より入力された高周波信号は、低雑音増幅器２、帯
域通過フィルタ３、第１ミクサ６から構成されるフロン
トエンド部及び周波数変換部７、復調部８から構成され
る受信機により復調される。今、入力アンテナ１から入
力される希望信号の周波数をｆRF、第１局発信号源５か
らの第１局発信号の周波数をｆLOとしたときに、第１ミ
クサ６の出力周波数ｆIFは（ｆRF−fLO）となる。
【０００４】このとき、入力アンテナ１にｆLO−ｆ
IF（＝ｆsp）という周波数の妨害信号が入力されると、
第１ミクサ６の出力周波数はｆIFとなり、希望信号と妨
害信号の分離が出来なくなるために受信感度が劣化す
る。このため、帯域通過フィルタ３において希望周波数
ｆRFの信号は通過し、妨害周波数ｆspの信号は希望周波
数ｆRFに対して４０ｄＢ程度減衰させることで受信感度
の劣化を防いでいる。
IF（＝ｆsp）という周波数の妨害信号が入力されると、
第１ミクサ６の出力周波数はｆIFとなり、希望信号と妨
害信号の分離が出来なくなるために受信感度が劣化す
る。このため、帯域通過フィルタ３において希望周波数
ｆRFの信号は通過し、妨害周波数ｆspの信号は希望周波
数ｆRFに対して４０ｄＢ程度減衰させることで受信感度
の劣化を防いでいる。
【０００５】また、図８は例えば特公平７−１０１８５
７号公報の図１に示されるダイバーシティ受信機のブロ
ック図である。図８において、図７と同一部分は同一符
号を付して示しその説明は省略する。図８に示す構成で
は、入力アンテナ１はダイバーシティブランチの数だけ
設けられ、同様に、低雑音増幅器２０もダイバーシティ
ブランチの数だけ設けられている。また、４０はアンテ
ナ切替信号、４１はバイアス電圧発生回路である。
７号公報の図１に示されるダイバーシティ受信機のブロ
ック図である。図８において、図７と同一部分は同一符
号を付して示しその説明は省略する。図８に示す構成で
は、入力アンテナ１はダイバーシティブランチの数だけ
設けられ、同様に、低雑音増幅器２０もダイバーシティ
ブランチの数だけ設けられている。また、４０はアンテ
ナ切替信号、４１はバイアス電圧発生回路である。
【０００６】以下、動作について説明する。低雑音増幅
器２０は、アンテナ切替信号４０により制御されたバイ
アス電圧発生回路４１の電圧により一方がＯＮ、他方が
ＯＦＦの状態で、ＯＮ状態の低雑音増幅器２０に接続さ
れた入力アンテナ１からの入力信号を受信機によって周
波数変換、復調する。このように、低雑音増幅器２０の
電源のＯＮ／ＯＦＦにより受信するアンテナの選択を行
っている。
器２０は、アンテナ切替信号４０により制御されたバイ
アス電圧発生回路４１の電圧により一方がＯＮ、他方が
ＯＦＦの状態で、ＯＮ状態の低雑音増幅器２０に接続さ
れた入力アンテナ１からの入力信号を受信機によって周
波数変換、復調する。このように、低雑音増幅器２０の
電源のＯＮ／ＯＦＦにより受信するアンテナの選択を行
っている。
【０００７】
【発明が解決しようとする課題】ところで、図８に示す
従来の構成では、入力アンテナ１と低雑音増幅器２０を
ダイバーシティブランチの数だけ設けることで複数の周
波数帯の信号を受信することができるが、同様に、図７
に示す従来の構成において、複数の周波数帯の信号を受
信する際に、帯域通過フィルタ３の妨害周波数ｆspでの
減衰量が十分に取れない場合には、周波数帯の数だけ帯
域通過フィルタ３を設けて、帯域通過フィルタ３の入力
側にスイッチ９を設けて切り換えて使用する例えば図９
の構成が考えられる。しかしながら、図９に示す構成で
は、スイッチ９を設ける必要があり、回路が大形にな
り、回路の損失も増えるため受信感度が劣化する。
従来の構成では、入力アンテナ１と低雑音増幅器２０を
ダイバーシティブランチの数だけ設けることで複数の周
波数帯の信号を受信することができるが、同様に、図７
に示す従来の構成において、複数の周波数帯の信号を受
信する際に、帯域通過フィルタ３の妨害周波数ｆspでの
減衰量が十分に取れない場合には、周波数帯の数だけ帯
域通過フィルタ３を設けて、帯域通過フィルタ３の入力
側にスイッチ９を設けて切り換えて使用する例えば図９
の構成が考えられる。しかしながら、図９に示す構成で
は、スイッチ９を設ける必要があり、回路が大形にな
り、回路の損失も増えるため受信感度が劣化する。
【０００８】本発明は上記のような課題を解決するため
になされたもので、１系統のアンテナのみで複数の周波
数帯の信号を受信するのに小形で受信感度の良い受信機
を得ることを目的とする。
になされたもので、１系統のアンテナのみで複数の周波
数帯の信号を受信するのに小形で受信感度の良い受信機
を得ることを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明に係る受信機は、１系統のアンテナと、
上記アンテナに並列に接続された複数の低雑音増幅器
と、上記複数の低雑音増幅器の動作を制御する制御手段
と、上記複数の低雑音増幅器の出力を帯域制限して所定
周波数帯の信号のみを通過させる帯域通過手段と、上記
帯域通過手段を介した信号を復調する１系統の復調手段
とを備えたものである。
めに、この発明に係る受信機は、１系統のアンテナと、
上記アンテナに並列に接続された複数の低雑音増幅器
と、上記複数の低雑音増幅器の動作を制御する制御手段
と、上記複数の低雑音増幅器の出力を帯域制限して所定
周波数帯の信号のみを通過させる帯域通過手段と、上記
帯域通過手段を介した信号を復調する１系統の復調手段
とを備えたものである。
【００１０】また、上記帯域通過手段は、上記複数の低
雑音増幅器にそれぞれ独立に接続された複数の帯域通過
フィルタと、上記各帯域通過フィルタの出力を合波する
合波回路とで構成されることを特徴とするものである。
雑音増幅器にそれぞれ独立に接続された複数の帯域通過
フィルタと、上記各帯域通過フィルタの出力を合波する
合波回路とで構成されることを特徴とするものである。
【００１１】また、上記帯域通過手段は、上記複数の低
雑音増幅器の出力にそれぞれ独立に接続される複数の入
力端子と１つの出力端子を持つ帯域通過フィルタで構成
されることを特徴とするものである。
雑音増幅器の出力にそれぞれ独立に接続される複数の入
力端子と１つの出力端子を持つ帯域通過フィルタで構成
されることを特徴とするものである。
【００１２】また、上記複数の低雑音増幅器を、複数の
シングルゲートＦＥＴと、上記１系統のアンテナに接続
された入力端子と上記シングルゲートＦＥＴと同数の複
数の出力端子を持ち、その出力端子がそれぞれ各シング
ルゲートＦＥＴのゲート端子に独立に接続される入力整
合回路と、上記入力整合回路の入力端子と接地との間に
接続された抵抗と、上記複数のシングルゲートＦＥＴの
ソース端子と接地の間にそれぞれ接続された複数の抵抗
と、上記各シングルゲートＦＥＴのドレイン端子にそれ
ぞれ独立に接続され、かつ電源電圧入力端子を有する複
数の出力整合回路とで構成すると共に、上記制御手段
を、上記複数の出力整合回路の電源電圧入力端子に接続
されて周波数帯切替信号に応じてバイアス電圧を制御し
て供給するバイアス電圧発生回路で構成することを特徴
とするものである。
シングルゲートＦＥＴと、上記１系統のアンテナに接続
された入力端子と上記シングルゲートＦＥＴと同数の複
数の出力端子を持ち、その出力端子がそれぞれ各シング
ルゲートＦＥＴのゲート端子に独立に接続される入力整
合回路と、上記入力整合回路の入力端子と接地との間に
接続された抵抗と、上記複数のシングルゲートＦＥＴの
ソース端子と接地の間にそれぞれ接続された複数の抵抗
と、上記各シングルゲートＦＥＴのドレイン端子にそれ
ぞれ独立に接続され、かつ電源電圧入力端子を有する複
数の出力整合回路とで構成すると共に、上記制御手段
を、上記複数の出力整合回路の電源電圧入力端子に接続
されて周波数帯切替信号に応じてバイアス電圧を制御し
て供給するバイアス電圧発生回路で構成することを特徴
とするものである。
【００１３】また、上記複数の低雑音増幅器を、複数の
シングルゲートＦＥＴと、上記１系統のアンテナに接続
された入力端子と上記シングルゲートＦＥＴと同数の複
数の出力端子を持ち、その出力端子がそれぞれ各シング
ルゲートＦＥＴのゲート端子に独立に接続される入力整
合回路と、上記各シングルゲートＦＥＴのドレイン端子
にそれぞれ独立に接続され、かつ電源電圧入力端子を有
する複数の出力整合回路と、上記複数のシングルゲート
ＦＥＴのそれぞれのゲート端子に接続された複数の抵抗
と、上記複数の出力整合回路の電源電圧入力端子に接続
されて電源電圧を常時供給する電源電圧発生回路で構成
すると共に、上記制御手段を、上記各シングルゲートＦ
ＥＴのゲート端子に接続された抵抗を介してシングルゲ
ートＦＥＴの動作を制御する周波数帯切替信号を出力す
る制御回路で構成したことを特徴とするものである。
シングルゲートＦＥＴと、上記１系統のアンテナに接続
された入力端子と上記シングルゲートＦＥＴと同数の複
数の出力端子を持ち、その出力端子がそれぞれ各シング
ルゲートＦＥＴのゲート端子に独立に接続される入力整
合回路と、上記各シングルゲートＦＥＴのドレイン端子
にそれぞれ独立に接続され、かつ電源電圧入力端子を有
する複数の出力整合回路と、上記複数のシングルゲート
ＦＥＴのそれぞれのゲート端子に接続された複数の抵抗
と、上記複数の出力整合回路の電源電圧入力端子に接続
されて電源電圧を常時供給する電源電圧発生回路で構成
すると共に、上記制御手段を、上記各シングルゲートＦ
ＥＴのゲート端子に接続された抵抗を介してシングルゲ
ートＦＥＴの動作を制御する周波数帯切替信号を出力す
る制御回路で構成したことを特徴とするものである。
【００１４】また、上記複数の低雑音増幅器を、複数の
デュアルゲートＦＥＴと、上記１系統のアンテナに接続
された入力端子と上記デュアルゲートＦＥＴと同数の複
数の出力端子を持ち、その出力端子がそれぞれ各デュア
ルゲートＦＥＴの第１ゲート端子に独立に接続される入
力整合回路と、上記各入力整合回路の入力端子と接地と
の間に接続された抵抗と、上記各デュアルゲートＦＥＴ
のドレイン端子にそれぞれ独立に接続され、かつ電源電
圧入力端子を有する複数の出力整合回路と、上記各デュ
アルゲートＦＥＴのそれぞれの第２ゲート端子に接続さ
れた抵抗と、上記複数の出力整合回路の電源電圧入力端
子に接続されて電源電圧を常時供給する電源電圧発生回
路で構成すると共に、上記制御手段を、上記各デュアル
ゲートＦＥＴの第２ゲート端子に接続された抵抗を介し
てデュアルゲートＦＥＴの動作を制御する周波数帯切替
信号を出力する制御回路で構成したことを特徴とするも
のである。
デュアルゲートＦＥＴと、上記１系統のアンテナに接続
された入力端子と上記デュアルゲートＦＥＴと同数の複
数の出力端子を持ち、その出力端子がそれぞれ各デュア
ルゲートＦＥＴの第１ゲート端子に独立に接続される入
力整合回路と、上記各入力整合回路の入力端子と接地と
の間に接続された抵抗と、上記各デュアルゲートＦＥＴ
のドレイン端子にそれぞれ独立に接続され、かつ電源電
圧入力端子を有する複数の出力整合回路と、上記各デュ
アルゲートＦＥＴのそれぞれの第２ゲート端子に接続さ
れた抵抗と、上記複数の出力整合回路の電源電圧入力端
子に接続されて電源電圧を常時供給する電源電圧発生回
路で構成すると共に、上記制御手段を、上記各デュアル
ゲートＦＥＴの第２ゲート端子に接続された抵抗を介し
てデュアルゲートＦＥＴの動作を制御する周波数帯切替
信号を出力する制御回路で構成したことを特徴とするも
のである。
【００１５】さらに、上記アンテナと上記複数の低雑音
増幅器の間に別の低雑音増幅器を配置したことを特徴と
するものである。
増幅器の間に別の低雑音増幅器を配置したことを特徴と
するものである。
【００１６】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１に係る受信機を示す回路図である。図１に
おいて、１は１系統の入力アンテナ、２０は入力アンテ
ナ１に並列に接続されてバイアス電圧により動作がＯＮ
／ＯＦＦ制御される低雑音増幅器、３０は各低雑音増幅
器２０にそれぞれ独立に接続された帯域通過フィルタ、
４はこれら帯域通過フィルタ３０の出力を合波する合波
回路、５は第１局発信号源、６は第１ミクサ、７は周波
数変換回路、８は復調回路、４１は低雑音増幅器２０の
動作を制御する制御手段としてのバイアス電圧発生回
路、４２は周波数帯切替信号であり、上記帯域通過フィ
ルタ３０と合波回路４により低雑音増幅器２０の出力を
帯域制限して所定周波数帯の信号のみを通過させる帯域
通過手段を構成し、第１局発信号源５、第１ミクサ６、
周波数変換回路７及び復調回路８により１系統の復調手
段を構成する。
実施の形態１に係る受信機を示す回路図である。図１に
おいて、１は１系統の入力アンテナ、２０は入力アンテ
ナ１に並列に接続されてバイアス電圧により動作がＯＮ
／ＯＦＦ制御される低雑音増幅器、３０は各低雑音増幅
器２０にそれぞれ独立に接続された帯域通過フィルタ、
４はこれら帯域通過フィルタ３０の出力を合波する合波
回路、５は第１局発信号源、６は第１ミクサ、７は周波
数変換回路、８は復調回路、４１は低雑音増幅器２０の
動作を制御する制御手段としてのバイアス電圧発生回
路、４２は周波数帯切替信号であり、上記帯域通過フィ
ルタ３０と合波回路４により低雑音増幅器２０の出力を
帯域制限して所定周波数帯の信号のみを通過させる帯域
通過手段を構成し、第１局発信号源５、第１ミクサ６、
周波数変換回路７及び復調回路８により１系統の復調手
段を構成する。
【００１７】次に動作について説明する。周波数帯切替
信号４２に応じてバイアス電圧発生器４１でバイアス電
圧を生成し、バイアス電圧により複数の低雑音増幅器２
０から１つの低雑音増幅器２０のみを動作させてそれに
直列に接続される帯域制限フィルタ３０を選択すること
で、１系統の入力アンテナ１で受信した信号の増幅、帯
域制限を行い、合波回路４、第１ミクサ６、周波数変換
回路７、復調回路８を介して復調を行う。このように、
バイアス電圧発生回路４１による低雑音増幅器２０のバ
イアス制御により帯域通過フィルタ３０を選択すること
で、１系統の入力アンテナ１のみで複数の周波数帯の信
号を受信するのに小形で受信感度の良い受信機が得られ
るという効果がある。
信号４２に応じてバイアス電圧発生器４１でバイアス電
圧を生成し、バイアス電圧により複数の低雑音増幅器２
０から１つの低雑音増幅器２０のみを動作させてそれに
直列に接続される帯域制限フィルタ３０を選択すること
で、１系統の入力アンテナ１で受信した信号の増幅、帯
域制限を行い、合波回路４、第１ミクサ６、周波数変換
回路７、復調回路８を介して復調を行う。このように、
バイアス電圧発生回路４１による低雑音増幅器２０のバ
イアス制御により帯域通過フィルタ３０を選択すること
で、１系統の入力アンテナ１のみで複数の周波数帯の信
号を受信するのに小形で受信感度の良い受信機が得られ
るという効果がある。
【００１８】実施の形態２．図２はこの発明の実施の形
態２に係る受信機を示す回路図である。図２において、
１は入力アンテナ、２０はバイアス電圧により動作が制
御される低雑音増幅器、３１は低雑音増幅器２０の数を
応じた複数の入力端子と１つの出力を有する帯域通過フ
ィルタ、５は第１ミクサ、６は第１局発信号源、７は周
波数変換回路、８は復調回路、４１はバイアス電圧発生
回路、４２は周波数帯切替信号である。
態２に係る受信機を示す回路図である。図２において、
１は入力アンテナ、２０はバイアス電圧により動作が制
御される低雑音増幅器、３１は低雑音増幅器２０の数を
応じた複数の入力端子と１つの出力を有する帯域通過フ
ィルタ、５は第１ミクサ、６は第１局発信号源、７は周
波数変換回路、８は復調回路、４１はバイアス電圧発生
回路、４２は周波数帯切替信号である。
【００１９】次に動作について説明する。周波数帯切替
信号４２に応じてバイアス電圧発生器４１でバイアス電
圧を生成し、バイアス電圧により複数の低雑音増幅器２
０から１つの低雑音増幅器２０のみを動作させて直列に
接続される帯域制限フィルタ３１の入力端子を選択し
て、アンテナ１で受信した信号の増幅、帯域制限を行
い、第１ミクサ６、周波数変換回路７、復調回路８を介
して復調を行う。このように、低雑音増幅器２０のバイ
アス制御により帯域通過フィルタ３１の入力端子を選択
することで小形で受信感度の良い受信機が得られる。
信号４２に応じてバイアス電圧発生器４１でバイアス電
圧を生成し、バイアス電圧により複数の低雑音増幅器２
０から１つの低雑音増幅器２０のみを動作させて直列に
接続される帯域制限フィルタ３１の入力端子を選択し
て、アンテナ１で受信した信号の増幅、帯域制限を行
い、第１ミクサ６、周波数変換回路７、復調回路８を介
して復調を行う。このように、低雑音増幅器２０のバイ
アス制御により帯域通過フィルタ３１の入力端子を選択
することで小形で受信感度の良い受信機が得られる。
【００２０】実施の形態３．図３はこの発明の実施の形
態３に係る低雑音増幅器を構成する回路図であり、図１
及び図２に示す実施の形態１及び２に用いられる低雑音
増幅器の構成例を示すものである。図３において、１１
はアンテナ１に接続される入力端子、２１は低雑音増幅
器に使用するシングルゲートＦＥＴ、２２は分波機能を
有する低雑音増幅器の入力整合回路であり、アンテナ１
に接続される入力端子１１と、シングルゲートＦＥＴ２
１と同数の出力端子を有し、それら各出力端子はそれぞ
れ各シングルゲートＦＥＴ２１のゲート端子に独立に接
続される。
態３に係る低雑音増幅器を構成する回路図であり、図１
及び図２に示す実施の形態１及び２に用いられる低雑音
増幅器の構成例を示すものである。図３において、１１
はアンテナ１に接続される入力端子、２１は低雑音増幅
器に使用するシングルゲートＦＥＴ、２２は分波機能を
有する低雑音増幅器の入力整合回路であり、アンテナ１
に接続される入力端子１１と、シングルゲートＦＥＴ２
１と同数の出力端子を有し、それら各出力端子はそれぞ
れ各シングルゲートＦＥＴ２１のゲート端子に独立に接
続される。
【００２１】また、２３は各シングルゲートＦＥＴ２１
のそれぞれ独立に接続され、かつ電源電圧入力端子及び
出力端子１２を有する低雑音増幅器の出力整合回路、２
４は各シングルゲートＦＥＴ２１のソースと接地との間
に接続される抵抗、２５は入力整合回路２２の入力端子
と接地の間に接続される抵抗、４１は各出力整合回路２
３の電源電圧入力端子に接続されて周波数帯切替信号４
２に応じてバイアス電圧を制御して供給するバイアス電
圧発生回路である。
のそれぞれ独立に接続され、かつ電源電圧入力端子及び
出力端子１２を有する低雑音増幅器の出力整合回路、２
４は各シングルゲートＦＥＴ２１のソースと接地との間
に接続される抵抗、２５は入力整合回路２２の入力端子
と接地の間に接続される抵抗、４１は各出力整合回路２
３の電源電圧入力端子に接続されて周波数帯切替信号４
２に応じてバイアス電圧を制御して供給するバイアス電
圧発生回路である。
【００２２】次に動作について説明する。周波数帯切替
信号４２に応じてバイアス電圧発生器４１でバイアス電
圧（３Ｖまたは０Ｖ）を生成し、この電圧を出力整合回
路２３を介して複数のシングルゲートＦＥＴ２１に電圧
を供給する。３Ｖの電源電圧を供給されたＦＥＴは動作
状態となり受信信号の増幅を行う。入力整合回路２２の
入力端子に接続された抵抗２５と、抵抗値Ｒのソース抵
抗２４を流れる電流Ｉd によりゲート端子はソースに端
子に対して（−Ｉd×Ｒ）Ｖの電位となる。従って、ス
イッチング機能を持つ低雑音増幅器を用いることで小形
で受信感度の良い受信機が得られる特徴がある。
信号４２に応じてバイアス電圧発生器４１でバイアス電
圧（３Ｖまたは０Ｖ）を生成し、この電圧を出力整合回
路２３を介して複数のシングルゲートＦＥＴ２１に電圧
を供給する。３Ｖの電源電圧を供給されたＦＥＴは動作
状態となり受信信号の増幅を行う。入力整合回路２２の
入力端子に接続された抵抗２５と、抵抗値Ｒのソース抵
抗２４を流れる電流Ｉd によりゲート端子はソースに端
子に対して（−Ｉd×Ｒ）Ｖの電位となる。従って、ス
イッチング機能を持つ低雑音増幅器を用いることで小形
で受信感度の良い受信機が得られる特徴がある。
【００２３】実施の形態４．図４はこの発明の実施の形
態４に係る低雑音増幅器を示す回路図であり、図１及び
図２に示す実施の形態１及び２に用いられる低雑音増幅
器の構成例を示すものである。図４において、２１は低
雑音増幅器に使用するシングルゲートＦＥＴ、２２は分
波機能を有する低雑音増幅器の入力整合回路、２５はＦ
ＥＴ２１のゲート端子に接続される抵抗、２４はシング
ルゲートＦＥＴのソースと接地との間に接続される抵
抗、２３は低雑音増幅器の出力整合回路、４２は周波数
帯切替信号、４３は３Ｖの電源電圧を常時供給する電源
電圧発生回路であり、上記各シングルゲートＦＥＴ２１
のゲート端子には抵抗２６を介してシングルゲートＦＥ
Ｔ２１の動作を制御する図示しない制御回路から周波数
帯切替信号４２が供給される。
態４に係る低雑音増幅器を示す回路図であり、図１及び
図２に示す実施の形態１及び２に用いられる低雑音増幅
器の構成例を示すものである。図４において、２１は低
雑音増幅器に使用するシングルゲートＦＥＴ、２２は分
波機能を有する低雑音増幅器の入力整合回路、２５はＦ
ＥＴ２１のゲート端子に接続される抵抗、２４はシング
ルゲートＦＥＴのソースと接地との間に接続される抵
抗、２３は低雑音増幅器の出力整合回路、４２は周波数
帯切替信号、４３は３Ｖの電源電圧を常時供給する電源
電圧発生回路であり、上記各シングルゲートＦＥＴ２１
のゲート端子には抵抗２６を介してシングルゲートＦＥ
Ｔ２１の動作を制御する図示しない制御回路から周波数
帯切替信号４２が供給される。
【００２４】次に動作について説明する。ＦＥＴ２１の
バイアス電圧としては、電源電圧発生回路４３で発生さ
れる３Ｖの電圧を出力整合回路２３を介して常に与えら
れている。３Ｖの電源電圧をドレイン端子に与えられた
ＦＥＴ２１はソース端子とゲート端子の電位差Ｖg がピ
ンチオフ電圧Ｖp （例えば−０．１Ｖ）以下であれば電
流が流れず、ピンチオフ電圧Ｖp 以上であればソース端
子とゲート端子の電位差Ｖg に従った電流が流れる。周
波数帯切替信号４２はＴＴＬレベルの信号で、０Ｖ、Ｖ
gi（ピンチオフ電圧以下）Ｖの２状態で、ＦＥＴ２１の
うち１つのＦＥＴのみゲートバイアスを０Ｖとし、その
他のＦＥＴのゲートバイアスをＶgiＶとすることで、複
数のＦＥＴのうちの１つを低雑音増幅器として動作させ
ることができる。スイッチング機能を持つＬＮＡを用い
ることで小形で受信感度の良い受信機が得られる。
バイアス電圧としては、電源電圧発生回路４３で発生さ
れる３Ｖの電圧を出力整合回路２３を介して常に与えら
れている。３Ｖの電源電圧をドレイン端子に与えられた
ＦＥＴ２１はソース端子とゲート端子の電位差Ｖg がピ
ンチオフ電圧Ｖp （例えば−０．１Ｖ）以下であれば電
流が流れず、ピンチオフ電圧Ｖp 以上であればソース端
子とゲート端子の電位差Ｖg に従った電流が流れる。周
波数帯切替信号４２はＴＴＬレベルの信号で、０Ｖ、Ｖ
gi（ピンチオフ電圧以下）Ｖの２状態で、ＦＥＴ２１の
うち１つのＦＥＴのみゲートバイアスを０Ｖとし、その
他のＦＥＴのゲートバイアスをＶgiＶとすることで、複
数のＦＥＴのうちの１つを低雑音増幅器として動作させ
ることができる。スイッチング機能を持つＬＮＡを用い
ることで小形で受信感度の良い受信機が得られる。
【００２５】実施の形態５．図５はこの発明の実施の形
態５に係る受信機を示す回路図である。図５において、
１は入力アンテナ、２２は分波機能を有する低雑音増幅
器の入力整合回路、２３は低雑音増幅器の出力整合回
路、２４はソース抵抗、２５はゲート抵抗、２７は低雑
音増幅器に使用するデュアルゲートＦＥＴで、その各第
１ゲート端子には上記入力整合回路２２の出力端子が独
立に接続され、各第２ゲート端子には抵抗２６を介して
各デュアルゲートＦＥＴの動作を制御する図示しない制
御回路から周波数帯切替信号４２が入力される。４３は
３Ｖの電源電圧を常時供給する電源電圧発生回路であ
る。
態５に係る受信機を示す回路図である。図５において、
１は入力アンテナ、２２は分波機能を有する低雑音増幅
器の入力整合回路、２３は低雑音増幅器の出力整合回
路、２４はソース抵抗、２５はゲート抵抗、２７は低雑
音増幅器に使用するデュアルゲートＦＥＴで、その各第
１ゲート端子には上記入力整合回路２２の出力端子が独
立に接続され、各第２ゲート端子には抵抗２６を介して
各デュアルゲートＦＥＴの動作を制御する図示しない制
御回路から周波数帯切替信号４２が入力される。４３は
３Ｖの電源電圧を常時供給する電源電圧発生回路であ
る。
【００２６】次に動作について説明する。デュアルゲー
トＦＥＴ２７のバイアス電圧は電源電圧発生回路４３で
発生される３Ｖの電圧を出力整合回路２３を介して常に
与える。３Ｖの電源電圧がドレイン端子に与えられたデ
ュアルゲートＦＥＴ２７はソース端子と第１ゲート端子
の電位差Ｖg1をピンチオフ電圧Ｖp以下として、ソース
端子と第２ゲート端子の電位差Ｖg2がピンチオフ電圧Ｖ
p（例えば−０．１Ｖ）以下であれば電流が流れず、ピ
ンチオフ電圧以上であればソース端子と第２ゲート端子
の電位差Ｖg2に従った電流が流れる。周波数帯の切替制
御信号４２はＴＴＬレベルの信号で、０Ｖ、Ｖgi（ピン
チオフ電圧以下）Ｖの２状態で、デュアルゲートＦＥＴ
２７のうち１つのＦＥＴのみ第２ゲートのバイアスを０
Ｖとし、その他のＦＥＴの第２ゲートのバイアスをＶgi
Ｖとすることで、複数のデュアルゲートＦＥＴのうちの
１つを低雑音増幅器として動作させることができる。ス
イッチング機能を持つＬＮＡを用いることで小形で受信
感度の良い受信機が得られる。
トＦＥＴ２７のバイアス電圧は電源電圧発生回路４３で
発生される３Ｖの電圧を出力整合回路２３を介して常に
与える。３Ｖの電源電圧がドレイン端子に与えられたデ
ュアルゲートＦＥＴ２７はソース端子と第１ゲート端子
の電位差Ｖg1をピンチオフ電圧Ｖp以下として、ソース
端子と第２ゲート端子の電位差Ｖg2がピンチオフ電圧Ｖ
p（例えば−０．１Ｖ）以下であれば電流が流れず、ピ
ンチオフ電圧以上であればソース端子と第２ゲート端子
の電位差Ｖg2に従った電流が流れる。周波数帯の切替制
御信号４２はＴＴＬレベルの信号で、０Ｖ、Ｖgi（ピン
チオフ電圧以下）Ｖの２状態で、デュアルゲートＦＥＴ
２７のうち１つのＦＥＴのみ第２ゲートのバイアスを０
Ｖとし、その他のＦＥＴの第２ゲートのバイアスをＶgi
Ｖとすることで、複数のデュアルゲートＦＥＴのうちの
１つを低雑音増幅器として動作させることができる。ス
イッチング機能を持つＬＮＡを用いることで小形で受信
感度の良い受信機が得られる。
【００２７】実施の形態６．図６はこの発明の実施の形
態６に係る受信機を示す回路図である。図６において、
１は入力アンテナ、２はアンテナ１複数の低雑音増幅器
２０の間に配置された低雑音増幅器、２０はバイアス電
圧により制御される低雑音増幅器、３０は帯域通過フィ
ルタ、５は第１局発信号源、６は第１ミクサ、７は周波
数変換回路、８は復調回路、４１はバイアス電圧発生回
路、４２は周波数帯切替信号である。
態６に係る受信機を示す回路図である。図６において、
１は入力アンテナ、２はアンテナ１複数の低雑音増幅器
２０の間に配置された低雑音増幅器、２０はバイアス電
圧により制御される低雑音増幅器、３０は帯域通過フィ
ルタ、５は第１局発信号源、６は第１ミクサ、７は周波
数変換回路、８は復調回路、４１はバイアス電圧発生回
路、４２は周波数帯切替信号である。
【００２８】次に動作について説明する。周波数帯の切
替制御信号４２に応じてバイアス電圧発生器４１でバイ
アス電圧を生成し、バイアス電圧により複数の低雑音増
幅器２０から１つの低雑音増幅器のみを動作させて直列
に接続される帯域制限フィルタ３０を選択して、アンテ
ナ１で受信し、低雑音増幅器２で増幅した信号を増幅、
帯域制限を行い、第１ミクサ６、周波数変換回路７、復
調回路８を介して復調を行う。このように、低雑音増幅
器のバイアス制御により帯域通過フィルタを選択するこ
とで小形で受信感度の良い受信機が得られる。
替制御信号４２に応じてバイアス電圧発生器４１でバイ
アス電圧を生成し、バイアス電圧により複数の低雑音増
幅器２０から１つの低雑音増幅器のみを動作させて直列
に接続される帯域制限フィルタ３０を選択して、アンテ
ナ１で受信し、低雑音増幅器２で増幅した信号を増幅、
帯域制限を行い、第１ミクサ６、周波数変換回路７、復
調回路８を介して復調を行う。このように、低雑音増幅
器のバイアス制御により帯域通過フィルタを選択するこ
とで小形で受信感度の良い受信機が得られる。
【００２９】また、この実施の形態６では、アンテナ１
複数の低雑音増幅器２０の間に低雑音増幅器２が配置さ
れていて、アンテナ１に接続される回路のインピーダン
スは低雑音増幅器２の入力インピーダンスとなるため
に、バイアス電圧のＯＮ／ＯＦＦによる低雑音増幅器２
０の入力インピーダンス変動の影響が小さく見えるた
め、フィルタ切替え時の瞬時的な感度劣化及びアンテナ
インピーダンスのミスマッチによる発振等の可能性を避
けることができる。
複数の低雑音増幅器２０の間に低雑音増幅器２が配置さ
れていて、アンテナ１に接続される回路のインピーダン
スは低雑音増幅器２の入力インピーダンスとなるため
に、バイアス電圧のＯＮ／ＯＦＦによる低雑音増幅器２
０の入力インピーダンス変動の影響が小さく見えるた
め、フィルタ切替え時の瞬時的な感度劣化及びアンテナ
インピーダンスのミスマッチによる発振等の可能性を避
けることができる。
【００３０】
【発明の効果】以上のように、この発明によれば、１系
統のアンテナと、上記アンテナに並列に接続された複数
の低雑音増幅器と、上記複数の低雑音増幅器の動作を制
御する制御手段と、上記複数の低雑音増幅器の出力を帯
域制限して所定周波数帯の信号のみを通過させる帯域通
過手段と、上記帯域通過手段を介した信号を復調する１
系統の復調手段とを備えたので、１系統のアンテナのみ
で複数の周波数帯の信号を受信するのに小形で受信感度
の良い受信機を得ることができる。
統のアンテナと、上記アンテナに並列に接続された複数
の低雑音増幅器と、上記複数の低雑音増幅器の動作を制
御する制御手段と、上記複数の低雑音増幅器の出力を帯
域制限して所定周波数帯の信号のみを通過させる帯域通
過手段と、上記帯域通過手段を介した信号を復調する１
系統の復調手段とを備えたので、１系統のアンテナのみ
で複数の周波数帯の信号を受信するのに小形で受信感度
の良い受信機を得ることができる。
【００３１】また、低雑音増幅器のバイアス電圧を制御
して帯域通過フィルタを選択することで、小形で受信感
度の良い受信機を得ることができる効果がある。
して帯域通過フィルタを選択することで、小形で受信感
度の良い受信機を得ることができる効果がある。
【００３２】また、低雑音増幅器のバイアス電圧を制御
して帯域通過フィルタの入力端子を選択することで小形
で受信感度の良い受信機を得ることができる効果があ
る。
して帯域通過フィルタの入力端子を選択することで小形
で受信感度の良い受信機を得ることができる効果があ
る。
【００３３】また、低雑音増幅器のバイアスを制御する
ことで帯域通過フィルタの選択を行い、小形で受信感度
の良い受信機が得られる効果がある。
ことで帯域通過フィルタの選択を行い、小形で受信感度
の良い受信機が得られる効果がある。
【００３４】また、低雑音増幅器のゲートバイアスを制
御することで帯域通過フィルタの選択を行い、小形で受
信感度の良い受信機が得られる効果がある。
御することで帯域通過フィルタの選択を行い、小形で受
信感度の良い受信機が得られる効果がある。
【００３５】また、デュアルゲートＦＥＴの第２ゲート
のゲートバイアスを制御することで帯域通過フィルタの
選択を行い、小形で受信感度の良い受信機が得られる効
果がある。
のゲートバイアスを制御することで帯域通過フィルタの
選択を行い、小形で受信感度の良い受信機が得られる効
果がある。
【００３６】さらに、アンテナに接続される回路のイン
ピーダンスを低雑音増幅器の入力インピーダンスとする
ことで、バイアス電圧のＯＮ／ＯＦＦによる動作制御さ
れる低雑音増幅器の入力インピーダンス変動の影響を小
さくさせて、帯域通過フィルタ切替え時の瞬時的な感度
劣化及びアンテナインピーダンスのミスマッチによる発
振等の可能性を避けることができる。
ピーダンスを低雑音増幅器の入力インピーダンスとする
ことで、バイアス電圧のＯＮ／ＯＦＦによる動作制御さ
れる低雑音増幅器の入力インピーダンス変動の影響を小
さくさせて、帯域通過フィルタ切替え時の瞬時的な感度
劣化及びアンテナインピーダンスのミスマッチによる発
振等の可能性を避けることができる。
【図１】 この発明の実施の形態１に係る受信機を示す
回路図である。
回路図である。
【図２】 この発明の実施の形態２に係る受信機を示す
回路図である。
回路図である。
【図３】 この発明の実施の形態３に係る受信機を示す
回路図である。
回路図である。
【図４】 この発明の実施の形態４に係る受信機を示す
回路図である。
回路図である。
【図５】 この発明の実施の形態５に係る受信機を示す
回路図である。
回路図である。
【図６】 この発明の実施の形態６に係る受信機を示す
回路図である。
回路図である。
【図７】 従来のヘテロダイン受信機の回路を示す回路
図である。
図である。
【図８】 従来のアンテナ切替ダイバーシティ受信機の
回路図である。
回路図である。
【図９】 周波数帯の違うフィルタをスイッチを用いて
切り換える受信機の回路図である。
切り換える受信機の回路図である。
１ アンテナ入力端子、２ 低雑音増幅器、３ 帯域通
過フィルタ、４ 合波回路、５ 第１局部発振信号、６
第１ミクサ、７ 周波数変換回路、８ 復調回路、９
帯域通過フィルタ切替スイッチ、２０ スイッチ機能
付き低雑音増幅器、２１ シングルゲートＦＥＴ、２２
低雑音増幅器用入力整合回路、２３低雑音増幅器用出
力整合回路、２４ ソース抵抗、２５ ゲート抵抗、２
６ デュアルゲートＦＥＴ、３０ スイッチ機能付き低
雑音増幅器にて選択される帯域通過フィルタ、３１ 複
数入力、１出力形帯域通過フィルタ、４１ バイアス電
圧発生回路、４２ 周波数帯切替信号入力端子、４３
電源電圧発生回路。
過フィルタ、４ 合波回路、５ 第１局部発振信号、６
第１ミクサ、７ 周波数変換回路、８ 復調回路、９
帯域通過フィルタ切替スイッチ、２０ スイッチ機能
付き低雑音増幅器、２１ シングルゲートＦＥＴ、２２
低雑音増幅器用入力整合回路、２３低雑音増幅器用出
力整合回路、２４ ソース抵抗、２５ ゲート抵抗、２
６ デュアルゲートＦＥＴ、３０ スイッチ機能付き低
雑音増幅器にて選択される帯域通過フィルタ、３１ 複
数入力、１出力形帯域通過フィルタ、４１ バイアス電
圧発生回路、４２ 周波数帯切替信号入力端子、４３
電源電圧発生回路。
フロントページの続き
(72)発明者 伊山 義忠
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(72)発明者 上杉 美喜夫
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(72)発明者 弘重 健司
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(72)発明者 河原 善
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(56)参考文献 特開 平９−153826（ＪＰ，Ａ)
特開 昭63−4722（ＪＰ，Ａ)
特開 平７−30301（ＪＰ，Ａ)
特開 平７−46022（ＪＰ，Ａ)
特開 平７−321603（ＪＰ，Ａ)
実開 昭55−26999（ＪＰ，Ｕ)
実開 昭56−90046（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04B 1/16 - 1/24
Claims (7)
- 【請求項１】 １系統のアンテナと、 上記アンテナに並列に接続された複数の低雑音増幅器
と、 上記複数の低雑音増幅器の動作を制御する制御手段と、 上記複数の低雑音増幅器の出力を帯域制限して所定周波
数帯の信号のみを通過させる帯域通過手段と、 上記帯域通過手段を介した信号を復調する１系統の復調
手段とを備えた受信機。 - 【請求項２】 請求項１記載の受信機において、上記帯
域通過手段は、上記複数の低雑音増幅器にそれぞれ独立
に接続された複数の帯域通過フィルタと、上記各帯域通
過フィルタの出力を合波する合波回路とで構成されるこ
とを特徴とする受信機。 - 【請求項３】 請求項１記載の受信機において、上記帯
域通過手段は、上記複数の低雑音増幅器の出力にそれぞ
れ独立に接続される複数の入力端子と１つの出力端子を
持つ帯域通過フィルタで構成されることを特徴とする受
信機。 - 【請求項４】 請求項１ないし３のいずれかに記載の受
信機において、上記複数の低雑音増幅器を、複数のシン
グルゲートＦＥＴと、上記１系統のアンテナに接続され
た入力端子と上記シングルゲートＦＥＴと同数の複数の
出力端子を持ち、その出力端子がそれぞれ各シングルゲ
ートＦＥＴのゲート端子に独立に接続される入力整合回
路と、上記入力整合回路の入力端子と接地との間に接続
された抵抗と、上記複数のシングルゲートＦＥＴのソー
ス端子と接地の間にそれぞれ接続された複数の抵抗と、
上記各シングルゲートＦＥＴのドレイン端子にそれぞれ
独立に接続され、かつ電源電圧入力端子を有する複数の
出力整合回路とで構成すると共に、上記制御手段を、上
記複数の出力整合回路の電源電圧入力端子に接続されて
周波数帯切替信号に応じてバイアス電圧を制御して供給
するバイアス電圧発生回路で構成することを特徴とする
受信機。 - 【請求項５】 請求項１ないし３のいずれかに記載の受
信機において、上記複数の低雑音増幅器を、複数のシン
グルゲートＦＥＴと、上記１系統のアンテナに接続され
た入力端子と上記シングルゲートＦＥＴと同数の複数の
出力端子を持ち、その出力端子がそれぞれ各シングルゲ
ートＦＥＴのゲート端子に独立に接続される入力整合回
路と、上記各シングルゲートＦＥＴのドレイン端子にそ
れぞれ独立に接続され、かつ電源電圧入力端子を有する
複数の出力整合回路と、上記複数のシングルゲートＦＥ
Ｔのそれぞれのゲート端子に接続された複数の抵抗と、
上記複数の出力整合回路の電源電圧入力端子に接続され
て電源電圧を常時供給する電源電圧発生回路で構成する
と共に、上記制御手段を、上記各シングルゲートＦＥＴ
のゲート端子に接続された抵抗を介してシングルゲート
ＦＥＴの動作を制御する周波数帯切替信号を出力する制
御回路で構成したことを特徴とする受信機。 - 【請求項６】 請求項１ないし３のいずれかに記載の受
信機において、上記複数の低雑音増幅器を、複数のデュ
アルゲートＦＥＴと、上記１系統のアンテナに接続され
た入力端子と上記デュアルゲートＦＥＴと同数の複数の
出力端子を持ち、その出力端子がそれぞれ各デュアルゲ
ートＦＥＴの第１ゲート端子に独立に接続される入力整
合回路と、上記各入力整合回路の入力端子と接地との間
に接続された抵抗と、上記各デュアルゲートＦＥＴのド
レイン端子にそれぞれ独立に接続され、かつ電源電圧入
力端子を有する複数の出力整合回路と、上記各デュアル
ゲートＦＥＴのそれぞれの第２ゲート端子に接続された
抵抗と、上記複数の出力整合回路の電源電圧入力端子に
接続されて電源電圧を常時供給する電源電圧発生回路で
構成すると共に、上記制御手段を、上記各デュアルゲー
トＦＥＴの第２ゲート端子に接続された抵抗を介してデ
ュアルゲートＦＥＴの動作を制御する周波数帯切替信号
を出力する制御回路で構成したことを特徴とする受信
機。 - 【請求項７】 請求項１ないし６のいずれかに記載の受
信機において、上記アンテナと上記複数の低雑音増幅器
の間に別の低雑音増幅器を配置したことを特徴とする受
信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15156198A JP3469088B2 (ja) | 1998-06-01 | 1998-06-01 | 受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15156198A JP3469088B2 (ja) | 1998-06-01 | 1998-06-01 | 受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11346169A JPH11346169A (ja) | 1999-12-14 |
| JP3469088B2 true JP3469088B2 (ja) | 2003-11-25 |
Family
ID=15521230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15156198A Expired - Fee Related JP3469088B2 (ja) | 1998-06-01 | 1998-06-01 | 受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469088B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4858341B2 (ja) * | 2007-07-19 | 2012-01-18 | カシオ計算機株式会社 | 電波受信装置 |
-
1998
- 1998-06-01 JP JP15156198A patent/JP3469088B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11346169A (ja) | 1999-12-14 |
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