JP3464855B2 - テスト回路の接続検証方法および接続検証装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩに形成される論
理回路のテスト容易化のため、テスト回路を付加するこ
とにより論理回路を回路ブロック毎に分けてテストを行
なう分割テストを可能とした論理回路に対するテスト回
路の検証方式に関し、特に、テスト時の配線パス（経
路）を検証することによって通常動作時の配線パスも検
証することを特徴としたテスト回路の検証方法に関す
る。

【０００２】

【従来の技術】ＬＳＩ化される大規模な論理回路は、製
造された後に設計した通りに動作するかどうかのチェッ
クが必要である。このため、論理回路を回路ブロックに
分割し、テスト回路に付加してテスト信号の入力、テス
ト結果の出力を可能としている。論理回路にテスト回路
を付加することにより回路ブロック毎に分割してテスト
が行えるようにする方法は種々あるが、マルチプレクサ
を付加する方法が一般的に用いられている。マルチプレ
クサを付加する方法は、回路ブロックの各端子の入力信
号および出力信号を外部端子により制御および観測でき
るようにするために信号ルートにマルチプレクサを挿入
する手法である。このマルチプレクサを付加する方法を
用いた場合、テスト時に通常動作時に通る配線のテスト
を実施出来るようなテスト回路の構成にすることが可能
である。

【０００３】論理回路に付加するテスト回路の検証は、
回路設計段階において、図１２に示すような回路テスト
用コンピュータシステムを使用し、図１３に示すような
回路検証アルゴリズムを実行して行っている。

【０００４】テスト用コンピュータシステムは、概略、
ＣＰＵ部、メインメモリ部、Ｉ／Ｏ部等からなるＥＷＳ
本体１、キーボード、マウス、タブレット等からなる入
力装置２、シミュレーション回路や指令に対する応答を
画面に表示するＣＲＴモニタ４、回路図等を出力する印
刷装置５、回路接続情報、テストモード設定情報、ＣＡ
Ｄソフトウェアライブラリ、等を格納する外部記憶装置
６によって構成されている。

【０００５】従来のテスト回路の検証においては、ま
ず、テスト用コンピュータがＣＡＤ回路設計ソフトウェ
アを実行して、回路接続情報を読込み、回路シミュレー
ションを行う。次に、テスト回路の検証を行うため、テ
ストモード情報を読込み、テストの対象となる回路ブロ
ックを選択する信号、テスト回路のマルチプレクサをテ
スト状態に設定する信号を回路端子に設定する、信号値
を設定するテストモード設定処理を行う（Ｓ１０１）。
設定された信号を端子から回路内部に伝搬させていく、
論理値伝搬処理を行う（Ｓ１０２）。これにより、マル
チプレクサがテスト状態に設定され、テスト用の配線経
路を活性化する。いずれかの回路ブロックを選択し、そ
の回路の端子から他の回路ブロックの端子へ回路接続を
追跡し、端子相互間が設計通り接続されるかどうかをチ
ェックし、その結果を配線ルート毎に記録する、パスト
レース処理を行う（Ｓ１０３）。このパストレースを選
択した回路ブロックの全ての端子について行う（Ｓ１０
３，Ｓ１０４）。同様に、回路ブロックの各端子につい
てのパストレースを全回路ブロックについて行う（Ｓ１
０３，Ｓ１０４，Ｓ１０５）。パストレースの結果を出
力する、ＣＲＴモニタに表示する検証結果出力処理を行
う（Ｓ１０６）。

【０００６】従来のテスト回路検証では、分割テストが
可能であるかどうかを専ら検証するだけのものである。
上記マルチプレクサを付加する方法でテスト回路を挿入
した場合、通常動作時に信号が通る配線のテストも行え
るかどうかのテスト回路検証までは考慮されていなかっ
た。そのため、分割テストを行なうためのテスト回路と
しては正しく挿入されている場合であっても、通常動作
時の配線テストは正しく行えないテスト回路である場合
が多々生じており、そのようなテスト回路の挿入ミスが
ないかどうかを検証する作業を技術者の手作業に頼って
いる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
テスト回路検証方式では、通常動作時に通る配線のテス
トを分割テスト中に実施出来るようなテスト回路かどう
かを検証する作業は、人手による目視検査で行っている
ため、テスト回路ミスを見逃してしまう場合があった。
また、人手作業で行うため検証期間が長期化し易い。

【０００８】よって、本発明は、通常動作時に通る配線
のテストを分割テスト中に行えるように付加されたテス
ト回路に対するテスト回路検証において、テスト回路挿
入ミスを検出可能にし、設計期間の短縮を図ることがで
きるテスト回路の検証方法を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】上記目的を達成するため
本発明のテスト回路の接続検証方法は、論理回路を回路
ブロックに分割し、回路ブロック毎にテストが行えるよ
うに回路ブロック間にテスト回路を付加し、このテスト
回路を通常モードとテストモードで動作させて前記回路
ブロックと外部端子との間に信号の出し入れを可能とし
た、論理回路を対象とするテスト回路のコンピュータに
よる接続検証方法であって、前記コンピュータが前記テ
スト回路を通常モードの回路接続状態に設定する過程
と、前記コンピュータが、通常モードに設定された前記
テスト回路の信号経路を追跡することによって、信号が
通常モードにおいて通過する配線の接続関係を表す第１
の配線情報を得て記憶装置に記憶する第１の回路検証過
程と、前記コンピュータが、前記テスト回路をテストモ
ードの回路接続状態に設定する過程と、前記コンピュー
タが、テストモードに設定された前記テスト回路の信号
経路を追跡することによって信号がテストモードにおい
て通過する配線の接続関係を表す第２の配線情報を得て
前記記憶装置に記憶する第２の回路検証過程と、コンピ
ュータが前記記憶装置から前記第１及び第２の配線情報
を読み出して互いに照合し、通常モードにおける信号経
路の追跡により通過した配線のすべてが、テストモード
における信号経路の追跡により通過した配線に含まれて
いる場合は、前記テスト回路が正しく接続されていると
判定し、通常モードにおける信号経路の追跡により通過
した配線の少なくとも１つが、テストモードにおける信
号経路の追跡により通過した配線に含まれていない場合
は、前記テスト回路が誤って接続されていると判定する
配線情報検査過程と、からなることを特徴とする。

【００１０】また、本発明にかかるテスト回路の接続検
証装置は、論理回路を回路ブロックに分割し、回路ブロ
ック毎にテストが行えるように回路ブロック間にテスト
回路を付加し、このテスト回路を通常モードとテストモ
ードで動作させて前記回路ブロックと外部端子との間に
信号の出し入れを可能とした、論理回路を対象とするテ
スト回路の接続を検証する装置であって、前記テスト回
路を通常モードの回路接続状態に設定する第１の設定部
と、通常モードに設定された前記テスト回路の信号経路
を追跡することによって、信号が通常モードにおいて通
過する配線の接続関係を表す第１の配線情報を記録する
第１の記憶装置と、テスト回路をテストモードの回路接
続状態に設定する第２の設定部と、テストモードに設定
された前記テスト回路の信号経路を追跡することによっ
て信号がテストモードにおいて通過する配線の接続関係
を表す第２の配線情報を記録する第２の記憶装置と、前
記第１の記憶装置及び前記第２の記憶装置から、前記第
１の配線情報及び前記第２の配線情報を読み込んで互い
に照合し、通常モード時において通過する配線がテスト
モード時において通過しているかどうかを調べる演算装
置、を備えたことを特徴とする。

【００１１】

【作用】回路テストを行わない通常モードのテスト回路
の接続状態において配線の信号経路を求める。回路テス
トを行うテストモードのテスト回路の接続状態において
配線の信号経路を求める。テストモードにおける配線の
信号経路に通常モードの配線の信号経路が含まれている
ことを確認することによって、テスト回路の配線接続に
おいて通常モードの信号経路がチェック可能であること
を判別する。

【００１２】この結果、回路ブロック間にテスト回路を
挿入する配線に不具合があるかどうかを検査するシステ
ムが得られる。

【００１３】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。本発明を実施するテスト用コンピュータシ
ステムは、図１２に示す従来例と同様のハードウェア構
成であるので、その説明は省略する。

【００１４】図１は、本発明の実施例の全体的な処理を
より上位概念のフローチャートで示している。個別のブ
ロックについては後により詳細に説明する。

【００１５】同図において、テスト用コンピュータ１
は、外部記憶装置４のＣＡＤソフトウェアライブラリか
らＣＡＤ回路設計ソフトウェアを取込み、起動して、分
割テストの対象となる回路の回路接続情報及び挿入され
るテスト回路の回路接続情報を読込む。回路接続情報に
は複数の回路ブロック間の接続関係を示すデータが含ま
れている（Ｓ１１）。

【００１６】モード設定用情報を読込む。モード設定用
情報には、通常モード設定情報とテストモード設定情報
とが含まれる。通常モード設定情報は、テスト回路に回
路ブロック間に通常の動作における信号ルートを形成さ
せるに必要な信号及び信号状態の設定データ等である。
テストモード設定情報は、テスト回路に論理回路を回路
ブロックに分割させ、テストするために必要な信号ルー
トを形成させる、回路ブロックの選択を行う信号、テス
ト回路をテスト状態に設定する信号及びその状態の設定
データ等である（Ｓ１２）。

【００１７】テスト回路を通常動作モードに設定し、回
路接続情報を適宜に用いて、テスト回路を介在する回路
ブロックのシミュレーション回路を形成する。信号端子
に所定の信号を設定して伝搬させ、テスト回路を通常動
作モードで動作させる。回路ブロック間あるいは回路ブ
ロックと外部端子間を伝搬する信号のルートを追跡し、
通常の動作モードにおけるテスト回路の信号通過経路の
検証を行う（Ｓ１３）。ルートの追跡は、回路ブロック
の入力端子についてはバックワード方向、出力端子につ
いてはフォワード方向、双方向端子については両方向に
行うことができる。この通常の動作モードにおける検証
処理は、後述する図３に示すフローチャートによってよ
り詳細に説明される。

【００１８】上記検証（Ｓ１３）によって、追跡された
信号通過ルートを通常モードの配線情報として記録する
（Ｓ１４）。

【００１９】次に、テスト回路をテストモードに設定
し、回路接続情報を適宜に用いて、テスト回路を介在す
る回路ブロックのシミュレーション回路を形成する。信
号端子に所定の信号を設定して伝搬させ、テスト回路を
テストモードで動作させる。回路ブロック間あるいは回
路ブロックと外部端子間を伝搬する信号のルートを追跡
し、テストモードにおけるテスト回路の信号通過経路の
検証を行う（Ｓ１５）。ルートの追跡は、回路ブロック
の入力端子についてはバックワード方向、出力端子につ
いてはフォワード方向、双方向端子について両方向に行
うことができる。このテストモードにおけるテスト回路
の検証処理は、後述する図４に示すフローチャートによ
って、より詳細に説明される。

【００２０】この検証によって、追跡された信号通過ル
ートをテストモードの配線情報として記録する（Ｓ１
６）。

【００２１】検証された通常の動作モードにおける信号
通過経路とテストモードにおける信号通過経路を比較
し、テストモードにおける信号通過経路が通常モードの
信号通過経路を含んでいることを確認する、配線情報検
査処理を行う（Ｓ１７）。

【００２２】このような、通常の動作モードにおける信
号ルートとテストモードにおける信号ルートとを突合わ
せる処理を行うことによって、従来見逃す虞のあったテ
スト回路の接続配線の不具合を検出することが可能とな
る。

【００２３】上述した、モード設定情報の内容について
説明する。図２は、外部記憶装置６に記憶されている動
作モード設定情報の一例を示している。この例では、後
述する図５（ｂ）に示すように、回路ブロックがＡ，Ｂ
の二つある場合について示している。同図において、テ
ストモード設定情報２０１をＴＳＴ＿ ＭＯＤＥ〜ＥＮ
Ｄのブロックで示している。通常モード設定情報２０２
をＮＭＬ＿ ＭＯＤＥ〜ＥＮＤに囲まれるブロックで示
している。テストモード設定情報２０１には分割テスト
対象の回路ブロックＡ又はＢを選択するための情報２０
１ａ，２０１ｂが含まれており、各々の回路ブロック
Ａ，Ｂに分けて使用される信号の状態設定が示されてい
る。

【００２４】例えば、回路ブロックＡを分割テストする
場合、通常動作から分割テストの動作に切替えるために
信号ＴＥＳＴを「１」に、分割テスト対象の回路ブロッ
クＡを選択するために信号ＥＸ１，ＥＸ２を夫々
「０」，「０」に設定することを示している。

【００２５】なお、図２においては、外部端子ＥＸのみ
をモード設定に用いているが、内部端子をモード設定に
用いても良いものである。

【００２６】次に、上述した、通常動作時におけるテス
ト回路検証処理及び分割テスト時におけるテスト回路検
証処理の対象となる論理回路の例について、図５及び図
６を参照して詳細に説明する。まず、回路構成について
説明する。図５（ａ）は、回路ブロックＡと回路ブロッ
クＢとの間にテスト回路を挿入しない基本の回路接続を
示したブロック図である。また、図５（ｂ）は回路ブロ
ックＡ，Ｂ毎に分割してテストが行えるように回路ブロ
ックＡ及びＢの相互間にテスト回路を挿入した回路接続
例を示したブロック回路図である。

【００２７】図５（ｂ）に示されるように、テスト回路
は、２つのマルチプレクサ５１及び５２、入力端子５
３、出力端子５４、必要により設けられるバッファアン
プ５８−４、５８−５及び配線等によって構成される。
マルチプレクサ５１は、ナンドゲート５１−１，５１−
２及び５１−３、インバータ５１−４によって構成され
る。マルチプレクサ５２は、ナンドゲート５２−１，５
２−２及び５２−３、インバータ５２−４によって構成
される。マルチプレクサ５１は、回路ブロックＡから回
路ブロックＢの入力端子に供給される信号を外部端子５
３に供給される信号で制御するために付加されている。

【００２８】マルチプレクサ５２は回路ブロックＡの出
力端子から出力される信号を外部端子５４で観測するた
めに付加されている。マルチプレクサ５１，５２は、夫
々２つの入力信号をコントロール端子に供給される制御
信号（ＴＳＴＡ，ＴＳＴＢ）に対応して選択する機能を
持っている。上記制御信号は、分割テストの場合におい
ては回路ブロックの端子から外部端子までの経路を活性
化させるための条件値に、また通常動作の場合において
は回路ブロックＡの出力端子から回路ブロックＢの入力
端子までの経路を活性化させるための条件値に設定され
る。

【００２９】図６は、分割テストの対象とする回路ブロ
ックを選択するためのデコーダ回路を示しており、図５
（ｂ）に示されるマルチプレクサ５１及び５２のコント
ロール端子（ＴＳＴＡ，ＴＳＴＢ）の論理値を決定す
る。本実施例では、アンドゲート５９−１，５９−２、
インバータ５９−３〜５９−６等によってデコーダ回路
５９が構成されている。

【００３０】同図において、ＴＥＳＴ，ＥＸ１，ＥＸ２
はモード設定情報２を設定するための信号であり、夫々
外部端子５５−１，５５−２，５５−３に供給され、ア
ンプ５８−１〜５８−３を介してインバータ回路５９に
入力される。デコーダ回路５９を通して複数のマルチプ
レクサのコントロール端子（ＴＳＴＡ，ＴＳＴＢ）のレ
ベルを制御している。

【００３１】次に、通常動作時におけるテスト回路検証
処理（Ｓ１３）について、図３に示されるフローチャー
トを参照して、より詳細に説明する。

【００３２】まず、回路シミュレーションした、回路ブ
ロックＡ及びＢを通常の回路動作に設定するべく、通常
モード設定情報２０２をデコーダ回路５９の入力端子に
与え、指定された外部端子または内部端子に信号値を設
定する通常モード設定処理（Ｓ３１）を行う。図２に示
される通常モード設定情報２０２が通常モード設定情報
処理３１に用いられるモード設定情報であるとすれば、
図６の外部端子５５−１にＴＥＳＴの値に対応したレベ
ルを設定する。

【００３３】次に、通常モード設定処理によって外部端
子または内部端子に設定された通常モード設定情報を回
路内部へ伝搬させていく論理値伝搬処理（Ｓ３２）を実
行する。上記通常モード設定処理でＴＥＳＴ＝０を設定
したとすると、論理値伝搬処理では外部端子５５−１に
設定した信号ＴＥＳＴの論理値を順に伝搬させていくシ
ミュレーション処理を行う。

【００３４】まず、外部端子５５−１から入力バッファ
アンプ５８−１へＴＥＳＴ信号の論理値「０」を伝搬さ
せデコーダ回路５９内のアンドゲート回路５９−１，５
９−２へ伝搬させてマルチプレクサのコントロール端子
ＴＳＴＡ，ＴＳＴＢの論理値を決定する。アンドゲート
回路５９−１，５９−２へ外部端子５５−１から伝搬さ
れた信号値は「０」であるため、マルチプレクサ５１及
び５２のコントロール端子における信号の論理値は、夫
々信号ＴＳＴＡ＝０，信号ＴＳＴＢ＝０となる。

【００３５】信号ＴＳＴＡ＝０により、図５（ｂ）に示
されるマルチプレクサ５１は、ナンドゲート５１−１を
活性化させ、回路ブロックＡの出力を選択し、回路ブロ
ックＢに中継する。信号ＴＳＴＢ＝０により、マルチプ
レクサ５２はナンドゲート５２−３を活性化させ、回路
ブロックＡの出力信号ではなく、通常出力信号を選択
し、出力端子５４に導出する。

【００３６】論理値伝搬処理を実行した後、回路ブロッ
クＡの端子から外部端子５４までの信号ルート、回路ブ
ロックＡの端子から他の回路ブロックＢの入力端子まで
の信号ルート、等のパス（信号経路）の全てを活性化さ
せ、通常の動作を行う場合における回路接続の確認を行
うパストレース処理（Ｓ３３）を実行する。パストレー
ス処理は、後述するように、全回路ブロックの全端子に
ついて１端子ずつ信号経路を追跡するパストレースを繰
り返し実行しチェックしていく。

【００３７】図５（ｂ）の論理回路を用いてパストレー
ス処理の処理方法を説明する。同図において通常動作時
の回路接続は、図５（ａ）で示すと同様の回路ブロック
Ａの出力端子から回路ブロックＢの入力端子までの経路
である。その経路が活性化されているかどうかをチェッ
クするために、回路ブロックＡの出力端子からフォワー
ド（次段回路ブロックＢ方向）へパストレースしてい
く。モード設定処理（Ｓ３１）と論理値伝搬処理（Ｓ３
２）によってマルチプレクサの制御信号は、ＴＳＴＡ＝
０，ＴＳＴＢ＝０と設定されているため、「回路ブロッ
クＡの出力端子→マルチプレクサのナンドゲート５１−
１→マルチプレクサのナンドゲート５１−２→回路ブロ
ックＢの入力端子」のパストレースが行える。同様にし
て、回路ブロックＢの入力端子からバックワード（前段
回路ブロックＡ方向）へパストレースしていく。「回路
ブロックＢの入力端子→マルチプレクサのナンドゲート
５１−２→マルチプレクサのナンドゲート５１−１→回
路ブロックＡの出力端子」のパストレースが行われる。

【００３８】パストレース処理の後、パストレース処理
によって通過した活性化された信号経路のルート情報を
取得する配線情報処理（Ｓ３４）を実行する。配線情報
として取得する情報は、パストレース処理でどのセルの
どの入力端子を通過したかの情報である。

【００３９】配線情報の例について図７の論理回路を用
いて説明する。図７は、図５（ｂ）の論理回路に対し
て、回路内に含まれる全てのセル（本実施例ではナンド
回路、ノット回路等）を識別するためにセル番号（１）
〜（９）を割付けている。また、セル番号が割り付けら
れたナンド回路やノット回路が持つ複数の入力端子を識
別するために入力端子番号、を割り付けたものであ
る。

【００４０】本実施例では、どのセルのどの入力端子を
通過したかを識別するためにセル番号および入力端子番
号をつけ処理しやすいように行っているが、その方法は
どのセルのどの入力端子かを識別できればどのような方
法をとっても構わない。

【００４１】パストレース処理によって通過したパス
は、図５（ｂ）においては、「回路ブロックＡの出力端
子→マルチプレクサのナンドゲート５１−１→マルチプ
レクサのナンドゲート５１−２→回路ブロックＢの入力
端子」である。図７でそのパスがどのセルの入力端子を
通過したかに置換えると、「セル番号（１）−→
（３）−→（９）−」となる。パストレース結果を
配線情報として外部記憶装置６に記憶する（Ｓ４５）。

【００４２】図８に配線情報の記録例を示す。同図に示
すように、回路内に含まれる全てのセル番号、入力端子
番号に対して、パストレース処理で通過したセル番号の
入力端子番号にはフラグ「１」を書込み、通過していな
いその他のセル番号の入力端子番号には「０」を書込ん
だものを配線情報として用いている。配線情報のフラグ
を設定する処理は、最初全フラグを「０」に初期化して
おき、パストレース処理によって通過したセル番号の入
力端子番号に対するフラグを「０」から「１」に書替え
る処理を行う。

【００４３】以上説明したテスト回路の検証処理を全回
路ブロックの全端子に対して繰り返し実行する（Ｓ３
６，Ｓ３７）。この結果、通常の動作時における配線情
報が収集される（Ｓ１４）。

【００４４】次に、分割テスト時におけるテスト回路検
証処理（Ｓ１５）について説明する。分割テスト時にお
けるテスト回路検証処理は、通常動作時におけるテスト
回路検証処理と同様の処理方法で行うので相違点につい
て説明する。

【００４５】図４は、分割テスト時におけるテスト回路
検証を説明するフローチャートである。同図において、
通常の動作から分割テストが行えるように切替えるため
の信号値の情報と分割テストの対象とする回路ブロック
を選択するための信号値の情報を指定された外部端子ま
たは内部端子に設定するテストモード設定処理を行う
（Ｓ４１）。

【００４６】例えば、図２に示される分割テストモード
設定情報２０１がテストモード設定処理で用いられるモ
ード設定情報であるとすれば、ＴＳＴ＿ ＭＯＤＥ〜Ｅ
ＮＤのブロック内の信号設定情報２０１ａ、２０１ｂが
テストモード設定情報として使用される。回路ブロック
Ａを分割テストの対象とする場合には、通常動作から分
割テストに回路を切替えるための切替信号ＴＥＳＴ＝１
を図６に示されるデコーダ回路５９の外部端子５５−１
にＴＥＳＴ信号「１」を設定する。更に、回路ブロック
選択のための信号値情報ＥＸ１＝０，ＥＸ２＝０をデコ
ーダ回路５９の外部端子５５−２のＥＸ１信号に
「０」、同様に、外部端子５５−３のＥＸ２信号にも
「０」を設定する。

【００４７】論理値伝搬処理Ｓ４２は通常動作時におけ
るテスト回路検証処理の論理値伝搬処理（Ｓ３２）と同
様であるので、その説明は省略する。テストモード設定
処理と論理値伝搬処理は、通常動作時におけるテスト回
路検証処理の場合には１度だけの処理であったが、分割
テスト時におけるテスト回路検証処理（Ｓ１５）におい
ては、分割テストの対象となる回路ブロック毎にモード
設定情報があるため、回路ブロックの個数だけ繰り返し
実行することになる。

【００４８】次のパストレース処理Ｓ４３と配線情報取
得処理Ｓ４４は、通常動作におけるテスト回路検証処理
（Ｓ１３）のバストレース処理（Ｓ３３）、配線情報処
理（Ｓ３４）と同様の処理を行う。

【００４９】ただし、パストレース処理Ｓ４３は、回路
ブロックの端子に入力される信号を外部端子で制御可能
であるか、また、回路ブロックの出力端子から出力され
る信号が外部端子で観測可能であるかを、フォワードま
たはバックワードへパストレースすることによって確認
する。得られた配線情報は外部記憶装置に記憶される
（Ｓ４５）。

【００５０】以上述べた分割テスト時におけるテスト回
路検証処理を回路ブロックＡ、Ｂの全端子、全回路ブロ
ックについて繰り返し実行する（Ｓ４６，Ｓ４７）。上
記検証（Ｓ１５）によって、追跡された信号通過ルート
をテストモードの配線情報として記録する（Ｓ１６）。

【００５１】通常動作時におけるテスト回路検証処理
（Ｓ１３）及び分割テスト時におけるテスト回路検証処
理（Ｓ１５）を、上述したように、実行することによっ
て、通常動作時の配線情報と分割テスト時の配線情報が
得られる。その双方の配線情報を基に、本発明が解決し
ようとしている、分割テストを実行すれば通常動作時に
通る配線のテストが併せて行える回路構成になっている
かを検証するための配線情報検査処理（Ｓ１７）を行
う。

【００５２】配線情報検査処理の説明を図９乃至図１１
を参照して説明する。図９（ａ）は分割テストを実行す
れば通常動作時に通る配線テストも併せて行えるように
正しく回路構成された論理回路の例を回路セルにセル番
号を付して示している。一方、図９（ｂ）はテスト回路
が誤って構成された論理回路の例を回路セルにセル番号
を付して示している。すなわち、図９（ｂ）の構成で
は、回路ブロックＡの出力が、通常状態で信号が通過す
るマルチプレクサ５１を経由しないで出力端子５４に導
出される不具合がある。

【００５３】図１０及び図１１は、夫々図９（ａ）及び
図９（ｂ）の論理回路をテスト回路検証処理の対象とし
た場合の、分割テスト時におけるテスト回路検証処理に
よってもとめられた配線情報を示したものである。

【００５４】通常動作時におけるテスト回路検証処理に
よってもとめられた配線情報は、図９（ａ）及び同図
（ｂ）が共に、図８に示される配線情報と同じであった
として説明する。

【００５５】配線情報検査処理Ｓ１７では、通常動作時
に通る配線が分割テスト時において通過しているかどう
かを配線情報のお互いのフラグをチェックして確認す
る。本実施例では、通常動作時の配線情報でフラグが１
になっているものは、分割テスト時の配線情報において
も対応するフラグは全て１になっているかを検査するこ
とによって行っている。

【００５６】まず、図９（ａ）の正しくテスト回路が構
成された論理回路の場合に対して、配線情報検査処理４
を実行する。対応する配線情報は図１０である。図８に
おいて通常動作時に通る配線は、セル番号（１）の入力
端子番号、セル番号（３）の入力端子番号、セル番
号（９）の入力端子番号である。図１０でこれ等のセ
ル番号、端子番号に対応するフラグは全て「１」になっ
ており、このテスト回路構成は分割テストを実行するこ
とによって通常動作時に通る配線のテストも併せて行え
る正しい回路構成であると確認できる。

【００５７】次に、図９（ｂ）の誤った回路構成の場合
に対して、配線情報検査処理４を実行する。図８におい
て通常動作時に通る配線は、セル番号（１）の入力端子
番号、セル番号（３）の入力端子番号、セル番号
（９）の入力端子番号であるが、図１１でこれ等に対
応するセル番号、端子番号のフラグが全て「１」にはな
っていない。セル番号（１）の入力端子番号とセル番
号（３）の入力端子番号がフラグ「０」であり、分割
テスト時にその配線部分はテストしていないことにな
る。そのためこのテスト回路構成は正しくないと確認で
きる。

【００５８】以上述べたように図１に示される処理フロ
ーに従い処理を実行することによって、通常動作時に通
る配線のテストを、分割テストを実行することによって
併せて行えるテスト回路が付加された論理回路であるか
どうかを検証できる。

【００５９】

【発明の効果】本発明によれば、回路ブロック毎に分割
してテストが行えるようにテスト回路が付加された論理
回路において、付加されたテスト回路が分割テストを実
行したときに、通常動作時に通る配線のテストも併せて
行えるテスト回路であるかどうかの検証が自動的に行え
るようになり、テスト回路設計期間の大幅な短縮を図る
ことができる。

【図面の簡単な説明】

【図１】本発明のテスト回路検証方式の実施例を示す処
理フローを示すフローチャートである。

【図２】本発明の実施例におけるモード設定情報の例を
示す説明図である。

【図３】図１の処理フローにおいて分割テスト時におけ
るテスト回路検証処理の処理フローを示すフローチャー
トである。

【図４】通常動作時におけるテスト回路検証処理の処理
フローを示す図である。

【図５】図５（ａ）は、論理回路中の２つの回路ブロッ
クＡ及びＢを示す説明図、図５（ｂ）は、２つの回路ブ
ロックＡ及びＢ間にテスト回路が設けられた例を示すブ
ロック回路図である。

【図６】マルチプレクサの制御信号を発生するデコーダ
回路の例を示すブロック回路図である。

【図７】論理回路における構成要素（セル）の番号付の
例を示す説明図である。

【図８】論理回路における配線情報の例を示す説明図で
ある。

【図９】図９（ａ）は、正しくテスト回路が挿入された
例を示すブロック回路図、図９（ｂ）は誤った配線のテ
スト回路が挿入された例を示すブロック回路図である。

【図１０】図９（ａ）に示されるテストルートにおける
配線情報を示す説明図である。

【図１１】図９（ｂ）に示されるテストルートにおける
配線情報を示す説明図である。

【図１２】回路のテストを行うテスト用コンピュータシ
ステムの例を示すブロック図である。

【図１３】従来のテスト回路検証処理のフローを示す図
である。

【符号の説明】

５１，５２ マルチプレクサ ５３ 入力外部端子 ５４ 出力外部端子 ５５ 入力外部端子 ５６，５７ 回路ブロック ５８ 入力バッファ ５９ アンドゲート回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤 森 雅 文 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン ター内 (56)参考文献 特開 平７−174821（ＪＰ，Ａ) 特開 平７−105256（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 664

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】論理回路を回路ブロックに分割し、回路ブ
   ロック毎にテストが行えるように回路ブロック間にテス
   ト回路を付加し、このテスト回路を通常モードとテスト
   モードで動作させて前記回路ブロックと外部端子との間
   に信号の出し入れを可能とした、論理回路を対象とする
   テスト回路のコンピュータによる接続検証方法であっ
   て、 前記コンピュータが前記テスト回路を通常モードの回路
   接続状態に設定する過程と、 前記コンピュータが、通常モードに設定された前記テス
   ト回路の信号経路を追跡することによって、信号が通常
   モードにおいて通過する配線の接続関係を表す第１の配
   線情報を得て記憶装置に記憶する第１の回路検証過程
   と、 前記コンピュータが、前記テスト回路をテストモードの
   回路接続状態に設定する過程と、 前記コンピュータが、テストモードに設定された前記テ
   スト回路の信号経路を追跡することによって信号がテス
   トモードにおいて通過する配線の接続関係を表す第２の
   配線情報を得て前記記憶装置に記憶する第２の回路検証
   過程と、 コンピュータが前記記憶装置から前記第１及び第２の配
   線情報を読み出して互いに照合し、通常モードにおける
   信号経路の追跡により通過した配線のすべてが、テスト
   モードにおける信号経路の追跡により通過した配線に含
   まれている場合は、前記テスト回路が正しく接続されて
   いると判定し、通常モードにおける信号経路の追跡によ
   り通過した配線の少なくとも１つが、テストモードにお
   ける信号経路の追跡により通過した配線に含まれていな
   い場合は、前記テスト回路が誤って接続されていると判
   定する配線情報検査過程と、 からなることを特徴とするテスト回路の接続検証方法。
2. 【請求項２】論理回路を回路ブロックに分割し、回路ブ
   ロック毎にテストが行えるように回路ブロック間にテス
   ト回路を付加し、このテスト回路を通常モードとテスト
   モードで動作させて前記回路ブロックと外部端子との間
   に信号の出し入れを可能とした、論理回路を対象とする
   テスト回路の接続を検証する装置であって、 前記テスト回路を通常モードの回路接続状態に設定する
   第１の設定部と、 通常モードに設定された前記テスト回路の信号経路を追
   跡することによって、信号が通常モードにおいて通過す
   る配線の接続関係を表す第１の配線情報を記録する第１
   の記憶装置と、 テスト回路をテストモードの回路接続状態に設定する第
   ２の設定部と、 テストモードに設定された前記テスト回路の信号経路を
   追跡することによって信号がテストモードにおいて通過
   する配線の接続関係を表す第２の配線情報を記録する第
   ２の記憶装置と、 前記第１の記憶装置及び前記第２の記憶装置から、前記
   第１の配線情報及び前記第２の配線情報を読み込んで互
   いに照合し、通常モード時において通過する配線がテス
   トモード時において通過しているかどうかを調べる演算
   装置、 を備えたことを特徴とするテスト回路の接続検証装置。