JP3463737B2

JP3463737B2 - 磁気カードリーダ

Info

Publication number: JP3463737B2
Application number: JP34883798A
Authority: JP
Inventors: 靖久大嶋
Original assignee: 株式会社田村電機製作所
Priority date: 1998-12-08
Filing date: 1998-12-08
Publication date: 2003-11-05
Anticipated expiration: 2018-12-08
Also published as: JP2000172787A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気情報が記録さ
れた磁気カードの読み込み/書き込みを行なう磁気カー
ドリーダに関する。

【０００２】

【従来の技術】磁気情報が記録された磁気カードは、プ
リペイドカードやキャッシュカード、クレジットカード
などに広く利用されている。このようなプリペイドカー
ドの利用に際しては、公衆電話機や自動販売機等に備え
つけられたカードリーダにカードを挿入することで、磁
気情報を読み込ませ、必要に応じて情報の書き替えが行
われる。

【０００３】こうしたカードリーダの従来技術として
は、特開平７-９３４８６号公報に開示されている技術
がある。このカードリーダは、カードをモータの回転に
よって搬送路内のヘッド位置まで搬送し、ヘッドにより
磁気情報の読み込み／書き込みを行なうものである。カ
ード上の磁気情報はカード内の所定の領域に記録されて
いるから、読み込み／書き込みはこの所定の領域に対応
してなされなければならない。本従来技術においては、
カード位置を検出するセンサと、モータの回転数検出手
段とを組み合わせることで書き込み位置を制御してい
る。

【０００４】このようなカードリーダにおけるモータの
回転数検出は、一般に光学式のパルスエンコーダが用い
られている。このようなパルスエンコーダは、スリット
が設けられた回転板のスリットを挟んで投光器と受光器
を配置し、モータの回転に伴い、投光器と受光器間の光
路の遮蔽、開放が繰り返されることで、受光器側では回
転に応じた光パルスが検出されることを利用したもので
ある。そして、この光パルスに同期したクロックを用い
てヘッドから磁気カードへの情報の読み込み／書き込み
が行われている。

【０００５】

【発明が解決しようとする課題】しかしながら、光学式
パルスエンコーダにおいては、経時変化によってスリッ
トが塞がれたりして回転数に応じた正確な光パルス出力
が得られなくなることがある。特に、一時的に光パルス
出力が得られない、いわゆるパルス抜けが発生した場合
には、この光パルスに同期した磁気情報の書き込みクロ
ックがずれるため、書き込み情報にエラーが起きたりす
る虞がある。

【０００６】そこで、本発明は、上記問題点に鑑みて、
経時変化によらずに磁気カードへの正確な磁気情報の書
き込みが可能なカードリーダを提供することを課題とす
る。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明のカードリーダは、情報が磁気により記録さ
れた記録部を有する磁気カードが搬送される搬送路と、
搬送路内で磁気カードを搬送するモータと、磁気カード
の搬送状態を検出するパルスエンコーダと、磁気カード
の搬送路内の位置を検出するセンサと、磁気カードの搬
送に同期して記録部に記録された磁気情報の書き込み／
読み込みを行なうヘッド部と、制御装置とを備えている
磁気カードリーダにおいて、制御装置の基準クロックと
パルスエンコーダのパルス出力とを比較し、両者の位相
が所定の関係を満たしたと判定した時点でロックさせた
両者の位相と所定の関係にある位相同期信号を出力する
ＰＬＬ回路を備えており、ヘッド部は、ＰＬＬ回路の出
力信号に同期して書き込みを行なうことを特徴とする。

【０００８】本発明によれば、磁気カードの搬送状態、
例えば搬送を行なうモータの回転数、を検出するパルス
エンコーダの出力をＰＬＬ回路の入力とし、これを基準
クロックと比較することで、モータによる磁気カードの
搬送速度が一定速度に達した時点、つまりパルスエンコ
ーダの出力パルスが所定のパルス波になった時点を検出
する。そして、ＰＬＬ回路は、この状態でのパルスエン
コーダの出力パルスに同期させて所定の位相同期信号を
ロックさせて出力する。この位相同期信号に同期した信
号をクロック信号としてヘッド部の書き込みを行なうこ
とでパルスエンコーダの出力パルスにパルス抜けが生じ
た場合でも、ライトクロック信号は安定して生成されて
いるので、正確な磁気情報の書き込みが行なえる。

【０００９】パルスエンコーダ出力のタイミング変動に
応じてＰＬＬ回路の出力信号のタイミングを補正する補
正回路を備えていることが好ましい。磁気カードやカー
ドリーダの状態によっては、磁気情報読み込み／書き込
み時の磁気カードの搬送状態が必ずしも一定していない
ことがある。本発明によれば、パルスエンコーダ出力の
タイミング変動に応じてＰＬＬ回路の出力信号、すなわ
ち、ヘッド部へのクロック信号のタイミングを調整する
ので、搬送状態が変動しても常に所定の領域への磁気情
報の読み書きを行なうことが可能となる。

【００１０】

【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態について説明する。

【００１１】図１は、本発明に係る磁気カードリーダ１
の全体構成を示す概略断面図であり、図２は、その全体
ブロック図であり、図３は、ライトクロック生成部３１
の詳細ブロック図である。

【００１２】図１に示されるように、磁気カードリーダ
１は、磁気カード２が挿入される挿入スロット１６の内
側に連続して形成された磁気カード２を搬送する搬送路
１７を有しており、この搬送路１７上に磁気カード２の
位置を検出するセンサ２１Ａ、２１Ｂと磁気ヘッド２２
とが配置されている。搬送路１７の下面を形成している
ベルト１５の駆動により磁気カード２は搬送されるが、
このベルト１５はプーリー１２、ローラー１３Ａ、１３
Ｂ、ベルト１４を介してモータ１１によって駆動され
る。

【００１３】そして、図２に示されるようにモータ１１
には、その回転数を検出する光学式のパルスエンコーダ
１８が取り付けられており、その出力は、モータのフィ
ードバック制御を行なうモータ制御部３０と磁気ヘッド
における読み書き動作の制御用ライトクロックを生成す
るライトクロック生成部３１とに出力される。このライ
トクロック生成部３１は、後述するＰＬＬ回路部３２を
備えている。ライトクロック生成部３１で生成されたラ
イトクロックは装置全体の制御を行なうＣＰＵ３４に転
送される。ＣＰＵ３４は、このライトクロックに同期さ
せてライト回路部３３により磁気ヘッド２２を制御して
磁気カード２への情報の書き込みを行なったり、磁気カ
ード２上の磁気情報を磁気ヘッド２２により読み出して
増幅／二値化部３５によりデータに変換する。ＣＰＵ３
４には、カード位置を検出するセンサ２１Ａ、２１Ｂ、
システムプログラム等を搭載するＲＯＭ３６、磁気カー
ド２から読み込んだ情報や磁気カード２へ書き込むべき
情報などを保管しておくＲＡＭ３７が接続されている。

【００１４】次に、ライトクロック生成部３１の構成に
ついて説明する。大別すると、ＰＬＬ回路ブロック３２
と、その前段回路、後段回路の三種類からなる。ライト
クロック生成部３１への入力は、パルスエンコーダ１８
の出力パルスであるＦＧクロックＳ１と、ＣＰＵ３４か
らのサンプリングクロックＳ２の２つの信号であり、最
終的にライトクロックＳ１７が出力として得られる。

【００１５】まず、前段回路は、（１）ＦＧクロックＳ
１とサンプリングクロックＳ２とが入力され、ＦＧクロ
ックＳ１のパルス幅が所定の一定幅になったことを検出
してイネーブル信号Ｓ３とカウンタ初期値設定タイミン
グ信号Ｓ４とロードタイミング信号Ｓ５を出力するＦＧ
クロック幅検出部５１と、（２）ＦＧクロックＳ１とサ
ンプリングクロックＳ２とイネーブル信号Ｓ３と後述の
エッジ検出有効範囲信号Ｓ６とが入力され、ＦＧクロッ
クＳ１の立ち上がり、立ち下がりのエッジを検出して両
エッジ検出信号Ｓ７と立ち上がりエッジ検出信号Ｓ８と
を出力するＦＧクロックエッジ検出部５２と、（３）Ｆ
ＧクロックＳ１と両エッジ検出信号Ｓ７とＣＰＵ３４か
らのクリア出力信号Ｓ９とが入力され、ＦＧクロックＳ
１のパルス抜けを検出してそのタイミング信号Ｓ１０を
ＣＰＵ３４に出力するパルス抜け検出部５３とから構成
されている。

【００１６】ＰＬＬ回路ブロック３２は、（１）サンプ
リングクロックＳ２に応じて３２進で計数する３２進カ
ウンタ５４と、（２）カウンタ初期値設定タイミング信
号Ｓ４及び後述のカウンタロード値選択信号Ｓ１１が入
力され、選択した値を３２進カウンタ５４に送信してカ
ウンタ値の更新を行なうカウンタロード値生成部５５
と、（３）ＦＧクロック幅検出部５１と後述のカウンタ
ロードタイミング生成部５８からそれぞれ出力されたカ
ウンタ値ロードタイミング信号Ｓ５とＳ１３のＯＲ演算
結果Ｓ１４を３２進カウンタへと出力するＯＲ回路５６
と、（４）立ち上がりエッジ検出信号Ｓ８をイネーブル
信号として３２進カウンタ５４の出力信号Ｓ１５をデコ
ードするデコーダ５７と、（５）このデコーダ５７に接
続され、カウンタロードタイミング信号Ｓ１３を生成す
るカウンタロードタイミング生成部５８と、（６）同じ
くこのデコーダ５７に接続され、カウンタロード値選択
信号Ｓ１１を生成するカウンタロード値選択部５９と、
から構成されている。

【００１７】後段回路は、（１）デコーダ５７に接続さ
れ、カウンタ値を基にしてライトクロックを生成する分
周回路６０と、（２）デコーダ５７に接続され、カウン
タ値を基にしてエッジ検出有効範囲信号Ｓ６を生成する
エッジ検出有効範囲生成部６１と、から構成されてい
る。

【００１８】続いて、本実施形態の磁気カードリーダ１
の動作について説明する。図１に示されるように、磁気
カード２を磁気カードリーダ１の挿入スロット１６内に
挿入すると、磁気カード２は、モータ１１により、ベル
ト１４、プーリー１２、ローラー１３Ａ、１３Ｂを介し
て駆動されるベルト１５によって搬送路１７内に引き込
まれて搬送される。そして、磁気カード２の先端がセン
サ２１Ａ、２１Ｂのそれぞれの位置を通過する際に、各
センサ２１Ａ、２１Ｂでその通過が検出される。これら
のセンサ２１Ａ、２１Ｂ出力と、図２に示されるように
モータ１１に備えつけられたパルスエンコーダ１８によ
り、磁気ヘッド２２位置に位置する磁気カード２の記録
部の領域が判定され、その領域に応じた情報の読み書き
が行われる。

【００１９】情報を正確に読み書きするため、図２に示
されるようにモータ制御部３０によりモータ１１の回
転、つまり、モータ１１による磁気カード２の搬送速度
が一定となるようフィードバック制御を行なっている。
そして、ライトクロック生成部３１で所定のライトクロ
ックを生成して、このライトクロックに同期させて磁気
カード上の２値情報をライト回路部３３で書き込み処理
を行なう。あるいは増幅／二値化部３５で読み出し処理
を行なう。

【００２０】以下、このライトクロックの生成、すなわ
ち、ライトクロック生成部３１の動作について図３〜図
７を参照して説明する。図４〜図７は、それぞれライト
クロック生成部３１における各信号を表すタイミングチ
ャートである。

【００２１】まず、ライトクロックの初期化動作につい
て図４のタイミングチャートを参照して説明する。サン
プリングクロックＳ２は、安定した状態で送出されてい
る。ＦＧクロック幅検出部５１は、モータ１１の回転数
が安定して磁気カード２の搬送速度がほぼ一定となった
時点、具体的には、ＦＧクロックＳ１のＬレベルの信号
の長さがサンプリングクロックＳ２の１６クロックの長
さに一致した時点、実際にはその次のサンプリングクロ
ックＳ２のクロックの後半からその次のクロックの前半
にかけてイネーブル信号Ｓ３、カウンタ初期設定タイミ
ング信号Ｓ４、ロードタイミング信号Ｓ５をＨレベルに
切り替える。これにより、ＯＲ回路５６からの出力信号
Ｓ１４も同時期にＨレベルになる。カウンタロード値生
成部５５は、カウンタ初期設定タイミング信号Ｓ４がＨ
レベルのときは、十進数１７をＳ１２を介して３２進カ
ウンタ５４へと出力する。３２進カウンタ５４は、カウ
ンタ値ロードタイミング信号Ｓ１４がＨレベルのとき
は、現在のカウント値に関らず、Ｓ１２から入力されて
きたカウンタ値でカウンタを更新する。したがって、３
２進カウンタ５４のカウンタ値は１７に更新される。

【００２２】カウンタ初期設定タイミング信号Ｓ４、ロ
ードタイミング信号Ｓ５は、１クロックでＬレベルに戻
るので、その後は、３２進カウンタ５４のカウンタは３
２進でのカウントアップを継続する。この結果、ちょう
どＦＧクロックＳ１の立ち下がりの時点でのカウンタ値
が０、立ち上がりの時点でのカウンタ値が１６になる。

【００２３】イネーブル信号Ｓ３が一旦Ｈレベルになる
と、ＦＧクロックエッジ検出部５２が可動状態になる。
ＦＧクロックエッジ検出部は、ＦＧクロックの立ち上が
りと立ち下がり時期を検出して、それぞれ１クロック幅
のパルス信号である両エッジ検出信号Ｓ７を出力すると
ともに、立ち上がり時期のみを１クロック幅のパルス信
号である立ち上がりエッジ検出信号Ｓ８として出力す
る。

【００２４】立ち上がりエッジ信号Ｓ８がＨレベルにな
ると、デコーダ５７が可動状態になる。デコーダ５７で
カウンタ値Ｓ１５の値１５及び値３１を検出して、分周
回路６０でカウンタ値Ｓ１５が１６〜３１のときにＨレ
ベル、カウンタ値Ｓ１５が０〜１５のときにはＬレベル
となる信号を送出することで、ライトクロックＳ１７が
生成される。一方、カウンタロードタイミング生成部５
８は、３２進カウンタ値Ｓ１５が２４のときの後半から
１クロックのパルス幅のＨレベルの信号であるカウンタ
値補正ロードタイミング信号Ｓ１３を出力する。そし
て、カウンタロード値選択部５９は、詳細は後述する
が、立ち上がりエッジ検出信号Ｓ８がＨレベルのときの
カウンタ値Ｓ１５に応じてカウンタ値を補正するのに使
用するカウンタロード値選択信号Ｓ１１を生成する。カ
ウンタ値Ｓ１５、つまり、ライトクロックＳ１７がＦＧ
クロックＳ１とずれたときには、カウンタ値ロードタイ
ミング信号Ｓ１４がＨレベルのときのカウンタロード値
生成部５５の出力に基づいてその補正を行なう。

【００２５】次に、ＦＧクロックＳ１のパルス抜けが発
生した時の処理について図５を参照して説明する。エッ
ジ検出有効範囲生成部６１は、カウンタ値Ｓ１５に基づ
いてその値が８〜２３の間にＨレベルとなるエッジ検出
有効範囲信号Ｓ６を送出している。ＦＧクロックエッジ
検出部による信号Ｓ８の生成、つまり立ち上がりのエッ
ジ検出は、この信号Ｓ６がＨレベルのときのみに行われ
る。したがって、この間にパルスが検出されないと、パ
ルス抜けと判定する。パルス抜けの場合でもそのまま３
２進カウンタ５４はカウントアップを続行し、そのカウ
ンタ値Ｓ１５に基づいてデコーダ５７と分周回路６０に
よりライトクロックＳ１７が生成されるので、安定した
ライトクロックが得られる。パルス抜けが発生したら、
パルス抜け検出部５３は、本来のＦＧクロックＳ１の立
ち下がり時点からＨレベルとなるパルス抜け検出信号Ｓ
１０をＣＰＵ３４に通知し、ＣＰＵ３４からクリア出力
信号Ｓ９を受信すると、パルス抜け検出信号Ｓ１０をＬ
レベルに切り替える。モータの回転自体は安定していな
がら、ＦＧクロックＳ１のパルス抜けが発生したような
場合でも本来のパルスが発生していた時点にライトクロ
ックが生成されるので、安定した読み書き動作が行なえ
る。

【００２６】次に、ＦＧクロックとライトクロックにず
れが生じた場合の補正処理について説明する。図６は、
ＦＧクロックのほうが短い場合であり、図７は、ＦＧク
ロックのほうが長い場合を示している。

【００２７】まず、ＦＧクロックのほうが短い場合につ
いて説明する。通常は、３２進カウンタ値Ｓ１５が１６
の時点がＦＧクロックＳ１の立ち上がりに一致する。図
６に示されるように、ＦＧクロックＳ１の立ち上がりが
１クロック前にずれて３２進カウンタ値Ｓ１５で１５の
時点に一致したとする。このままだと、ライトクロック
Ｓ１７は、ＦＧクロックＳ１より１クロック前にずれて
しまう。そこで、カウンタロード値選択部５９は、エッ
ジ検出有効範囲信号Ｓ６がＨレベルでかつ、立ち上がり
エッジ検出信号Ｓ８がＨレベルのときの３２進カウンタ
値Ｓ１５を調べており、３２進カウンタの値に応じて以
下のようなカウンタロード値選択信号Ｓ１１を出力す
る。

【００２８】

【表１】ここでは、３２進カウンタ値Ｓ１５は１５であるから、
本カウンタ値に応じたカウンタロード値を選択する。カ
ウンタロード値生成部５５からは、十進値２６が出力さ
れている。そして、カウンタロードタイミング生成部５
８から出力されたカウンタ値ロードタイミング信号Ｓ１
３、Ｓ１４がＨレベルとなった時点で、３２進カウンタ
５４の出力カウンタ値を２６に更新する。これにより、
カウンタを３１進カウントさせてずれを解消する。この
結果、ＦＧクロックＳ１とライトクロックＳ１７の次の
立ち下がりの時点が一致する。

【００２９】次に、ＦＧクロックのほうが長い場合につ
いてみる。図７に示されるように、ＦＧクロックＳ１の
立ち上がりが１クロック後ろにずれて３２進カウンタ値
Ｓ１５で１７の時点に一致したとする。このままだと、
ライトクロックＳ１７は、ＦＧクロックＳ１より１クロ
ック後ろにずれてしまう。この場合は、エッジ検出有効
範囲信号Ｓ６がＨレベルでかつ、立ち上がりエッジ検出
信号Ｓ８がＨレベルのときの３２進カウンタ値Ｓ１５は
１７であるから、カウンタロード値選択信号Ｓ１１は本
カウンタ値に応じたカウンタロード値を出力し、カウン
タロード値生成部５５からは、十進値２４が出力されて
いる。そして、カウンタロードタイミング生成部５８か
ら出力されたカウンタ値ロードタイミング信号Ｓ１３、
Ｓ１４がＨレベルとなった時点で、３２進カウンタ５４
の出力カウンタ値を２４に更新する。これにより、カウ
ンタを３３進カウントさせてずれを解消する。この結
果、ＦＧクロックＳ１とライトクロックＳ１７の次の立
ち下がりの時点が一致する。

【００３０】ＦＧクロックＳ１とライトクロックＳ１７
が同期している時（図４の右側）には、エッジ検出有効
範囲信号Ｓ６がＨレベルでかつ、立ち上がりエッジ検出
信号Ｓ８がＨレベルのときの３２進カウンタ値Ｓ１５は
１６であるから、カウンタロード値選択信号Ｓ１１は本
カウンタ値に応じたカウンタロード値を出力し、カウン
タロード値生成部５５からは、十進値２５が出力されて
いる。そして、カウンタロードタイミング生成部５８か
ら出力されたカウンタ値ロードタイミング信号Ｓ１３、
Ｓ１４がＨレベルとなった時点で、３２進カウンタ５４
の出力カウンタ値を２５に更新する。これは通常のカウ
ントアップと同じ動作である。これによりＰＬＬをかけ
ている状態に相当する。

【００３１】パルスのずれが大きい場合には以上のずれ
補正を繰り返すことにより、正常範囲に一致させること
ができる。本補正では、ＦＧクロックやライトクロック
の１／３２程度のクロックずれであっても正確に補正す
ることができ、磁気カードに記録された情報を安定して
読み書きすることができる。

【００３２】ライトクロック生成部の構成は、以上の説
明に限られるものではなく、様々な改良、変形が可能で
あり、各種のＰＬＬ回路、デジタル回路を利用して実現
することができる。また、ＦＧクロックの１周期とライ
トクロックの１周期が同一の長さでなくてもよく、一方
が他方の整数倍であってもよい。また、サンプリングク
ロックの周期もＦＧクロックの周期の１／３２に限られ
るものではないし、他の構成とする場合は、カウンタは
３２進には限られず、場合によってはカウンタ自体を必
要としない構成とすることもできる。

【００３３】

【発明の効果】以上、説明したように本発明によれば、
磁気カードリーダにおいて、磁気カードの搬送速度が所
定の一定速度に達した時点でのパルスエンコーダ出力に
同期させて磁気ヘッドでの情報読み書き用のライトクロ
ックを継続的に発生させているので、経時変化等により
パルスエンコーダの出力パルスに抜けが発生した場合で
も安定して読み書き動作を行なうことができる。

【００３４】さらに、パルスエンコーダの出力パルスの
変動に対応して同期させたライトクロックのタイミング
を補正することで常に安定した読み書き動作を行なうこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る磁気カードリーダの概略断面図で
ある。

【図２】図１の装置の全体ブロック図である。

【図３】図１の装置のライトクロック生成部のブロック
図である。

【図４】図３のライトクロック生成部の初期化処理のタ
イミングチャートである。

【図５】図３のライトクロック生成部のパルス抜け処理
のタイミングチャートである。

【図６】図３のライトクロック生成部の位置ずれ処理の
タイミングチャートである。

【図７】図３のライトクロック生成部の位置ずれ処理の
タイミングチャートである。

【符号の説明】

１…磁気カードリーダ、２…磁気カード、１１…モー
タ、１６…挿入スロット、１７…搬送路、２２…磁気ヘ
ッド、３１…ライトクロック生成部、３２…ＰＬＬ回
路、５４…３２進カウンタ、６０…分周回路。

Claims

(57)【特許請求の範囲】

【請求項１】情報が磁気により記録された記録部を有
する磁気カードが搬送される搬送路と、前記搬送路内で
前記磁気カードを搬送するモータと、前記磁気カードの
搬送状態を検出するパルスエンコーダと、前記磁気カー
ドの搬送路内の位置を検出するセンサと、前記磁気カー
ドの搬送に同期して前記記録部に記録された磁気情報の
書き込み／読み込みを行なうヘッド部と、制御装置とを
備えている磁気カードリーダにおいて、前記制御装置の基準クロックと前記パルスエンコーダの
パルス出力とを比較し、両者の位相が所定の関係を満た
したと判定した時点でロックさせた両者の位相と所定の
関係にある位相同期信号を出力するＰＬＬ回路を備えて
おり、前記ヘッド部は、前記ＰＬＬ回路の出力信号に同期して
書き込みを行なうことを特徴とする磁気カードリーダ。
【請求項２】前記パルスエンコーダ出力タイミングの
変動に応じて前記ＰＬＬ回路の出力信号のタイミングを
補正する補正回路を備えていることを特徴とする請求項
１記載の磁気カードリーダ。