JP3461373B2 - 画像取扱い装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は画像取扱い装置に関し、
特に複数個のイメージャーを用いた撮像装置の画質改善
を図る画像取扱い装置に関する。 【０００２】 【従来の技術】画素数の比較的少ないイメージャー（Ｃ
ＣＤ等）を複数個用い、各イメージャーに一枚の画像を
分割した各分割領域を分担させ、複数個のイメージャー
で得られた画像を合成して高画質（多画素数）の画像を
得るような、いわゆる貼り合わせ撮像装置が提案されて
いる。 【０００３】例えば、図２７に示すように、一枚の画像
Ｇを左右上下（右下部Ｇ１、左下部Ｇ２、右上部Ｇ３、
左上部Ｇ４）の４領域に分割し、各領域の画像は対応す
るイメージャーが出力するように構成する。このような
分割画像は、例えば、図２８に示す如く公知の複数個の
プリズムを用いて得られる。図２８のように配設された
プリズムの透過光と反射光を適切に選択し、入射光画像
（光学像）Ｇを上記４つの領域に分割し、適切に配設さ
れた４個のイメージャーＩ１〜Ｉ４のそれぞれで各分割
画像を受光する。 【０００４】 【発明が解決しようとする課題】しかしながら、上述の
ように、従来の画像取扱い装置は、例えば、ＮＴＳＣ方
式の通常のＣＣＤをイメージャとして用い、４個のイメ
ージャにより上下左右４領域の画像を得、これらを結合
してＮＴＳＣ用のモニタに映出する場合につき、特にそ
の走査線については整合を図らねばならないところであ
るが、その点での具体的な手段までは配慮されていなか
った。 【０００５】そこで、本発明の目的は、上述した問題点
を解決すべく高画質画像を得る複数のイメージャーを用
いた画像取扱い装置を提供することにある。 【０００６】 【課題を解決するための手段】前述の課題を解決するた
め、本発明による画像取扱い装置は、水平方向に数えた
画素数及び垂直方向に数えた走査線数が各所定の値に設
定された表示画面領域を少なくとも上下の分割を含んで
複数に分割してなる各部分領域毎に対応する部分画像の
生成を賄うべく各所定位置に配されてなる複数の撮像素
子と、複数の撮像素子のうちの当該一の撮像素子の配置
に対応する当該他の撮像素子の正規の位置からの平行移
動による位置ずれに係る映像信号の誤差を補正すべく上
記当該他の撮像素子からの信号を読み出すにつき、上記
表示画面領域での上記走査線数との整合をはかるべく該
他の撮像素子がその正規の位置に配されているときには
有効な走査線としては用いられない走査線に対応する画
素の信号とこの走査線に隣接する走査線として用いられ
る走査線に対応する画素の信号とから補間演算によって
補間走査信号を生成するための補間走査信号生成手段
と、を備えて構成される。 【０００７】 【作用】本発明では、複数の各撮像素子の出力に基づい
て表示画面領域の全域に対応する映像信号を形成する
際、撮像素子毎に表示画面領域での走査線数との整合を
はかるため、正規位置に撮像素子が配されているときに
は有効な走査線としては用いられない走査線に対応する
画素の信号とこの走査線に隣接する走査線として用いら
れる走査線に対応する画素の信号とに基づいて補間して
垂直解像度の劣化を最小限に抑圧している。 【０００８】 【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１〜図３は本発明に関連する画像取
扱い装置の一例を示す図である。ＮＴＳＣ方式で３８万
画素の通常のＣＣＤをイメージャーとして用い、４個の
イメージャーにより上下左右４領域の画像を得、これら
を結合した図が図１に示されている。本例では、各分割
画像は水平方向：７６８画素×垂直方向：４８０ライン
であり、総合的には水平方向：１５３６画素、垂直方
向：９６０ラインとなって、水平方向の解像度は改善さ
れる。しかしながら、実際のＮＴＳＣ方式では、有効ラ
イン数は４８０ライン、１フィールドラインは２４０ラ
インで良く、イメージャー一枚当り４８０ラインから１
２０ラインを生成すれば良い。つまり、４ラインで１ラ
インを生成すれば良い。図２に示すように、４本のライ
ン情報Ａ〜Ｄから１本のライン情報を生成するために、
ライン情報ＣとＤは用いずに奇数ラインは１ライン目は
ライン情報ＡとＢから生成し、２ライン目を次のライン
情報ＡとＢから生成する。また、インターレース方式で
は、ライン情報ＡとＢは用いず、偶数ラインの各ライン
情報はライン情報ＣとＤを用いて生成される。このと
き、インターレースのため、偶数フィールドを１ライン
つずらせ、奇数ラインと偶数ラインの読み出しは混合画
素が互い違いにずれるように行われる。 【０００９】図３には、２個のイメージャーＩ１とＩ２
の出力を用いて混合出力を得るときのタイミングチャー
トが示されている。他の２個のイメージャーＩ３、Ｉ４
も同様である。これらのイメージャの駆動は、後述する
図４のＴＧ（タイミングジェネレータ）６Ｂからの信号
によって行われている。水平転送パルスに同期して、イ
メージャーＩ１の出力がライン情報ＡとＢの平均ＡＢ＝
（Ａ＋Ｂ）／２、ライン情報ＣとＤの平均ＣＤ＝（Ｃ＋
Ｄ）／２として求められる。ここで、Ａ〜Ｄのサフィッ
クス番号は順番を示す。これらイメージャーＩ１とＩ２
の出力を交互に読み出し、ライン情報ＣとＤは廃棄し、
必要なライン情報を生成する。したがって、きわめて簡
単な構成により、表示系との整合が図られた合成画像が
得られる。 【００１０】図４は、本発明に関連する画像取扱い装置
の一例を示す構成ブロック図である。 本例では、上記
例で廃棄していた図２のライン情報ＣとＤを廃棄せず、
図５に示すように、情報ＡＢとＣＤから新たな１ライン
目を生成する。その際、ライン情報ＡＢとライン情報Ｃ
Ｄの相関を検出し、相関が強いときには両情報の平均値
を新たなライン情報とすることによってノイズリダクシ
ョン効果を得ている。この処理は、奇数ライン及び偶数
ラインについて行われる。平均処理のためには、図６に
示すように、１Ｈディレー部８と加算器１１及び１／２
乗算器１２から成る平均回路を用いることができる。 【００１１】図７には、かかる平均化処理動作のタイミ
ングチャートが示されている。水平同期信号ＨＳＹＮＣ
に同期して、イメージャー（ＣＣＤ）からのｍライン目
のデータＡとＢの平均データＡＢ（ｍ）、ＣＤ（ｍ）、
続いて（ｍ＋１）ライン目の平均データＡＢ（ｍ＋１）
…が出力され、１Ｈディレー部８によって１Ｈ遅延され
た平均データがＣＤ（ｍ−１）、ＡＢ（ｍ）、ＣＤ
（ｍ）のように出力される。したがって、平均処理（Ｃ
Ｄ＋ＡＢ）／２、（ＡＢ＋ＣＤ）／２、（ＣＤ＋ＡＢ）
／２が出力として得られることになる。 【００１２】図４を参照すると、４個（４枚）のイメー
ジャー（ＣＣＤ）１Ａ，１Ｂ，１Ｃ及び１Ｄは、それぞ
れ一枚の画像を上下左右に分割した左上部、右上部、左
下部及び右下部の画像領域を分担しており、ＴＧ（タイ
ミングジェネレータ）６Ｂによって駆動される各イメー
ジャーの出力は、Ｓ／Ｈ＆ＡＧＣ部２Ａ〜２Ｄでそれぞ
れサンプルホールドされ、ＡＧＣ（自動利得制御）され
た後、Ａ／Ｄコンバータ３Ａ〜３Ｄでデジタル信号に変
換される。 【００１３】Ａ／Ｄコンバータ３Ａ〜３Ｄからの各出力
は、撮像プロセス部４Ａ〜４Ｄで、例えばγ処理、アパ
ーチャ処理、色分離処理等の所定の撮像プロセスが施さ
れて、それぞれフィールドメモリ５Ａ〜５Ｄに記憶され
る。フィールドメモリ５Ａ〜５Ｄの書き込み及び読み出
しは、メモリコントロール部６Ａからの制御信号により
制御される。 【００１４】スイッチ７Ａと７Ｂは、一枚の画像の上半
分、下半分等の必要とする画像領域対応のデータをフィ
ールドメモリ５Ａ〜５Ｄから選択的に出力するもので、
切換制御信号CONT1が“Ｌ”のとき上半分領域が指定さ
れ、“Ｈ”のとき下半分領域が指定されて対応データが
読み出される。すなわち、切換制御信号CONT1が“Ｌ”
のときには、フィールドメモリ５Ａと５Ｂからのデータ
が切換スイッチ７Ａと７Ｂから出力され、切換制御信号
CONT1が“Ｈ”のときにはフィールドメモリ５Ｃと５Ｄ
からのデータが出力される。 【００１５】切換スイッチ７Ａと７Ｂからの出力は、切
換スイッチ９ＡのＬ端子とＨ端子に入力されるととも
に、１／２Ｈディレー部８Ａと８Ｂで１／２Ｈ遅延され
て切換スイッチ９ＢのＬ端子とＨ端子に送出される。切
換スイッチ９Ａと９Ｂは、一画面の左半部と右半部領域
を指定、選択出力するもので、切換制御信号CONT2が
“Ｌ”のとき左半部領域が指定され、“Ｈ”のとき右半
部領域が指定されて選択出力される。すなわち、切換制
御信号CONT2が“Ｌ”のときには切換スイッチ７Ａの出
力と、該出力が１／２Ｈデイレー部８Ａで１／２Ｈ遅延
された出力とが選択され、加算器１１で加算された後、
１／２乗算器１２で１／２が乗算されて平均化処理が施
される。一方、切換制御信号CONT2が“Ｈ”のときに
は、 切換スイッチ７Ｂの出力と、該出力が１／２Ｈデ
ィレー部８Ｂで１／２遅延された出力とが選択され、同
様に、加算器１１と１／２乗算器１２で平均化処理が施
される。 【００１６】相関検出部１０は、切換スイッチ９Ａと９
Ｂの出力の相関、つまり、隣り合うライン間の相関を検
出し、相関が高いときには、１／２乗算器１２からの出
力である上記平均化処理されたデータを、また相関が低
いときには平均化処理されない切換スイッチ９Ａからの
データを選択すべく、切換スイッチ１３を切り換え制御
せしめる。こうすることにより、相関の低いデータ（横
線のある画像）を平均化処理することによる垂直解像度
の劣化を防止できるとともに、相関の高いデータに対し
ては平均化処理することによってノイズリダクションに
よる画質の改善を図ることができる。切換スイッチ１３
の出力は、ＮＴＳＣ用エンコーダ１４で、エンコード処
理され、Ｄ／Ａコンバータ１５でアナログ信号に変換さ
れて、ビデオ出力が得られる。 【００１７】図８には、上述図１における切換スイッチ
７Ａと７Ｂによるフィールドメモリ５Ａ〜５Ｄの選択出
力の動作タイミングチャートが示されている。１フィー
ルド分のタイミングに相当する垂直同期信号ＶＳＹＮＣ
に同期して、切換制御信号CONT1が“Ｌ”と“Ｈ”交互
に変化し、それに伴ってフィールドメモリ５Ａ，５Ｂと
５Ｃ，５Ｄの出力が図示の如く選択される。 【００１８】図９には、上述切換スイッチ９Ａ，９Ｂに
よるフィールドメモリ５Ａと５Ｂからの出力の選択動作
及び平均化処理出力の関係が示されている。フィールド
メモリ５Ｃと５Ｄからの出力についても同様であるの
で、本図では省略してある。水平同期信号ＨＳＹＮＣに
同期してフィールドメモリ５Ａ，５Ｂからは、図示のよ
うにデータが出力されるが、上述ノイズリダクション効
果を得るため、１水平同期信号周期内に２ライン分を読
み出している。 【００１９】切換制御信号CONT2が”Ｌ”では左半部の
データが選択され、フィールドメモリ５Ａの出力と、該
出力が１／２Ｈ遅延された出力とが切換スイッチ９Ａと
９Ｂを通り、加算器１１と１／２乗算器１２による平均
化処理データが得られる。一方、切換制御信号 CONT2が
“Ｈ”では右半部のデータが選択され、フィールドメモ
リ５Ｂの出力と、該出力が１／２Ｈ遅延された出力とが
切換スイッチ９Ａと９Ｂを通り、同様に平均化処理デー
タが得られる。 【００２０】上述画像取扱い装置では、所定位置に配設
された複数個のイメージャーからの画像データを電気的
に合成して一枚の画面画像を生成しているが、イメージ
ャーを互いに高精度の関係で配設することは困難であ
り、隣り合うイメージャー配設関係がずれることは避け
られない場合が多い。 【００２１】本発明は、かかるイメージャー配設関係の
ずれを補償するものでなおかつ高画質を維持するための
画像取扱い装置である。例えば、図１０に示すように、
左上部領域を分担するイメージャーＩA と右上部領域を
分担するイメージャーＩB について、イメージャーＩB
が水平方向及び垂直方向にずれたときには、このずれを
補償する必要がある。図中、白丸がイメージャーＩA か
らの画素データを、黒丸がイメージャーＩB からの画素
データを示し、三角印が補間による補償後の画素データ
を示す。この補償された画素データは、隣接周辺の４つ
の画素データに基づく補間により得られる。 【００２２】ＮＴＳＣ方式では、イメージャー出力画像
は図１１（Ｂ）に示すようにアスペクト比は３：４、１
画素のアスペクト比は２．４：１となり、上述の例で
は、１フィールドから１２０ライン生成すれば良い。こ
こで、同図（Ａ）のように、ライン情報Ｃ，Ｄを廃棄す
ると、補間に用いる周辺の４画素データの垂直方向の距
離は４．８となり、距離が長くなって補間精度が劣化す
る。 【００２３】そこで、本実施例では、画素データＣ，Ｄ
を廃棄せず、補間に用いる基礎データとして用いること
により補間精度を上げ、高画質化を図っている。 【００２４】図１２と図１３は、本実施例による画像取
扱い装置の構成ブロック図を示し、図１２のイメージャ
ー（ＣＣＤ）１Ａ〜１Ｄ、Ｓ／Ｈ＆ＡＧＣ部２Ａ〜２
Ｄ、Ａ／Ｄコンバータ３Ａ〜３Ｄ、撮像プロセス部４Ａ
〜４Ｄ、切換スイッチ７Ａと７Ｂ、１／２Ｈデイレー部
８Ａと８Ｂ及び切換スイッチ９Ａと９Ｂは、図４の構成
と同様であり、切換スイッチ９Ａ，９Ｂの出力側＃Ａ、
＃Ｂと、エンコーダ１４の入力側＃Ｃ間に、図１３に示
すような補間回路が挿入される。 【００２５】切換スイッチ９Ａからの出力であるフィー
ルドメモリ５Ａからの出力と、切換スイッチ９Ｂからの
出力であるフィールドメモリ５Ａからの１／２Ｈデイレ
ー出力は、１クロック（１ＣＬＫ）ディレー部１６Ａ，
１６Ｂと乗算器１７Ａ，１７Ｃに供給される。このと
き、補間処理を説明する図１４において、切換スイッチ
９Ａと９Ｂからの出力が、図１４の画素データとに
相当し、１ＣＬＫディレー部１６Ａと１６Ｂからの出力
が画素データとにそれぞれ相当する。 【００２６】乗算器１７Ａと１７Ｂは、周知のように画
素データとに対して、図１４に示す距離係数Ｋxと
１−Ｋxをそれぞれ乗算し、乗算結果が加算器１８Ａで
加算されて、図１４のＢ位置の補間画素データが得られ
る。同様に、乗算器１７Ｃと１７Ｄは、画素データと
に対して、距離係数Ｋxと１−Ｋxを乗算し、乗算結果
が加算器１８Ｂで加算されて、図１４のＡ位置の補間画
素データが得られる。続いて加算器１８Ａと１８Ｂの出
力は、それぞれ、乗算器１９Ａと１９Ｂで距離係数Ｋy
と１−Ｋyが乗算され、乗算結果が加算器２０で加算さ
れて、求めるべき補間データ（図１４の黒丸位置）が得
られ、図１２のエンコーダ１４に出力されることにな
る。 【００２７】図１５には、図１２の切換制御信号CONT1
により動作する切換スイッチ７Ａと７Ｂを介してフィー
ルドメモリ５Ａ〜５Ｄからの読み出し出力のタイミング
チャートが示されている。このタイミングチャートは図
８と実質的に同一である。また、図１６には、図１２の
切換制御信号CONT2により切換スイッチ９Ａと９Ｂを介
してフィールドメモリ５Ａ，５Ｂと、１／２Ｈディレー
部８Ａ，８Ｂの出力のタイミングチャートが示されてい
る。 【００２８】図１７は、本発明に関連する画像取扱い装
置の他の例を説明するための図で、先の実施例が水平方
向と垂直方向のイメージャー配設位置のずれを補償する
のに対して、隣接イメージャーの配設関係が角度θだけ
ずれている場合に補償を行う例である。同図（Ａ）に示
すように、２つのイメージャーでの配設位置が角度θだ
け回転ずれがある場合に得られる画像を補償するため、
同図（Ｂ）に示すように、一旦メモリに記憶された画像
データを角度θだけ斜め方向に読み出す。すなわち、同
図（Ｂ）において、実線は回転ずれのあるイメージャー
出力でメモリに記憶されている画像を示し、被写体画像
もθだけ傾斜している画像データがメモリライトエリア
に記憶されている。この被写体画像を回転ずれのない状
態にするには、メモリからの読み出しを同図の矢印で示
す方向にθだけ傾けて読み出すようなメモリリードエリ
アとすれば良い。このとき、読み出し方向には画素デー
タが存在しないから、読み出し方向に位置すべき画素デ
ータを、現存する画素データから補間により生成しなけ
ればならない。 【００２９】図１８は、この補間処理を説明するための
図で、白丸で示す４つの現存する画素データ（メモリラ
イト画素データ）から、読み出し方向上にある黒丸で示
す画素データを生成するには、図１４と同様に、距離係
数Ｋx，Ｋy，１−Ｋx ，１−Ｋyを用いて補間により得
られる。このときにも、図１１と同様垂直方向のライン
データの補間の際には、ライン情報（ＣＤ）を用いて行
う。 【００３０】図１８のように得られた読み出し方向の補
間画素データに対応するアドレスが回転ずれ補償には必
要である。この回転制御を行うために必要なアドレスを
得るためのアドレス変換の原理を図１９を参照して説明
する。図１９は、細線で示される原画を、θだけ回転し
て斜め読み出し（走査）による太線画像を得る際のアド
レス位置関係を示している。図中、白丸はメモリに記憶
された実画素を示し、黒丸はメモリから読み出す仮想画
素を示す。各アドレス位置Ｐ（００），Ｐ（１０），Ｐ
（２０），Ｐ（０１），Ｐ（１１），Ｐ（２１），Ｐ
（０２），Ｐ（１２），Ｐ（２２）対応の画素データが
フィールドメモリに書き込まれており、これらアドレス
位置の画素データを用いて、位置Ｐ（００）を中心にし
てθだけ回転した後の太線で示す対応アドレス位置Ｑ
（１０），Ｑ（２０），Ｑ（０１），Ｑ（１１），Ｑ
（２１），…を求め、アドレス信号Ａｄｄとしてフィー
ルドメモリに送出する。 【００３１】例えば、図１９におけるアドレス位置Ｑ
（１０），Ｑ（２０），Ｑ（０１），Ｑ（１１）仮想画
素アドレスは、図示の関係から次のようにして求まる。 Ｑ（１０）：ｘ…Ｐ（００）＋ｃｏｓθ ｙ…Ｐ（００）＋ｓｉｎθ Ｑ（２０）：ｘ…Ｐ（００）＋２ｃｏｓθ ＝Ｐ（１０）＋２ｃｏｓθ−１ ｙ…Ｐ（００）＋２ｓｉｎθ ＝Ｐ（１０）＋２ｓｉｎθ Ｑ（０１）：ｘ…Ｐ（００）−ｓｉｎθ ｙ…Ｐ（００）＋ｃｏｓθ Ｑ（１１）：ｘ…Ｐ（００）−ｓｉｎθ＋ｃｏｓθ ＝Ｐ（０１）−ｓｉｎθ＋ｃｏｓθ ｙ…Ｐ（００）＋ｃｏｓθ＋ｓｉｎθ ＝Ｐ（０１）＋ｃｏｓθ＋ｓｉｎθ−１ 【００３２】図２０には、上述Ｘアドレスを発生する回
路例が示されている。ＸＳＴレジスタ１０１Ｘには、最
初に読み出す画素アドレス、本例では０が設定され、Ｘ
Ｗレジスタ１０２Ｘからは、図１９に示すＸＷ＝ｃｏｓ
θが発生され、Ｘ０レジスタ１０３Ｘからは、図１９に
示すＸ０＝−ｓｉｎθが発生されている。加算器１０４
Ｘの出力は、遅延器１０６Ｘで１クロック（１画素分）
遅延される。加算器１０４Ｘは、ＸＷレジスタ１０２Ｘ
からのｃｏｓθと、遅延器１０６Ｘからの出力とを加算
する。遅延器１０６Ｘの出力は、ＸＳＴレジスタ１０１
Ｘからの出力（本例では０）と、加算器１０８Ｘにおい
て加算される。遅延器１０７Ｘは、加算器１０５Ｘの出
力を１Ｈだけ遅延する。加算器１０５Ｘは、Ｘ０レジス
タ１０３Ｘからの−ｓｉｎθと、遅延器１０７Ｘからの
出力とを加算する。加算器１０９Ｘは、遅延器１０７Ｘ
の出力と、加算器１０８Ｘの出力とを加算してＸアドレ
ス信号ＫXとして出力する。 【００３３】図２１は、図２０と同様な構成のＹアドレ
ス信号を発生する回路例が示されている。ＹＳＴレジス
タ１０１Ｙは、０が設定され、ＹＷレジスタ１０２Ｙか
らは、図１９に示すＹＷ＝ｓｉｎθが発生され、Ｙ０レ
ジスタ１０３Ｙからは、図１９に示すＹ０＝ｃｏｓθが
発生されている。加算器１０４Ｙの出力は遅延器１０６
Ｙで１クロック（１画素分）遅延される。加算器１０４
Ｙは、ＹＷレジスタ１０２Ｙからのｓｉｎθと、遅延器
１０６Ｙからの出力とを加算する。遅延器１０６Ｙの出
力は、ＹＳＴレジスタ１０１Ｙからの出力（本例では
０）と、加算器１０８Ｙにより加算される。遅延器１０
７Ｙは、加算器１０５Ｙの出力を１Ｈだけ遅延する。加
算器１０５Ｙは、Ｙ０レジスタ１０３Ｙからのｃｏｓθ
と、遅延器１０７Ｙからの出力とを加算する。加算器１
０９Ｙは、遅延器１０７Ｙの出力と、加算器１０８Ｙの
出力とを加算してＹアドレス信号として出力する。 【００３４】図２２には、図１９に示すアドレス変換原
理図を、図２３に示す３対４のアスペクト比（７６８画
素，２４０ライン）に適用した場合で、３０度だけ回転
した場合のアドレス変換図が示されている。この場合、
図２３に示す如く、１画素は縦横が２．４対１の大きさ
となる。 このとき、ＸＳＴ＝０ ＸＷ＝０．８６６ Ｘ
０＝−２．４×０．５ ＹＳＴ＝０ ＹＷ＝０．５／２．４ Ｙ０＝０．８
６６ であり、図からも明らかなように、画素数ｍ、ライン数
ｎにおけるＸアドレスＸｍｎとＹアドレスＹｍｎを表す
一般式は次のようになる。 Ｘｍｎ＝ＸＳＴ＋ｍ・ＸＷ＋ｎ・Ｘ０ Ｙｍｎ＝ＹＳＴ＋ｍ・ＹＷ＋ｎ・Ｙ０ 例えば、０ライン目（ｎ＝０）のアドレス（座標）は、 （ＸＹ）＝（０，０），（０．８６６，０．２０８），
（１．７３２，０．４１７），… １ライン目（ｎ＝１）では、 （ＸＹ）＝（−１．２，０．８６６），（−０．３３
４，１．０７４），（０．５３２，１．２８），…とな
る。ここで、各アドレスの整数部がアドレスＡｄｄを、
小数部が補間係数Ｋを示していることは図から明らかで
ある。 【００３５】例えば図２４示すような前述と同様な４点
加重方式が好ましい。メモリから読み出すべきアドレス
位置Ｑは、図のように、Ｘ１とＸ２を定めると、周囲の
４点Ｐ（１１），Ｐ（２１），Ｐ（１２），Ｐ（２２）
の加重平均を用いて、下式により求める。 Ｑ＝（１−Ｋｙ）Ｘ１＋Ｋｙ・Ｘ２ Ｘ１＝（１−Ｋｘ）Ｐ（１１）＋ＫｘＰ（２１） Ｘ２＝（１−Ｋｘ）Ｐ（１２）＋ＫｘＰ（２２） したがって、 Ｑ＝（１−Ｋｘ）（１−Ｋｙ）Ｐ（１１）＋Ｋｘ（１−Ｋｙ）Ｐ（２１） ＋Ｋｙ（１−Ｋｘ）Ｐ（１２）＋Ｋｘ・Ｋｙ・Ｐ（２２）…（１） （１）式の演算は、１サイクル内に４画素アドレスＰ
（１１），Ｐ（２１），Ｐ（１２），Ｐ（２２）を同時
に読み出すことにより実現できる。上記４画素の同時読
み出しは、例えば図２５に示すようなメモリ構成を用い
て行うことができる。 【００３６】図２５に示す例では、一度のアドレス供給
により４画素を読み出すことができるように、偶数列、
偶数行メモリ（Ａ）、奇数列、偶数行メモリ（Ｂ）、偶
数列、奇数行メモリ（Ｃ）及び奇数列、奇数行メモリ
（Ｄ）の４個の独立メモリを設けている。 【００３７】図２６は、上述４点加重平均回路による演
算を行うためにメモリからのデータ読み出し用アドレス
発生回路を示し、列アドレス０〜９ビットと行アドレス
０〜７ビットから奇数列メモリ用列アドレス、偶数列メ
モリ用列アドレス、奇数行メモリ用行アドレスおよび偶
数行メモリ用行アドレスが生成される。列アドレスの０
ビットはセレクト信号ＨＳＥＬとして出力されるととも
に、加算器２０１で、１〜９ビットと加算される。１〜
９ビットが奇数列メモリ用列アドレスとなり、加算器２
０１の出力が偶数列メモリ用列アドレスとなる。同様
に、行アドレスの０ビットはセレクト信号ＶＳＥＬとし
て出力されるとともに、加算器２０２で、１〜７ビット
と加算される。１〜７ビットが奇数行メモリ用行アドレ
スとなり、加算器２０２の出力が偶数行メモリ用行アド
レスとなる。 【００３８】図２７にはメモリから読み出したリードデ
ータを用いて（１）式に示す４点加重平均演算を行うた
めの回路例が示されている。図２７において、セレクタ
２０３と２０４は、図２６で得られたセレクト信号ＨＳ
ＥＬが“Ｈ”のときは“Ｈ”端子が、“Ｌ”のときは
“Ｌ”端子が選択され、セレクタ２１１は、同様にセレ
クト信号ＶＳＥＬにより対応する端子が選択される。セ
レクタ２０３には、図１３に示されている偶数列偶数行
リードデータＡと奇数列偶数行リードデータＢが入力さ
れ、セレクタ２０４には、図１３には図示していない偶
数列奇数行リードデータＣと奇数列奇数行リードデータ
Ｄが入力されている。 【００３９】セレクタ２０３からの２つの出力は、それ
ぞれ乗算器２０５，２０６により係数（１−Ｋｘ），Ｋ
ｘが乗算される。乗算器２０５と２０６の出力は、加算
器２０７で加算され、セレクタ２１１の２入力端子
（Ｌ，Ｈ）に出力される。一方、セレクタ２０４からの
２つの出力は、それぞれ乗算器２０８，２０９により係
数（１−Ｋｘ），Ｋｘが乗算される。乗算器２０８と２
０９の出力は、加算器２１０で加算され、セレクタ２１
１の他の２入力端子（Ｌ，Ｈ）に出力される。 【００４０】セレクタ２１１からの２つの出力は、上記
Ｘ１とＸ２であり、それぞれ乗算器２１２，２１３によ
り係数（１−ＫY），ＫYが乗算される。乗算器２１２と
２１３の出力は、加算器２１４で加算されて補間後のデ
ータが得られる。 【００４１】図２６と図２７の例において、セレクト信
号が必要なのは、図２８に示すように、選択すべき４点
のアドレスが、パターン＃１〜＃４の４通りに応じて生
成されるからであり、本例ではパターン＃２の例を示し
ている。 【００４２】図２９は、本例による画像取扱い装置の構
成ブロック図である。図中、図４と同一符号が付されて
いる構成部は、同様な機能を有する構成部を示す。４個
の各イメージャー対応に設けられたフィールドメモリ２
１Ａ〜２１Ｄはメモリコントロール部２２により読み出
し、書き込みが制御される。上記回転ずれは一つのイメ
ージャー出力に対してのものであるため、本例ではフィ
ールドメモリ２１Ａには上述補間処理部を設けず、フィ
ールドメモリ２１Ｂ，２１Ｃ及び２１Ｄの出力に対して
補間処理を施す補間処理部２３Ｂ，２３Ｃ及び２３Ｄが
設けられている。この補間処理に用いられる補間係数
（Ｋx，Ｋy等）は補間係数発生部２４から発生される。
切換スイッチ２５は、フィールドメモリ２１Ａ及び出力
補間処理部２３Ｂ〜２３Ｄからの出力を切り換え出力し
てエンコーダ１３に送出する。 【００４３】上述例は、回転ずれに対する補償について
説明しているが、水平方向や垂直方向ずれに対しても有
効であることは明らかである。また、４個の各イメージ
ャー出力のバックフォーカス（ズーム比率）のずれをも
補償することができる。以上の説明は、ＮＴＳＣイメー
ジャーについてのものであるが、ＰＡＬ方式やＨＤＴＶ
等の他の方式のイメージャーについても適用できること
は勿論である。 【００４４】 【発明の効果】以上説明したように、本発明による画像
取扱い装置によれば、複数の撮像素子からの出力の処理
により、表示画面領域に係る走査線数との整合を簡単に
とることができるだけでなく、垂直解像度の劣化が抑圧
され、高画質が得られる。

【図面の簡単な説明】 【図１】ＮＴＳＣ方式で３８万画素の通常のＣＣＤを４
個イメージャーとして用い、得られた画像の結合図であ
る。 【図２】４本のライン情報Ａ〜Ｄから１本のライン情報
を生成する原理を説明するための図である。 【図３】２個のイメージャーＩ１とＩ２の出力を用いて
混合出力を得るときのタイミングチャートを示す図であ
る。 【図４】本発明に関連する画像取扱い装置の一例を示す
構成ブロック図である。 【図５】図４に示す例におけるライン情報ＡＢとＣＤか
ら新たな１ライン目を生成する原理を説明するための図
である。 【図６】図４に示す例における平均回路を示す図であ
る。 【図７】図４に示す例における平均化処理動作のタイミ
ングチャート図である。 【図８】図４に示す例における切換スイッチ７Ａと７Ｂ
によるフィールドメモリ５Ａ〜５Ｄの選択出力の動作タ
イミングチャートを示す図である。 【図９】図４に示す例における切換スイッチ９Ａ，９Ｂ
によるフィールドメモリ５Ａと５Ｂからの出力の選択動
作及び平均化処理出力の関係を示す図である。 【図１０】本発明による画像取扱い装置の一実施例を説
明するための図である。 【図１１】ＮＴＳＣ方式のイメージャー出力画像を示す
図である。 【図１２】本実施例による画像取扱い装置の構成ブロッ
ク図である。 【図１３】図１２における補間回路例を示す図である。 【図１４】図１３における補間処理を説明する図であ
る。 【図１５】図１２の切換制御信号CONT1により動作する
切換スイッチ７Ａと７Ｂを介するフィールドメモリ５Ａ
〜５Ｄからの読み出し出力のタイミングチャートを示す
図である。 【図１６】図１２の切換制御信号CONT2により切換スイ
ッチ９Ａと９Ｂを介してフィールドメモリ５Ａ，５Ｂ
と、１／２Ｈディレー部８Ａ，８Ｂの出力のタイミング
チャートを示す図である。 【図１７】本発明に関連する画像取扱い装置の他の例を
説明するための図である。 【図１８】図１７におけるこの補間処理を説明するため
の図である。 【図１９】上述例における画像回転原理を示すアドレス
生成原理図である。 【図２０】図１９に示す原理図によりＸアドレスを生成
するための回路図である。 【図２１】図１９に示す原理図によりＹアドレスを生成
するための回路図である。 【図２２】図１９に示す原理を実際の画像回転に適用し
た場合のアドレス生成原理を示す図である。 【図２３】図２２に示す原理図の基本となる画像構成図
である。 【図２４】本例における４点加重平均演算による補間処
理の原理図である。 【図２５】図２４に示す補間処理を行うのに用いられる
メモリ構成図である。 【図２６】図２４に示す補間処理で用いられるメモリ読
み出し用のアドレス生成回路の一例を示す回路図であ
る。 【図２７】図２４示す補間処理の一例を示す回路図であ
る。 【図２８】図２４に示す補間処理における選択される４
点の偶、奇組み合わせ例を示す図である。 【図２９】本例による画像取扱い装置の他の構成ブロッ
ク図である。 【図３０】画素数の比較的少ないイメージャーを複数個
用いた撮像装置を説明するための図である。 【図３１】図３０に示す撮像装置の構成を説明する図で
ある。 【符号の説明】 １Ａ〜１Ｄ イメージャー
（ＣＣＤ） ２Ａ〜２Ｄ Ｓ／Ｈ＆ＡＧＣ
部 ３Ａ〜３Ｄ Ａ／Ｄコンバー
タ ４Ａ〜４Ｄ 撮像プロセス部 ５Ａ〜５Ｄ，２１Ａ〜２１Ｄ フィールドメモ
リ ６Ａ，２２ メモリコントロ
ール部 ６Ｂ ＴＧ（タイミン
グジェネレータ） ７Ａ，７Ｂ，９Ａ，９Ｂ，１３，２５ 切換スイッチ ８Ａ，８Ｂ １／２Ｈディレ
ー部 １０ 相関検出部 １１，１８Ａ，１８Ｂ，２０ 加算器 １２ １／２乗算部 １４ エンコーダ １５ Ｄ／Ａコンバー
タ １６Ａ，１６Ｂ １ＣＬＫデイレ
ー部 １７Ａ〜１７Ｄ，１９Ａ，１９Ｂ 乗算器 ２３Ｂ〜２３Ｄ 補間処理部 ２４ 補間係数発生部

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/30 - 5/335 G06T 3/00

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】水平方向に数えた画素数及び垂直方向に数
   えた走査線数が各所定の値に設定された表示画面領域を
   少なくとも上下の分割を含んで複数に分割してなる各部
   分領域毎に対応する部分画像の生成を賄うべく各所定位
   置に配されてなる複数の撮像素子と、 複数の撮像素子のうちの当該一の撮像素子の配置に対応
   する当該他の撮像素子の正規の位置からの平行移動によ
   る位置ずれに係る映像信号の誤差を補正すべく上記当該
   他の撮像素子からの信号を読み出すにつき、上記表示画
   面領域での上記走査線数との整合をはかるべく該他の撮
   像素子がその正規の位置に配されているときには有効な
   走査線としては用いられない走査線に対応する画素の信
   号とこの走査線に隣接する走査線として用いられる走査
   線に対応する画素の信号とから補間演算によって補間走
   査信号を生成するための補間走査信号生成手段と、を備
   えたことを特徴とする画像取扱い装置。