JPH07154696A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 映像信号の画素数を変換する。 【構成】 撮像素子を４画素単位で間欠的に駆動し、４
つを１ブロックとする映像データＸ(ｎ)を得る。この映
像データＸ(ｎ)の連続する２データを所定の割合で合成
し、中間値データを生成する。結果的に２つの映像デー
タＸ(n)と３つの中間値データとにより５つの映像デー
タＹ(n)を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固体撮像素子から出力
される映像信号の画素数を変換する映像信号処理装置に
関する。

【０００２】

【従来の技術】ＣＣＤイメージセンサが用いられるテレ
ビカメラの如き撮像装置においては、ＣＣＤを駆動する
ＣＣＤドライバ及びそのタイミング回路に加え、ＣＣＤ
の出力に対して種々の処理を施して所定の映像信号を得
る信号処理回路が設けられる。このような信号処理回路
は、主として、ＣＣＤの出力をサンプリングするサンプ
ルホールド回路、信号の平均レベルを一定に維持する自
動利得制御回路、映像の再生側での信号レベルに対する
発光輝度の非線形性を補償するガンマ補正回路等により
構成される。

【０００３】図７は、従来の撮像装置の構成を示すブロ
ック図で、図８は、その動作を説明するタイミング図で
ある。フレーム転送方式のＣＣＤイメージセンサ１は、
撮像部２、蓄積部３、水平転送部４及び出力部５より構
成される。撮像部２は、垂直方向に連続し、互いに平行
に配列される複数のシフトレジスタからなり、これらの
シフトレジスタの各ビットが電極の作用によって電位的
に区画されて複数の受光画素が定義される。蓄積部３
は、撮像部２の各シフトレジスタに連続する複数のシフ
トレジスタからなり、撮像部２のシフトレジスタから情
報電荷を受け取って蓄積する。水平転送部４は、各ビッ
トが蓄積部３のシフトレジスタの出力端に対応付けられ
る単一のシフトレジスタからなり、蓄積部３から受け取
った情報電荷を順次転送出力する。出力部５は、水平転
送部４の出力側に設けられ、水平転送部４から出力され
る情報電荷を電圧値に変換して出力する。このＣＣＤイ
メージセンサ１の撮像部２、蓄積部３及び水平転送部４
には、それぞれ、Ｖドライバ６、Ｓドライバ７及びＨド
ライバ８が接続される。これらＶドライバ６、Ｓドライ
バ７及びＨドライバ８は、共通の基準クロックに従って
動作し、例えば、撮像部２及び蓄積部３に対して４相の
転送クロックφ_V、φ_Sをそれぞれ供給し、水平転送部４
に対して２相の転送クロックφ_Hを供給する。これによ
り、ＣＣＤイメージセンサ１の撮像部２に発生する情報
電荷が、１画面毎に撮像部２から蓄積部３へ転送された
後、蓄積部３から１水平ライン単位で水平転送部４を介
して出力部５へ転送される。

【０００４】そして、ＣＣＤイメージセンサ１の出力部
５から取り出されるＣＣＤ出力は、信号処理回路９にお
いて、サンプリング、増幅、ガンマ補正等の処理が施さ
れた後に、映像信号として外部機器へ出力される。一
方、カウンタ及びデコーダよりなるタイミング制御回路
１０は、水平同期信号Ｈ−ＳＹＣ及び垂直同期信号Ｖ−
ＳＹＣを受けて、Ｖドライバ６、Ｓドライバ７及びＨド
ライバ８を所定のタイミングで起動させる。即ち、水平
同期信号Ｈ−ＳＹＣによりリセットされ、一定周期のク
ロックをカウントして１水平走査周期で動作するＨカウ
ンタの出力に基づいてＳドライバ７及びＨドライバ８を
起動する１水平走査周期のタイミングパルスを生成す
る。そして、垂直同期信号Ｖ−ＳＹＣによりリセットさ
れ、水平同期信号Ｈ−ＳＹＣをカウントして１垂直走査
周期で動作するＶカウンタの出力に基づいてＶドライバ
６及びＳドライバ７を起動する１垂直走査周期のタイミ
ングパルスを生成する。これと同時に、信号処理回路９
において必要となるサンプリングパルス、クランプパル
ス等をＣＣＤイメージセンサ１の動作タイミングと一致
するように作成し、信号処理回路９に供給する。これに
より、信号処理回路９から出力される映像信号を水平同
期信号Ｈ−ＳＹＣ及び垂直同期信号Ｖ−ＳＹＣに同期さ
せることができる。

【０００５】

【発明が解決しようとする課題】ところで、パーソナル
コンピュータやワードプロセッサ等の機器にイメージデ
ータを取り込む場合、被写体原稿を走査して読み取るイ
メージスキャナを用いることがよく知られているが、近
年では、立体的な被写体にも対応可能なイメージセンサ
を用いることが考えられている。例えば、上述の如き撮
像装置では、出力される映像信号をデジタルデータに変
換し、そのデジタルデータを１画面単位で機器側へ転送
するように構成される。

【０００６】しかしながら、コンピュータ機器のモニタ
画面においては、画面上の表示画素の位置が予め決めら
れているため、受光画素の垂直方向と水平方向との配列
ピッチの比（アスペクト比）がモニタ画面と一致しない
撮像素子を用いると、モニタ画面に表示される映像が歪
むことになる。例えば、図９に示すように、アスペクト
比が４：３の撮像素子で得られた映像データをアスペク
ト比１：１の再生画面に表示する場合には、水平方向の
表示間隔が垂直方向と比較して３／４に縮小されてしま
う。従って、図１０に示すように、円形の被写体映像が
再生映像では垂直方向に長い楕円形として表示されるこ
とになる。

【０００７】このような映像の歪みは、モニタ画面のア
スペクト比と撮像素子のアスペクト比とを一致させるこ
とで解消できるが、撮像素子のアスペクト比が先に決定
されると、パターン設計の際の制限が多くなるため、解
像度の向上が困難になる。そこで本発明は、再生側のモ
ニタ画面とは異なるアスペクト比を有する撮像素子を用
いながら、歪みのない映像をモニタ画面上に表示するこ
とを目的とする。

【０００８】

【課題を解決するための手段】本発明は上述の課題を解
決するためになされたもので、その特徴とするところ
は、複数の受光画素が行列配置された撮像素子から映像
情報をｎ画素単位で間欠的に読み出し、各水平ラインの
映像情報が複数のブロックに分割された映像信号を得る
駆動手段と、上記固体撮像素子の各画素に対応する上記
映像信号の値を二値化し、上記映像信号の１ブロック毎
にｎ個の第１の映像データを得るアナログ−デジタル変
換手段と、上記第１の映像データを順次取り込み、連続
する２データを所定の割合で合成して中間値データを
得、１ブロックのｎ個の第１のデータに対応するｍ個の
第２の映像データを生成する信号処理手段と、を備えた
ことにある。

【０００９】

【作用】本発明によれば、ｎ画素分の情報を表すｎ個の
映像データから、それぞれの間の中間値データが補間さ
れてｍ個の映像データが生成される。このため、撮像素
子の各受光画素の中間位置に対応する映像データが得ら
れ、映像データの対応するアスペクト比が実質的に変更
される。

【００１０】

【実施例】図１は、本発明の映像信号処理装置を採用し
た撮像装置のブロック図で、図２は、その動作を示すタ
イミング図である。なお、このタイミング図では、アス
ペクト比が４：３の撮像素子から得た映像信号をアスペ
クト比が１：１のモニタ画面上に表示できるようにする
場合を示す。

【００１１】この図において、ＣＣＤイメージセンサ１
及び各ドライバ６、７、８は、図７と同一であり、タイ
ミング制御回路２０の指示に応答して、撮像部２に発生
した情報電荷が蓄積部３へ転送された後、蓄積部３から
水平ライン単位で水平転送部４を介して出力部５へ転送
されるように構成される。タイミング制御回路２０は、
カウンタ及びデコーダにより構成され、水平同期信号Ｈ
−ＳＹＣ及び垂直同期信号Ｖ−ＳＹＣを受けて各ドライ
バ６、７、８を起動する。この水平同期信号Ｈ−ＳＹＣ
及び垂直同期信号Ｖ−ＳＹＣについては、静止画映像を
得る場合、垂直同期信号Ｖ−ＳＹＣが１ショットのトリ
ガパルスととなり、これと対応して水平同期信号Ｈ−Ｓ
ＹＣが１垂直走査期間分だけ供給される。ここで、Ｈド
ライバ８は、タイミング制御回路２０の指示に応答し、
ＣＣＤイメージセンサ１の水平転送部４の情報電荷をｎ
画素単位で間欠的に転送出力する。例えば、図２に示す
ように、４クロック毎に１クロック期間休止する転送ク
ロックφ_Hを発生し、水平転送部４の画像電荷を４画単
位で間欠的に出力させる。

【００１２】アナログ信号処理回路２１は、出力部５か
ら取り出されるＣＣＤ出力に対してサンプルホールド、
自動利得制御（ＡＧＣ）、ガンマ補正等の処理を施し、
映像信号として出力する。アナログ−デジタル（Ａ／
Ｄ）変換回路２２は、アナログ信号処理回路２１から出
力される映像信号をＣＣＤイメージセンサ１の出力動作
に同期して取り込み、ＣＣＤイメージセンサ１の各受光
画素に対応する映像データＸ(ｎ)を出力する。この映像
データＸ(ｎ)は、ＣＣＤイメージセンサ１の出力動作に
同期しており、４個を１ブロックとして出力される。デ
ジタル信号処理回路２３は、１ブロックの４個の映像デ
ータＸ(ｎ)から５個の映像データＹ(ｎ)を生成し、映像
データＸ(ｎ)が入力される４クロック期間及びＣＣＤイ
メージセンサ１の出力が休止する１クロック期間の合計
の５クロック期間で出力する。

【００１３】デジタル信号処理回路２３においては、図
２の矢印に示すように、４個単位で入力される映像デー
タＸ(ｎ)の最初の映像データＸ(１)がそのまま最初の映
像データＹ(１)として出力され、次に、最初の映像デー
タＸ(１)と２番目の映像データＸ(２)との合成データが
２番目の映像データＹ(２)として出力される。同様に、
映像データＸ(２)、Ｘ(３)の合成データ及び映像データ
Ｘ(３)、Ｘ(４)の合成データがそれぞれ３番目及び４番
目の映像データＹ(３)、Ｙ(４)として順次出力される。
さらに、４番目の映像データＸ(４)が１クロック期間遅
れて５番目の映像データＹ(５)として出力される。この
結果、間欠的な映像データＸ(ｎ)に対して、切れ目のな
い連続的な映像データＹ(ｎ)を得る。

【００１４】各映像データＸ(ｎ)の合成は、図３に示す
ように、モニタ画面のアスペクト比と一致するようにし
て設定される仮想位置(１)〜(５)に対する実際の受光画
素の位置(１)〜(４)の差に応じた割合で行われる。即
ち、第２〜第４の映像データＹ(２)〜Ｙ(４)に対応する
仮想位置(２)〜(４)が２つの受光画素の間をそれぞれ
３：１、１：１及び１：３に分割する位置に設定される
ため、各受光画素に対応する映像データが１：３、１：
１及び３：１の割合で合成されて第２〜第４の映像デー
タＹ(２)〜Ｙ(４)が生成される。

【００１５】このようにして得られた映像データＹ(ｎ)
は、アスペクト比が１：１のモニタ画面に対応してお
り、そのデータが示す値をそのままモニタ画面の各表示
画素に表示しても映像の歪みは生じない。図４は、デジ
タル信号処理回路２３の構成例を示すブロック図で、図
５は、その動作を説明するタイミング図である。

【００１６】第１の乗算器３１は、入力される映像デー
タＸ(ｎ)に「０」〜「４」の５種類の乗数をそれぞれ乗
算し、乗算結果を第１のセレクタ３２に入力する。この
第１の乗算器３１における乗算処理は、以下の処理によ
って容易に実行される。乗数「０」の場合には映像デー
タＸ(ｎ)に関係なく０を出力し、乗数「１」の場合には
入力される映像データＸ(ｎ)をそのまま出力する。乗数
「２」の場合には映像データＸ(ｎ)を上位側へ１ビット
シフトして出力し、乗数「３」の場合には、乗数「１」
の乗算結果と乗数「２」の乗算結果とを加算して出力す
る。そして、乗数「４」の場合には映像データＸ(ｎ)を
上位側へ２ビットシフトして出力する。第１のセレクタ
３２は、制御クロックＣＫに従うタイミングで第１の乗
算器３１の５種類の乗算結果の１つを所定の順序で選択
し、順次出力する。第２の乗算器３４は、遅延回路３３
によって１クロック期間遅延された映像データＸ(ｎ−
１)に「４」〜「０」の５種類の乗数をそれぞれ乗算
し、乗算結果を第２のセレクタ３５に入力する。この第
２の乗算器３４の乗算処理は、第１の乗算器３１の乗算
処理に従う。第２のセレクタ３５は、第１のセレクタ３
２と同様に、制御クロックＣＫに従うタイミングで第２
の乗算器３４の５種類の乗算結果の１つを所定の順序で
選択して出力する。そして、加算器３６は、第１のセレ
クタ３２から出力される乗算結果ｋ₁・Ｘ(ｎ)と第２の
セレクタ３５から出力される乗算結果ｋ₂・Ｘ(ｎ−１)
とを加算し、加算結果を映像データＹ(ｎ)として出力す
る。

【００１７】最初に映像データＸ(１)が入力されると、
第１のセレクタ３２から乗数「４」が乗算されたデータ
４・Ｘ(１)が出力され、このデータがそのまま加算器３
６から映像データＹ(１)として出力される。このとき、
第２の乗算器３４には映像データＸ(１)が入力されてお
らず、第２のセレクタ３５が乗数「０」を選択してデー
タ０を出力している。続いて、映像データＸ(２)が入力
されると、第１のセレクタ３２から乗数「３」が乗算さ
れたデータ３・Ｘ(２)が出力され、第２のセレクタ３５
から１クロック期間遅れて入力された映像データＸ(１)
に乗数「１」が乗算されたデータ１・Ｘ(１)が出力され
る。そして、これらのデータが加算器３６で加算され、
映像データＹ(２)として出力される。以後同様にして、
映像データＸ(３)、Ｘ(４)が順次入力されると、第１の
セレクタ３２からデータ２・Ｘ(３)、１・Ｘ(４)が出力
されると共に、第２のセレクタ３５からデータ２・Ｘ
(２)、３・Ｘ(３)が出力され、これらが加算器３６で互
いに加算されて映像データＹ(３)、Ｙ(４)として出力さ
れる。さらに、映像データＹ(４)が出力された後には、
１クロック期間遅延された映像データＸ(４)に乗数
「４」が乗算されたデータ４・Ｘ(４)が第２のセレクタ
３５から出力され、加算器３６から映像データＹ(５)と
して出力される。このとき、第１の乗算器３１にはデー
タが入力されておらず、第１のセレクタ３２は、乗数
「０」を選択してデータ０を出力する。以上の演算処理
によれば、映像データＸ(ｎ)に対し、 Ｙ(５ｎ−４)＝４・Ｘ(４ｎ−３) Ｙ(５ｎ−３)＝３・Ｘ(４ｎ−２)＋１・Ｘ(４ｎ−３) Ｙ(５ｎ−２)＝２・Ｘ(４ｎ−１)＋２・Ｘ(４ｎ−２) Ｙ(５ｎ−１)＝１・Ｘ(４ｎ)＋３・Ｘ(４ｎ−１) Ｙ(５ｎ)＝４・Ｘ(４ｎ) なる演算処理が５クロック周期で繰り返され、図６に示
すように、４個の映像データＸ(ｎ)から５個の映像デー
タＹ(ｎ)が算出される。

【００１８】以上の実施例においては、アスペクト比が
４：３の撮像素子から得られた映像信号をアスペクト比
が１：１のモニタ画面上に表示する場合を例示したが、
その他のアスペクト比に対しても同様の処理を施すこと
により対応可能である。例えば、アスペクト比が４：５
の撮像素子から得た映像データを、アスペクト比が１：
１のモニタ画面に表示する場合には、映像データＸ(ｎ)
を５個単位で処理し、 Ｙ(６ｎ−５)＝５・Ｘ(５ｎ−３) Ｙ(６ｎ−４)＝４・Ｘ(５ｎ−２)＋１・Ｘ(５ｎ−４) Ｙ(６ｎ−３)＝３・Ｘ(５ｎ−２)＋２・Ｘ(５ｎ−３) Ｙ(６ｎ−２)＝２・Ｘ(５ｎ−１)＋３・Ｘ(５ｎ−２) Ｙ(６ｎ−１)＝１・Ｘ(５ｎ)＋４・Ｘ(５ｎ−１) Ｙ(６ｎ)＝５・Ｘ(５ｎ) なる演算処理によって、６個の映像データＹ(ｎ)を得る
ように構成する。

【００１９】

【発明の効果】本発明によれば、任意のアスペクト比の
撮像素子を用いながら、一般のコンピュータ機器で設定
されるアスペクト比（１：１）に対応する映像データを
得ることができる。そして、その映像データで表される
映像をモニタ画面上に表示する際には、モニタ画面とア
スペクト比が撮像素子のアスペクト比に一致していなく
ても、歪みのない被写体映像をモニタ画面上に表示する
ことができる。

【００２０】これらのことから、ＮＴＳＣ方式やＰＡＬ
方式等に対応してアスペクト比が設定された撮像素子を
コンピュータ機器へのイメージデータの入力手段として
採用できるようになり、撮像素子の利用範囲が拡大され
る。

【図面の簡単な説明】

【図１】本発明の映像信号処理装置を採用した撮像装置
のブロック図である。

【図２】図１の撮像装置の動作を示すタイミング図であ
る。

【図３】表示画素に対応する仮想位置と実際の受光画素
との位置関係を示す図である。

【図４】デジタル信号処理回路のブロック図である。

【図５】図４のデジタル信号処理回路の動作を示すタイ
ミング図である

【図６】図４の入力データと出力データとの対応を示す
図である。

【図７】従来の撮像装置のブロック図である。

【図８】図７の撮像装置の動作を示すタイミング図であ
る。

【図９】撮像素子の受光画素とモニタ画面の表示画素と
の位置関係を示す図である。

【図１０】撮像素子の被写体映像とモニタ画面の再生映
像との対比を示す図である。

【符号の説明】 １ ＣＣＤイメージセンサ（撮像素子） ２ 撮像部 ３ 蓄積部 ４ 水平転送部 ５ 出力部 ６ Ｖドライバ ７ Ｓドライバ ８ Ｈドライバ ９ 信号処理回路 １０、２０ タイミング制御回路 ２１ アナログ信号処理回路 ２２ アナログ／デジタル変換回路 ２３ デジタル信号処理回路 ３１ 第１の乗算器 ３２ 第１のセレクタ ３３ 遅延回路 ３４ 第２の乗算器 ３５ 第２のセレクタ ３６ 加算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の受光画素が行列配置された撮像素
   子から映像情報をｎ画素（ｎは整数）単位で間欠的に読
   み出し、各水平ラインの映像情報が複数のブロックに分
   割された映像信号を得る駆動手段と、上記固体撮像素子
   の各画素に対応する上記映像信号の値を二値化し、上記
   映像信号の１ブロック毎にｎ個の第１の映像データを得
   るアナログ−デジタル変換手段と、上記第１の映像デー
   タを順次取り込み、連続する２データを所定の割合で合
   成して中間値データを得、１ブロックのｎ個の第１のデ
   ータに対応するｍ個（ｍは整数）の第２の映像データを
   生成する信号処理手段と、を備えたことを特徴とする映
   像信号処理装置。
2. 【請求項２】 ｎ個（ｎは整数）単位で連続する映像デ
   ータに０／ｎ乃至ｎ／ｎの何れかに対応する乗数を選択
   的に乗算する第１の乗算手段と、上記映像データを１デ
   ータ期間遅延する遅延手段と、遅延された上記映像デー
   タに０／ｎ乃至ｎ／ｎの何れかに対応する乗数を選択的
   に乗算する第２の乗算手段と、上記第１の乗算手段の乗
   算結果と上記第２の乗算手段の乗算結果とを加算して中
   間値データを得る加算手段と、を備えたことを特徴とす
   る映像信号処理装置。