JP3459385B2 - Ｍｏｓｆｅｔ半導体装置及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ半導体装置及びその製造方法Info
- Publication number
- JP3459385B2 JP3459385B2 JP26910899A JP26910899A JP3459385B2 JP 3459385 B2 JP3459385 B2 JP 3459385B2 JP 26910899 A JP26910899 A JP 26910899A JP 26910899 A JP26910899 A JP 26910899A JP 3459385 B2 JP3459385 B2 JP 3459385B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- channel
- layer
- thickness
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積化半導
体装置、特にシリコン−オン−インシュレータ（ＳＯ
Ｉ）構造の超高速電界効果型トランジスター（以下ＳＯ
Ｉ−ＭＯＳＦＥＴと略記する）に係るＭＯＳＦＥＴ半導
体装置及びその製造方法に関する。
体装置、特にシリコン−オン−インシュレータ（ＳＯ
Ｉ）構造の超高速電界効果型トランジスター（以下ＳＯ
Ｉ−ＭＯＳＦＥＴと略記する）に係るＭＯＳＦＥＴ半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】高周波移動体通信の目覚しい普及に代表
されるように、超高速高機能半導体装置の実現により社
会生活の情報化が著しく進行している。これに伴い、こ
れらに用いられる個々の半導体素子の微細化、高速化、
大規模集積化、ワンチップ化に対する要求は時を追って
増大している。しかし、これらの半導体素子の主要な構
成要素であるＭＯＳＦＥＴの微細化を考えた場合、これ
には様々な困難が伴う。例えば、ＭＯＳＦＥＴのチャネ
ル長（即ちゲート電極の長さ）の縮小に伴いしきい値電
圧が下降する短チャネル効果や、従来の局所的酸化技術
では酸化領域が素子分離領域からはみ出してしまうた
め、微細な素子分離構造が形成できない事などである。
されるように、超高速高機能半導体装置の実現により社
会生活の情報化が著しく進行している。これに伴い、こ
れらに用いられる個々の半導体素子の微細化、高速化、
大規模集積化、ワンチップ化に対する要求は時を追って
増大している。しかし、これらの半導体素子の主要な構
成要素であるＭＯＳＦＥＴの微細化を考えた場合、これ
には様々な困難が伴う。例えば、ＭＯＳＦＥＴのチャネ
ル長（即ちゲート電極の長さ）の縮小に伴いしきい値電
圧が下降する短チャネル効果や、従来の局所的酸化技術
では酸化領域が素子分離領域からはみ出してしまうた
め、微細な素子分離構造が形成できない事などである。
【０００３】この様な問題に対して、シリコン−オン−
インシュレータ（ＳＯＩ）構造へのＬＳＩ回路の製造が
提案されている。特に、絶縁体上に形成されたシリコン
層の膜厚を薄くしていくことで、ソース／ドレイン領域
に隣接したエクステンション部の厚さを制限し、この部
分の電界分布を変化させ、ＭＯＳＦＥＴ装置の微細化に
伴う短チャネル効果を抑制できる。さらに、浅いトレン
チによる素子分離（ＳＴＩ）技術を用いることで、薄膜
ＳＯＩ装置の素子分離は、素子形成領域以外を単にエッ
チング除去することで、容易に達成される。加えて、シ
リコン層の膜厚をチャネル部を伝導する電子の波動函数
のチャネル垂直方向の広がり程度以下に薄くすること
で、シリコン層中の導伝帯の電子状態のエネルギー縮退
が解除され、チャネル部には、有効質量の小さな、即
ち、高速の電子のみが誘起され、チャネル部の移動度が
上昇し、ＭＯＳＦＥＴ素子の高速化が達成される事が知
られている。［Ｓ．Ｔａｋａｇｉ， ｅｔ． ａｌ．
Ｊｐｎ． Ｊ． Ａｐｐｌ．Ｐｈｙｓ．， Ｖｏｌ．３
７， ｐ．１２８９（１９９８）］しかしながら、この
ようにシリコン−オン−インシュレータ（ＳＯＩ）構造
のシリコン層の膜厚を薄くしていく事に伴い以下のよう
な問題が生じてくる。
インシュレータ（ＳＯＩ）構造へのＬＳＩ回路の製造が
提案されている。特に、絶縁体上に形成されたシリコン
層の膜厚を薄くしていくことで、ソース／ドレイン領域
に隣接したエクステンション部の厚さを制限し、この部
分の電界分布を変化させ、ＭＯＳＦＥＴ装置の微細化に
伴う短チャネル効果を抑制できる。さらに、浅いトレン
チによる素子分離（ＳＴＩ）技術を用いることで、薄膜
ＳＯＩ装置の素子分離は、素子形成領域以外を単にエッ
チング除去することで、容易に達成される。加えて、シ
リコン層の膜厚をチャネル部を伝導する電子の波動函数
のチャネル垂直方向の広がり程度以下に薄くすること
で、シリコン層中の導伝帯の電子状態のエネルギー縮退
が解除され、チャネル部には、有効質量の小さな、即
ち、高速の電子のみが誘起され、チャネル部の移動度が
上昇し、ＭＯＳＦＥＴ素子の高速化が達成される事が知
られている。［Ｓ．Ｔａｋａｇｉ， ｅｔ． ａｌ．
Ｊｐｎ． Ｊ． Ａｐｐｌ．Ｐｈｙｓ．， Ｖｏｌ．３
７， ｐ．１２８９（１９９８）］しかしながら、この
ようにシリコン−オン−インシュレータ（ＳＯＩ）構造
のシリコン層の膜厚を薄くしていく事に伴い以下のよう
な問題が生じてくる。
【０００４】シリコン層の膜厚をチャネル部を伝導する
電子の波動函数の広がり程度以下に薄くすることで移動
度は向上するが、電子の波動函数がチャネル下部の絶縁
体／シリコン界面にも達しているため、チャネル部を伝
導する電子はＳＯＩ下部絶縁体／シリコン界面、或い
は、ＳＯＩ下部絶縁体中の電子捕獲中心（以下単にＴｒ
ａｐと略記する）と強く相互作用する事になる。よっ
て、チャネル部を形成する電子とＳＯＩ下部絶縁体中の
Ｔｒａｐは電荷の捕獲、放出を繰り返し、この結果、チ
ャネル部を流れる電子の数、即ち、信号電流（ドレイン
電流）が変動する。電荷の捕獲、放出過程は一般にＭａ
ｒｋｏｖ過程と呼ばれる確率過程となり、信号電流は時
間的に不規則に揺らぐ。特に、ＳＯＩ下部絶縁体中のＴ
ｒａｐはトンネル過程を経てチャネル部を形成する電子
と相互作用するので捕獲、放出の時定数は大きく、さら
に、Ｔｒａｐのチャネル部からの距離により大きく変化
する。このため個々のＴｒａｐからの電荷捕獲、放出過
程が重乗し、低周波領域で大きな揺らぎ成分を持つ、い
わゆる１／ｆ ｎｏｉｓｅと呼ばれる揺らぎが誘起され
てしまう。この揺らぎはゲート絶縁膜によっても発生す
るが、極めてＴｒａｐの少ない熱酸化膜を用いているの
で、ＳＯＩ下部絶縁体に起因する揺らぎが大勢をしめる
ことになる。
電子の波動函数の広がり程度以下に薄くすることで移動
度は向上するが、電子の波動函数がチャネル下部の絶縁
体／シリコン界面にも達しているため、チャネル部を伝
導する電子はＳＯＩ下部絶縁体／シリコン界面、或い
は、ＳＯＩ下部絶縁体中の電子捕獲中心（以下単にＴｒ
ａｐと略記する）と強く相互作用する事になる。よっ
て、チャネル部を形成する電子とＳＯＩ下部絶縁体中の
Ｔｒａｐは電荷の捕獲、放出を繰り返し、この結果、チ
ャネル部を流れる電子の数、即ち、信号電流（ドレイン
電流）が変動する。電荷の捕獲、放出過程は一般にＭａ
ｒｋｏｖ過程と呼ばれる確率過程となり、信号電流は時
間的に不規則に揺らぐ。特に、ＳＯＩ下部絶縁体中のＴ
ｒａｐはトンネル過程を経てチャネル部を形成する電子
と相互作用するので捕獲、放出の時定数は大きく、さら
に、Ｔｒａｐのチャネル部からの距離により大きく変化
する。このため個々のＴｒａｐからの電荷捕獲、放出過
程が重乗し、低周波領域で大きな揺らぎ成分を持つ、い
わゆる１／ｆ ｎｏｉｓｅと呼ばれる揺らぎが誘起され
てしまう。この揺らぎはゲート絶縁膜によっても発生す
るが、極めてＴｒａｐの少ない熱酸化膜を用いているの
で、ＳＯＩ下部絶縁体に起因する揺らぎが大勢をしめる
ことになる。
【０００５】このように集積回路の基本的素子であるＭ
ＯＳＦＥＴに１／ｆ ｎｏｉｓｅが発生すると、移動体
通信等に利用されるアナログ集積回路の重要な構成要素
回路であるＶｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏ
ｓｃｉｌｌａｔｏｒ（ＶＣＯ）の周波数に揺らぎが現れ
る。この結果、いわゆるｐｈａｓｅ ｎｏｉｓｅといわ
れている不具合が生じ、高周波信号を変調、或いは、同
調できなくなってしまう。さらに、高周波信号を低周波
信号に変換（ｄｏｗｎ ｃｏｎｖｅｒｔ）し高増幅率を
達成する場合も、低周波部分に大きなｎｏｉｓｅがある
と利用できる周波数領域が制限されるなどの支障が生じ
る。
ＯＳＦＥＴに１／ｆ ｎｏｉｓｅが発生すると、移動体
通信等に利用されるアナログ集積回路の重要な構成要素
回路であるＶｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏ
ｓｃｉｌｌａｔｏｒ（ＶＣＯ）の周波数に揺らぎが現れ
る。この結果、いわゆるｐｈａｓｅ ｎｏｉｓｅといわ
れている不具合が生じ、高周波信号を変調、或いは、同
調できなくなってしまう。さらに、高周波信号を低周波
信号に変換（ｄｏｗｎ ｃｏｎｖｅｒｔ）し高増幅率を
達成する場合も、低周波部分に大きなｎｏｉｓｅがある
と利用できる周波数領域が制限されるなどの支障が生じ
る。
【０００６】また、シリコン層を薄くしていくと、これ
に伴い、ソース／ドレイン領域も同時に薄膜化してしま
うので、この部分の電気抵抗が上昇し、信号の伝達が遅
延されるという障害も起こってくる。
に伴い、ソース／ドレイン領域も同時に薄膜化してしま
うので、この部分の電気抵抗が上昇し、信号の伝達が遅
延されるという障害も起こってくる。
【０００７】
【発明が解決しようとする課題】以上詳しく説明した通
り、ＳＯＩ−ＭＯＳＦＥＴの薄膜化により短チャネル効
果の抑制し、さらにチャネル移動度の増大を利用して超
高速ＳＯＩ−ＭＯＳＦＥＴを形成しようとすると１／ｆ
ｎｏｉｓｅも同時に増大するという困難があった。
り、ＳＯＩ−ＭＯＳＦＥＴの薄膜化により短チャネル効
果の抑制し、さらにチャネル移動度の増大を利用して超
高速ＳＯＩ−ＭＯＳＦＥＴを形成しようとすると１／ｆ
ｎｏｉｓｅも同時に増大するという困難があった。
【０００８】本発明は、上記のような、従来技術の欠点
を除去し、ＳＯＩ−ＭＯＳＦＥＴの薄膜化による移動度
の増大を享受しつつ、しかも、１／ｆ ｎｏｉｓｅの増
大を回避できる超高速ＳＯＩ−ＭＯＳＦＥＴ構造のＭＯ
ＳＦＥＴ半導体装置、及び製造コストの削減された同半
導体装置の製造方法を提供しようとするものである。
を除去し、ＳＯＩ−ＭＯＳＦＥＴの薄膜化による移動度
の増大を享受しつつ、しかも、１／ｆ ｎｏｉｓｅの増
大を回避できる超高速ＳＯＩ−ＭＯＳＦＥＴ構造のＭＯ
ＳＦＥＴ半導体装置、及び製造コストの削減された同半
導体装置の製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、シリコン−オン−インシュレータ（ＳＯ
Ｉ）構造のシリコンチャネル層の膜厚を薄くしていくと
同時に、チャネル直下のＳＯＩ下部絶縁膜も薄膜化す
る。さらに、ソース／ドレイン領域をチャネル直下のＳ
ＯＩ下部絶縁膜より下部のシリコン基板に達する様に形
成する事を特徴とする。さらに、本発明は、ＳＯＩ構造
のシリコンチャネル層に加え、チャネル直下のＳＯＩ下
部絶縁膜とシリコン基板の界面に第二のチャネルを形成
する事を含んでいる。加えて、本発明は、ＳＯＩ下部絶
縁膜をＨＦ耐性を持つ特殊な酸化膜により形成する事を
含んでいる。 （作用） シリコン−オン−インシュレータ（ＳＯＩ）構造のシリ
コンチャネル層の膜厚を薄くしていく、好ましくは５０
オングストローム以下（以下、オングストロームをＡと
記す）とすると同時に、ＳＯＩ下部絶縁膜も薄膜化、好
ましくは１５Ａ以下とする事により、電荷の捕獲、放出
に関与するＳＯＩ下部絶縁体中のＴｒａｐの数自体を低
減できる。さらに、Ｔｒａｐはトンネル過程を経てチャ
ネル部を形成する電子と相互作用するので、ＳＯＩ下部
絶縁膜の薄膜化に伴い絶縁膜中Ｔｒａｐとチャネル部分
とのトンネル距離が縮小し、捕獲、放出の時定数は全般
に小さくなり、捕獲された電荷は速やかにトンネル過程
を経て再び放出されるようになる。よって、チャネル部
を形成する電子がＴｒａｐに捕獲され絶縁体中で不動化
する確率が減少し、低周波でのドレイン電流揺らぎが抑
制される。
に、本発明は、シリコン−オン−インシュレータ（ＳＯ
Ｉ）構造のシリコンチャネル層の膜厚を薄くしていくと
同時に、チャネル直下のＳＯＩ下部絶縁膜も薄膜化す
る。さらに、ソース／ドレイン領域をチャネル直下のＳ
ＯＩ下部絶縁膜より下部のシリコン基板に達する様に形
成する事を特徴とする。さらに、本発明は、ＳＯＩ構造
のシリコンチャネル層に加え、チャネル直下のＳＯＩ下
部絶縁膜とシリコン基板の界面に第二のチャネルを形成
する事を含んでいる。加えて、本発明は、ＳＯＩ下部絶
縁膜をＨＦ耐性を持つ特殊な酸化膜により形成する事を
含んでいる。 （作用） シリコン−オン−インシュレータ（ＳＯＩ）構造のシリ
コンチャネル層の膜厚を薄くしていく、好ましくは５０
オングストローム以下（以下、オングストロームをＡと
記す）とすると同時に、ＳＯＩ下部絶縁膜も薄膜化、好
ましくは１５Ａ以下とする事により、電荷の捕獲、放出
に関与するＳＯＩ下部絶縁体中のＴｒａｐの数自体を低
減できる。さらに、Ｔｒａｐはトンネル過程を経てチャ
ネル部を形成する電子と相互作用するので、ＳＯＩ下部
絶縁膜の薄膜化に伴い絶縁膜中Ｔｒａｐとチャネル部分
とのトンネル距離が縮小し、捕獲、放出の時定数は全般
に小さくなり、捕獲された電荷は速やかにトンネル過程
を経て再び放出されるようになる。よって、チャネル部
を形成する電子がＴｒａｐに捕獲され絶縁体中で不動化
する確率が減少し、低周波でのドレイン電流揺らぎが抑
制される。
【００１０】加えて、ＳＯＩ下部絶縁膜下のシリコン基
板に第二のチャネルが形成され、これと接続するソース
／ドレイン電極がＳＯＩ下部絶縁膜を突き抜けて形成さ
れているため、電子が、Ｔｒａｐからトンネル過程を経
てシリコン基板側に放出されたとしても、この第二のチ
ャネルを経由してドレインで回収される。よって、ドレ
イン電流、ＭＯＳＦＥＴの駆動力は減少しない。即ち、
ＳＯＩ下部絶縁膜は、シリコンチャネル層中を伝導する
電子の波動函数を変調し、導伝帯の電子状態のエネルギ
ー縮退を解除し、高速の電子のみを誘起するためだけに
利用され、あたかも、低周波揺らぎを引き起こすＴｒａ
ｐは存在しないかのような振る舞いをする。
板に第二のチャネルが形成され、これと接続するソース
／ドレイン電極がＳＯＩ下部絶縁膜を突き抜けて形成さ
れているため、電子が、Ｔｒａｐからトンネル過程を経
てシリコン基板側に放出されたとしても、この第二のチ
ャネルを経由してドレインで回収される。よって、ドレ
イン電流、ＭＯＳＦＥＴの駆動力は減少しない。即ち、
ＳＯＩ下部絶縁膜は、シリコンチャネル層中を伝導する
電子の波動函数を変調し、導伝帯の電子状態のエネルギ
ー縮退を解除し、高速の電子のみを誘起するためだけに
利用され、あたかも、低周波揺らぎを引き起こすＴｒａ
ｐは存在しないかのような振る舞いをする。
【００１１】さらに、チャネル下部には薄膜の絶縁膜が
形成されているので、従来どおり、ソース／ドレイン−
エクステンション部は浅く保つことができ短チャネル効
果を抑制するという機能は保持しつつ、ソース／ドレイ
ン電極がＳＯＩ下部絶縁膜を突き抜けて形成されている
ため、この部分の電気抵抗は極薄のシリコンチャネル層
に制限されることなく低く保ことができる。
形成されているので、従来どおり、ソース／ドレイン−
エクステンション部は浅く保つことができ短チャネル効
果を抑制するという機能は保持しつつ、ソース／ドレイ
ン電極がＳＯＩ下部絶縁膜を突き抜けて形成されている
ため、この部分の電気抵抗は極薄のシリコンチャネル層
に制限されることなく低く保ことができる。
【００１２】よって、短チャネル効果のない、高移動度
の超高速ＳＯＩ−ＭＯＳＦＥＴが実現される。
の超高速ＳＯＩ−ＭＯＳＦＥＴが実現される。
【００１３】
【発明の実施の形態】（実施例）
以下、本発明の第一の実施例を図面を参照して説明す
る。本発明は、廉価なバルクシリコン基板上に、ＳＯＩ
構造の超高速ＭＯＳＦＥＴを形成する簡略な製造工程を
具現する。
る。本発明は、廉価なバルクシリコン基板上に、ＳＯＩ
構造の超高速ＭＯＳＦＥＴを形成する簡略な製造工程を
具現する。
【００１４】図１−ａは、シリコン半導体基板１００、
このうち、ｐ型不純物を導入された領域（ｐ−ｗｅｌ
ｌ）１０１、ｎ型不純物を導入された領域（ｎ−ｗｅｌ
ｌ）１０２、及びその表面に形成された、例えば、１０
０Ａの、例えば、薄いシリコン窒化膜２０１を示す。
このうち、ｐ型不純物を導入された領域（ｐ−ｗｅｌ
ｌ）１０１、ｎ型不純物を導入された領域（ｎ−ｗｅｌ
ｌ）１０２、及びその表面に形成された、例えば、１０
０Ａの、例えば、薄いシリコン窒化膜２０１を示す。
【００１５】図１−ｂに示す様に、続いて、Ｌｉｔｈｏ
ｇｒａｐｈｙ工程、ＲＩＥ工程等の、公知の技術の効果
的な方法によりＳＯＩ型ＭＯＳＦＥＴ素子形成領域３０
０に、シリコン窒化膜２０１を貫きシリコン半導体基板
１００に達する開口部を穿つ。この時、シリコン半導体
基板１００への浅い溝の深さは、目途とするシリコン チ
ャネル層４０１，４０２の厚さ、例えば３０Ａとなるよ
うにエッチング工程を調整する。また、ＲＩＥ工程の
際、ＲＩＥのプラズマ中に炭素を含有する様にする。炭
素含有プラズマは、公知の技術の範囲内の効果的な方法
で生成することが出来る。炭素の供給源は、プラズマ内
に炭素を供給出来る任意の供給源で良い。例えば、炭素
含有プラズマは、ＣＦ４、ＣＨＦ３、ＣＣｌ、ＣＨ４な
どのガスをプラズマ中に供給する事で生成出来る。ま
た、炭素は基板にフォトレジストマスクの様な炭素含有
物質がある場合、ここから、ＲＩＥに伴うイオン衝撃を
利用して供給させる事も出来る。一般に、プラズマは、
その状態を維持するために、周囲の物質に対し、正の電
位を帯びる様になる。この結果、プラズマより、周囲の
物質に対して正電荷を帯びた粒子を垂直に入射させる方
向に電界が発生する。よって、プラズマ中の正電荷を帯
びた炭素粒子は、当該シリコン半導体基板１００の素子
形成領域３００に垂直に衝突する。このため、素子形成
領域３００の底部の水平シリコン面３０３のみに炭素粒
子は注入され、垂直シリコン面３０１，３０２には炭素
粒子は注入されない。通常使われるＲＩＥプラズマから
の入射粒子は１ｋＶ以下で加速されているので、この炭
素含有シリコン層の厚さは数十オングストロームにとど
まる。この後、これを、例えば１０００℃で熱酸化し、
垂直シリコン面３０１，３０２及び水平シリコン面３０
３に、例えば５０オングストロームの薄い酸化膜３１
１，３１２，３１３をそれぞれ形成する。
ｇｒａｐｈｙ工程、ＲＩＥ工程等の、公知の技術の効果
的な方法によりＳＯＩ型ＭＯＳＦＥＴ素子形成領域３０
０に、シリコン窒化膜２０１を貫きシリコン半導体基板
１００に達する開口部を穿つ。この時、シリコン半導体
基板１００への浅い溝の深さは、目途とするシリコン チ
ャネル層４０１，４０２の厚さ、例えば３０Ａとなるよ
うにエッチング工程を調整する。また、ＲＩＥ工程の
際、ＲＩＥのプラズマ中に炭素を含有する様にする。炭
素含有プラズマは、公知の技術の範囲内の効果的な方法
で生成することが出来る。炭素の供給源は、プラズマ内
に炭素を供給出来る任意の供給源で良い。例えば、炭素
含有プラズマは、ＣＦ４、ＣＨＦ３、ＣＣｌ、ＣＨ４な
どのガスをプラズマ中に供給する事で生成出来る。ま
た、炭素は基板にフォトレジストマスクの様な炭素含有
物質がある場合、ここから、ＲＩＥに伴うイオン衝撃を
利用して供給させる事も出来る。一般に、プラズマは、
その状態を維持するために、周囲の物質に対し、正の電
位を帯びる様になる。この結果、プラズマより、周囲の
物質に対して正電荷を帯びた粒子を垂直に入射させる方
向に電界が発生する。よって、プラズマ中の正電荷を帯
びた炭素粒子は、当該シリコン半導体基板１００の素子
形成領域３００に垂直に衝突する。このため、素子形成
領域３００の底部の水平シリコン面３０３のみに炭素粒
子は注入され、垂直シリコン面３０１，３０２には炭素
粒子は注入されない。通常使われるＲＩＥプラズマから
の入射粒子は１ｋＶ以下で加速されているので、この炭
素含有シリコン層の厚さは数十オングストロームにとど
まる。この後、これを、例えば１０００℃で熱酸化し、
垂直シリコン面３０１，３０２及び水平シリコン面３０
３に、例えば５０オングストロームの薄い酸化膜３１
１，３１２，３１３をそれぞれ形成する。
【００１６】図２は、こうして形成された酸化膜３１
１，３１２，３１３を２００：１の希ＨＦ溶液中に浸
し、その膜厚の時間変化を示したものである。実線は、
通常の酸化膜、即ち、垂直シリコン面３０１，３０２上
に形成された酸化膜３１１，３１２の膜厚の変化であ
る。希ＨＦ溶液中でエッチングが滞りなく進行し、速や
かに酸化膜が除去されていることが分かる。一方、破線
は、炭素含有シリコン層を酸化して得られた酸化膜、即
ち、水平シリコン面３０３上に形成された酸化膜３１３
の膜厚の変化である。酸化前の炭素含有シリコン層の炭
素含有率は５ａｔｏｍｉｃ％である。希ＨＦ溶液中での
エッチングの進行はあるところ（酸化膜厚が１５Ａのと
ころ）でほとんどとまってしまう事が分かる。ゲート酸
化膜に関する研究から、酸化膜厚が１５Ａ程度以下にな
ると、１／ｆ ｎｏｉｓｅの発生が十分抑制される事が
知られている［Ｈ．Ｓ．Ｍｏｍｏｓｅ， ｅｔ．ａｌ．
ＩＥＤＭｐ９２３（１９９８）］。よって、酸化膜３１
１，３１２及び酸化膜３１３を同時に希ＨＦ溶液中に長
時間浸すと垂直シリコン面３０１，３０２上に形成され
た酸化膜３１１，３１２のみを選択的に除去し、しかも
非常に薄いノイズの発生が抑制されたＨＦ耐性のある酸
化膜３１３が自動的にシリコン半導体基板１００への浅
い溝の底部の水平シリコン面３０３に形成される事が明
らかである。
１，３１２，３１３を２００：１の希ＨＦ溶液中に浸
し、その膜厚の時間変化を示したものである。実線は、
通常の酸化膜、即ち、垂直シリコン面３０１，３０２上
に形成された酸化膜３１１，３１２の膜厚の変化であ
る。希ＨＦ溶液中でエッチングが滞りなく進行し、速や
かに酸化膜が除去されていることが分かる。一方、破線
は、炭素含有シリコン層を酸化して得られた酸化膜、即
ち、水平シリコン面３０３上に形成された酸化膜３１３
の膜厚の変化である。酸化前の炭素含有シリコン層の炭
素含有率は５ａｔｏｍｉｃ％である。希ＨＦ溶液中での
エッチングの進行はあるところ（酸化膜厚が１５Ａのと
ころ）でほとんどとまってしまう事が分かる。ゲート酸
化膜に関する研究から、酸化膜厚が１５Ａ程度以下にな
ると、１／ｆ ｎｏｉｓｅの発生が十分抑制される事が
知られている［Ｈ．Ｓ．Ｍｏｍｏｓｅ， ｅｔ．ａｌ．
ＩＥＤＭｐ９２３（１９９８）］。よって、酸化膜３１
１，３１２及び酸化膜３１３を同時に希ＨＦ溶液中に長
時間浸すと垂直シリコン面３０１，３０２上に形成され
た酸化膜３１１，３１２のみを選択的に除去し、しかも
非常に薄いノイズの発生が抑制されたＨＦ耐性のある酸
化膜３１３が自動的にシリコン半導体基板１００への浅
い溝の底部の水平シリコン面３０３に形成される事が明
らかである。
【００１７】図１−ｃは、上記の説明に基づき、図１−
ｂの半導体基板を希ＨＦ溶液中に浸し垂直シリコン面３
０１，３０２上に形成された酸化膜３１１，３１２のみ
を選択的に除去した後の断面図を示している。シリコン
半導体基板１００への浅い溝の底部の水平シリコン面３
０３（即ちチャネルを形成する面）には、酸化膜３１３
が存在するが、その垂直シリコン面３０１，３０２に
は、シリコンは露出している。
ｂの半導体基板を希ＨＦ溶液中に浸し垂直シリコン面３
０１，３０２上に形成された酸化膜３１１，３１２のみ
を選択的に除去した後の断面図を示している。シリコン
半導体基板１００への浅い溝の底部の水平シリコン面３
０３（即ちチャネルを形成する面）には、酸化膜３１３
が存在するが、その垂直シリコン面３０１，３０２に
は、シリコンは露出している。
【００１８】図１−ｄは、垂直シリコン面３０１，３０
２に露出したシリコンを成長の種として、この領域上に
横方向選択エピタキシャル成長を行いチャネル領域とな
るべきシリコン層４００を追加形成した後の断面図を示
す。シリコン層４００の厚みは、この後ＲＩＥやＣｈｅ
ｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）の様な
エッチング工程を追加して調整しても良い。また、シリ
コン窒化膜２０１をマスクとしてＣｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）の
ような平坦化工程を利用してもよい。シリコン層４００
の厚みは５０Ａ以下に抑える事で、電子の波動函数の変
調による移動度の増大が見込める。
２に露出したシリコンを成長の種として、この領域上に
横方向選択エピタキシャル成長を行いチャネル領域とな
るべきシリコン層４００を追加形成した後の断面図を示
す。シリコン層４００の厚みは、この後ＲＩＥやＣｈｅ
ｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）の様な
エッチング工程を追加して調整しても良い。また、シリ
コン窒化膜２０１をマスクとしてＣｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）の
ような平坦化工程を利用してもよい。シリコン層４００
の厚みは５０Ａ以下に抑える事で、電子の波動函数の変
調による移動度の増大が見込める。
【００１９】エピタキシャル成長の直前には、自然酸化
膜などをＨＦ等により十分除去してやらなければならな
いが、上記に説明したとおり酸化膜３１３はＨＦ耐性を
備えているのでこの処理が可能である事に注目すべきで
ある。
膜などをＨＦ等により十分除去してやらなければならな
いが、上記に説明したとおり酸化膜３１３はＨＦ耐性を
備えているのでこの処理が可能である事に注目すべきで
ある。
【００２０】選択エピタキシャル成長は、公知の技術の
内の効果的な方法で行える。例えば、基板を、８００℃
の高真空中で、ＳｉＨ２Ｃｌ２とＨＣｌにさらす。横方
向の成長を促すため、垂直シリコン面３０１，３０２
は、（１００）方向をむいている事が望ましい。シリコ
ン窒化膜２０１は加熱されたりん酸（Ｈ３ＰＯ４）溶液
にさらし、選択的に除去される。
内の効果的な方法で行える。例えば、基板を、８００℃
の高真空中で、ＳｉＨ２Ｃｌ２とＨＣｌにさらす。横方
向の成長を促すため、垂直シリコン面３０１，３０２
は、（１００）方向をむいている事が望ましい。シリコ
ン窒化膜２０１は加熱されたりん酸（Ｈ３ＰＯ４）溶液
にさらし、選択的に除去される。
【００２１】また、チャネル領域となるべきシリコン層
４００の追加形成は、横方向選択エピタキシャル成長以
外にも行える。まず、均一な膜厚のアモルファスシリコ
ン層を基板の表面に一様に堆積させる。該シリコン層４
００の堆積は、公知の技術の範囲内であり、例えば、
０．２ Ｔｏｒｒ， ４００℃， でＳｉＨ４ガスを使
用する事で容易に形成することができる。この後、シリ
コン窒化膜２０１をマスクとしてＣｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）の
ような平坦化工程を利用して素子形成領域３００以外に
堆積したアモルファスシリコン層を除去する。このアモ
ルファスシリコン層を、例えば、窒素雰囲気中、６００
℃で熱処理する事により、垂直シリコン表面３０１，３
０２に露出したシリコンを種として、結晶化することで
達成される。結晶化したシリコン層は必要であれば、例
えば熱酸化とＨＦエッチング等を繰り返し目途の膜厚、
例えば３０Ａ、に調整することができる。
４００の追加形成は、横方向選択エピタキシャル成長以
外にも行える。まず、均一な膜厚のアモルファスシリコ
ン層を基板の表面に一様に堆積させる。該シリコン層４
００の堆積は、公知の技術の範囲内であり、例えば、
０．２ Ｔｏｒｒ， ４００℃， でＳｉＨ４ガスを使
用する事で容易に形成することができる。この後、シリ
コン窒化膜２０１をマスクとしてＣｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）の
ような平坦化工程を利用して素子形成領域３００以外に
堆積したアモルファスシリコン層を除去する。このアモ
ルファスシリコン層を、例えば、窒素雰囲気中、６００
℃で熱処理する事により、垂直シリコン表面３０１，３
０２に露出したシリコンを種として、結晶化することで
達成される。結晶化したシリコン層は必要であれば、例
えば熱酸化とＨＦエッチング等を繰り返し目途の膜厚、
例えば３０Ａ、に調整することができる。
【００２２】図１−ｅに示す様に、図１−ｄの構造体の
表面に素子分離用の浅い溝（ｓｈａｌｌｏｗ ｔｒｅｎ
ｃｈ） １１１，１１２，１１３とそれを基板表面まで
埋める絶縁物質、例えばシリコン酸化膜を形成する。
これは、Ｌｉｔｈｏｇｒａｐｈｙ工程、ＲＩＥ工程、Ｃ
ＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｉｐｏｓｉｔ
ｉｏｎ）法による絶縁膜堆積、さらに、ＣＭＰ（ｃｈｅ
ｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎ
ｇ）法による平坦化等の、公知の技術の効果的な方法に
より達成できる。この時、エピタキシャル成長時に形成
される可能性のある結晶粒界部分、例えばシリコン半導
体基板１００の素子形成領域３００の中央部は素子分離
領域として利用される事は言うまでもない。
表面に素子分離用の浅い溝（ｓｈａｌｌｏｗ ｔｒｅｎ
ｃｈ） １１１，１１２，１１３とそれを基板表面まで
埋める絶縁物質、例えばシリコン酸化膜を形成する。
これは、Ｌｉｔｈｏｇｒａｐｈｙ工程、ＲＩＥ工程、Ｃ
ＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｉｐｏｓｉｔ
ｉｏｎ）法による絶縁膜堆積、さらに、ＣＭＰ（ｃｈｅ
ｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎ
ｇ）法による平坦化等の、公知の技術の効果的な方法に
より達成できる。この時、エピタキシャル成長時に形成
される可能性のある結晶粒界部分、例えばシリコン半導
体基板１００の素子形成領域３００の中央部は素子分離
領域として利用される事は言うまでもない。
【００２３】このようにして、極薄埋め込み酸化膜３１
３を備えたＳＯＩ型の極薄シリコンチャネル層４０１，
４０２がバルクシリコン基板上に形成された。
３を備えたＳＯＩ型の極薄シリコンチャネル層４０１，
４０２がバルクシリコン基板上に形成された。
【００２４】この後、極薄シリコンチャネル層４０１，
４０２上に、ゲート絶縁膜５０１，５０２、ゲート電極
６０１，６０２を形成する。これらは、熱酸化工程、Ｃ
ＶＤ工程、Ｌｉｔｈｏｇｒａｐｈｙ工程、ＲＩＥ工程、
等の、公知の技術の効果的な方法により達成できる。さ
らに、ゲート電極６０１，６０２の両側の極薄シリコン
チャネル層４０１，４０２に、イオン注入や固相拡散な
どの公知の技術のうち効果的な方法で、それぞれｎ型、
ｐ型不純物を導入し、拡張ソース／ドレイン領域７０１
−ａ，７０１−ｂ，７０２−ａ，７０２−ｂを形成す
る。この時、極薄埋め込み酸化膜３１３が拡散バリアー
となって極薄シリコンチャネル層４０１，４０２と同じ
厚さの極薄エクステンション部が形成できる。よって短
チャネル効果も抑制することが可能となる。
４０２上に、ゲート絶縁膜５０１，５０２、ゲート電極
６０１，６０２を形成する。これらは、熱酸化工程、Ｃ
ＶＤ工程、Ｌｉｔｈｏｇｒａｐｈｙ工程、ＲＩＥ工程、
等の、公知の技術の効果的な方法により達成できる。さ
らに、ゲート電極６０１，６０２の両側の極薄シリコン
チャネル層４０１，４０２に、イオン注入や固相拡散な
どの公知の技術のうち効果的な方法で、それぞれｎ型、
ｐ型不純物を導入し、拡張ソース／ドレイン領域７０１
−ａ，７０１−ｂ，７０２−ａ，７０２−ｂを形成す
る。この時、極薄埋め込み酸化膜３１３が拡散バリアー
となって極薄シリコンチャネル層４０１，４０２と同じ
厚さの極薄エクステンション部が形成できる。よって短
チャネル効果も抑制することが可能となる。
【００２５】引き続き、ゲート電極６０１，６０２の両
側にＣＶＤ工程、ＲＩＥ工程、等の、公知の技術の効果
的な方法により、ゲート側壁６０１−ａ，６０１−ｂ，
６０２−ａ，６０２−ｂを例えばシリコン窒化膜にて形
成する。さらに、これらをマスクにイオン注入工程等の
公知の技術の効果的な方法によりｎ型ソース／ドレイン
領域７１１−ａ，７１１−ｂ、ｐ型ソース／ドレイン領
域７１２−ａ，７１２−ｂを形成する。この時、イオン
注入のエネルギー等を調整して、導電性不純物が極薄埋
め込み酸化膜３１３の下部にも導入される様にする。こ
の事により、極薄埋め込み酸化膜３１３と下部シリコン
半導体基板１００とで形成されるべき第二のチャネル４
１１，４１２を流れる電流もソース／ドレイン領域に回
収できる様になる。電荷が、Ｔｒａｐからトンネル過程
を経てシリコン半導体基板１００側に放出されたとして
も、この第二のチャネル４１１，４１２を経由してドレ
インで回収される。よって、ドレイン電流、ＭＯＳＦＥ
Ｔの駆動力は減少しない。加えて、ソース／ドレイン電
極が極薄埋め込み酸化膜３１３の下部にも形成されてい
るため、この部分の電気抵抗は極薄のシリコンチャネル
層４０１，４０２に制限されることなく低く保つことが
できる。
側にＣＶＤ工程、ＲＩＥ工程、等の、公知の技術の効果
的な方法により、ゲート側壁６０１−ａ，６０１−ｂ，
６０２−ａ，６０２−ｂを例えばシリコン窒化膜にて形
成する。さらに、これらをマスクにイオン注入工程等の
公知の技術の効果的な方法によりｎ型ソース／ドレイン
領域７１１−ａ，７１１−ｂ、ｐ型ソース／ドレイン領
域７１２−ａ，７１２−ｂを形成する。この時、イオン
注入のエネルギー等を調整して、導電性不純物が極薄埋
め込み酸化膜３１３の下部にも導入される様にする。こ
の事により、極薄埋め込み酸化膜３１３と下部シリコン
半導体基板１００とで形成されるべき第二のチャネル４
１１，４１２を流れる電流もソース／ドレイン領域に回
収できる様になる。電荷が、Ｔｒａｐからトンネル過程
を経てシリコン半導体基板１００側に放出されたとして
も、この第二のチャネル４１１，４１２を経由してドレ
インで回収される。よって、ドレイン電流、ＭＯＳＦＥ
Ｔの駆動力は減少しない。加えて、ソース／ドレイン電
極が極薄埋め込み酸化膜３１３の下部にも形成されてい
るため、この部分の電気抵抗は極薄のシリコンチャネル
層４０１，４０２に制限されることなく低く保つことが
できる。
【００２６】図１−ｆに示す様に、上記の工程に引き続
き、例えば、ＣＶＤ法により、低誘 電率絶縁膜を層間絶
縁膜１０００として堆積した後、ソース／ドレイン領域
７１１−ａ，７１１−ｂ，７１２−ａ，７１２−ｂへの
コンタクトホール１００１−ａ，１００１−ｂ，１００
２−ａ，１００２−ｂを例えば、ＲＩＥ技術により形成
する。この時、極薄埋め込み酸化膜３１３は、浅いソー
ス／ドレイン電極へのＲＩＥ工程のエッチングストップ
膜として用いる事もできる。さらに極薄埋め込み酸化膜
３１３を貫きエッチングを進め、Ａｌなどの配線材料物
質１１００を堆積し、極薄埋め込み酸化膜３１３上部、
下部のソース／ドレイン電極を電気的に接続し、さらに
必要な形状にＲＩＥ法などをもちいて配線を形成する。
き、例えば、ＣＶＤ法により、低誘 電率絶縁膜を層間絶
縁膜１０００として堆積した後、ソース／ドレイン領域
７１１−ａ，７１１−ｂ，７１２−ａ，７１２−ｂへの
コンタクトホール１００１−ａ，１００１−ｂ，１００
２−ａ，１００２−ｂを例えば、ＲＩＥ技術により形成
する。この時、極薄埋め込み酸化膜３１３は、浅いソー
ス／ドレイン電極へのＲＩＥ工程のエッチングストップ
膜として用いる事もできる。さらに極薄埋め込み酸化膜
３１３を貫きエッチングを進め、Ａｌなどの配線材料物
質１１００を堆積し、極薄埋め込み酸化膜３１３上部、
下部のソース／ドレイン電極を電気的に接続し、さらに
必要な形状にＲＩＥ法などをもちいて配線を形成する。
【００２７】これに引き続き、公知の技術を用いて、配
線工程、実装工程などを経て、半導体装置を完成させ
る。
線工程、実装工程などを経て、半導体装置を完成させ
る。
【００２８】上記、実施例は、ＣＭＯＳ型の極薄膜埋め
込み酸化膜をチャネル直下に有するＳＯＩ構造ＭＯＳＦ
ＥＴを示したが、ｎ−ｔｙｐｅのＭＯＳＦＥＴにだけ上
記の手法を施してもよいし、一部のＭＯＳＦＥＴに対し
てのみ上記の手法により極薄膜埋め込み酸化膜を有する
ＳＯＩ構造を実現してもよい。さらに、バルクシリコン
基板以外にも、従来のＳＯＩ基板に上記手法を施して極
薄膜埋め込み酸化膜を追加形成してもよいことは言うま
でもない。極薄膜埋め込み絶縁膜は必ずしも熱酸化膜で
ある必要なはく、電子の波動函数に対して同様の働きを
示す他の絶縁膜で代用できる事も指摘しておく。また、
上記の手法を繰り返し、多層の極薄シリコンチャネル層
／極薄絶縁膜の構造を実現し、更なる高駆動力、高移動
度を達成することもできる。
込み酸化膜をチャネル直下に有するＳＯＩ構造ＭＯＳＦ
ＥＴを示したが、ｎ−ｔｙｐｅのＭＯＳＦＥＴにだけ上
記の手法を施してもよいし、一部のＭＯＳＦＥＴに対し
てのみ上記の手法により極薄膜埋め込み酸化膜を有する
ＳＯＩ構造を実現してもよい。さらに、バルクシリコン
基板以外にも、従来のＳＯＩ基板に上記手法を施して極
薄膜埋め込み酸化膜を追加形成してもよいことは言うま
でもない。極薄膜埋め込み絶縁膜は必ずしも熱酸化膜で
ある必要なはく、電子の波動函数に対して同様の働きを
示す他の絶縁膜で代用できる事も指摘しておく。また、
上記の手法を繰り返し、多層の極薄シリコンチャネル層
／極薄絶縁膜の構造を実現し、更なる高駆動力、高移動
度を達成することもできる。
【００２９】以下、本発明の第二の実施例を図面を参照
して説明する。本発明は、張り合わせＳＯＩ基板上に、
超高速ＭＯＳＦＥＴを形成する簡略な製造工程を具現す
る。
して説明する。本発明は、張り合わせＳＯＩ基板上に、
超高速ＭＯＳＦＥＴを形成する簡略な製造工程を具現す
る。
【００３０】図３に、表面に極薄熱酸化膜３２０（１５
Ａ）を形成した下部シリコン基板１２０に別の上部シリ
コン基板１２１を上部から貼り付けた構造を示す。貼り
付けは鏡面研磨した上部シリコンウエハーの表面に親水
性処理を行い、室温の清浄な雰囲気でウエハ同士を接触
させる事でおこなえる。適宜２００℃以上の熱処理を行
い接合を強化することが望ましい。さらに上部シリコン
基板１２１をエッチバック法やポリシング法など公知に
技術を用いて１００Ａ程度にまで薄膜化する。この際、
上部シリコン基板１２１の張り合わせ面には、張り合わ
せに先立ちエッチングストッパとなる構造、例えば酸化
膜を充填した溝などを、形成することで薄膜化は容易に
なる。
Ａ）を形成した下部シリコン基板１２０に別の上部シリ
コン基板１２１を上部から貼り付けた構造を示す。貼り
付けは鏡面研磨した上部シリコンウエハーの表面に親水
性処理を行い、室温の清浄な雰囲気でウエハ同士を接触
させる事でおこなえる。適宜２００℃以上の熱処理を行
い接合を強化することが望ましい。さらに上部シリコン
基板１２１をエッチバック法やポリシング法など公知に
技術を用いて１００Ａ程度にまで薄膜化する。この際、
上部シリコン基板１２１の張り合わせ面には、張り合わ
せに先立ちエッチングストッパとなる構造、例えば酸化
膜を充填した溝などを、形成することで薄膜化は容易に
なる。
【００３１】引き続き、図１−ｅ以下の工程を施し、第
一の実施例と同様に極薄膜埋め込み酸化膜をチャネル直
下に有するＳＯＩ構造ＭＯＳＦＥＴを完成させる。
一の実施例と同様に極薄膜埋め込み酸化膜をチャネル直
下に有するＳＯＩ構造ＭＯＳＦＥＴを完成させる。
【００３２】
【発明の効果】以上、詳述してきた様に、本発明によれ
ば、シリコン−オン−インシュレータ（ＳＯＩ）構造の
シリコン層の膜厚をチャネル部を伝導する電子の波動函
数のチャネル垂直方向の広がり程度以下に薄くすること
で、シリコン層中の導伝帯の電子状態のエネルギー縮退
が解除され、チャネル部には、有効質量の小さな、即
ち、高速の電子のみが誘起され、チャネル部の移動度が
上昇し、ＭＯＳＦＥＴ素子の高速化が達成される。
ば、シリコン−オン−インシュレータ（ＳＯＩ）構造の
シリコン層の膜厚をチャネル部を伝導する電子の波動函
数のチャネル垂直方向の広がり程度以下に薄くすること
で、シリコン層中の導伝帯の電子状態のエネルギー縮退
が解除され、チャネル部には、有効質量の小さな、即
ち、高速の電子のみが誘起され、チャネル部の移動度が
上昇し、ＭＯＳＦＥＴ素子の高速化が達成される。
【００３３】同時に、ＳＯＩ下部絶縁膜も薄膜化する事
により、電荷の捕獲、放出に関与するＳＯＩ下部絶縁体
中のＴｒａｐの数自体を低減できる。さらに、Ｔｒａｐ
はトンネル過程を経てチャネル部を形成する電子と相互
作用するので、ＳＯＩ下部絶縁膜の薄膜化に伴い絶縁膜
中Ｔｒａｐとチャネル部分とのトンネル距離が縮小し、
捕獲、放出の時定数は全般に小さくなり、捕獲された電
荷は速やかにトンネル過程を経て再び放出されるように
なる。よって、チャネル部を形成する電子がＴｒａｐに
捕獲され絶縁体中で不動化する確率が減少し、低周波で
のドレイン電流揺らぎが抑制される。
により、電荷の捕獲、放出に関与するＳＯＩ下部絶縁体
中のＴｒａｐの数自体を低減できる。さらに、Ｔｒａｐ
はトンネル過程を経てチャネル部を形成する電子と相互
作用するので、ＳＯＩ下部絶縁膜の薄膜化に伴い絶縁膜
中Ｔｒａｐとチャネル部分とのトンネル距離が縮小し、
捕獲、放出の時定数は全般に小さくなり、捕獲された電
荷は速やかにトンネル過程を経て再び放出されるように
なる。よって、チャネル部を形成する電子がＴｒａｐに
捕獲され絶縁体中で不動化する確率が減少し、低周波で
のドレイン電流揺らぎが抑制される。
【００３４】加えて、ＳＯＩ下部絶縁膜下のシリコン半
導体基板に第二のチャネルが形成され、これと接続する
ソース／ドレイン電極がＳＯＩ下部絶縁膜を突き抜けて
形成されているため、電子が、Ｔｒａｐからトンネル過
程を経てシリコン半導体基板側に放出されたとしても、
この第二のチャネルを経由してドレインで回収される。
よって、ドレイン電流、ＭＯＳＦＥＴの駆動力は減少し
ない。
導体基板に第二のチャネルが形成され、これと接続する
ソース／ドレイン電極がＳＯＩ下部絶縁膜を突き抜けて
形成されているため、電子が、Ｔｒａｐからトンネル過
程を経てシリコン半導体基板側に放出されたとしても、
この第二のチャネルを経由してドレインで回収される。
よって、ドレイン電流、ＭＯＳＦＥＴの駆動力は減少し
ない。
【００３５】さらに、チャネル下部には薄膜の絶縁膜が
形成されているので、ソース／ドレイン−エクステンシ
ョン部は浅く保つことができ短チャネル効果は抑制され
る。
形成されているので、ソース／ドレイン−エクステンシ
ョン部は浅く保つことができ短チャネル効果は抑制され
る。
【００３６】また、ソース／ドレイン電極がＳＯＩ下部
絶縁膜を突き抜けて形成されているため、この部分の電
気抵抗は極薄のシリコンチャネル層に制限されることな
く低く保つことができる。
絶縁膜を突き抜けて形成されているため、この部分の電
気抵抗は極薄のシリコンチャネル層に制限されることな
く低く保つことができる。
【００３７】チャネル直下の極薄埋め込み酸化膜を炭素
含有シリコン層を熱酸化膜することで形成しているた
め、ＨＦ耐性のある１５Ａ程度の酸化膜が自動的に得ら
れる。
含有シリコン層を熱酸化膜することで形成しているた
め、ＨＦ耐性のある１５Ａ程度の酸化膜が自動的に得ら
れる。
【００３８】廉価なバルクシリコン上にもＳＯＩ構造を
実現できる。
実現できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置製造法の概念図。
【図２】熱酸化膜の、ＨＦ溶液中でのエッチングの進行
を時間に対する残存膜厚として示した図。
を時間に対する残存膜厚として示した図。
【図３】本発明にかかる半導体装置製造法の概念図。
１００ 半導体基板
１０１ ｐ−ｗｅｌｌ領域
１０２ ｎ−ｗｅｌｌ領域１１１，１１２，
１１３ ｓｈａｌｌｏｗ ｔｒｅｎｃ
ｈ ｉｓｏｌａｔｉｏｎ １２０ 張り合わせＳＯＩ下部シリコン基板 １２１ 張り合わせＳＯＩ上部シリコン基板 ２０１ シリコン窒化膜 ３００ 素子形成領域３０１， ３０２ 素子形成領域中に形成された垂直シリ
コン面 ３０３ 素子形成領域中に形成された水平シリコン面３１１， ３１２ 素子形成領域中垂直シリコン面上に形
成された熱酸化による酸化膜 ３１３ 素子形成領域中水平シリコン面上に形成された
極薄埋め込み酸化膜となるべき炭素含有の熱酸化による
酸化膜 ３２０ 張り合わせＳＯＩ基板中に形成された極薄埋め
込み酸化膜 ４００ チャネル領域となる追加形成されたシリコン層 ４０１ ｎ−ＭＯＳＦＥＴのチャネル領域を形成する単
結晶シリコンのシリコンチャネル層 ４０２ ｐ−ＭＯＳＦＥＴのチャネル領域を形成する単
結晶シリコンのシリコンチャネル層 ４１１ ｎ−ＭＯＳＦＥＴの第二のチャネル ４１２ ｐ−ＭＯＳＦＥＴの第二のチャネル ５０１， ５０２ ゲート絶縁膜６０１， ６０２ ゲート電極 ６０１−ａ，６０１−ｂ，６０２−ａ，６０２−ｂ ゲ
ート側壁 ７０１−ａ，７０１−ｂ，７０２−ａ，７０２−ｂ 拡
張ソース／ドレイン領域 ７１１−ａ，７１１−ｂ，７１２−ａ，７１２−ｂ ソ
ース／ドレイン領域 １０００ 層間絶縁膜 １００１−ａ，１００１−ｂ，１００２−ａ，１００２
−ｂ ソース／ドレイン上コンタクトホール １１００ 配線材料物質
ｈ ｉｓｏｌａｔｉｏｎ １２０ 張り合わせＳＯＩ下部シリコン基板 １２１ 張り合わせＳＯＩ上部シリコン基板 ２０１ シリコン窒化膜 ３００ 素子形成領域３０１， ３０２ 素子形成領域中に形成された垂直シリ
コン面 ３０３ 素子形成領域中に形成された水平シリコン面３１１， ３１２ 素子形成領域中垂直シリコン面上に形
成された熱酸化による酸化膜 ３１３ 素子形成領域中水平シリコン面上に形成された
極薄埋め込み酸化膜となるべき炭素含有の熱酸化による
酸化膜 ３２０ 張り合わせＳＯＩ基板中に形成された極薄埋め
込み酸化膜 ４００ チャネル領域となる追加形成されたシリコン層 ４０１ ｎ−ＭＯＳＦＥＴのチャネル領域を形成する単
結晶シリコンのシリコンチャネル層 ４０２ ｐ−ＭＯＳＦＥＴのチャネル領域を形成する単
結晶シリコンのシリコンチャネル層 ４１１ ｎ−ＭＯＳＦＥＴの第二のチャネル ４１２ ｐ−ＭＯＳＦＥＴの第二のチャネル ５０１， ５０２ ゲート絶縁膜６０１， ６０２ ゲート電極 ６０１−ａ，６０１−ｂ，６０２−ａ，６０２−ｂ ゲ
ート側壁 ７０１−ａ，７０１−ｂ，７０２−ａ，７０２−ｂ 拡
張ソース／ドレイン領域 ７１１−ａ，７１１−ｂ，７１２−ａ，７１２−ｂ ソ
ース／ドレイン領域 １０００ 層間絶縁膜 １００１−ａ，１００１−ｂ，１００２−ａ，１００２
−ｂ ソース／ドレイン上コンタクトホール １１００ 配線材料物質
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 29/786
H01L 21/336
Claims (6)
- 【請求項１】 シリコン半導体基板上に形成された絶縁
層と、この絶縁層上に設けられた単結晶シリコンで形成
されたシリコンチャネル層と、このシリコンチャネル層
上にゲート絶縁膜を介して設けられたゲート電極と、前
記シリコンチャネル層にチャネル及び前記シリコン半導
体基板に第二のチャネルが形成されるよう設けられたソ
ース／ドレイン電極を備えてなると共に、前記シリコン
チャネル層は、該シリコンチャネル層を伝導する電子の
波動関数のチャネル垂直方向の広がり寸法以下の厚さを
有し該シリコンチャネル層を伝導する電子の移動度を増
加させる厚さを有するものであり、かつ前記絶縁層は、
前記シリコンチャネル層を伝導する電子が前記シリコン
チャネル層のチャネルから前記シリコン半導体基板の第
二のチャネルへ量子力学的トンネル過程により放出され
ることを可能とし、チャネル電流中の１／ｆノイズが抑
制される厚さを有するものであることを特徴とするＭＯ
ＳＦＥＴ半導体装置。 - 【請求項２】 シリコン半導体基板上に形成された絶縁
層と、この絶縁層上に設けられた単結晶シリコンで形成
されたシリコンチャネル層と、このシリコンチャネル層
上にゲート絶縁膜を介して設けられたゲート電極と、前
記シリコンチャネル層にチャネル及び前記シリコン半導
体基板に第二のチャネルが形成されるよう設けられたソ
ース／ドレイン電極を備えてなると共に、前記シリコン
チャネル層の厚さが、５０オングストローム以下であ
り、かつ前記絶縁層の厚さが、１５オングストローム以
下であることを特徴とするＭＯＳＦＥＴ半導体装置。 - 【請求項３】 前記シリコンチャネル層には拡張ソース
／ドレイン領域が形成されており、該拡張ソース／ドレ
イン領域間のチャネルの長さが、前記絶縁層を挟んで前
記シリコン半導体基板に形成されるソース／ドレイン領
域間の第二のチャネルの長さより短いことを特徴とする
請求項１または請求項２記載のＭＯＳＦＥＴ半導体装
置。 - 【請求項４】 前記絶縁層が、炭素含有シリコン層を酸
化して形成したシリコン酸化膜であることを特徴とする
請求項１または請求項２記載のＭＯＳＦＥＴ半導体装
置。 - 【請求項５】 シリコン半導体基板上に絶縁層を、該絶
縁層上に後工程で形成 される単結晶シリコン層のシリコ
ンチャネル層を伝導する電子が前記シリコンチャネル層
のチャネルから前記シリコン半導体基板の第二のチャネ
ルへ量子力学的トンネル過程により放出されることを可
能とし、チャネル電流中の１／ｆノイズが抑制される厚
さに設ける工程と、前記絶縁層上に単結晶シリコン層
を、該単結晶シリコン層のシリコンチャネル層を伝導す
る電子の波動関数のチャネル垂直方向の広がり寸法以下
の厚さを有し該シリコンチャネル層を伝導する電子の移
動度を増加させる厚さに設ける工程と、前記単結晶シリ
コン層上にゲート絶縁膜、該ゲート絶縁膜上にゲート電
極とゲート側壁を設ける工程とを有し、ゲート絶縁膜と
ゲート電極をマスクとして導電性不純物をイオン注入
し、前記単結晶シリコン層に拡張ソース／ドレイン領域
を形成し、さらにゲート絶縁膜、ゲート電極、ゲート側
壁をマスクとして導電性不純物をイオン注入し、前記シ
リコン半導体基板上部に、前記拡張ソース／ドレイン領
域間のチャネル長さよりも長い距離によって隔てられた
ソース／ドレイン領域を形成し、前記チャネル長さより
も長い第二のチャネル領域を形成する工程を備えてなる
ことを特徴とするＭＯＳＦＥＴ半導体装置の製造方法。 - 【請求項６】 前記絶縁層を、炭素含有シリコン層を酸
化することによって酸化膜を形成した後、該酸化膜を希
ＨＦ溶液中でエッチングすることにより、前記単結晶シ
リコン層のシリコンチャネル層を伝導する電子が前記シ
リコンチャネル層のチャネルから前記シリコン半導体基
板の第二のチャネルへ量子力学的トンネル過程により放
出されることを可能とし、チャネル電流中の１／ｆノイ
ズが抑制される厚さとなるよう設けることを特徴とする
請求項５記載のＭＯＳＦＥＴ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26910899A JP3459385B2 (ja) | 1999-09-22 | 1999-09-22 | Ｍｏｓｆｅｔ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26910899A JP3459385B2 (ja) | 1999-09-22 | 1999-09-22 | Ｍｏｓｆｅｔ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094111A JP2001094111A (ja) | 2001-04-06 |
| JP3459385B2 true JP3459385B2 (ja) | 2003-10-20 |
Family
ID=17467792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26910899A Expired - Fee Related JP3459385B2 (ja) | 1999-09-22 | 1999-09-22 | Ｍｏｓｆｅｔ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459385B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4917308B2 (ja) * | 2005-12-26 | 2012-04-18 | 株式会社豊田中央研究所 | 窒化物半導体装置の製造方法 |
-
1999
- 1999-09-22 JP JP26910899A patent/JP3459385B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001094111A (ja) | 2001-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9570558B2 (en) | Trap rich layer for semiconductor devices | |
| US9558951B2 (en) | Trap rich layer with through-silicon-vias in semiconductor devices | |
| US9783414B2 (en) | Forming semiconductor structure with device layers and TRL | |
| US7364958B2 (en) | CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding | |
| US7393732B2 (en) | Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures | |
| US9355887B2 (en) | Dual trench isolation for CMOS with hybrid orientations | |
| US6686630B2 (en) | Damascene double-gate MOSFET structure and its fabrication method | |
| KR20200026736A (ko) | 절연체 상 반도체(soi) 기판을 형성하는 방법 | |
| US6399460B1 (en) | Semiconductor device | |
| JP2006527915A (ja) | ハイブリッド結晶配向基板上の高性能ｃｍｏｓｓｏｉデバイス | |
| JP3459385B2 (ja) | Ｍｏｓｆｅｔ半導体装置及びその製造方法 | |
| JP2001257358A (ja) | 半導体装置及びその製造方法 | |
| JP3376208B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004296744A (ja) | 半導体装置の製造方法 | |
| JPH01239867A (ja) | 絶縁膜上半導体の形成方法 | |
| KR100590765B1 (ko) | Ｍｏｓｆｅｔ 소자 및 그 제조 방법 | |
| JPH065696A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |