KR100590765B1 - Ｍｏｓｆｅｔ 소자 및 그 제조 방법 - Google Patents
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Abstract
SOI 소자를 구현하는 데 있어서 채널에서 자기가열 현상에 의하여 발생되는 열의 분산 능력이 우수한 MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.
SOI, 열전도도, 싱크, 소자분리 영역,매몰 산화막, 채널
Description
도 1 내지 도 16은 본 발명의 바람직한 실시예에 따른 MOSFET 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 단결정 실리콘 기판, 20: BOX, 20a: BOX 패턴, 30: 단결정 실리콘층, 30a: 활성 영역, 40: 마스크층, 40a: 마스크 패턴, 50: 마스크 패턴, 60: 제1 절연막, 60a: 소자분리 영역, 70: 제2 절연막, 70a: 게이트 절연막, 80: 전도층, 80a: 게이트, 90: 제3 절연막, 90a: 절연 스페이서, 100: 불순물, 110: 소스/드레인 영역, 120: 층간절연막, 130:배선층.
본 발명은 MOSFET (metal-oxide-semiconductor field effect transistor) 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 열 분산 능력을 향상시키기 위한 초미세 SOI (silicon-on-insulator) MOSFET 소자 및 그 제조 방법에 관한 것이다.
실리콘 반도체 소자 기술이 저전력화 및 고집적화되어 감에 따라 초고속 동작 특성을 얻기 위하여 소자의 크기가 점차 감소되어 가고 있다. 이에 따라, 기존의 벌크(bulk) 실리콘 기판을 사용하여 제작된 MOSFET에서는 단채널 효과 (short channel effect)에 따른 문제와, 소스/드레인과 실리콘 기판과의 사이에서의 기생 전기 용량에 따른 문제가 발생되어 스위칭 속도가 감소하고 전력 소비가 커지고 있다. 이와 같은 문제를 해결하기 위해서, SOI 기판을 이용한 SOI MOSFET이 기존의 MOSFET을 대체하고 있는 추세이다. SOI MOSFET은 벌크 소자에 비해서 단채널 효과 의 제어 능력이 탁월하고, 얕은 소스/드레인 접합 형성이 가능하여 소자의 스케일링(scaling)이 용이하다. 또한, SOI MOSFET은 상호컨덕턴스(transconductance)가 높고, 소스/드레인 오버랩 전기용량이 벌크 실리콘 기판에 비해 작아 저전력, 초고속 동작 특성을 얻을 수 있다.
그러나, SOI MOSFET에서는 상부 실리콘 채널층 아래에 위치하는 매몰 산화막(buried oxide layer, 이하, "BOX"라 함)의 열전도도가 작다. 따라서, BOX에 의해 자기가열(self heating) 현상이 야기되어 전하 캐리어(carrier)의 이동도, 문턱치 전압, 누설 전류, 서브쓰레숄드 스윙 (subthreshold swing) 등과 같은 특성들이 변화되어 소자의 성능을 열화시키게 된다. 이는 BOX의 열전도도가 1.04 W/Kㆍm로 벌크 실리콘의 148 W/Kㆍm에 비해서 약 100 배 정도 작기 때문이며, 이로 인하여 MOSFET 소자가 작동 중에 상부 실리콘 채널층에 흐르는 전류에 의해서 발생되는 열이 기판으로 빠져 나가지 못하고 상부 실리콘 채널층을 가열시켜, 채널 내의 전하 캐리어의 이동도가 떨어지게 된다. 이러한 자기 가열 현상은 MOSFET 소자의 게 이트 길이가 짧을수록 더욱 많은 전류가 흐르기 때문에 더욱 심해지게 되고, 그 결과 초미세 소자 제작을 통한 성능 향상을 얻기가 힘들어진다.
상기와 같은 문제를 해결하기 위하여 50 nm 두께의 BOX를 사용하려는 연구가 진행되고 있으나, 그 효과가 가시적으로 크지 않고, SOI 기판 제작시 균일한 기판 제작이 힘들다. 상기 문제를 해결하기 위한 한 가지 대안으로서, SOI 기판의 BOX로서 실리콘 산화막보다 열전도도가 좋은 고유전율 산화막을 사용하려는 연구가 진행되고 있다. (K. Oshima et al. "Novel SOI-like structure for improved thermal dissipation", 2002 IEEE International SOI Conference Proceedings, pp. 95 참조) 그러나, 이 기술에서와 같이 고유전율 산화막을 BOX로 사용하는 경우, 산화막 내에 불균일한 다량의 고정전하와 계면전하가 존재하여 문턱치 전압에 영향을 준다. 뿐 만 아니라, 고유전율 산화막과 실리콘 채널 사이 계면에서 RPS(remote phonon scattering) 현상에 의해 전하 캐리어의 이동도가 실리콘 산화막을 사용하였을 때보다 50 ∼ 75% 감소하게 된다. 따라서, 이와 같은 문제들을 해결하고 고집적도 및 고성능의 집적 회로를 실현하기 위한 새로운 SOI 기판 구조와 미세 소자 제조 공정이 요구된다.
본 발명의 목적은, 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 높은 신뢰성으로 고도의 스케일링 및 고집적화가 가능하고, 저전력 및 고속 동작이 가능한 MOSFET 소자를 제공하는 것이다.
본 발명의 다른 목적은 SOI 자기가열에 의한 소자 성능 열화를 최소화시킬 수 있으며, 고도의 스케일링 및 고집적화가 가능하고, 저전력 및 고속 동작이 가능한 MOSFET 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.
바람직하게는, 상기 매몰 산화막은 실리콘 산화막으로 이루어지고, 상기 소자분리 영역은 상기 실리콘 산화막 보다 20 ∼ 2000배 높은 열전도도를 가지는 물질로 이루어진다. 특히 바람직하게는, 상기 소자분리 영역은 베릴륨 산화막, 알루미늄 산화막, 실리콘 질화막, 알루미늄 질화막, 붕소 질화막, 또는 이들의 복합막으로 이루어진다. 상기 소자분리 영역은 상기 매몰 산화막 보다 더 큰 밴드갭을 가지는 반도체막, 예를 들면 실리콘 탄화막, 다이아몬드막, 또는 이들의 조합으로 이루어질 수도 있다.
본 발명에 따른 MOSFET 소자에 있어서, 상기 소자 분리 영역의 상면은 상기 활성 영역 보다 높은 높이를 가진다.
또한, 본 발명에 따른 MOSFET 소자는 상기 게이트 및 상기 게이트 절연막의 측벽을 덮는 절연 스페이서를 더 포함한다. 상기 절연 스페이서는 실리콘 산화막, 실리콘 질화막, 또는 이들의 복합막으로 이루어질 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 MOSFET 소자의 제조 방법에서는 기판, 매몰 산화막 및 단결정 실리콘층이 차례로 적층된 SOI 기판을 준비한다. 상기 단결정 실리콘층 및 매몰 산화막을 패터닝하여 상기 기판 위에 차례로 적층된 매몰 산화막 패턴 및 메사형 활성 영역을 형성한다. 상기 기판 위에 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 제1 절연막을 형성하여 상기 활성 영역 및 상기 매몰 산화막 패턴의 주위를 포위하는 소자분리 영역을 형성한다. 상기 활성 영역 위에 게이트 절연막 및 게이트로 구성되는 게이트 스택을 형성한다. 상기 게이트의 양측에서 상기 활성 영역 내에 소스/드레인 영역을 형성한다.
상기 소자분리 영역을 형성하기 위하여, 먼저 상기 기판 및 상기 활성 영역을 덮는 상기 제1 절연막을 형성하고, 상기 제1 절연막을 연마한다.
본 발명에 따른 MOSFET 소자의 제조 방법은 상기 게이트 및 상기 게이트 절연막의 측벽에 절연 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 소스/드레인 영역은 상기 절연 스페이서를 형성한 후에 형성된다.
본 발명에 따른 MOSFET 소자는 SOI 기판을 사용하여 형성함으로써 우수한 문턱치 전압 제어 능력과 성능 유지 능력을 유지할 뿐 만 아니라 활성 영역 주위의 소자분리 영역을 구성하는 절연막을 열전도도가 높은 절연 물질로 형성함으로써 소자분리 영역으로 하여금 활성 영역에 형성되는 채널 내에서 자기가열 효과로 발생된 열을 기판으로 전도하게 하여 활성 영역 내의 채널에서 발생된 열의 싱크(sink) 역할을 하게 함으로써 SOI 기판상에 구현된 MOSFET 소자에서의 열 분산 능력을 향상시킬 수 있다. 따라서, 고집적화에 따라 극소 채널을 가지는 소자를 구현한 경우에도 소자의 특성이 열화되지 않고 저전력 및 고속 동작이 가능하게 된다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1 내지 도 16은 본 발명의 바람직한 실시예에 따른 MOSFET 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 먼저 단결정 실리콘 기판(10), 실리콘 산화막으로 이루어지는 매몰 산화막(BOX)(20), 및 단결정 실리콘층(30)이 차례로 적층되어 있는 SOI 기판을 준비한다. 상기 단결정 실리콘층(30)을 얇게 만들기 위하여, 상기 단결정 실리콘층(30)의 상면을 산화 공정에 의해 산화시켜 실리콘 산화막을 형성한 다음 식각 공정에 의하여 상면에 형성된 실리콘 산화막을 제거한다. 상기 단결정 실리콘층(30)을 얇게 하기 위한 다른 방법으로서, 실리콘을 식각하는 용액을 이용하여 습식 식각을 하거나 플라즈마를 이용한 건식 식각 방법을 이용하여 상기 단결정 실리콘층(30)의 일부를 제거할 수도 있다.
도 2를 참조하면, 상기 SOI 기판의 단결정 실리콘층(30) 위에 마스크층(40)을 형성한다. 상기 마스크층(40)은 후속의 CMP(chemical mechanical polishing) 공정시 하부 막들을 보호하기 위한 마스크 역할을 하게 된다. 상기 마스크층(40)은 예를 들면 열산화 방법, CVD (chemical vapor deposition), 스퍼터링, ALD 등과 같은 다양한 박막 형성 방법에 의하여 형성될 수 있으며, 금속막, 실리콘 산화막, 실리콘 질화막, 또는 고유전율을 가지는 절연막으로 이루어질 수 있다.
도 3을 참조하면, 상기 마스크층(40) 위에 채널이 형성될 영역을 정의하기 위한 마스크 패턴(50)을 형성한다. 상기 마스크 패턴(50)은 유기물 레지스트 또는 무기물 레지스트를 사용하여 형성할 수 있으며, DUV, EUV 또는 전자선 리소그래피 장비를 사용하여 형성될 수 있다.
도 4를 참조하면, 상기 마스크 패턴(50)을 식각 마스크로 이용하여 상기 마스크층(40), 단결정 실리콘층(30) 및 BOX(20)를 차례로 식각하여 상기 단결정 실리콘 기판(10)의 상면을 노출시키는 동시에 상기 단결정 실리콘 기판(10) 위에 차례로 적층되어 있는 BOX 패턴(20a), 메사(mesa)형 활성 영역(30a) 및 마스크 패턴(40a)을 형성한다. 이 때, 식각 방법으로서 플라즈마 건식 식각 방법을 이용할 수 있다.
도 5를 참조하면, 상기 마스크 패턴(50)을 제거한 후, 얻어진 결과물 전면에 상기 BOX 패턴(20a)을 구성하는 실리콘 산화막 보다 더 큰 열전도도를 가지는 절연 물질로 이루어지는 제1 절연막(60)을 형성하여 상기 단결정 실리콘 기판(10)의 노출된 상면과 상기 마스크 패턴(40a)의 상면을 덮도록 한다. 상기 제1 절연막(60)으 로서 그 열전도도가 실리콘 산화막보다 20 ∼ 2000배 높은 절연막 또는 높은 밴드갭을 갖는 진성 반도체를 사용하는 것이 바람직하다.
예를 들면, 상기 제1 절연막(60)은 상기 BOX 패턴(20a)의 열전도도 (1.04 W/Kㆍm) 보다 높은 열전도도를 가지는 베릴륨 산화막 (300 W/Kㆍm), 알루미늄 산화막 (26.75 W/Kㆍm), 실리콘 질화막 (30.1 W/Kㆍm), 알루미늄 질화막 (140 ∼ 180 W/Kㆍm), 붕소 질화막 (33 W/Kㆍm), 또는 이들의 조합으로 이루어지는 고유전막으로 이루어질 수 있다. 또는, 상기 제1 절연막(60)은 실리콘 탄화막 (120 W/Kㆍm), 다이아몬드막 (2000~2500 W/Kㆍm), 또는 이들의 조합으로 이루어지는 막과 같이 상기 BOX 패턴(20a)의 밴드갭 보다 높은 밴드갭을 갖는 반도체막으로 이루어질 수도 있다. 상기 제1 절연막(60)은 CVD, 스퍼터링, ALD 등과 같은 다양한 박막 형성 방법에 의해 형성될 수 있다.
도 6을 참조하면, 선택적 CMP 공정을 이용하여 상기 마스크 패턴(40a)의 상면이 노출될 때까지 상기 제1 절연막(60)을 연마하여 상기 단결정 실리콘 기판(10) 위에 소자분리 영역(60a)을 형성한다. 상기 소자분리 영역(60a)은 상기 활성 영역(30a) 및 상기 BOX 패턴(20a)의 주위를 포위하도록 형성된다. 따라서, 상기 소자분리 영역(60a)에 의하여 상기 활성 영역(30a)이 전기적으로 절연된다. 상기 소자분리 영역(60a)은 상기 BOX 패턴(20a)을 구성하는 실리콘 산화막보다 높은 열전도도, 바람직하게는 20 ∼ 2000배 높은 열전도도를 가지는 절연막, 또는 높은 밴드갭을 갖는 진성 반도체로 구성됨으로써 소자와 소자 사이를 전기적으로 절연시킬 뿐 만 아니라 상기 활성 영역(30a) 내에서 자기가열 현상에 의하여 발생된 열의 싱 크(sink) 역할을 하게 되어, SOI 소자에서의 열 분산 능력이 향상될 수 있게 된다.
도 7을 참조하면, 선택적 식각 방법에 의하여 상기 마스크 패턴(40a)을 제거하여 상기 활성 영역(30a)의 상면을 노출시킨다. 상기 선택적 식각 방법으로서 습식 식각 방법 또는 건식 식각 방법을 이용할 수 있다. 여기서, 상기 소자 분리 영역(60a)의 상면은 상기 활성 영역(30a) 보다 높은 높이를 가진다.
도 8을 참조하면, 상기 활성 영역(30a) 위에 매우 얇은 제2 절연막(70)을 형성하고, 그 위에 전도층(80)을 형성한다.
상기 제2 절연막(70)의 두께는 약 2nm 또는 그 이하로 형성한다. 상기 제2 절연막(70)은 예를 들면 실리콘 산화막, 또는 고유전율을 가지는 절연막으로 이루어질 수 있다. 상기 제2 절연막(70)을 형성하기 위하여 열산화법, CVD, 스퍼터링, ALD 등의 다양한 박막 형성 방법을 이용할 수 있다.
상기 전도층(80)은 게이트 전극을 구성하기 위한 막이다. 상기 전도층(80)은 예를 들면 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다. 상기 전도층(80)을 형성하기 위한 재료로서, n 타입 MOSFET 소자를 형성하는 경우에는 일함수가 상기 활성 영역(30a) 보다 큰 재료 (4.4 ∼ 5.2eV)를 사용하고, p 타입 MOSFET 소자를 형성하는 경우에는 일함수가 상기 활성 영역(30a) 보다 작은 재료 (4.1 ∼ 4.8eV)를 사용하는 것이 바람직하다. 상기 전도층(80)을 형성하기 위하여 예를 들면 CVD, 스퍼터링, ALD, MBE (molecular beam epitaxy) 등의 다양한 박막 형성 방법을 이용할 수 있다.
도 9를 참조하면, 마스크 패턴(도시 생락)을 식각 마스크로 이용하는 건식 식각 방법에 의하여 상기 전도층(80) 및 그 아래의 제2 절연막(70)을 패터닝하여 게이트(80a) 및 게이트 절연막(70a)으로 구성되는 게이트 스택을 형성한다. 상기 전도층(80) 및 제2 절연막(70)을 패터닝하는 데 사용되는 마스크 패턴으로서 예를 들면 유기물 레지스트막 또는 무기물 레지스트막을 사용할 수 있으며, DUV, EUV 또는 전자선 리소그래피 장비를 사용하여 형성된 마스크 패턴을 이용할 수 있다.
도 10을 참조하면, 상기 게이트(80a) 및 게이트 절연막(70a)으로 구성되는 게이트 스택과, 상기 활성 영역(30a)의 상면을 덮도록 제3 절연막(90)을 형성한다. 상기 제3 절연막(90)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 복합막으로 이루어질 수 있다. 상기 제3 절연막(90)은 예를 들면 ALD, MOALD (metal-organic atomic layer deposition), CVD, MOCVD 등과 같은 박막 형성 방법에 의하여 형성될 수 있다.
도 11을 참조하면, 상기 제3 절연막(90)을 에치백(etchback)하여 상기 게이트(80a) 및 게이트 절연막(70a)을 덮는 절연 스페이서(90a)를 형성한다. 그 결과, 상기 게이트(80a) 주위의 상기 활성 영역(30a)과 소자분리 영역(60a)이 노출된다.
도 12를 참조하면, 상기 게이트(80a) 및 절연 스페이서(90a)를 이온주입 마스크로 사용하여 상기 활성 영역(30a)에 불순물(100)을 주입한다. 상기 불순물(100)을 주입하는 데 있어서 이온을 가속시켜서 주입하는 방법 및 열확산 방법 등을 이용할 수 있다.
도 13을 참조하면, 상기 활성 영역(30a)에 주입된 불순물(100)을 활성화시켜서 상기 게이트(80a)의 양측에서 상기 활성 영역(30a) 내에 소스/드레인 영역(110) 을 형성한다.
도 14를 참조하면, 상기 소스/드레인(110)이 형성된 결과물 전면을 덮도록 층간절연막(120)을 형성한다. 상기 층간절연막(120)은 다양한 증착 방법으로 형성된 산화막, 질화막, 또는 이들의 복합막으로 이루어질 수 있다.
도 15를 참조하면, 상기 층간절연막(120)을 패터닝하여 상기 소스/드레인 영역(110) 및 게이트(80a)의 상면을 각각 노출시키는 콘택홀(H1, H2)을 형성한다.
도 16을 참조하면, 상기 콘택홀(H1, H2)의 내부 및 상기 층간절연막(120)의 상면에 각각 도전 물질을 증착하여 배선층(130)을 형성하여, 열전도도가 뛰어난 초미세 채널을 가지는 SOI MOSFET 소자를 완성한다.
본 발명에 따른 MOSFET 소자는 SOI 기판을 사용하여 형성함으로써 고도로 스케일링된 초미세 소자를 제조하는 경우에도 문턱치 전압 제어 능력과 성능 유지 능력이 우수하고 단채널 효과 제어 능력이 우수하다. 또한, 활성 영역 주위의 소자분리 영역을 구성하는 절연막을 열전도도가 높은 절연 물질로 형성함으로써 소자분리 영역이 소자와 소자 사이를 전기적으로 절연시키는 역할을 하는 함과 동시에 상기 활성 영역에 형성되는 채널 내에서 자기가열 효과로 발생된 열을 기판으로 전도하여 활성 영역 내의 채널에서 발생된 열의 싱크(sink) 역할을 하게 된다. 따라서, 본 발명에 따른 MOSFET 소자는 SOI 기판상에 구현된 소자에서의 열 분산 능력을 향상시킴으로써 고집적화에 따라 극소 채널을 가지는 소자를 구현한 경우에도 소자의 특성이 열화되지 않고 저전력 및 고속 동작이 가능하게 된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다
Claims (14)
- 기판상에 형성된 메사형 활성 영역과,상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과,상기 활성 영역 및 상기 매몰 산화막과 직접 접촉된 상태로 이들의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 물질로 이루어지는 소자분리 영역과,상기 활성 영역 위에 형성된 게이트와,상기 활성 영역과 상기 게이트와의 사이에 개재되어 있는 게이트 절연막과,상기 게이트의 양측에서 상기 활성 영역 내에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 MOSFET 소자.
- 제1항에 있어서,상기 매몰 산화막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 MOSFET 소자.
- 제1항에 있어서,상기 소자분리 영역은 상기 실리콘 산화막 보다 20 ∼ 2000배 높은 열전도도 를 가지는 것을 특징으로 하는 MOSFET 소자.
- 제1항에 있어서,상기 소자분리 영역은 베릴륨 산화막, 알루미늄 산화막, 실리콘 질화막, 알루미늄 질화막, 붕소 질화막, 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 MOSFET 소자.
- 제1항에 있어서,상기 소자분리 영역은 상기 매몰 산화막 보다 더 큰 밴드갭을 가지는 반도체막으로 이루어지는 것을 특징으로 하는 MOSFET 소자.
- 제5항에 있어서,상기 소자분리 영역은 실리콘 탄화막, 다이아몬드막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 MOSFET 소자.
- 제1항에 있어서,상기 소자 분리 영역의 상면은 상기 활성 영역 보다 높은 높이를 가지는 것을 특징으로 하는 MOSFET 소자.
- 제1항에 있어서,상기 게이트 및 상기 게이트 절연막의 측벽을 덮는 절연 스페이서를 더 포함하는 것을 특징으로 하는 MOSFET 소자.
- 제8항에 있어서,상기 절연 스페이서는 실리콘 산화막, 실리콘 질화막, 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 MOSFET 소자.
- 기판, 매몰 산화막 및 단결정 실리콘층이 차례로 적층된 SOI 기판을 준비하는 단계와,상기 단결정 실리콘층 및 매몰 산화막을 패터닝하여 상기 기판 위에 차례로 적층된 매몰 산화막 패턴 및 메사형 활성 영역을 형성하는 단계와,상기 활성 영역 및 상기 매몰 산화막 패턴과 직접 접촉된 상태로 이들의 주위를 포위하도록 형성되며 상기 매몰 산화막 패턴 보다 더 큰 열전도도를 가지는 제1 절연막으로 이루어지는 소자분리 영역을 형성하는 단계와,상기 활성 영역 위에 게이트 절연막 및 게이트로 구성되는 게이트 스택을 형성하는 단계와,상기 게이트의 양측에서 상기 활성 영역 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
- 제10항에 있어서,상기 소자분리 영역을 형성하는 단계는상기 기판 및 상기 활성 영역을 덮는 상기 제1 절연막을 형성하는 단계와,상기 제1 절연막을 연마하는 단계를 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
- 제11항에 있어서,상기 제1 절연막을 형성하기 위하여 베릴륨 산화막, 알루미늄 산화막, 실리콘 질화막, 알루미늄 질화막, 붕소 질화막, 실리콘 탄화막, 다이아몬드막, 또는 이들의 조합으로 이루어지는 막을 CVD, 스퍼터링, 또는 ALD 방법에 의하여 형성하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
- 제10항에 있어서,상기 게이트 및 상기 게이트 절연막의 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
- 제13항에 있어서,상기 소스/드레인 영역은 상기 절연 스페이서를 형성한 후에 형성되는 것을 특징으로 하는 MOSFET 소자의 제조 방법.
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