JP3449997B2 - Semiconductor device test method and test board - Google Patents

Semiconductor device test method and test board

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JP3449997B2
JP3449997B2 JP2001208391A JP2001208391A JP3449997B2 JP 3449997 B2 JP3449997 B2 JP 3449997B2 JP 2001208391 A JP2001208391 A JP 2001208391A JP 2001208391 A JP2001208391 A JP 2001208391A JP 3449997 B2 JP3449997 B2 JP 3449997B2
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    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体素子のテスト方
法、そのテスト基板に関するものである。
BACKGROUND OF THE INVENTION This invention test method for a semiconductor device, it relates to the test board.

【0002】[0002]

【従来の技術】半導体素子は実装する前に、150℃の
加熱雰囲気中で機能テストを行い、欠陥/不具合を出さ
せるバーンインテストを実施する。半導体素子がパッケ
ージングされていれば、パッケージのリードをソケット
に挿入し、テストが可能であるが、パッケージされてい
ないベアチップと呼ばれる半導体素子をテストすること
は、半導体素子の電気接続用電極全部にテスト用のピン
を均一に接触させることは困難であるとされてきた。
Prior to mounting a semiconductor device, a functional test is performed in a heating atmosphere of 150 ° C. and a burn-in test for producing defects / defectives is performed. If the semiconductor device is packaged, it is possible to test by inserting the package leads into the socket, but to test the unpackaged semiconductor device called bare chip, all the electrical connection electrodes of the semiconductor device must be tested. It has been considered difficult to evenly contact the test pins.

【0003】このようなことから、図14に示す方法が
開発されている(第34回SHM技術講演会予稿集、第
19〜23頁、塚田)。図14において、3は半導体素
子、40は高融点はんだ、41は低融点はんだ、42は
テスト配線、43はテスト基板を示す。a図において、
半導体素子3には高融点はんだ40が蒸着等で形成さ
れ、b図において、高融点はんだ40には低融点はんだ
41が積層される。つまり、溶融したはんだを有する容
器の底板に穴を設けておき、溶融はんだに空気などで圧
力を加え、容器の穴より押し出されたはんだを半導体素
子3の高融点はんだ40上に堆積することによって、低
融点はんだ41が高融点はんだ40上に形成される。そ
して、c図において、低融点はんだ41の下面をテスト
配線42先端部の上面に接合させる一方、テスト配線4
2の後端部に図外のソケットを接続し、加熱雰囲気中で
機能テストを行う。さらに、d図において、テスト後に
加熱して低融点はんだ41を溶融させ、半導体素子3を
テスト基板43のテスト配線42より取り外す。低融点
はんだ41はテスト基板43に残る。最後に、e図にお
いて、テストで良品と確認された半導体素子3の高融点
はんだ40上に、低融点はんだ41を再度形成し、この
良品の半導体素子3の実装に備える。
Under these circumstances, the method shown in FIG. 14 has been developed (Proceedings of 34th SHM Technical Lecture Meeting, pages 19 to 23, Tsukada). In FIG. 14, 3 is a semiconductor element, 40 is a high melting point solder, 41 is a low melting point solder, 42 is a test wiring, and 43 is a test substrate. In Figure a,
A high melting point solder 40 is formed on the semiconductor element 3 by vapor deposition or the like, and a low melting point solder 41 is laminated on the high melting point solder 40 in FIG. That is, a hole is provided in the bottom plate of the container having the molten solder, pressure is applied to the molten solder by air or the like, and the solder extruded from the hole of the container is deposited on the high melting point solder 40 of the semiconductor element 3. The low melting point solder 41 is formed on the high melting point solder 40. Then, in FIG. C, the lower surface of the low melting point solder 41 is joined to the upper surface of the tip end portion of the test wiring 42, while the test wiring 4
Connect a socket (not shown) to the rear end of 2 and perform a functional test in a heated atmosphere. Further, in the diagram d, the low melting point solder 41 is melted by heating after the test, and the semiconductor element 3 is removed from the test wiring 42 of the test substrate 43. The low melting point solder 41 remains on the test substrate 43. Finally, in the figure e, the low melting point solder 41 is formed again on the high melting point solder 40 of the semiconductor element 3 which is confirmed to be non-defective in the test, to prepare for the mounting of this non-defective semiconductor element 3.

【0004】[0004]

【発明が解決しようとする課題】図14に示した従来の
半導体素子のテスト方法は突起電極が、それぞれ別々の
方法で形成された高融点はんだ40と低融点はんだ41
の2層で構成され、テスト後、低融点はんだ41を再度
形成しなければならず、工程が繁雑である第一の問題点
がある。高融点はんだ40上に、低融点はんだ41を形
成するため、2つのはんだの位置がずれ、微細な突起電
極が形成できない第ニの問題がある。
In the conventional semiconductor element test method shown in FIG. 14, the high melting point solder 40 and the low melting point solder 41 in which the protruding electrodes are formed by different methods are used.
There is a first problem that the low melting point solder 41 has to be formed again after the test, and the process is complicated. Since the low-melting-point solder 41 is formed on the high-melting-point solder 40, there is a second problem in that the positions of the two solders are misaligned and a fine protruding electrode cannot be formed.

【0005】この発明は上記課題を解決するためになさ
れたもので、半導体素子のテスト方法とテスト基板及び
そのテスト基板の製造方法を提供することを目的とす
る。
The present invention has been made to solve the above problems, and an object thereof is to provide a test method for a semiconductor device, a test board, and a method for manufacturing the test board.

【0006】[0006]

【課題を解決するための手段】請求項1に記載した第1
の発明に係る半導体素子のテスト方法は、テスト配線を
有するテスト基板のテスト配線の不在な表面に突起電極
テスト配線の先端面に接続させて形成する工程と、
のテスト基板の突起電極に半導体素子の電気接続用電極
を接合する工程と、この半導体素子を加熱雰囲気中でテ
ストする工程と、このテスト終了後に半導体素子をテス
ト基板より剥離することによってその半導体素子の電気
接続用電極が突起電極を供連れさせてテスト基板から剥
して半導体素子が電気接続用電極に突起電極を有する
形態となる工程とからなるものである。
[Means for Solving the Problem] A first aspect described in claim 1.
The method of testing a semiconductor device according to the invention of claim 1, wherein the step of forming a protruding electrode on the surface of the test substrate having the test wiring in the absence of the test wiring by connecting to the tip surface of the test wiring, and the semiconductor electrode on the protruding electrode of the test substrate. The step of joining the electrical connection electrodes of the element, the step of testing this semiconductor element in a heating atmosphere, and the step of peeling the semiconductor element from the test substrate after this test is completed And the semiconductor element has a protruding electrode as an electrode for electrical connection when peeled off from the test substrate.
The process consists of a form .

【0007】請求項2に記載した第の発明に係る半導
体素子のテスト方法は、第1の発明のテスト終了後に半
導体素子をテスト基板より剥離することによって半導体
素子が電気接続用電極に突起電極を有する形態となる工
程の後に、上記電気接続用電極に設けられた突起電極の
テスト基板からの剥離部をエッチングする工程を付加し
たものである。
According to a second aspect of the present invention, there is provided a semiconductor element test method, which is a method for performing a half test after completion of the test of the first invention.
By peeling the conductor element from the test substrate, the semiconductor
The element is designed to have a protruding electrode as an electrode for electrical connection.
After that, a step of etching the peeled portion of the protruding electrode provided on the electrical connection electrode from the test substrate is added.

【0008】請求項3に記載した第3の発明に係る半導
体素子のテスト方法は第1の発明のテスト終了後に半
導体素子をテスト基板より剥離することによって半導体
素子が電気接続用電極に突起電極を有する形態となる工
程の後に、上記電気接続用電極に設けられた突起電極の
テスト基板からの剥離部を研磨する工程を付加したもの
である。
According to a third aspect of the present invention, there is provided a semiconductor device testing method, which is a method for performing a half test after the test of the first invention is completed.
By peeling the conductor element from the test substrate, the semiconductor
The element is designed to have a protruding electrode as an electrode for electrical connection.
After that, a step of polishing a portion of the protruding electrode provided on the electric connection electrode from the test substrate is added.

【0009】[0009]

【0010】請求項に記載した第の発明に係る半導
体素子のテスト基板は、第1〜3の発明の半導体素子の
テスト方法に用いられるテスト基板において、テスト基
板の突起電極を除表面に配置されたテスト配線が高分
子樹脂で覆われ、この高分子樹脂のテスト配線より外側
突起電極を除くテスト基板の表面に接合されたもので
ある。
[0010] Test substrates of the semiconductor device according to a fourth invention defined in claim 4, the semiconductor device of the first to third invention
In the test board used for the test method,
Test line provided with protruding electrode plate on removal rather surface is covered with a polymer resin, in which outside the check wire of the polymer resin is bonded to the surface of the test board with the exception of protruding electrodes.

【0011】請求項に記載した第の発明に係る半導
体素子のテスト基板は、第1〜3の発明の半導体素子の
テスト方法に用いられるテスト基板において、突起電極
がめっきで形成されたものである。
[0011] Test substrates of the semiconductor device according to a fifth invention according to claim 5, the semiconductor device of the first to third invention
In the test substrate used in the test method, in which protruding electrodes are formed by plating.

【0012】[0012]

【0013】請求項に記載した第の発明に係る半導
体素子のテスト基板は、第1〜3の発明の半導体素子の
テスト方法に用いられるテスト基板において、突起電極
テスト配線にテスト配線の厚さ以下の薄膜導体で接続
れたものである。
[0013] Test substrates of the semiconductor device according to the sixth invention described in claim 6, the semiconductor device of the first to third invention
In the test board used for the test method, the protruding electrode
Are those connected <br/> a thickness less thin film conductor test wiring check wire.

【0014】[0014]

【0015】請求項に記載した第の発明に係る半導
体素子のテスト基板は、第1〜3の発明の半導体素子の
テスト方法に用いられるテスト基板において、前記突起
電極と可撓性を有する高分子樹脂からなるテスト基板
表面との間に金薄膜が介在されたものである。
The test substrate of a semiconductor device according to the seventh invention according to claim 7, the semiconductor device of the first to third invention
In the test board used in the test method, a test board made of a polymer resin having flexibility and the protruding electrodes is used .
In which the gold thin film is interposed between the surfaces.

【0016】[0016]

【0017】[0017]

【作用】第1の発明の半導体素子のテスト方法は、テス
ト終了後に、半導体素子をテスト基板から剥離すると、
この半導体素子の引き剥がしにおいては、突起電極と電
気接続用電極とが金属同士の接合で、突起電極とテスト
基板とが金属とセラミックとの接合であるので、突起電
極の電気接続用電極との密着力の方が突起電極のテスト
基板との密着力よりも大きいため、突起電極が半導体素
子と一体となってテスト基板から剥離し、半導体素子が
その電気接続用電極それぞれに突起電極を有する形態と
なるから、突起電極がテスト基板から容易に剥離し、
ストの工程が簡略化され、テストのコストが低減する。
According to the semiconductor element testing method of the first aspect of the invention, when the semiconductor element is peeled off from the test substrate after the test is completed,
When peeling off this semiconductor element,
The electrode for air connection is a metal-to-metal joint, and it can be tested with the protruding electrode.
Since the substrate is a joint between metal and ceramic,
The adhesion of the electrode with the electrode for electrical connection is better for testing the protruding electrode
Since the adhesion strength with the substrate is greater, the protruding electrode
The semiconductor element is separated from the test board together with the child
A form in which each of the electrodes for electrical connection has a protruding electrode and
Therefore, the protruding electrode is easily peeled off from the test substrate, the test process is simplified, and the test cost is reduced.

【0018】第2の発明の半導体素子のテスト方法は、
半導体素子とともに突起電極をテスト基板から剥離後、
突起電極の先端部をエッチングするので、突起電極の表
面が清浄になり、半導体素子の配線基板への接続がよく
なる。
The semiconductor device testing method of the second invention is
After peeling the bump electrode together with the semiconductor element from the test board,
Since the tip of the protruding electrode is etched, the surface of the protruding electrode is cleaned and the connection of the semiconductor element to the wiring board is improved.

【0019】第3の発明の半導体素子のテスト方法は、
半導体素子とともに突起電極をテスト基板から剥離後、
突起電極の先端部を研磨するので、突起電極の高さが揃
い、半導体素子の配線基板への接続がよくなる。
The semiconductor device testing method of the third invention is
After peeling the bump electrode together with the semiconductor element from the test board,
Since the tips of the protruding electrodes are polished, the heights of the protruding electrodes are made uniform, and the connection of the semiconductor element to the wiring board is improved.

【0020】[0020]

【0021】第の発明のテスト基板は、高分子樹脂が
突起電極を除きテスト配線を覆い、高分子樹脂がテスト
配線を保持するので、半導体素子をテスト基板から剥離
する際、半導体素子への供連れによって突起電極がテス
ト基板から剥離するとき、テスト配線の剥離が防止され
る。
In the test substrate of the fourth invention, the polymer resin covers the test wiring except the protruding electrodes, and the polymer resin holds the test wiring. Therefore, when the semiconductor element is peeled from the test substrate, When the projecting electrodes are peeled off from the test substrate due to accompanying, peeling of the test wiring is prevented.

【0022】第の発明のテスト基板は、突起電極をめ
っきで形成するので、多種類の金属からなる突起電極が
容易に得られる。
In the test substrate of the fifth aspect of the present invention, since the protruding electrodes are formed by plating, the protruding electrodes made of many kinds of metals can be easily obtained.

【0023】[0023]

【0024】第の発明のテスト基板は、突起電極とテ
スト配線とをテスト配線より薄い薄膜導体で接続するの
で、テスト配線を残して、突起電極の剥離が容易とな
る。
In the test board of the sixth aspect of the present invention, since the protruding electrode and the test wiring are connected by a thin film conductor thinner than the test wiring, it is easy to peel off the protruding electrode while leaving the test wiring.

【0025】[0025]

【0026】第の発明のテスト基板は、高分子樹脂で
構成されたテスト基板と突起電極との間に金薄膜を設け
るので、突起電極とテスト基板との密着力が小さくな
り、半導体素子のテスト基板からの剥離が容易になる。
In the test substrate of the seventh invention, since the gold thin film is provided between the test substrate made of the polymer resin and the bump electrode, the adhesion between the bump electrode and the test substrate becomes small and the semiconductor device The peeling from the test board becomes easy.

【0027】[0027]

【0028】[0028]

【実施例】以下、この発明の各実施例を図1乃至図14
を用い、前述の従来例と同一部分に同一符号を付して説
明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, each embodiment of the present invention will be described with reference to FIGS.
The same parts as those of the above-mentioned conventional example are designated by the same reference numerals and will be described.

【0029】実施例1.図1はこの発明の実施例1によ
る半導体素子のテスト方法に使用するテスト基板とテス
トを行うための半導体素子と分解した斜視図を示し、図
2はこの実施例1による半導体素子のテスト方法の断面
図を示し、図2のa図はテスト基板10上に突起電極1
2を形成した状態であり、図2のb図は突起電極12に
半導体素子3を接合した状態であり、図2のc図はテス
トを実施する状態であり、図2のd図は半導体素子3を
テスト基板10から剥離した状態である。図1におい
て、半導体素子3は物理的な素子形成プロセスを経たウ
エハから切り出されその一表面に信号伝送用および給電
用などの電気接続用電極3aが設けられたベアチップに
なっている。テスト基板10はセラミックで形成され、
このテスト基板10の一表面に半導体素子3の電気接続
用電極3aと同数のテスト配線10aがあらかじめ形成
され、各テスト配線10aのテスト基板10の左右縁に
延設された終端部はテスト基板10の左右縁に装着され
たコネクタ11と電気的に接続され、各テスト配線10
aの先端部のテスト基板10上には突起電極12が配置
され、これらの突起電極12は半導体素子3の電気接続
用電極3aと対向するように位置している。
Example 1. 1 shows an exploded perspective view of a test substrate used in a semiconductor device testing method according to a first embodiment of the present invention and a semiconductor device for performing a test. FIG. 2 shows a semiconductor device testing method according to the first embodiment. A cross-sectional view is shown in FIG.
2 is a state in which the semiconductor element 3 is bonded to the protruding electrode 12 in FIG. 2B, FIG. 2C is a state in which a test is performed, and FIG. 2D is a semiconductor element. 3 is in a state of being peeled off from the test substrate 10. In FIG. 1, the semiconductor element 3 is a bare chip that is cut out from a wafer that has undergone a physical element forming process and has one surface thereof provided with electrodes 3a for electrical connection for signal transmission and power supply. The test board 10 is made of ceramic,
The same number of test wirings 10a as the electrical connection electrodes 3a of the semiconductor element 3 are formed in advance on one surface of the test board 10, and the end portions of the respective test wirings 10a extending to the left and right edges of the test board 10 have the test board 10a. Each of the test wirings 10 is electrically connected to the connectors 11 mounted on the left and right edges of the
Protruding electrodes 12 are arranged on the test substrate 10 at the tip of a, and these protruding electrodes 12 are positioned so as to face the electrical connection electrodes 3 a of the semiconductor element 3.

【0030】上記半導体素子3のテスト方法を図2を用
いて説明する。a図に示すように、テスト配線10aが
形成されたテスト基板10には突起電極12の形成部分
が露出するようにレジストをパターニングした後、錫と
鉛をマスク蒸着し、加熱とレジスト除去とにより、突起
電極12を形成する。この形成された突起電極12はそ
の側面がテスト配線10aの先端面に接触されている。
次にb図に示すように、突起電極12上に半導体素子3
の電気接続用電極3aを突起電極12上面に接触させ、
加熱と加圧を行うことによって電気接続用電極3aを突
起電極12に接合する。そしてc図に示すように、テス
ト配線10aにコネクタ11を接続した状態で、半導体
素子3を150℃の加熱雰囲気中にさらし、コネクタ1
1から半導体素子3に通電し、半導体素子3のバーイン
テストを実施する。このバーインテストが終了したら、
半導体素子3をテスト基板10から引き剥がす。この半
導体素子3の引き剥がしにおいては、突起電極12と電
気接続用電極3aとが金属同士の接合で、突起電極12
とテスト基板10とが金属とセラミックとの接合である
ので、突起電極12の電気接続用電極3aとの密着力の
方が突起電極12のテスト基板10との密着力よりも大
きいため、d図に示すように、突起電極12が半導体素
子3と一体となってテスト基板10から剥離し、半導体
素子3がその電気接続用電極3aそれぞれに突起電極1
2を有する形態となる。この後、a図に示すように、テ
スト基板10に突起電極12を上記と同様な方法で新た
に形成した後、b図に示すように新たな半導体素子3を
突起電極12に接合して、c図に示すバーインテスト
と、d図に示す半導体素子3のテスト基板10からの剥
離とを順次経由することによって、半導体素子3のテス
トが繰り返される。
A method of testing the semiconductor element 3 will be described with reference to FIG. As shown in FIG. a, after patterning a resist on the test substrate 10 on which the test wiring 10a is formed so that a portion where the protruding electrode 12 is formed is exposed, tin and lead are mask-deposited and heated and removed by a resist. Then, the protruding electrode 12 is formed. The side surface of the formed protruding electrode 12 is in contact with the tip surface of the test wiring 10a.
Next, as shown in FIG.
The electric connection electrode 3a of
By heating and pressurizing, the electrode 3a for electrical connection is joined to the protruding electrode 12. Then, as shown in FIG. 3C, with the connector 11 connected to the test wiring 10a, the semiconductor element 3 is exposed to a heating atmosphere of 150 ° C.
The semiconductor element 3 is energized from 1 and the burn-in test of the semiconductor element 3 is performed. After this burn-in test,
The semiconductor element 3 is peeled off from the test board 10. When the semiconductor element 3 is peeled off, the bump electrode 12 and the electrical connection electrode 3a are bonded to each other by metal bonding, and
Since the test substrate 10 and the test substrate 10 are formed by joining metal and ceramic, the adhesion force between the protruding electrode 12 and the electrical connection electrode 3a is larger than the adhesion force between the protruding electrode 12 and the test substrate 10, so that the d diagram shown in FIG. As shown in FIG. 3, the protruding electrode 12 is separated from the test substrate 10 integrally with the semiconductor element 3, and the semiconductor element 3 is attached to each of the electrical connection electrodes 3a.
It becomes the form which has 2. Thereafter, as shown in FIG. A, a protruding electrode 12 is newly formed on the test substrate 10 by the same method as described above, and then a new semiconductor element 3 is bonded to the protruding electrode 12 as shown in FIG. The test of the semiconductor element 3 is repeated by sequentially passing through the burn-in test shown in FIG. c and the peeling of the semiconductor element 3 from the test substrate 10 shown in FIG.

【0031】したがって、この実施例1の半導体素子3
のテスト方法によれば、バーインテストの終了に伴い、
半導体素子3に突起電極12が形成されるので、半導体
素子3への突起電極12の形成とテストとを同時に行う
ため、テスト工程が簡略となり、テストの低コストが図
れる。
Therefore, the semiconductor device 3 of the first embodiment
According to the test method of, with the completion of the burn-in test,
Since the protruding electrode 12 is formed on the semiconductor element 3, the forming of the protruding electrode 12 on the semiconductor element 3 and the test are performed at the same time, so that the test process is simplified and the cost of the test can be reduced.

【0032】なお、この実施例1ではテスト基板10の
材料としてセラミックを用い、セラミック基板上に直に
テスト配線10aを形成した場合を例として図示して説
明したが、テスト基板10としてセラミック基板上にポ
リイミド、エポキシなどの高分子材料の層を形成し、そ
の上にテスト配線10aを形成したものでも同様の効果
が得られる。
In the first embodiment, the case where ceramic is used as the material of the test substrate 10 and the test wiring 10a is directly formed on the ceramic substrate has been shown and described as an example. The same effect can be obtained by forming a layer of a polymer material such as polyimide or epoxy on top of which a test wiring 10a is formed.

【0033】実施例2.図3はこの発明の実施例2によ
る半導体素子のテスト方法の断面図を示し、a図はテス
ト後の半導体素子剥離状態であり、b図は半導体素子の
後処理状態である。a図に示すように、テスト後におい
て半導体素子3をテスト基板10から剥がすと、突起電
極12の電気接続用電極3aとの密着力の方が薄膜導体
17のテスト基板10との密着力よりも大きいため、薄
膜導体17および突起電極12が半導体素子3と一体と
なってテスト基板10から剥離し、半導体素子3がその
電気接続用電極3aそれそれに突起電極12を有する形
態となる。この後、b図に示すように、テスト基板10
から剥がした半導体素子3の表面をエッチャントにさら
し、薄膜導体17をエッチングする。この薄膜導体17
に銅を用いた場合、エッチャントとしては過硫化アンモ
ニウム溶液を用いる。
Example 2. 3A and 3B are sectional views showing a method for testing a semiconductor device according to a second embodiment of the present invention, wherein FIG. 3A shows a semiconductor device peeled state after the test, and FIG. 3B shows a semiconductor device post-treatment state. As shown in FIG. a, when the semiconductor element 3 is peeled from the test substrate 10 after the test, the adhesion force between the protruding electrode 12 and the electrical connection electrode 3a is stronger than the adhesion force between the thin film conductor 17 and the test substrate 10. Since it is large, the thin film conductor 17 and the protruding electrode 12 are separated from the test substrate 10 integrally with the semiconductor element 3, and the semiconductor element 3 has the electrical connection electrode 3a and the protruding electrode 12. After this, as shown in FIG.
The surface of the semiconductor element 3 peeled off is exposed to an etchant, and the thin film conductor 17 is etched. This thin film conductor 17
When copper is used as the material, an ammonium persulfide solution is used as the etchant.

【0034】したがって、この実施例2の半導体素子の
テスト方法によれば、半導体素子3をテスト基板10か
ら剥離後、半導体素子3に接合された突起電極12をエ
ッチングし、突起電極12から薄膜導体17を除去する
ので、突起電極12の表面が清浄され、半導体素子3の
テスト後の半導体素子3を搭載する配線基板との接合の
信頼性が向上できる。
Therefore, according to the semiconductor element testing method of the second embodiment, after the semiconductor element 3 is peeled from the test substrate 10, the protruding electrode 12 bonded to the semiconductor element 3 is etched, and the protruding electrode 12 is removed to form a thin film conductor. Since 17 is removed, the surface of the bump electrode 12 is cleaned, and the reliability of the bonding of the semiconductor element 3 to the wiring board mounting the semiconductor element 3 after the test can be improved.

【0035】実施例3.図4はこの発明の実施例3によ
る半導体素子のテスト方法の断面図を示し、a図はテス
ト後の半導体素子剥離状態であり、b図は半導体素子の
後処理状態である。a図に示すように、テスト後におい
て半導体素子3をテスト基板10から剥がすと、突起電
極12の電気接続用電極3aとの密着力の方が薄膜導体
17のテスト基板10との密着力よりも大きいため、薄
膜導体17および突起電極12が半導体素子3と一体と
なってテスト基板10から剥離し、半導体素子3がその
電気接続用電極3aそれぞれに突起電極12を有する形
態となる。この後、b図に示すように、テスト基板10
から剥がした突起電極12の下部を研磨し、薄膜導体1
7を除去する。この研磨はポリウレタン製の不織布上
で、研磨液としてコロイダルシリカを用いて行う。
Example 3. 4A and 4B are sectional views showing a method of testing a semiconductor device according to a third embodiment of the present invention. FIG. 4A shows a state where the semiconductor device is peeled off after the test, and FIG. 4B shows a state where the semiconductor device is post-processed. As shown in FIG. a, when the semiconductor element 3 is peeled from the test substrate 10 after the test, the adhesion force between the protruding electrode 12 and the electrical connection electrode 3a is stronger than the adhesion force between the thin film conductor 17 and the test substrate 10. Since it is large, the thin film conductor 17 and the protruding electrode 12 are separated from the test substrate 10 integrally with the semiconductor element 3, and the semiconductor element 3 has the protruding electrode 12 on each of the electrical connection electrodes 3a. After this, as shown in FIG.
The lower portion of the protruding electrode 12 peeled off from the thin film conductor 1 is polished.
Remove 7. This polishing is performed on a polyurethane non-woven fabric using colloidal silica as a polishing liquid.

【0036】したがって、この実施例3の半導体素子の
テスト方法によれば、半導体素子3をテスト基板10か
ら剥離後、半導体素子3に接合された突起電極12を研
磨するので、突起電極12の表面が清浄されるととも
に、突起電極12の高さを揃えることができ、半導体素
子3をテスト後の半導体素子3を搭載する配線基板に実
装するとき、半導体素子3の突起電極12の全ての高さ
が揃い、接合の信頼性が向上できる。
Therefore, according to the semiconductor element testing method of the third embodiment, the projection electrode 12 bonded to the semiconductor element 3 is polished after the semiconductor element 3 is peeled from the test substrate 10, so that the surface of the projection electrode 12 is polished. And the heights of the protruding electrodes 12 can be made uniform, and when the semiconductor element 3 is mounted on the wiring board on which the semiconductor element 3 after the test is mounted, all the heights of the protruding electrodes 12 of the semiconductor element 3 are As a result, the reliability of bonding can be improved.

【0037】実施例4.図5はこの発明の実施例4によ
るテスト基板の断面図を示す。図5において、テスト基
板10はセラミックで構成され、その一表面にはテスト
配線10aを有する。このテスト配線10aはレジスト
を用いた写真製版技術とスパッタなどの成膜技術とでテ
スト基板10上に薄膜に形成される。このテスト配線1
0aの形成後において、突起電極12の形成部分を除
き、テスト配線10aを含むテスト基板10上にレジス
トをパターニングする。そして、錫と鉛をマスク蒸着
し、加熱し、レジストを除去することにより、突起電極
12がテスト基板10上に形成される。この突起電極1
2の側面はテスト配線10aの先端面で接触し、突起電
極12の下端面がテスト基板10の表面に直に接触して
いる。
Example 4. FIG. 5 shows a sectional view of a test board according to a fourth embodiment of the present invention. In FIG. 5, the test substrate 10 is made of ceramic and has a test wiring 10a on one surface thereof. The test wiring 10a is formed as a thin film on the test substrate 10 by a photolithography technique using a resist and a film forming technique such as sputtering. This test wiring 1
After the formation of 0a, the resist is patterned on the test substrate 10 including the test wiring 10a except the portion where the protruding electrode 12 is formed. Then, tin and lead are vapor-deposited with a mask, heated, and the resist is removed, whereby the bump electrodes 12 are formed on the test substrate 10. This protruding electrode 1
The side surface 2 is in contact with the tip surface of the test wiring 10a, and the lower end surface of the bump electrode 12 is in direct contact with the surface of the test substrate 10.

【0038】したがって、この実施例4のテスト基板1
0によれば、突起電極12がセラミック製のテスト基板
10の表面に形成され、突起電極12の側面が薄膜に形
成されたテスト配線10aの端面に接続された構造であ
るので、上記実施例1で説明した半導体素子3のバーイ
ンテストにおいて、突起電極12のテスト基板10との
密着力が突起電極12の電気接続用電極3aとの密着力
よりも小さくでき、半導体素子3のテスト後に、半導体
素子3のテスト基板10からの剥離が容易になるととも
に、半導体素子3への突起電極12形成とテストとを同
時に行うことができる。
Therefore, the test board 1 of the fourth embodiment
0 has a structure in which the protruding electrode 12 is formed on the surface of the ceramic test substrate 10 and the side surface of the protruding electrode 12 is connected to the end face of the test wiring 10a formed in a thin film. In the burn-in test of the semiconductor element 3 described in 1., the adhesion force between the protruding electrode 12 and the test substrate 10 can be made smaller than the adhesion force between the protruding electrode 12 and the electrical connection electrode 3a. 3 can be easily peeled from the test substrate 10, and the formation of the protruding electrode 12 on the semiconductor element 3 and the test can be performed at the same time.

【0039】なお、この実施例4ではテスト基板10と
してセラミック基板上に直にテスト配線10aを形成し
た場合を例として図示して説明したが、図6に示すよう
に、セラミックまたは例えばプリント基板などのような
剛性を有する高分子材料などの材料からなる基板13上
にポリイミドまたはエポキシなどの絶縁体14を層状に
形成し、その上にテスト配線10aと突起電極12とを
形成したものでも同様の効果が得られる。
In the fourth embodiment, the case where the test wiring 10a is directly formed on the ceramic substrate as the test substrate 10 has been shown and described as an example. However, as shown in FIG. 6, ceramic or, for example, a printed circuit board or the like is used. The same applies to a substrate 13 made of a material such as a polymer material having rigidity as described above, on which an insulator 14 such as polyimide or epoxy is formed in layers, and the test wiring 10a and the bump electrode 12 are formed thereon. The effect is obtained.

【0040】実施例5.図7はこの発明の実施例5によ
るテスト基板であって、a図は断面図を示し、b図はa
図のA−A線断面図を示す。図7において、テスト基板
10の一表面にはテスト配線10aと突起電極12とを
有し、このテスト配線10aを含むテスト基板10の一
表面にはコート膜16を有する。このコート膜16はテ
スト配線10aの形成後で突起電極12の形成前までの
間か、またはテスト配線10aと突起電極12との形成
後に、ポリイミドをテスト配線10aを含むテスト基板
10の一表面全体に塗布し、写真製版技術を用いて、突
起電極12上のコート膜16を除去する。
Example 5. FIG. 7 shows a test board according to a fifth embodiment of the present invention, wherein FIG. 7A is a sectional view and FIG.
The sectional view on the AA line of a figure is shown. In FIG. 7, a test wiring 10a and a bump electrode 12 are provided on one surface of the test substrate 10, and a coat film 16 is provided on one surface of the test substrate 10 including the test wiring 10a. The coat film 16 is formed on the entire surface of the test substrate 10 including the test wiring 10a after forming the test wiring 10a and before forming the bump electrodes 12 or after forming the test wiring 10a and the bump electrodes 12. Then, the coating film 16 on the protruding electrodes 12 is removed by photolithography.

【0041】したがって、この実施例5のテスト基板1
0によれば、図7のb図に示すように、テスト配線10
aを被覆したコート膜16の両側がテスト基板10上に
接合する構造であるので、コート膜16がテスト配線1
0aを固定する役割を持つため、半導体素子3(図2参
照)をテスト基板10より剥離する際、突起電極12の
テスト基板10からの剥離に伴うテスト配線10aの剥
離を確実に防止できる。
Therefore, the test board 1 of the fifth embodiment
According to 0, as shown in FIG.
Since both sides of the coat film 16 covering a are bonded on the test substrate 10, the coat film 16 is formed by the test wiring 1
Since it has a role of fixing 0a, when the semiconductor element 3 (see FIG. 2) is peeled from the test substrate 10, the peeling of the test wiring 10a due to the peeling of the bump electrode 12 from the test substrate 10 can be reliably prevented.

【0042】なお、この実施例5ではコート膜16の材
料としてポリイミドを用いたが、エポキシなどの高分子
材料を用いても同様の効果が期待できる。
Although polyimide is used as the material of the coat film 16 in the fifth embodiment, the same effect can be expected by using a polymer material such as epoxy.

【0043】実施例6.図8はこの発明の実施例6によ
るテスト基板の製造方法の断面図を示し、a図はテスト
配線形成後の状態であり、b図は突起電極形成の予備段
階の状態であり、c図はテスト基板完成状態である。先
ず、a図において、テスト配線10aがテスト基板10
の一表面に形成された後、テスト配線10aを含むテス
ト基板10の一表面全面に銅などの薄膜導体17をスパ
ッタまたは蒸着などにより形成する。ここでは、薄膜導
体17をスパッタなどのドライによる方法を用いたが、
無電解めっきによる方法を用いてもよい。次に、b図に
示すように、薄膜導体17上にレジスト18をパターニ
ングして突起電極形成用孔19を形成する。そして、c
図に示すように、突起電極形成用孔19に露出する薄膜
導体17を電極として、電気めっきにより突起電極12
を突起電極形成用孔19内に析出し形成した後、レジス
ト18と薄膜導体17とを除去する。
Example 6. 8A to 8C are sectional views showing a method of manufacturing a test board according to a sixth embodiment of the present invention. FIG. 8A shows a state after the test wiring is formed, FIG. 8B shows a state of a preliminary step of forming a protruding electrode, and FIG. The test board is in a completed state. First, as shown in FIG.
Then, a thin film conductor 17 such as copper is formed on the entire surface of the test substrate 10 including the test wiring 10a by sputtering or vapor deposition. Here, the thin film conductor 17 is formed by a dry method such as sputtering.
A method using electroless plating may be used. Next, as shown in FIG. 11B, the resist 18 is patterned on the thin film conductor 17 to form the protruding electrode forming hole 19. And c
As shown in the figure, the thin film conductor 17 exposed in the protruding electrode forming hole 19 is used as an electrode, and the protruding electrode 12 is formed by electroplating.
Is deposited and formed in the projection electrode forming hole 19, and then the resist 18 and the thin film conductor 17 are removed.

【0044】したがって、この実施例6のテスト基板の
製造方法によれば、突起電極をめっきで形成するので、
容易に多種類の金属からなる突起電極12を得ることが
できる。
Therefore, according to the method of manufacturing the test board of the sixth embodiment, since the protruding electrodes are formed by plating,
It is possible to easily obtain the bump electrode 12 made of many kinds of metals.

【0045】なお、この実施例6では薄膜導体17の材
料としては銅を用いたが、アルミニウムなど金属であれ
ば同等の効果がある。また、突起電極12の材料として
はんだを用いたが、金を用いてもよい。
Although copper is used as the material of the thin film conductor 17 in the sixth embodiment, a metal such as aluminum has the same effect. Further, although solder is used as the material of the bump electrodes 12, gold may be used instead.

【0046】実施例7.図9はこの発明の実施例7によ
るテスト基板の断面図を示す。この実施例7は上記実施
例6の製造方法によって多種類の金属で突起電極12を
形成したものである。図9において、突起電極12は薄
膜導体17側から第1層12a、第2層12bおよび第
3層12cを順に積層して形成され、第1層12aと第
2層12bの材料ははんだを用い、第2層12bの材料
は銅を用いたが、第1層12aと第3層12cの材料と
して金を用い、第2層12bの材料として銅を用いても
よい。また、この実施例7では突起電極12の材料を2
種類で構成したが、各層ごとに異なる材料の3種類で構
成してもよく、第1層12aの材料は突起電極12とプ
リント配線基板との接続関係によって決定され、第3層
12cの材料は突起電極12半導体素子3との接続関係
によって決定される。また、第1層12a、第2層12
bおよび第3層12cそれぞれの界面にはそれぞれの材
料の密着力を大きくするために、厚さ数千オングストロ
ームの金属層、例えばチタン、クロム、ニッケルなどを
形成してもよい。
Example 7. FIG. 9 is a sectional view of a test board according to a seventh embodiment of the present invention. In this Example 7, the protruding electrode 12 is formed of various kinds of metals by the manufacturing method of the above Example 6. In FIG. 9, the bump electrode 12 is formed by sequentially laminating the first layer 12a, the second layer 12b, and the third layer 12c from the thin film conductor 17 side, and the first layer 12a and the second layer 12b are made of solder. Although the material of the second layer 12b is copper, gold may be used as the material of the first layer 12a and the third layer 12c, and copper may be used as the material of the second layer 12b. Further, in this embodiment 7, the material of the protruding electrode 12 is 2
Although it is configured with three types of different materials for each layer, the material of the first layer 12a is determined by the connection relationship between the bump electrode 12 and the printed wiring board, and the material of the third layer 12c is The protruding electrode 12 is determined by the connection relationship with the semiconductor element 3. In addition, the first layer 12a and the second layer 12
A metal layer having a thickness of several thousand angstroms, for example, titanium, chromium, or nickel may be formed at the interface between each of the b and the third layer 12c in order to increase the adhesive force of each material.

【0047】したがって、この実施例7のテスト基板に
よれば、突起電極12を複数の金属で構成した構造であ
るので、はんだ接続だけでなく、金−金の熱拡散接合も
可能になり、突起電極12のテスト後の半導体素子を搭
載する配線基板との接合を広範囲な条件で行うことがで
きる。
Therefore, according to the test substrate of Example 7, since the protruding electrode 12 is composed of a plurality of metals, not only solder connection but also gold-gold thermal diffusion bonding can be performed. After the test of the electrode 12, the bonding with the wiring board on which the semiconductor element is mounted can be performed under a wide range of conditions.

【0048】実施例8.図10はこの発明の実施例8に
よるテスト基板の断面図を示す。この実施例8は上記実
施例6の製造方法によって突起電極12を形成したもの
であるが、図10に示すように、突起電極12とテスト
配線10aとの間に隙間20を形成した点に特徴があ
る。つまり、テスト配線10aの先端部を突起電極形成
部分より隙間20だけ離して形成しておき、突起電極形
成用のレジストのパターニング時に、突起電極形成用孔
を上記テスト配線10aの先端部から隙間20だけ離れ
た正規位置に形成しておくことにより、突起電極12を
形成する。この突起電極12の形成後にレジストを除去
すると、突起電極12とテスト配線10aとの間に隙間
20が形成され、この隙間20には薄膜導体17の一部
が細幅で露出する。
Example 8. FIG. 10 is a sectional view of a test board according to the eighth embodiment of the present invention. The eighth embodiment is one in which the protruding electrode 12 is formed by the manufacturing method of the above-mentioned sixth embodiment, but is characterized in that a gap 20 is formed between the protruding electrode 12 and the test wiring 10a as shown in FIG. There is. That is, the tip end of the test wiring 10a is formed apart from the protruding electrode forming portion by the gap 20. When patterning the resist for forming the protruding electrode, the protruding electrode forming hole is provided with the gap 20 from the leading end of the test wiring 10a. The protruding electrodes 12 are formed by forming the protruding electrodes 12 at regular positions apart from each other. When the resist is removed after forming the bump electrodes 12, a gap 20 is formed between the bump electrode 12 and the test wiring 10a, and a part of the thin film conductor 17 is exposed in the gap 20 with a narrow width.

【0049】したがって、この実施例8のテスト基板に
よれば、突起電極12とテスト配線10aとをテスト配
線10aの厚さ以下の薄膜導体17で接続した構造であ
るので、テスト後に半導体素子を剥がすとき、半導体素
子と一緒に剥がれる突起電極12の剥がれ力がテスト配
線10aの先端部に伝わらず、突起電極12で連れ上が
る薄膜導体17からの極小な力が作用するだけであり、
この薄膜導体17はテスト配線10aをテスト基板10
から剥離する以前に切断される。結果として、テスト配
線10aはテスト基板10に確実に残り、突起電極12
が薄膜導体17を引き連れてテスト基板10から剥離さ
れるので、突起電極12の剥離が容易に行える。
Therefore, according to the test substrate of the eighth embodiment, since the protruding electrode 12 and the test wiring 10a are connected by the thin film conductor 17 having a thickness equal to or less than the thickness of the test wiring 10a, the semiconductor element is peeled off after the test. At this time, the peeling force of the protruding electrode 12 that is peeled off together with the semiconductor element is not transmitted to the tip portion of the test wiring 10a, and only the minimal force from the thin film conductor 17 that is picked up by the protruding electrode 12 acts.
The thin film conductor 17 connects the test wiring 10a to the test substrate 10
Cut off before peeling from. As a result, the test wiring 10a surely remains on the test substrate 10 and the protruding electrode 12
Is peeled off from the test substrate 10 along with the thin film conductor 17, so that the bump electrode 12 can be peeled off easily.

【0050】実施例9.図11はこの発明の実施例9に
よるテスト基板の断面図を示す。図11において、テス
ト基板10Aはポリイミドなどの高分子材料で構成され
た可撓性を有し、このテスト基板10Aの一表面にテス
ト配線10aが形成され、突起電極形成部分のテスト基
板10A上には薄膜導体17が形成され、この薄膜導体
17上には突起電極12が形成されている。上記テスト
配線10aは、テスト配線10aとしての導体フィルム
をテスト基板10Aに図外の接着剤で接合するか、また
はテスト基板10A上にテスト配線10aとしての導体
をスパッタまたは蒸着するか、さらにはテスト基板10
A上にテスト配線10aとしての導体をめっきするかの
いずかで形成できる。また、テスト基板10Aの高分子
材料としてはエポキシなどを用いてもよい。
Example 9. FIG. 11 is a sectional view of a test board according to the ninth embodiment of the present invention. In FIG. 11, the test substrate 10A is made of a polymer material such as polyimide and has flexibility, and the test wiring 10a is formed on one surface of the test substrate 10A. The thin film conductor 17 is formed, and the protruding electrode 12 is formed on the thin film conductor 17. Regarding the test wiring 10a, a conductor film as the test wiring 10a is bonded to the test substrate 10A with an adhesive (not shown), or a conductor as the test wiring 10a is sputtered or vapor-deposited on the test substrate 10A. Board 10
It can be formed by plating a conductor as the test wiring 10a on A. Further, epoxy or the like may be used as the polymer material of the test substrate 10A.

【0051】したがって、この実施例9のテスト基板に
よれば、テスト基板10Aが高分子材料で可撓性を有す
る構造であるので、テスト後に半導体素子を剥がすと
き、突起電極12が高分子材料との剥離良好性に起因し
てテスト基板10Aより容易に剥離できる。
Therefore, according to the test substrate of Example 9, since the test substrate 10A is made of a polymer material and has a flexible structure, when the semiconductor element is peeled off after the test, the protruding electrodes 12 are made of the polymer material. Because of the good peeling property, the test substrate 10A can be easily peeled off.

【0052】実施例10.図12はこの発明の実施例1
0によるテスト基板の断面図を示す。この実施例10は
上記実施例9のテスト基板の薄膜導体17を金薄膜21
に代替したものである。つまり図12において、ポリイ
ミドやエポキシなどの高分子材料で構成された可撓性を
有するテスト基板10Aの一表面にはテスト配線10a
が形成され、突起電極形成部分のテスト基板10A上に
は金薄膜21がスパッタまたは蒸着によって形成され、
この金薄膜21上には突起電極12が形成されている。
Example 10. FIG. 12 is a first embodiment of the present invention.
0 shows a sectional view of the test board according to 0. In this tenth embodiment, the thin film conductor 17 of the test substrate of the ninth embodiment is replaced with a gold thin film 21.
It is a substitute for. That is, in FIG. 12, the test wiring 10a is formed on one surface of the flexible test substrate 10A made of a polymer material such as polyimide or epoxy.
Is formed, and the gold thin film 21 is formed by sputtering or vapor deposition on the test substrate 10A at the protruding electrode forming portion.
The bump electrodes 12 are formed on the gold thin film 21.

【0053】したがって、この実施例10のテスト基板
によれば、高分子材料で可撓性を有するテスト基板10
A上に金薄膜21を介在させて突起電極12を設けた構
造であるので、金薄膜21の高分子材料との密着力が極
めて弱いことに起因し、テスト後に半導体素子を剥がす
とき、突起電極12をテスト基板10Aより容易に剥離
できる。
Therefore, according to the test board of the tenth embodiment, the test board 10 is made of a polymer material and has flexibility.
Since the protruding electrode 12 is provided on A with the gold thin film 21 interposed therebetween, the adhesion of the gold thin film 21 to the polymer material is extremely weak. Therefore, when the semiconductor element is peeled off after the test, 12 can be peeled off easily from the test substrate 10A.

【0054】実施例11.図13はこの発明の実施例1
1によるテスト基板の製造方法の断面図を示し、a図は
突起電極形成状態であり、b図は突起電極研磨後の状態
である。a図において、セラミックで形成されたテスト
基板10はその一表面上にテスト配線10aと薄膜導体
17とを有し、この薄膜導体17はその上に突起電極1
2を有する。半導体技術のミクロ的な点からすると、突
起電極12は薄膜導体17上に形成されたときその高さ
が異なる可能性がある。そこで、突起電極12の形成後
に、突起電極12の上面を研磨し、b図に示すように突
起電極12の高さを揃える。この研磨はポリウレタン製
の不織布上で、研磨液としてコロイダルシリカを用いて
行う。
Example 11. FIG. 13 is a first embodiment of the present invention.
1A and 1B are cross-sectional views of a method for manufacturing a test substrate according to No. 1, in which FIG. In FIG. 3A, a test substrate 10 made of ceramic has a test wiring 10a and a thin film conductor 17 on one surface thereof, and the thin film conductor 17 is provided on the test wiring 10a.
Have two. From the microscopic point of the semiconductor technology, the height of the protruding electrode 12 may be different when formed on the thin film conductor 17. Therefore, after forming the bump electrodes 12, the upper surface of the bump electrodes 12 is polished to make the height of the bump electrodes 12 uniform as shown in FIG. This polishing is performed on a polyurethane non-woven fabric using colloidal silica as a polishing liquid.

【0055】したがって、この実施例11のテスト基板
の製造方法によれば、突起電極12の形成後に、突起電
極12の上面を研磨するので、突起電極12の高さを揃
えることができ、突起電極12の半導体素子との均一な
接合が可能になる。
Therefore, according to the method for manufacturing the test substrate of Example 11, since the upper surface of the bump electrode 12 is polished after the bump electrode 12 is formed, the heights of the bump electrodes 12 can be made uniform and the bump electrodes can be made uniform. Uniform bonding with 12 semiconductor elements becomes possible.

【0056】[0056]

【発明の効果】第1の発明によれば、テスト終了後に、
半導体素子をテスト基板から剥離すると、この半導体素
子の引き剥がしにおいては、突起電極と電気接続用電極
とが金属同士の接合で、突起電極とテスト基板とが金属
とセラミックとの接合であるので、突起電極の電気接続
用電極との密着力の方が突起電極のテスト基板との密着
力よりも大きいため、突起電極が半導体素子と一体とな
ってテスト基板から剥離し、半導体素子がその電気接続
用電極それぞれに突起電極を有する形態となるから、突
起電極がテスト基板から容易に剥離し、テスト工程が簡
略化され、テストのコストが低減できるという効果があ
る。
According to the first invention, after the test is completed,
When the semiconductor element is peeled off from the test board, the semiconductor element
In peeling off the child, the protruding electrode and the electrode for electrical connection
Is a metal-to-metal bond, and the bump electrode and test board are metal
Since it is a joint between ceramic and ceramic, electrical connection of the protruding electrode
Adhesion to the test electrode is closer to the bump electrode to the test board
Since it is larger than the force, the protruding electrode is not integrated with the semiconductor element.
Peeled off from the test board and the semiconductor element is electrically connected.
Since each of the working electrodes has a protruding electrode,
The electromotive electrode is easily separated from the test substrate, the test process is simplified, and the test cost can be reduced.

【0057】第2の発明によれば、半導体素子とともに
突起電極をテスト基板から剥離後、突起電極の先端部を
エッチングする構成であるので、突起電極の表面が清浄
になり、半導体素子の配線基板への接続が向上できると
いう効果がある。
According to the second aspect of the invention, since the protruding electrode is peeled off from the test board together with the semiconductor element, the tip of the protruding electrode is etched, so that the surface of the protruding electrode is cleaned and the wiring board of the semiconductor element is cleaned. There is an effect that the connection to can be improved.

【0058】第3の発明によれば、半導体素子とともに
突起電極をテスト基板から剥離後、突起電極の先端部を
研磨する構成であるので、突起電極の高さが揃い、半導
体素子の配線基板への接続がよくなるという効果があ
る。
According to the third aspect of the invention, since the protruding electrode is peeled off together with the semiconductor element from the test substrate, the tip of the protruding electrode is polished, so that the height of the protruding electrode is uniform and the wiring board of the semiconductor element is provided. It has the effect of improving the connection.

【0059】[0059]

【0060】第の発明によれば、高分子樹脂が突起電
極を除きテスト配線を覆い、高分子樹脂がテスト配線を
保持する構成であるので、半導体素子をテスト基板から
剥離する際、半導体素子への供連れによって突起電極が
テスト基板から剥離するとき、テスト配線の剥離が防止
できるという効果がある。
According to the fourth aspect of the invention, the polymer resin covers the test wiring except the protruding electrodes, and the polymer resin holds the test wiring. Therefore, when the semiconductor element is peeled from the test substrate, the semiconductor element is removed. when projecting electrodes by subjected Families are separated test substrate or et peeling to an effect that the peeling of the test wiring can be prevented.

【0061】第の発明によれば、突起電極をめっきで
形成する構成であるので、多種類の金属からなる突起電
極が容易に得ることができるという効果がある。
According to the fifth aspect of the invention, since the protruding electrodes are formed by plating, there is an effect that the protruding electrodes made of various kinds of metals can be easily obtained.

【0062】[0062]

【0063】第の発明によれば、突起電極とテスト配
線とをテスト配線より薄い薄膜導体で接続する構成であ
るので、テスト配線を残して、突起電極の剥離が容易に
できるという効果がある。
According to the sixth invention, since the protruding electrode and the test wiring are connected by the thin film conductor thinner than the test wiring, there is an effect that the protruding electrode can be easily peeled off while leaving the test wiring. .

【0064】[0064]

【0065】第の発明によれば、高分子樹脂で構成さ
れたテスト基板と突起電極との間に金薄膜を設ける構成
であるので、突起電極とテスト基板との密着力が小さく
なり、半導体素子のテスト基板からの剥離が容易にでき
るという効果がある。
According to the seventh aspect of the invention, since the gold thin film is provided between the test substrate made of polymer resin and the bump electrode, the adhesion between the bump electrode and the test substrate is reduced, and the semiconductor is reduced. There is an effect that the element can be easily peeled from the test substrate.

【0066】[0066]

【図面の簡単な説明】[Brief description of drawings]

【図1】実施例1のテスト基板と半導体素子とを分解し
た斜視図である。
FIG. 1 is an exploded perspective view of a test substrate and a semiconductor element according to a first embodiment.

【図2】実施例1のテスト方法を示す断面図である。FIG. 2 is a cross-sectional view showing a test method of Example 1.

【図3】実施例2のテスト方法を示す断面図である。FIG. 3 is a cross-sectional view showing a test method of Example 2.

【図4】実施例3のテスト方法を示す断面図である。FIG. 4 is a cross-sectional view showing a test method of Example 3.

【図5】実施例4のテスト基板の断面図である。FIG. 5 is a cross-sectional view of a test board of Example 4.

【図6】実施例4の異なる例を示す断面図である。FIG. 6 is a sectional view showing a different example of the fourth embodiment.

【図7】実施例5のテスト基板の断面図である。FIG. 7 is a cross-sectional view of a test board of Example 5.

【図8】実施例6のテスト基板の製造方法を示す断面図
である。
FIG. 8 is a cross-sectional view showing the method of manufacturing the test substrate of Example 6;

【図9】実施例7のテスト基板の断面図である。FIG. 9 is a cross-sectional view of a test board of Example 7.

【図10】実施例8のテスト基板の断面図である。FIG. 10 is a cross-sectional view of a test board of Example 8.

【図11】実施例9のテスト基板の断面図である。FIG. 11 is a cross-sectional view of a test board of Example 9.

【図12】実施例10のテスト基板の断面図である。FIG. 12 is a sectional view of a test board of Example 10.

【図13】実施例11のテスト基板の製造方法を示す断
面図である。
FIG. 13 is a cross-sectional view showing the method of manufacturing the test board of Example 11;

【図14】従来の半導体素子のテスト方法を示す説明図
である。
FIG. 14 is an explanatory diagram showing a conventional semiconductor element testing method.

【符号の説明】[Explanation of symbols]

3 半導体素子 3a 電気接続用電極 10 テスト基板 10a テスト配線 12 突起電極 16 コート膜 3 Semiconductor element 3a Electrode for electrical connection 10 test board 10a test wiring 12 protruding electrode 16 coat film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石崎 光範 尼崎市塚口本町8丁目1番1号 三菱電 機株式会社 生産技術研究所内 (72)発明者 林 修 尼崎市塚口本町8丁目1番1号 三菱電 機株式会社 生産技術研究所内 (72)発明者 星之内 進 尼崎市塚口本町8丁目1番1号 三菱電 機株式会社 生産技術研究所内 (56)参考文献 特開 平6−13442(JP,A) 特開 昭59−154035(JP,A) 特開 平3−286592(JP,A) 特開 平2−210846(JP,A) 実開 昭61−179747(JP,U) (58)調査した分野(Int.Cl.7,DB名) G01R 31/26 G01R 1/06 - 1/073 H01L 21/66 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Mitsunori Ishizaki 8-1-1 Tsukaguchihonmachi, Amagasaki City Mitsubishi Electric Corporation Production Engineering Laboratory (72) Inventor Osamu Hayashi 8-1-1 Tsukaguchihonmachi, Amagasaki Mitsubishi Electric Corporation Production Technology Laboratory (72) Inventor Susumu Hoshinouchi 8-1-1 Tsukaguchi Honcho, Amagasaki City Mitsubishi Electric Corporation Production Technology Laboratory (56) Reference JP-A-6-13442 (JP, A) JP 59-154035 (JP, A) JP 3-286592 (JP, A) JP 2-210846 (JP, A) Actual development 61-179747 (JP, U) (58) Survey Areas (Int.Cl. 7 , DB name) G01R 31/26 G01R 1/06-1/073 H01L 21/66

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 テスト配線を有するテスト基板のテスト
配線の不在な表面に突起電極をテスト配線の先端面に接
続させて形成する工程と、このテスト基板の突起電極に
半導体素子の電気接続用電極を接合する工程と、この半
導体素子を加熱雰囲気中でテストする工程と、このテス
ト終了後に半導体素子をテスト基板より剥離することに
よってその半導体素子の電気接続用電極が突起電極を供
連れさせてテスト基板から剥離して半導体素子が電気接
続用電極に突起電極を有する形態となる工程とからなる
半導体素子のテスト方法。
1. A test substrate having a check wire test
The step of forming a protruding electrode on the surface where there is no wiring by connecting it to the tip surface of the test wiring, the step of joining the electrode for electrical connection of the semiconductor element to the protruding electrode of this test substrate, and the step of heating this semiconductor element in a heated atmosphere in a step of testing a semiconductor device is peeled from the electrically connecting electrode of the semiconductor element is let take subjected protruding electrode test substrate by peeling from the test substrate a semiconductor element after the completion of the test the electrical contact
A method for testing a semiconductor element, which comprises a step of forming a protruding electrode as a continuous electrode .
【請求項2】 前記テスト終了後に半導体素子をテスト
基板より剥離することによって半導体素子が電気接続用
電極に突起電極を有する形態となる工程の後に、上記電
気接続用電極に設けられた突起電極のテスト基板からの
剥離部をエッチングする工程を付加したことを特徴とす
る請求項1記載の半導体素子のテスト方法。
2. The semiconductor element is electrically connected by peeling the semiconductor element from the test substrate after the test is completed .
2. The semiconductor device according to claim 1, further comprising a step of etching a peeled portion of the protruding electrode provided on the electrical connection electrode from the test substrate after the step of forming the protruding electrode on the electrode. Test method.
【請求項3】 前記テスト終了後に半導体素子をテスト
基板より剥離することによって半導体素子が電気接続用
電極に突起電極を有する形態となる工程の後に、上記電
気接続用電極に設けられた突起電極のテスト基板からの
剥離部を研磨する工程を付加したことを特徴とする請求
項1記載の半導体素子のテスト方法。
3. The semiconductor element is electrically connected by peeling the semiconductor element from the test substrate after the test .
After the step of the configuration having a protruding electrode on the electrode, wherein, characterized in that by adding the step of polishing the peeling section of the test substrate of the protruding electrodes provided on the electrode the electrical connection
Item 1. A method for testing a semiconductor device according to item 1 .
【請求項4】 請求項1〜3の半導体素子のテスト方法
に用いられるテスト基板において、テスト基板の突起電
極を除く表面に配置されたテスト配線が高分子樹脂で覆
われ、この高分子樹脂のテスト配線より外側が突起電極
を除くテスト基板の表面に接合されたことを特徴とする
半導体素子のテスト基板。
4. A method of testing a semiconductor device according to claim 1.
In the test substrate for use in, projecting electrode of test substrate
The test wiring arranged on the surface excluding the pole is covered with polymer resin, and the outside of this polymer resin test wiring is the protruding electrode.
A test board for a semiconductor device, characterized in that the test board is bonded to the surface of the test board except for .
【請求項5】 請求項1〜3の半導体素子のテスト方法
に用いられるテスト基板において、突起電極はめっきで
形成されたことを特徴とする半導体素子のテスト基板。
5. A method for testing a semiconductor device according to any one of claims 1 to 3.
Test substrate of a semiconductor device, characterized in that in the test substrate, the collision force electrodes formed by plating used for.
【請求項6】 請求項1〜3の半導体素子のテスト方法
に用いられるテスト基板において、突起電極はテスト配
線にテスト配線の厚さ以下の薄膜導体で接続されたこと
を特徴とする半導体素子のテスト基板。
6. A method for testing a semiconductor device according to any one of claims 1 to 3.
Test substrate of a semiconductor device, characterized in that in the test substrate, the collision force electrode connected with a thickness less thin film conductor test wiring test wiring used for.
【請求項7】 請求項1〜3の半導体素子のテスト方法
に用いられるテスト基板において、前記突起電極と可撓
性を有する高分子樹脂からなるテスト基板 表面との間
には金薄膜が介在されたことを特徴とする半導体素子の
テスト基板。
7. A method of testing a semiconductor device according to any one of claims 1 to 3.
In the test substrate for use in, the protruding electrodes and the flexible
Test substrate semi conductor elements you characterized in that the gold thin film is interposed between the surface of the test substrate comprising a polymer resin having sex.
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