JP3447644B2 - 半導体装置の製造方法及び電界効果型トランジスタの製造方法 - Google Patents
半導体装置の製造方法及び電界効果型トランジスタの製造方法Info
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- JP3447644B2 JP3447644B2 JP2000019704A JP2000019704A JP3447644B2 JP 3447644 B2 JP3447644 B2 JP 3447644B2 JP 2000019704 A JP2000019704 A JP 2000019704A JP 2000019704 A JP2000019704 A JP 2000019704A JP 3447644 B2 JP3447644 B2 JP 3447644B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に電界効果型トランジスタのゲート絶
縁膜、ゲート電極の形成方法に関する。
方法に係わり、特に電界効果型トランジスタのゲート絶
縁膜、ゲート電極の形成方法に関する。
【０００２】
【従来の技術】従来半導体集積回路の高速化は主に素子
を微細にすることによって図られてきた。近年では０.
１３μｍさらには０.１μｍのデザインルールによって
記憶素子や論理デバイスが作られようとし動作周波数１
ＧＨｚ以上を達成しようとしている。
を微細にすることによって図られてきた。近年では０.
１３μｍさらには０.１μｍのデザインルールによって
記憶素子や論理デバイスが作られようとし動作周波数１
ＧＨｚ以上を達成しようとしている。
【０００３】このようなデザインルールの微細化によっ
て電界効果方トランジスタのゲート絶縁膜であるシリコ
ン酸化膜はますます薄くなりつつある。これは微細化に
よって電界効果型トランジスタの電流駆動力が低下する
ためで、ゲート絶縁膜であるシリコン酸化膜をより薄し
ゲート電極の容量を大きくすることによって電流駆動力
を高める必要があるためである。例えばゲート長が０.
１μｍの論理デバイスでは、シリコン酸化膜の膜厚は約
３ｎｍと非常に薄く形成しなければ十分な駆動力が得ら
れないと予測されている。
て電界効果方トランジスタのゲート絶縁膜であるシリコ
ン酸化膜はますます薄くなりつつある。これは微細化に
よって電界効果型トランジスタの電流駆動力が低下する
ためで、ゲート絶縁膜であるシリコン酸化膜をより薄し
ゲート電極の容量を大きくすることによって電流駆動力
を高める必要があるためである。例えばゲート長が０.
１μｍの論理デバイスでは、シリコン酸化膜の膜厚は約
３ｎｍと非常に薄く形成しなければ十分な駆動力が得ら
れないと予測されている。
【０００４】一方シリコン酸化膜が上述のように薄くな
ると、フローラー・ノルドハイム(Flowlor-Nordheim)ト
ンネル電流からダイレクト・トンネル電流がゲート絶縁
膜のリーク電流の主因になり非常に大量のリーク電流が
生じる。このためトランジスタのスタンバイ時にもリー
ク電流が流れ消費電力が増大したり、素子特性の劣化が
生じる問題が予測される。
ると、フローラー・ノルドハイム(Flowlor-Nordheim)ト
ンネル電流からダイレクト・トンネル電流がゲート絶縁
膜のリーク電流の主因になり非常に大量のリーク電流が
生じる。このためトランジスタのスタンバイ時にもリー
ク電流が流れ消費電力が増大したり、素子特性の劣化が
生じる問題が予測される。
【０００５】上記問題を解決する方法としてデバイスの
駆動力を落とすことなくゲート絶縁膜を厚く形成するこ
とでゲート絶縁膜のトンネルリーク電流を低減を図る試
みがなされている。これはシリコン酸化膜の比誘電率
（３．９）よりも十分に大きい比誘電率をもつ金属酸化
物（例えばチタン酸化物やタンタル酸化物）をゲート絶
縁膜として用いる試みである。
駆動力を落とすことなくゲート絶縁膜を厚く形成するこ
とでゲート絶縁膜のトンネルリーク電流を低減を図る試
みがなされている。これはシリコン酸化膜の比誘電率
（３．９）よりも十分に大きい比誘電率をもつ金属酸化
物（例えばチタン酸化物やタンタル酸化物）をゲート絶
縁膜として用いる試みである。
【０００６】これまでスパッタ法やＣＶＤ法によって、
これら金属酸化膜を形成しようとする研究が多いが、い
ずれの方法もまだゲート絶縁膜として使用に耐えうる良
質な絶縁膜の実現には至っていない。一つの原因として
金属酸化膜中の酸素が十分に均一に膜中に存在せず、欠
陥密度が非常に多くなることがあげられる。このような
欠陥密度の増大によってリーク電流の抑制が十分に実現
されていない。
これら金属酸化膜を形成しようとする研究が多いが、い
ずれの方法もまだゲート絶縁膜として使用に耐えうる良
質な絶縁膜の実現には至っていない。一つの原因として
金属酸化膜中の酸素が十分に均一に膜中に存在せず、欠
陥密度が非常に多くなることがあげられる。このような
欠陥密度の増大によってリーク電流の抑制が十分に実現
されていない。
【０００７】
【発明が解決しようとする課題】上述したようにデバイ
スのさらなる微細化にたえうるゲート絶縁膜は実現して
いない。
スのさらなる微細化にたえうるゲート絶縁膜は実現して
いない。
【０００８】本発明は上記問題を解決するためになされ
たものであり、ゲート長５０ｎｍにも十分にたえうる良
好な高誘電率ゲート絶縁膜を具備する半導体装置の製造
方法を提供することを目的とする。
たものであり、ゲート長５０ｎｍにも十分にたえうる良
好な高誘電率ゲート絶縁膜を具備する半導体装置の製造
方法を提供することを目的とする。
【０００９】また本発明は、ゲート長５０ｎｍにたえう
る良好な金属ゲート電極／高誘電率ゲート絶縁膜の積層
構造を具備する半導体装置の製造方法を提供することを
目的とする。
る良好な金属ゲート電極／高誘電率ゲート絶縁膜の積層
構造を具備する半導体装置の製造方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体膜上に、シリコン熱酸化膜の比誘
電率よりも高い比誘電率を示す酸化物になる第１の金属
を堆積する工程と、前記第１の金属上に、遷移金属ある
いは貴金属からなり、前記第１の金属より電気陰性度が
小さい第２の金属を堆積する工程と、前記積層体を酸化
性雰囲気で熱処理する工程とを具備することを特徴とす
る半導体装置の製造方法を提供する。
に、本発明は、半導体膜上に、シリコン熱酸化膜の比誘
電率よりも高い比誘電率を示す酸化物になる第１の金属
を堆積する工程と、前記第１の金属上に、遷移金属ある
いは貴金属からなり、前記第１の金属より電気陰性度が
小さい第２の金属を堆積する工程と、前記積層体を酸化
性雰囲気で熱処理する工程とを具備することを特徴とす
る半導体装置の製造方法を提供する。
【００１１】また、本発明は、半導体膜に接して、シリ
コン熱酸化膜の比誘電率よりも高い比誘電率を示すゲー
ト絶縁膜用酸化物になる第１の金属の酸化物を堆積する
工程と、第１の金属の酸化物に接する、遷移金属あるい
は貴金属からなり、第１の金属より電気陰性度が小さい
第２の金属を堆積する工程と、積層体を酸化性雰囲気で
熱処理する工程とを具備することを特徴とする電界効果
型トランジスタの製造方法を提供する。
コン熱酸化膜の比誘電率よりも高い比誘電率を示すゲー
ト絶縁膜用酸化物になる第１の金属の酸化物を堆積する
工程と、第１の金属の酸化物に接する、遷移金属あるい
は貴金属からなり、第１の金属より電気陰性度が小さい
第２の金属を堆積する工程と、積層体を酸化性雰囲気で
熱処理する工程とを具備することを特徴とする電界効果
型トランジスタの製造方法を提供する。
【００１２】また本発明は、半導体膜上に、チタン、タ
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属を堆積する工程と、前記第１の金属上に、
遷移金属あるいは貴金属からなり、前記第１の金属より
電気陰性度が小さい第２の金属を堆積する工程と、前記
積層体を酸化性雰囲気で熱処理する工程とを具備するこ
とを特徴とする半導体装置の製造方法を提供する。
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属を堆積する工程と、前記第１の金属上に、
遷移金属あるいは貴金属からなり、前記第１の金属より
電気陰性度が小さい第２の金属を堆積する工程と、前記
積層体を酸化性雰囲気で熱処理する工程とを具備するこ
とを特徴とする半導体装置の製造方法を提供する。
【００１３】また本発明は、半導体膜に接して、チタ
ン、タンタル、アルミニウムから選んだ少なくとも１種
類以上の第１の金属のゲート絶縁膜用酸化物を堆積する
工程と、第１の金属の酸化物に接する、遷移金属あるい
は貴金属からなり、第１の金属より電気陰性度が小さい
第２の金属を堆積する工程と、積層体を酸化性雰囲気で
熱処理する工程とを具備することを特徴とする電界効果
型トランジスタの製造方法を提供する。
ン、タンタル、アルミニウムから選んだ少なくとも１種
類以上の第１の金属のゲート絶縁膜用酸化物を堆積する
工程と、第１の金属の酸化物に接する、遷移金属あるい
は貴金属からなり、第１の金属より電気陰性度が小さい
第２の金属を堆積する工程と、積層体を酸化性雰囲気で
熱処理する工程とを具備することを特徴とする電界効果
型トランジスタの製造方法を提供する。
【００１４】また本発明は、半導体膜上に、チタン、タ
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属を堆積する工程と、前記第１の金属上に、
タングステン、モッリブデン、白金、パラジウムから選
んだ少なくとも１種類以上の第２の金属を堆積する工程
と、前記積層体を酸化性雰囲気で熱処理する工程とを具
備することを特徴とする半導体装置の製造方法を提供す
る。
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属を堆積する工程と、前記第１の金属上に、
タングステン、モッリブデン、白金、パラジウムから選
んだ少なくとも１種類以上の第２の金属を堆積する工程
と、前記積層体を酸化性雰囲気で熱処理する工程とを具
備することを特徴とする半導体装置の製造方法を提供す
る。
【００１５】また、本発明は、半導体膜に接して、チタ
ン、タンタル、アルミニウムから選んだ少なくとも１種
類以上の第１の金属のゲート絶縁膜用酸化物を堆積する
工程と、第１の金属の酸化物に接する、タングステン、
モッリブデン、白金、パラジウムから選んだ少なくとも
１種類以上の第２の金属を堆積する工程と、積層体を酸
化性雰囲気で熱処理する工程とを具備することを特徴と
する電界効果型トランジスタの製造方法を提供する。
ン、タンタル、アルミニウムから選んだ少なくとも１種
類以上の第１の金属のゲート絶縁膜用酸化物を堆積する
工程と、第１の金属の酸化物に接する、タングステン、
モッリブデン、白金、パラジウムから選んだ少なくとも
１種類以上の第２の金属を堆積する工程と、積層体を酸
化性雰囲気で熱処理する工程とを具備することを特徴と
する電界効果型トランジスタの製造方法を提供する。
【００１６】また本発明は、半導体膜上に、シリコン熱
酸化膜の比誘電率よりも高い比誘電率を示す酸化物にな
る第１の金属の酸化物を堆積する工程と、前記第１の金
属の酸化物上に、遷移金属あるいは貴金属からなり、前
記第１の金属より電気陰性度が小さい第２の金属の酸化
物を堆積する工程と、前記積層体を還元性雰囲気で熱処
理する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
酸化膜の比誘電率よりも高い比誘電率を示す酸化物にな
る第１の金属の酸化物を堆積する工程と、前記第１の金
属の酸化物上に、遷移金属あるいは貴金属からなり、前
記第１の金属より電気陰性度が小さい第２の金属の酸化
物を堆積する工程と、前記積層体を還元性雰囲気で熱処
理する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
【００１７】また本発明は、半導体膜上に、チタン、タ
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属の酸化物を堆積する工程と、前記第１の金
属の酸化物上に、遷移金属あるいは貴金属からなり、前
記第１の金属より電気陰性度が小さい第２の金属の酸化
物を堆積する工程と、前記積層体を還元性雰囲気で熱処
理する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属の酸化物を堆積する工程と、前記第１の金
属の酸化物上に、遷移金属あるいは貴金属からなり、前
記第１の金属より電気陰性度が小さい第２の金属の酸化
物を堆積する工程と、前記積層体を還元性雰囲気で熱処
理する工程とを具備することを特徴とする半導体装置の
製造方法を提供する。
【００１８】また本発明は、半導体膜上に、チタン、タ
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属の酸化物を堆積する工程と、前記第１の金
属の酸化物上に、タングステン、モッリブデン、白金、
パラジウムから選んだ少なくとも１種類以上の第２の金
属の酸化物を堆積する工程と、前記積層体を還元性雰囲
気で熱処理する工程とを具備することを特徴とする半導
体装置の製造方法を提供する。
ンタル、アルミニウムから選んだ少なくとも１種類以上
の第１の金属の酸化物を堆積する工程と、前記第１の金
属の酸化物上に、タングステン、モッリブデン、白金、
パラジウムから選んだ少なくとも１種類以上の第２の金
属の酸化物を堆積する工程と、前記積層体を還元性雰囲
気で熱処理する工程とを具備することを特徴とする半導
体装置の製造方法を提供する。
【００１９】本発明の酸化性雰囲気の熱処理は４５０℃
以下の基板温度であることがより好ましい。また本発明
の還元性熱処理は６００℃以下の基板温度であることが
より好ましい。
以下の基板温度であることがより好ましい。また本発明
の還元性熱処理は６００℃以下の基板温度であることが
より好ましい。
【００２０】
【発明の実施の形態】（実施例１）先ず図１に示すよう
に、例えば洗浄化処理を施し水素終端をして表面に半導
体膜が露出したシリコン基板２０１上に、シリコン熱酸
化膜の比誘電率（３．９）よりも高い比誘電率を示す酸
化物になる第１の金属としてチタン（Ｔｉ）膜２０２を
厚さ２０ｎｍ〜３０ｎｍ例えば２０ｎｍ蒸着法で堆積す
る。第１の金属としてはチタンの他にタンタル（Ｔ
ａ）、アルミニウム（Ａｌ）やこれらの積層膜や合金等
でもよく酸化物が少なくともシリコン熱酸化膜の比誘電
率（３．９）よりも高い比誘電率を示せばよい。
に、例えば洗浄化処理を施し水素終端をして表面に半導
体膜が露出したシリコン基板２０１上に、シリコン熱酸
化膜の比誘電率（３．９）よりも高い比誘電率を示す酸
化物になる第１の金属としてチタン（Ｔｉ）膜２０２を
厚さ２０ｎｍ〜３０ｎｍ例えば２０ｎｍ蒸着法で堆積す
る。第１の金属としてはチタンの他にタンタル（Ｔ
ａ）、アルミニウム（Ａｌ）やこれらの積層膜や合金等
でもよく酸化物が少なくともシリコン熱酸化膜の比誘電
率（３．９）よりも高い比誘電率を示せばよい。
【００２１】次に、このチタン膜２０２上に、遷移金属
あるいは貴金属からなり、第１の金属より電気陰性度が
小さい第２の金属としてタングステン（Ｗ）膜２０３を
厚さ５ｎｍ例えば蒸着法で堆積する。第２の金属として
はタングステンの他にモリブデン（Ｍｏ）、白金（Ｐ
ｔ）、パラジウム（Ｐｄ）やこれらの積層膜や合金など
でもよく、第１の金属よりも電気陰性度が小さい遷移金
属や貴金属であればよい。
あるいは貴金属からなり、第１の金属より電気陰性度が
小さい第２の金属としてタングステン（Ｗ）膜２０３を
厚さ５ｎｍ例えば蒸着法で堆積する。第２の金属として
はタングステンの他にモリブデン（Ｍｏ）、白金（Ｐ
ｔ）、パラジウム（Ｐｄ）やこれらの積層膜や合金など
でもよく、第１の金属よりも電気陰性度が小さい遷移金
属や貴金属であればよい。
【００２２】次に、この状態で真空熱処理炉に基板を移
し真空状態に引いて、タングステン膜２０３表面に付着
している水分（Ｈ2Ｏ）やハイドロカーボン（ＣＨ）な
どの表面付着物を除去する。
し真空状態に引いて、タングステン膜２０３表面に付着
している水分（Ｈ2Ｏ）やハイドロカーボン（ＣＨ）な
どの表面付着物を除去する。
【００２３】次に、高純度のアルゴン（Ａｒ）ガス雰囲
気でこの基板を所望の温度例えば３００℃まで過熱す
る。ここでは高純度のアルゴンガス雰囲気を用いたが、
高純度の窒素（Ｎ2）ガスなどの雰囲気で行ってもよ
い。
気でこの基板を所望の温度例えば３００℃まで過熱す
る。ここでは高純度のアルゴンガス雰囲気を用いたが、
高純度の窒素（Ｎ2）ガスなどの雰囲気で行ってもよ
い。
【００２４】次に、図２に示すように、基板温度が所望
の温度で安定したことを確認して、アルゴンガスを高純
度の酸素ガスに切り替えて流し、約１時間そのままの状
態に保持し、シリコン基板２０１／チタン膜２０２／タ
ングステン膜２０３からなる積層体を上述した酸素ガス
（酸化性雰囲気）で熱処理する。この時チャンバ中のＯ
2分子２０５はチタン膜２０３に接触することによって
遷移金属や貴金属の触媒作用によりＯ原子２０６に解離
し吸着される。この酸素原子２０６は活性原子であり、
タングステン膜２０３中を拡散し、第１の金属であるチ
タン膜２０２表面に到着する。第１の金属であるチタン
は、第２の金属であるタングステンよりも電気陰性度が
大きく酸化しやすいので、酸素原子と反応して金属酸化
物になる。ここではチタン膜２０２が酸化されて酸化チ
タン（Ｔｉ2Ｏ2）膜２０４が形成される。
の温度で安定したことを確認して、アルゴンガスを高純
度の酸素ガスに切り替えて流し、約１時間そのままの状
態に保持し、シリコン基板２０１／チタン膜２０２／タ
ングステン膜２０３からなる積層体を上述した酸素ガス
（酸化性雰囲気）で熱処理する。この時チャンバ中のＯ
2分子２０５はチタン膜２０３に接触することによって
遷移金属や貴金属の触媒作用によりＯ原子２０６に解離
し吸着される。この酸素原子２０６は活性原子であり、
タングステン膜２０３中を拡散し、第１の金属であるチ
タン膜２０２表面に到着する。第１の金属であるチタン
は、第２の金属であるタングステンよりも電気陰性度が
大きく酸化しやすいので、酸素原子と反応して金属酸化
物になる。ここではチタン膜２０２が酸化されて酸化チ
タン（Ｔｉ2Ｏ2）膜２０４が形成される。
【００２５】このように本発明では遷移金属や貴金属の
触媒作用を用いて酸化性雰囲気ガスを解離し電気陰性度
の差を利用して第１の金属を選択的に酸化しているの
で、４５０℃以下で高誘電体膜であるチタン酸化膜２０
４を形成可能である。したがってスパッタ等の方法によ
るような高温工程がなく、高誘電体膜であるチタン酸化
膜２０４にダメージを与えることがない。
触媒作用を用いて酸化性雰囲気ガスを解離し電気陰性度
の差を利用して第１の金属を選択的に酸化しているの
で、４５０℃以下で高誘電体膜であるチタン酸化膜２０
４を形成可能である。したがってスパッタ等の方法によ
るような高温工程がなく、高誘電体膜であるチタン酸化
膜２０４にダメージを与えることがない。
【００２６】また、解離したＯ原子は第２の金属である
遷移金属や貴金属膜中を均一に拡散するので第１の金属
であるチタン膜２０２を均一に酸化でき、膜欠陥の低い
良好な高誘電体膜２０４を形成できる。
遷移金属や貴金属膜中を均一に拡散するので第１の金属
であるチタン膜２０２を均一に酸化でき、膜欠陥の低い
良好な高誘電体膜２０４を形成できる。
【００２７】また、第１の金属であるチタン膜２０２を
酸化する際、チタン膜２０２が直接酸化性雰囲気中に露
出されていないので基板内において酸化むらが生じにく
く素子特性の基板の面内ばらつきを低減できる。
酸化する際、チタン膜２０２が直接酸化性雰囲気中に露
出されていないので基板内において酸化むらが生じにく
く素子特性の基板の面内ばらつきを低減できる。
【００２８】さらに第２の金属であるタングステン膜２
０３と酸化により形成された金属酸化物であるチタン酸
化膜２０４間の界面は欠陥準位のない良好な界面状態で
あるのでこのまま第２の金属をゲート電極に利用すれば
リーク電流を低減できる。
０３と酸化により形成された金属酸化物であるチタン酸
化膜２０４間の界面は欠陥準位のない良好な界面状態で
あるのでこのまま第２の金属をゲート電極に利用すれば
リーク電流を低減できる。
【００２９】次にこのゲート構造の製造方法を用いた電
界効果型トランジスタの製造方法について説明する。
界効果型トランジスタの製造方法について説明する。
【００３０】本実施例では、ＬＤＤ(Lightly Doped Dra
in)構造の電界効果型トランジスタをもつＣＭＯＳデバ
イスの製造工程を例に用いる。
in)構造の電界効果型トランジスタをもつＣＭＯＳデバ
イスの製造工程を例に用いる。
【００３１】先ず図３に示すように、ｎ型シリコン基板
１０１の所望の領域にｐ型ウェル領域１０２をボロンド
ープ等によって形成する。次に、例えばシャロー・トレ
ンチ・アイソレーション（ＳＴＩ）１０３によって素子
領域を分離し、次にこの素子領域のシリコン表面を露出
させ、清浄化処理を施す。
１０１の所望の領域にｐ型ウェル領域１０２をボロンド
ープ等によって形成する。次に、例えばシャロー・トレ
ンチ・アイソレーション（ＳＴＩ）１０３によって素子
領域を分離し、次にこの素子領域のシリコン表面を露出
させ、清浄化処理を施す。
【００３２】次に、ダミーゲート絶縁膜１０４としてシ
リコン酸化膜を例えば厚さ５ｎｍ〜１０ｎｍ、温度８０
０℃〜９５０℃で水素と酸素ガスを用いた燃焼酸化法で
形成する。
リコン酸化膜を例えば厚さ５ｎｍ〜１０ｎｍ、温度８０
０℃〜９５０℃で水素と酸素ガスを用いた燃焼酸化法で
形成する。
【００３３】次に、ダミーゲート絶縁膜１０４を介し
て、ＮＭＯＳ（図３中左側）とＰＭＯＳ（図３中右側）
が各々形成される素子領域にチャネルイオン注入をす
る。
て、ＮＭＯＳ（図３中左側）とＰＭＯＳ（図３中右側）
が各々形成される素子領域にチャネルイオン注入をす
る。
【００３４】次に、多結晶シリコンからなるダミーゲー
ト電極１０５を厚さ２００〜３００ｎｍ堆積する。次
に、このダミーゲート電極１０５、ダミーゲート絶縁膜
１０４を同時に所望の形状にＲＩＥで加工した後、ＮＭ
ＯＳ領域にｎ-層、ＰＭＯＳ領域にｐ-層を形成するた
め、それぞれリン（Ｐ）およびフッ化ホウ素（ＢＦ2）
をイオン注入する。ＮＯＭＯＳ領域、ＰＭＯＳ領域に所
望のイオンを打ち分けるには、互いの領域をフォトレジ
ストで保護してイオン注入をすればよい。
ト電極１０５を厚さ２００〜３００ｎｍ堆積する。次
に、このダミーゲート電極１０５、ダミーゲート絶縁膜
１０４を同時に所望の形状にＲＩＥで加工した後、ＮＭ
ＯＳ領域にｎ-層、ＰＭＯＳ領域にｐ-層を形成するた
め、それぞれリン（Ｐ）およびフッ化ホウ素（ＢＦ2）
をイオン注入する。ＮＯＭＯＳ領域、ＰＭＯＳ領域に所
望のイオンを打ち分けるには、互いの領域をフォトレジ
ストで保護してイオン注入をすればよい。
【００３５】次に、フォトレジストを除去した後に清浄
化処理を施し、側壁絶縁膜１０６となる絶縁膜を堆積す
る。これにはＣＶＤで形成したＳｉＯ2膜を使用すれば
よいが、Ｓｉ3Ｎ4膜でもよい。次に、ＲＩＥによる異方
性エッチングでダミーゲート電極１０５の側壁部にのみ
側壁絶縁膜１０６を残す。
化処理を施し、側壁絶縁膜１０６となる絶縁膜を堆積す
る。これにはＣＶＤで形成したＳｉＯ2膜を使用すれば
よいが、Ｓｉ3Ｎ4膜でもよい。次に、ＲＩＥによる異方
性エッチングでダミーゲート電極１０５の側壁部にのみ
側壁絶縁膜１０６を残す。
【００３６】次に、素子分離領域の酸化膜、ダミーゲー
ト電極１０５、側璧絶縁膜１０６をマスク材として、ソ
ース・ドレイン形成のためにイオン注入する。ＮＭＯＳ
領域にはｎ型不純物である砒素（Ａｓ）をイオン注入し
ＰＭＯＳ領域にはｐ型不純物であるホウ素（Ｂ）をフッ
化ホウ素（ＢＦ2）の形でイオン注入する。このとき一
方の領域をイオン注入するときは他方の領域をフォトレ
ジストでマスクしてイオン注入すればよい。この後、活
性化のための熱処理を例えば１０００〜１１００℃、１
〜３秒の条件で行い拡散層１１１を形成する。
ト電極１０５、側璧絶縁膜１０６をマスク材として、ソ
ース・ドレイン形成のためにイオン注入する。ＮＭＯＳ
領域にはｎ型不純物である砒素（Ａｓ）をイオン注入し
ＰＭＯＳ領域にはｐ型不純物であるホウ素（Ｂ）をフッ
化ホウ素（ＢＦ2）の形でイオン注入する。このとき一
方の領域をイオン注入するときは他方の領域をフォトレ
ジストでマスクしてイオン注入すればよい。この後、活
性化のための熱処理を例えば１０００〜１１００℃、１
〜３秒の条件で行い拡散層１１１を形成する。
【００３７】次に、ＣＶＤでＳｉＯ2絶縁膜１０７を堆
積し、化学的機械的研磨法(ChemicalMechanical Polis
h)で基板表面を平坦化しつつ、多結晶シリコンからなる
ダミーゲート電極１０５の頂部を露出させる。
積し、化学的機械的研磨法(ChemicalMechanical Polis
h)で基板表面を平坦化しつつ、多結晶シリコンからなる
ダミーゲート電極１０５の頂部を露出させる。
【００３８】次に、図４に示すように、ダミーゲート電
極１０５とダミーゲート絶縁膜１０４をそれぞれ選択的
に除去し、トレンチ部１０８を形成する。この後トレン
チ部１０８の露出したシリコン基板１０１の表面半導体
膜の清浄化処理をする。
極１０５とダミーゲート絶縁膜１０４をそれぞれ選択的
に除去し、トレンチ部１０８を形成する。この後トレン
チ部１０８の露出したシリコン基板１０１の表面半導体
膜の清浄化処理をする。
【００３９】この後の工程は前述した高誘電体膜の形成
方法を用いる。
方法を用いる。
【００４０】図５は図４のトレンチ部１０８を拡大した
図である。
図である。
【００４１】先ず、図５に示すように、露出したシリコ
ン基板１０１の半導体膜上に、第１の金属としてチタン
（Ｔｉ）１０９を厚さ５〜１０ｎｍ例えば１０ｎｍ蒸着
法にて堆積する。このチタン膜１０９上に第２の金属と
してタングステン（Ｗ）１１０を５〜１０ｎｍ例えば５
ｎｍ蒸着法にて堆積する。
ン基板１０１の半導体膜上に、第１の金属としてチタン
（Ｔｉ）１０９を厚さ５〜１０ｎｍ例えば１０ｎｍ蒸着
法にて堆積する。このチタン膜１０９上に第２の金属と
してタングステン（Ｗ）１１０を５〜１０ｎｍ例えば５
ｎｍ蒸着法にて堆積する。
【００４２】次に、この状態で真空熱処理炉に基板を移
し、真空状態に引いて、タングステン膜１１０に付着し
ている水分（Ｈ2Ｏ）、ハイドロカーボン（ＣＨ）など
を除去する。
し、真空状態に引いて、タングステン膜１１０に付着し
ている水分（Ｈ2Ｏ）、ハイドロカーボン（ＣＨ）など
を除去する。
【００４３】次に、高純度のアルゴン（Ａｒ）ガス雰囲
気で、基板を所望の温度例えば３００℃まで加熱する。
ここでは、高純度のアルゴンガス雰囲気で行なったが、
高純度の窒素（Ｎ2）ガスなどの雰囲気で行なってもよ
い。基板温度が所望の温度に安定したことを確認して、
アルゴンガスを高純度の酸素ガス切り替えて流し、約１
時間そのままの状態に保持する。この酸化処理によって
チタン酸化膜からなる高誘電体ゲート絶縁膜が形成され
る。
気で、基板を所望の温度例えば３００℃まで加熱する。
ここでは、高純度のアルゴンガス雰囲気で行なったが、
高純度の窒素（Ｎ2）ガスなどの雰囲気で行なってもよ
い。基板温度が所望の温度に安定したことを確認して、
アルゴンガスを高純度の酸素ガス切り替えて流し、約１
時間そのままの状態に保持する。この酸化処理によって
チタン酸化膜からなる高誘電体ゲート絶縁膜が形成され
る。
【００４４】次に、図６に示すように、基板を室温まで
冷却して大気中にもどし、表面清浄化処理を施した後、
再度、第２の金属であるタングステン膜１１１を厚さ１
００〜３００ｎｍ例えば３００ｎｍ蒸着法にて堆積しゲ
ート電極を形成する。
冷却して大気中にもどし、表面清浄化処理を施した後、
再度、第２の金属であるタングステン膜１１１を厚さ１
００〜３００ｎｍ例えば３００ｎｍ蒸着法にて堆積しゲ
ート電極を形成する。
【００４５】次に、図７に示すように、フォトレジスト
を塗布してＣＭＰを施し、基板表面を平坦にする。この
ときフォトレジストを塗布したのは、トレンチ部１０８
に形成されたキーホールを埋めてゲート構造を保護する
ためである。フォトレジストはこの後除去する。
を塗布してＣＭＰを施し、基板表面を平坦にする。この
ときフォトレジストを塗布したのは、トレンチ部１０８
に形成されたキーホールを埋めてゲート構造を保護する
ためである。フォトレジストはこの後除去する。
【００４６】このようにして形成した本発明によるＮＭ
ＯＳＦＥＴ、ＰＭＯＳＦＥＴともにゲート絶縁膜１０９
のリーク電流は、１０-10Ａ／ｃｍ2のレベルであり、膜
厚１０ｎｍ相当のシリコン酸化膜と同等のリークレベル
であった。
ＯＳＦＥＴ、ＰＭＯＳＦＥＴともにゲート絶縁膜１０９
のリーク電流は、１０-10Ａ／ｃｍ2のレベルであり、膜
厚１０ｎｍ相当のシリコン酸化膜と同等のリークレベル
であった。
【００４７】また、チタン酸化物からなる高誘電体をゲ
ート絶縁物として用いているので、ＮＭＯＳＦＥＴ、Ｐ
ＭＯＳＦＥＴとも正常なトランジスタ特性を示した。こ
れらのトランジスタのソース、ドレインを接地して、Ｃ
Ｖ特性から求めたＳｉＯ2換算膜厚は２〜３ｎｍ、透過
型電子顕微鏡観察から求めたＴｉＯ2膜厚は２０〜３０
ｎｍで、ウェハ全面では膜厚のばらつきがまだあった。
ＴｉＯ2膜の比誘電率は約４０であった。
ート絶縁物として用いているので、ＮＭＯＳＦＥＴ、Ｐ
ＭＯＳＦＥＴとも正常なトランジスタ特性を示した。こ
れらのトランジスタのソース、ドレインを接地して、Ｃ
Ｖ特性から求めたＳｉＯ2換算膜厚は２〜３ｎｍ、透過
型電子顕微鏡観察から求めたＴｉＯ2膜厚は２０〜３０
ｎｍで、ウェハ全面では膜厚のばらつきがまだあった。
ＴｉＯ2膜の比誘電率は約４０であった。
【００４８】ＣＭＰの際、レジストによってトレンチ部
１０８が保護されていたので、第２の金属／第１の金属
の酸化物／Ｓｉ基板のゲート構造部には影響がなく、Ｆ
ＥＴで重要なゲート絶縁膜／半導体チャネル界面の特性
に影響を与えなかった。
１０８が保護されていたので、第２の金属／第１の金属
の酸化物／Ｓｉ基板のゲート構造部には影響がなく、Ｆ
ＥＴで重要なゲート絶縁膜／半導体チャネル界面の特性
に影響を与えなかった。
【００４９】一方、詳細にＷ／ＴｉＯ2／Ｓｉ構造をＸ
線光電子分光法（ＸＰＳ）で調べると、ＴｉＯ2／Ｓｉ
基板界面は大部分がＴｉＯｘ（ｘ＝０．８〜２）とＳｉ
と境界が急峻に形成されていた。しかし、部分的にはＳ
ｉＯｘ（ｘ＝１〜４）がＴｉＯｘとＳｉ基板界面に存在
する場合もあった。この場合でもトランジスタのゲート
リーク電流は十分に小さく、また、正常なトランジスタ
特性を示した。このため、ＴｉＯｘ／Ｓｉ基板界面に薄
くシリコン酸化膜が存在してもよいことが分かる。
線光電子分光法（ＸＰＳ）で調べると、ＴｉＯ2／Ｓｉ
基板界面は大部分がＴｉＯｘ（ｘ＝０．８〜２）とＳｉ
と境界が急峻に形成されていた。しかし、部分的にはＳ
ｉＯｘ（ｘ＝１〜４）がＴｉＯｘとＳｉ基板界面に存在
する場合もあった。この場合でもトランジスタのゲート
リーク電流は十分に小さく、また、正常なトランジスタ
特性を示した。このため、ＴｉＯｘ／Ｓｉ基板界面に薄
くシリコン酸化膜が存在してもよいことが分かる。
【００５０】また、例えばプラズマ窒化処理をして、半
導体チャネル部と高誘電体膜の間に他の絶縁膜であるＳ
ｉＯＮ膜を形成してもよい。
導体チャネル部と高誘電体膜の間に他の絶縁膜であるＳ
ｉＯＮ膜を形成してもよい。
【００５１】ゲートのリーク電流をより抑えるために
は、第１の金属を堆積するときに、第１の金属はなるべ
くアモルファス状態かアモルファスのような微結晶粒で
あることが効果的である。これは第１の金属が酸化され
る際にアモルファス状態であるとＯ原子が第１の金属膜
中を均一に拡散されやすいためである。このようなアモ
ルファス状態またはアモルファスのような微結晶粒薄膜
を実現するには、基板を例えば−５０〜０℃に冷却して
第１の金属を堆積することが効果的であった。このため
液体窒素で冷却した窒素ガスを基板支持台に流して基板
支持台および基板を冷却してもよい。
は、第１の金属を堆積するときに、第１の金属はなるべ
くアモルファス状態かアモルファスのような微結晶粒で
あることが効果的である。これは第１の金属が酸化され
る際にアモルファス状態であるとＯ原子が第１の金属膜
中を均一に拡散されやすいためである。このようなアモ
ルファス状態またはアモルファスのような微結晶粒薄膜
を実現するには、基板を例えば−５０〜０℃に冷却して
第１の金属を堆積することが効果的であった。このため
液体窒素で冷却した窒素ガスを基板支持台に流して基板
支持台および基板を冷却してもよい。
【００５２】さらに、第２の金属もアモルファス状態に
形成することで第２の勤続中をＯ原子がより均一に拡散
するため、第１の金属にＯ原子をより均一に供給するこ
とも可能となる。
形成することで第２の勤続中をＯ原子がより均一に拡散
するため、第１の金属にＯ原子をより均一に供給するこ
とも可能となる。
【００５３】（実施例２）本実施例では、第１の金属を
予め酸化させて半導体上に堆積し、この金属酸化膜上に
第２の金属である遷移金属あるいは貴金属膜を形成し酸
化性雰囲気中で熱処理したものである。最初に金属酸化
膜を形成することで後の酸化性雰囲気中の熱処理時間を
短くできる。
予め酸化させて半導体上に堆積し、この金属酸化膜上に
第２の金属である遷移金属あるいは貴金属膜を形成し酸
化性雰囲気中で熱処理したものである。最初に金属酸化
膜を形成することで後の酸化性雰囲気中の熱処理時間を
短くできる。
【００５４】先ず、図８に示すように、例えば洗浄化処
理を施し水素終端をして表面に半導体膜が露出したシリ
コン基板２０１上に、シリコン熱酸化膜の比誘電率
（３．９）よりも高い比誘電率を示す酸化物になる第１
の金属としてチタン（Ｔｉ）を用いこの金属酸化物とし
てチタン酸化物（Ｔｉ2Ｏ2）膜２０７を厚さ５ｎｍ〜１
０ｎｍ例えば１０ｎｍ蒸着法で堆積する。第１の金属と
してはチタンの他にタンタル（Ｔａ）、アルミニウム
（Ａｌ）やこれらの積層膜や合金等でもよくこれらの金
属酸化物を堆積する。
理を施し水素終端をして表面に半導体膜が露出したシリ
コン基板２０１上に、シリコン熱酸化膜の比誘電率
（３．９）よりも高い比誘電率を示す酸化物になる第１
の金属としてチタン（Ｔｉ）を用いこの金属酸化物とし
てチタン酸化物（Ｔｉ2Ｏ2）膜２０７を厚さ５ｎｍ〜１
０ｎｍ例えば１０ｎｍ蒸着法で堆積する。第１の金属と
してはチタンの他にタンタル（Ｔａ）、アルミニウム
（Ａｌ）やこれらの積層膜や合金等でもよくこれらの金
属酸化物を堆積する。
【００５５】次に、このチタン酸化物膜２０７上に、遷
移金属あるいは貴金属からなり、第１の金属より電気陰
性度が小さい第２の金属としてタングステン（Ｗ）膜２
０３を厚さ５ｎｍ例えば蒸着法で堆積する。第２の金属
としてはタングステンの他にモリブデン（Ｍｏ）、白金
（Ｐｔ）、パラジウム（Ｐｄ）やこれらの積層膜や合金
などでもよく、第１の金属よりも電気陰性度が小さい遷
移金属や貴金属であればよい。
移金属あるいは貴金属からなり、第１の金属より電気陰
性度が小さい第２の金属としてタングステン（Ｗ）膜２
０３を厚さ５ｎｍ例えば蒸着法で堆積する。第２の金属
としてはタングステンの他にモリブデン（Ｍｏ）、白金
（Ｐｔ）、パラジウム（Ｐｄ）やこれらの積層膜や合金
などでもよく、第１の金属よりも電気陰性度が小さい遷
移金属や貴金属であればよい。
【００５６】次に、この状態で真空熱処理炉に基板を移
し真空状態に引いて、タングステン膜２０３表面に付着
している水分（Ｈ2Ｏ）やハイドロカーボン（ＣＨ）な
どの表面付着物を除去する。
し真空状態に引いて、タングステン膜２０３表面に付着
している水分（Ｈ2Ｏ）やハイドロカーボン（ＣＨ）な
どの表面付着物を除去する。
【００５７】次に、高純度のアルゴン（Ａｒ）ガス雰囲
気でこの基板を所望の温度例えば３００℃まで過熱す
る。ここでは高純度のアルゴンガス雰囲気を用いたが、
高純度の窒素（Ｎ2）ガスなどの雰囲気で行ってもよ
い。
気でこの基板を所望の温度例えば３００℃まで過熱す
る。ここでは高純度のアルゴンガス雰囲気を用いたが、
高純度の窒素（Ｎ2）ガスなどの雰囲気で行ってもよ
い。
【００５８】次に、図９に示すように、基板温度が所望
の温度で安定したことを確認して、アルゴンガスを高純
度の酸素ガスに切り替えて流し、約１時間そのままの状
態に保持し、シリコン基板２０１／チタン酸化膜２０７
／タングステン膜２０３からなる積層体を上述の酸素ガ
ス（酸化性雰囲気）で熱処理する。この時チャンバ中の
Ｏ2分子２０５はタングステン膜２０３に接触すること
によって遷移金属や貴金属の触媒作用によりＯ原子２０
６に解離し吸着される。この酸素原子２０６は活性原子
であり、遷移金属や貴金属膜であるタングステン膜２０
３中を拡散し、第１の金属の金属酸化膜であるチタン酸
化物膜２０７表面に到着する。第１の金属であるチタン
は、第２の金属であるタングステンよりも電気陰性度が
大きく酸化しやすいので、酸素原子と反応してより良好
なチタン酸化物２０８になる。これを二次イオン質量分
析法（ＳＩＭＳ）、ラザフォード・バック・スキャタリ
ング（ＲＢＳ）、透過型電子顕微鏡（ＴＥＭ）観察およ
びＸ線光電子分光法（ＸＰＳ）で解析したら、Ｔｉ2Ｏ2
膜２０７はＴｉＯ／ＴｉＯ2が混在した薄膜２０８に変
わっていることを確認した。さらにＴＥＭで詳しく観察
すると、特にＴｉＯｘ膜２０６／Ｓｉ基板２０１界面の
平坦性に優れていた。
の温度で安定したことを確認して、アルゴンガスを高純
度の酸素ガスに切り替えて流し、約１時間そのままの状
態に保持し、シリコン基板２０１／チタン酸化膜２０７
／タングステン膜２０３からなる積層体を上述の酸素ガ
ス（酸化性雰囲気）で熱処理する。この時チャンバ中の
Ｏ2分子２０５はタングステン膜２０３に接触すること
によって遷移金属や貴金属の触媒作用によりＯ原子２０
６に解離し吸着される。この酸素原子２０６は活性原子
であり、遷移金属や貴金属膜であるタングステン膜２０
３中を拡散し、第１の金属の金属酸化膜であるチタン酸
化物膜２０７表面に到着する。第１の金属であるチタン
は、第２の金属であるタングステンよりも電気陰性度が
大きく酸化しやすいので、酸素原子と反応してより良好
なチタン酸化物２０８になる。これを二次イオン質量分
析法（ＳＩＭＳ）、ラザフォード・バック・スキャタリ
ング（ＲＢＳ）、透過型電子顕微鏡（ＴＥＭ）観察およ
びＸ線光電子分光法（ＸＰＳ）で解析したら、Ｔｉ2Ｏ2
膜２０７はＴｉＯ／ＴｉＯ2が混在した薄膜２０８に変
わっていることを確認した。さらにＴＥＭで詳しく観察
すると、特にＴｉＯｘ膜２０６／Ｓｉ基板２０１界面の
平坦性に優れていた。
【００５９】このように本実施例でも実施例１と同様
に、第２の金属膜２０３の遷移金属や貴金属の触媒作用
を用いているので、４５０℃以下で高誘電体膜２０６を
形成可能である。したがってスパッタ等の方法によるよ
うな高温工程がなく、高誘電体膜２０８にダメージを与
えることがない。
に、第２の金属膜２０３の遷移金属や貴金属の触媒作用
を用いているので、４５０℃以下で高誘電体膜２０６を
形成可能である。したがってスパッタ等の方法によるよ
うな高温工程がなく、高誘電体膜２０８にダメージを与
えることがない。
【００６０】また、解離したＯ原子は遷移金属や貴金属
膜中を均一に拡散するので第１のチタン酸化物膜２０７
を均一に酸化でき、膜欠陥の低い良好な高誘電体膜２０
８を形成できる。
膜中を均一に拡散するので第１のチタン酸化物膜２０７
を均一に酸化でき、膜欠陥の低い良好な高誘電体膜２０
８を形成できる。
【００６１】また、第１の金属の酸化物であるチタン酸
化物２０７を酸化する際、このチタン酸化物２０７が直
接酸化性雰囲気中に露出されていないので基板内におい
て酸化むらが生じにくく素子特性の基板の面内ばらつき
を低減できる。
化物２０７を酸化する際、このチタン酸化物２０７が直
接酸化性雰囲気中に露出されていないので基板内におい
て酸化むらが生じにくく素子特性の基板の面内ばらつき
を低減できる。
【００６２】さらに第２の金属である遷移金属や貴金属
膜２０３と酸化により形成された金属酸化物感の界面は
欠陥準位のない良好な界面状態であるのでこのまま第２
の金属をゲート電極に利用すればリーク電流を低減でき
る。
膜２０３と酸化により形成された金属酸化物感の界面は
欠陥準位のない良好な界面状態であるのでこのまま第２
の金属をゲート電極に利用すればリーク電流を低減でき
る。
【００６３】また、高誘電体膜２０６は両界面とも他の
物質で被覆されている。このため、高誘電体膜の酸化に
伴う堆積膨張、ストレスは、第２の金属が薄いので第２
の金属が変形することでストレスを吸収できる。このた
め、第２の金属２０３、高誘電体膜２０８、Ｓｉ基板２
０１の構造で特に大きなストレスの発生は認められなか
った。
物質で被覆されている。このため、高誘電体膜の酸化に
伴う堆積膨張、ストレスは、第２の金属が薄いので第２
の金属が変形することでストレスを吸収できる。このた
め、第２の金属２０３、高誘電体膜２０８、Ｓｉ基板２
０１の構造で特に大きなストレスの発生は認められなか
った。
【００６４】本実施例においても、実施例１と同様の方
法を用いて電界効果型トランジスタの製造方法に用いる
ことができる。
法を用いて電界効果型トランジスタの製造方法に用いる
ことができる。
【００６５】（実施例３）本実施例では、半導体膜上に
第１の金属の酸化物を形成し、この上に第２の金属の酸
化物を形成し、還元性雰囲気中にて熱処理を施した例で
ある。
第１の金属の酸化物を形成し、この上に第２の金属の酸
化物を形成し、還元性雰囲気中にて熱処理を施した例で
ある。
【００６６】先ず、図１０に示すように、実施例１で用
いた方法によりダミーゲート絶縁膜、ダミー電極を形成
しこれらを除去することによって、シリコン基板３０１
の上にＣＶＤ絶縁膜ゲート側壁３０２、イオン注入によ
りソース・ドレイン領域３１１、ＣＶＤによりＳｉＯ2
絶縁膜３０３を形成する。
いた方法によりダミーゲート絶縁膜、ダミー電極を形成
しこれらを除去することによって、シリコン基板３０１
の上にＣＶＤ絶縁膜ゲート側壁３０２、イオン注入によ
りソース・ドレイン領域３１１、ＣＶＤによりＳｉＯ2
絶縁膜３０３を形成する。
【００６７】次に、図１１に示すように、第１の金属の
金属酸化物としてチタン酸化物（ＴｉＯ2）３０５を２
０〜３０ｎｍ例えば２０ｎｍスパッタ法にて堆積する。
次に、連続的に第２の金属の金属酸化物としてタングス
テン酸化物（ＷＯ3）３０６を５〜１０ｎｍ例えば５ｎ
ｍスパッタ法にて堆積する。この工程は、大気中にウェ
ハを露出しない連続工程であることが望ましい。このよ
うに大気中に晒さず連続形成することで、チタン酸化膜
BR>の酸素欠損を低減することができる。さらに基板温
度３００〜４５０℃で、酸化性雰囲気中３０〜６０分熱
処理をしてもよい。これは、第１の金属の金属酸化膜３
０５の緻密化のための操作である。
金属酸化物としてチタン酸化物（ＴｉＯ2）３０５を２
０〜３０ｎｍ例えば２０ｎｍスパッタ法にて堆積する。
次に、連続的に第２の金属の金属酸化物としてタングス
テン酸化物（ＷＯ3）３０６を５〜１０ｎｍ例えば５ｎ
ｍスパッタ法にて堆積する。この工程は、大気中にウェ
ハを露出しない連続工程であることが望ましい。このよ
うに大気中に晒さず連続形成することで、チタン酸化膜
BR>の酸素欠損を低減することができる。さらに基板温
度３００〜４５０℃で、酸化性雰囲気中３０〜６０分熱
処理をしてもよい。これは、第１の金属の金属酸化膜３
０５の緻密化のための操作である。
【００６８】次に、還元性雰囲気で該基板を３００〜６
００℃、Ｈ2Ｏ分圧１０〜１００ｐｐｍ、窒素雰囲気で
４５分間熱処理した。熱処理時間は、還元したい第２の
金属の金属酸化物の量で決まり、５〜１０ｎｍのＷＯ3
をＷに還元するには、上記熱処理条件で４５〜６０分で
十分であった。この還元処理によって、第１の金属の金
属酸化膜３０５ないに余分に参加され欠陥を形成してい
た領域を、程よく還元することで、欠陥を修正すること
ができる。このようにすることでリーク電流の抑制され
た高誘電体ゲート絶縁膜を形成できる。
００℃、Ｈ2Ｏ分圧１０〜１００ｐｐｍ、窒素雰囲気で
４５分間熱処理した。熱処理時間は、還元したい第２の
金属の金属酸化物の量で決まり、５〜１０ｎｍのＷＯ3
をＷに還元するには、上記熱処理条件で４５〜６０分で
十分であった。この還元処理によって、第１の金属の金
属酸化膜３０５ないに余分に参加され欠陥を形成してい
た領域を、程よく還元することで、欠陥を修正すること
ができる。このようにすることでリーク電流の抑制され
た高誘電体ゲート絶縁膜を形成できる。
【００６９】次に、図１２に示すように、清浄化処理を
施し、Ｗ膜３０７をさらに厚さ１００〜３００ｎｍ例え
ば１００ｎｍ蒸着法にて堆積する。次に、図１３に示す
ように、フォトレジストを基板前面に塗布し、ＣＭＰ平
坦化処理を行ない、ゲート電極以外の不用なＷを除去
し、ゲート絶縁膜３０５／ゲート電極３０６、３０７の
積層構造を形成する。次に、シリコン酸化膜をＣＶＤ法
で堆積し、ＣＭＰで平坦化処理をした。この後、配線形
成工程に入る。第２の金属酸化物の還元工程では、水素
濃度を制御すれば、水素雰囲気で熱処理をしても効果が
あった。
施し、Ｗ膜３０７をさらに厚さ１００〜３００ｎｍ例え
ば１００ｎｍ蒸着法にて堆積する。次に、図１３に示す
ように、フォトレジストを基板前面に塗布し、ＣＭＰ平
坦化処理を行ない、ゲート電極以外の不用なＷを除去
し、ゲート絶縁膜３０５／ゲート電極３０６、３０７の
積層構造を形成する。次に、シリコン酸化膜をＣＶＤ法
で堆積し、ＣＭＰで平坦化処理をした。この後、配線形
成工程に入る。第２の金属酸化物の還元工程では、水素
濃度を制御すれば、水素雰囲気で熱処理をしても効果が
あった。
【００７０】本実施例では、高誘電体ゲート絶縁膜３０
５になる金属酸化物とゲート電極３０６になる金属酸化
物を大気中に晒さずに連続して堆積しているので、高誘
電体ゲート絶縁膜３０５になる金属酸化物が後の工程に
よって酸素欠損をする確率を低減している。また、ゲー
ト電極３０６になる金属酸化物を還元雰囲気中で還元
し、金属ゲート電極３０６を形成することで、金属ゲー
ト電極３０６／高誘電率ゲート絶縁膜３０５の界面は良
好に形成されリーク電流の少ない良好なゲート構造を提
供できる。
５になる金属酸化物とゲート電極３０６になる金属酸化
物を大気中に晒さずに連続して堆積しているので、高誘
電体ゲート絶縁膜３０５になる金属酸化物が後の工程に
よって酸素欠損をする確率を低減している。また、ゲー
ト電極３０６になる金属酸化物を還元雰囲気中で還元
し、金属ゲート電極３０６を形成することで、金属ゲー
ト電極３０６／高誘電率ゲート絶縁膜３０５の界面は良
好に形成されリーク電流の少ない良好なゲート構造を提
供できる。
【００７１】第１の金属としては、チタン（Ｔｉ）、タ
ンタル（Ｔａ）或いはアルミニウム（Ａｌ）から選ばれ
る少なくとも１種以上の金属或いはこれらの積層膜或い
はこれらの合金でもよい。
ンタル（Ｔａ）或いはアルミニウム（Ａｌ）から選ばれ
る少なくとも１種以上の金属或いはこれらの積層膜或い
はこれらの合金でもよい。
【００７２】また、第２の金属としては、タングステン
（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）或いはパラ
ジウム（Ｐｄ）から選ばれる少なくとも１種以上の金属
或いはこれらの積層膜或いはこれらの合金でもよい。
（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）或いはパラ
ジウム（Ｐｄ）から選ばれる少なくとも１種以上の金属
或いはこれらの積層膜或いはこれらの合金でもよい。
【００７３】（実施例４）本実施例では、ダミーゲート
絶縁膜、ダミーゲート電極を用いずに半導体基板上に本
発明のゲート構造を最初に形成した例を示す。
絶縁膜、ダミーゲート電極を用いずに半導体基板上に本
発明のゲート構造を最初に形成した例を示す。
【００７４】先ず、図１４に示すように、シリコン基板
４０１に、清浄化処理を施した後に、第１の金属として
チタン膜４０２を膜厚５〜１０ｎｍ堆積し、続いて第２
の金属としてタングステン膜４０３を膜厚２０〜３０ｎ
ｍ例えば２０ｎｍ蒸着法によって堆積する。
４０１に、清浄化処理を施した後に、第１の金属として
チタン膜４０２を膜厚５〜１０ｎｍ堆積し、続いて第２
の金属としてタングステン膜４０３を膜厚２０〜３０ｎ
ｍ例えば２０ｎｍ蒸着法によって堆積する。
【００７５】次に、図１５に示すように、この基板４０
１を酸化性雰囲気で熱処理する。これによりチタン膜４
０２は選択的に酸化されてチタン酸化膜（ＴｉＯX（ｘ=
０.８〜２））４０４になる。
１を酸化性雰囲気で熱処理する。これによりチタン膜４
０２は選択的に酸化されてチタン酸化膜（ＴｉＯX（ｘ=
０.８〜２））４０４になる。
【００７６】次に、図１６に示すように、さらにタング
ステン膜４０５を堆積し、通常のＰＥＰとＲＩＥによ
り、ＦＥＴのゲート電極になる部分のＷ／ＴｉＯX膜を
残して、それ以外の金属および第１の金属の金属酸化物
薄膜を除去する。
ステン膜４０５を堆積し、通常のＰＥＰとＲＩＥによ
り、ＦＥＴのゲート電極になる部分のＷ／ＴｉＯX膜を
残して、それ以外の金属および第１の金属の金属酸化物
薄膜を除去する。
【００７７】次に、図１７に示すように、ＮＭＯＳ領域
にｎ-層、ＰＭＯＳ領域にｐ-層を形成するため、ゲート
電極をマスク材としてそれぞれリン（Ｐ）およびフッ化
ホウ素（ＢＦ2）をイオン注入する。ＮＭＯＳ領域、Ｐ
ＭＯＳ領域に所望のイオンを打ち分けるには、互いの領
域をフォトレジストで保護してイオン注入すればよい。
にｎ-層、ＰＭＯＳ領域にｐ-層を形成するため、ゲート
電極をマスク材としてそれぞれリン（Ｐ）およびフッ化
ホウ素（ＢＦ2）をイオン注入する。ＮＭＯＳ領域、Ｐ
ＭＯＳ領域に所望のイオンを打ち分けるには、互いの領
域をフォトレジストで保護してイオン注入すればよい。
【００７８】次に、フォトレジストを除去した後に清浄
化処理を施し、側壁絶縁膜４０６を堆積する。これには
ＣＶＤで形成したＳｉＯ2膜を使用すればよいが、Ｓｉ3
Ｎ4膜でもよい。ＲＩＥよる異方性エッチングでゲート
電極側壁部にのみ絶縁膜を残せばよい。
化処理を施し、側壁絶縁膜４０６を堆積する。これには
ＣＶＤで形成したＳｉＯ2膜を使用すればよいが、Ｓｉ3
Ｎ4膜でもよい。ＲＩＥよる異方性エッチングでゲート
電極側壁部にのみ絶縁膜を残せばよい。
【００７９】次に、素子分離領域の酸化膜、ゲート電
極、ゲート電極側璧をマスク材として、ソース・ドレイ
ン形成のためにイオン注入する。ＮＭＯＳ領域にｎ型不
純物である砒素（Ａｓ）をイオン注入するときはＰＭＯ
Ｓ領域をフォトレジストでマスクし、逆にＰＭＯＳ領域
にｐ型不純物であるホウ素（Ｂ）をイオン注入するとき
はＮＭＯＳ領域をフォトレジストでマスクして、フッ化
ホウ素（ＢＦ2）イオンを用いて行なう。次に、プラズ
マＣＶＤで低温でＳｉＯ2膜４０７を堆積し、ゲート電
極を完全にＳｉＯ2膜４０７で覆った後に、活性化のた
めの熱処理を例えば１０００〜１１００℃で１〜３秒ア
ニールを施し拡散層を形成する。さらにＣＶＤでＳｉＯ
2膜を堆積し、化学的機械的研磨法(Chemical Mechanica
l Polish, CMP)で基板表面を平坦化する。
極、ゲート電極側璧をマスク材として、ソース・ドレイ
ン形成のためにイオン注入する。ＮＭＯＳ領域にｎ型不
純物である砒素（Ａｓ）をイオン注入するときはＰＭＯ
Ｓ領域をフォトレジストでマスクし、逆にＰＭＯＳ領域
にｐ型不純物であるホウ素（Ｂ）をイオン注入するとき
はＮＭＯＳ領域をフォトレジストでマスクして、フッ化
ホウ素（ＢＦ2）イオンを用いて行なう。次に、プラズ
マＣＶＤで低温でＳｉＯ2膜４０７を堆積し、ゲート電
極を完全にＳｉＯ2膜４０７で覆った後に、活性化のた
めの熱処理を例えば１０００〜１１００℃で１〜３秒ア
ニールを施し拡散層を形成する。さらにＣＶＤでＳｉＯ
2膜を堆積し、化学的機械的研磨法(Chemical Mechanica
l Polish, CMP)で基板表面を平坦化する。
【００８０】このようにして形成したＮＭＯＳ、ＰＭＯ
Ｓ ＦＥＴともゲート絶縁膜のリーク電流は、１０-10
Ａ／ｃｍ2のレベルであり、１０ｎｍ相当のシリコン酸
化膜と同等のリークレベルであった。また、ＮＭＯＳ、
ＰＭＯＳ ＦＥＴとも正常なトランジスタ特性を示し
た。ソース、ドレインを接地して、ＣＶ特性から求めた
ＳｉＯ2換算膜厚は２〜３ｎｍ、透過型電子顕微鏡観察
から求めたＴｉＯ2膜厚は２０〜３０ｎｍで、ウェハ前
面では膜厚のばらつきがまだあった。ＴｉＯ2の比誘電
率は約４０であった。本実施例では、第１の金属の金属
酸化物、第２の金属を直接ＲＩＥで加工した。また、第
１の金属であるＴｉをＴｉＯX（Ｘ=０.８〜２）に酸化
して、さらにＷ／ＴｉＯXゲート構造をＳｉＯ2絶縁膜で
完全に覆ってから、不純物の活性化熱処理を短時間で行
なったため、Ｗ／ＴｉＯXゲート構造には特に異常は観
察されなかった。また、心配されたＲＩＥダメージもま
ったく観察されなかった。
Ｓ ＦＥＴともゲート絶縁膜のリーク電流は、１０-10
Ａ／ｃｍ2のレベルであり、１０ｎｍ相当のシリコン酸
化膜と同等のリークレベルであった。また、ＮＭＯＳ、
ＰＭＯＳ ＦＥＴとも正常なトランジスタ特性を示し
た。ソース、ドレインを接地して、ＣＶ特性から求めた
ＳｉＯ2換算膜厚は２〜３ｎｍ、透過型電子顕微鏡観察
から求めたＴｉＯ2膜厚は２０〜３０ｎｍで、ウェハ前
面では膜厚のばらつきがまだあった。ＴｉＯ2の比誘電
率は約４０であった。本実施例では、第１の金属の金属
酸化物、第２の金属を直接ＲＩＥで加工した。また、第
１の金属であるＴｉをＴｉＯX（Ｘ=０.８〜２）に酸化
して、さらにＷ／ＴｉＯXゲート構造をＳｉＯ2絶縁膜で
完全に覆ってから、不純物の活性化熱処理を短時間で行
なったため、Ｗ／ＴｉＯXゲート構造には特に異常は観
察されなかった。また、心配されたＲＩＥダメージもま
ったく観察されなかった。
【００８１】また、第１の金属としては、チタン（Ｔ
ｉ）、タンタル（Ｔａ）或いはアルミニウム（Ａｌ）か
ら選ばれる少なくとも１種以上の金属或いはこれらの積
層膜或いはこれらの合金でもよい。
ｉ）、タンタル（Ｔａ）或いはアルミニウム（Ａｌ）か
ら選ばれる少なくとも１種以上の金属或いはこれらの積
層膜或いはこれらの合金でもよい。
【００８２】また、第２の金属としては、タングステン
（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）或いはパラ
ジウム（Ｐｄ）から選ばれる少なくとも１種以上の金属
或いはこれらの積層膜或いはこれらの合金でもよい。
（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）或いはパラ
ジウム（Ｐｄ）から選ばれる少なくとも１種以上の金属
或いはこれらの積層膜或いはこれらの合金でもよい。
【００８３】また、本実施例では、ゲート電極に加工す
る前に第２の金属であるＷ／第１の金属であるＴｉを酸
化処理して、ＴｉＯXを先に形成したが、熱処理する雰
囲気の水素濃度にさえ注意を払えば、Ｗ／Ｔｉ薄膜をゲ
ート構造に加工した後で酸化処理して、ＴｉＯXを作成
してもよい。
る前に第２の金属であるＷ／第１の金属であるＴｉを酸
化処理して、ＴｉＯXを先に形成したが、熱処理する雰
囲気の水素濃度にさえ注意を払えば、Ｗ／Ｔｉ薄膜をゲ
ート構造に加工した後で酸化処理して、ＴｉＯXを作成
してもよい。
【００８４】
【発明の効果】本発明によれば、第１の金属の酸化膜と
第２の金属の界面は連続的に形成され、活性酸素は、第
２の金属の表面で吸着解離して、第１の金属に拡散して
第１の金属を酸化する。第１の金属は、下面は半導体
に、上面は第２の金属に接着したまま酸化することにな
る。
第２の金属の界面は連続的に形成され、活性酸素は、第
２の金属の表面で吸着解離して、第１の金属に拡散して
第１の金属を酸化する。第１の金属は、下面は半導体
に、上面は第２の金属に接着したまま酸化することにな
る。
【００８５】このため、酸化は均一に第２の金属側から
進行し、組成の一定な第２の金属の酸化膜が形成でき
る。また、第２の金属の酸化物（高融点ゲート絶縁膜）
は形成後、大気に晒されることもなく、また、形成温度
以上の処理温度に晒されることもないので、良好なゲー
ト構造を提供できる。
進行し、組成の一定な第２の金属の酸化膜が形成でき
る。また、第２の金属の酸化物（高融点ゲート絶縁膜）
は形成後、大気に晒されることもなく、また、形成温度
以上の処理温度に晒されることもないので、良好なゲー
ト構造を提供できる。
【００８６】また、本発明は、第１の金属酸化物を半導
体の上に堆積し、第２の金属酸化物をその上に堆積する
ので、第１の金属の酸化物は、両界面は薄膜または基板
で保護されているので、製造工程の途中で安定である。
しかる後、還元性雰囲気で熱処理すると、還元しやすい
第２の金属の酸化物が優先的に還元されて、第２の金属
になる。の工程は大気中に基板を晒すことなく、連続で
堆積できるので、良好なゲート構造を提供できる。
体の上に堆積し、第２の金属酸化物をその上に堆積する
ので、第１の金属の酸化物は、両界面は薄膜または基板
で保護されているので、製造工程の途中で安定である。
しかる後、還元性雰囲気で熱処理すると、還元しやすい
第２の金属の酸化物が優先的に還元されて、第２の金属
になる。の工程は大気中に基板を晒すことなく、連続で
堆積できるので、良好なゲート構造を提供できる。
【図１】 本発明の実施例１にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図２】 本発明の実施例１にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図３】 本発明の実施例１にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図４】 本発明の実施例１にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図５】 本発明の実施例１にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図６】 本発明の実施例１にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図７】 本発明の実施例１にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図８】 本発明の実施例２にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図９】 本発明の実施例２にかかる半導体装置の製造
方法を説明する工程断面図。
方法を説明する工程断面図。
【図１０】 本発明の実施例３にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
【図１１】 本発明の実施例３にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
【図１２】 本発明の実施例３にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
【図１３】 本発明の実施例３にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
【図１４】 本発明の実施例４にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
【図１５】 本発明の実施例４にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
【図１６】 本発明の実施例４にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
【図１７】 本発明の実施例４にかかる半導体装置の製
造方法を説明する工程断面図。
造方法を説明する工程断面図。
１０１…ｎ型Ｓｉ基板
１０２…ｐウェル
１０３…ＳＴＩ用ＳｉＯ2
１０４…ゲート絶縁膜
１０５…多結晶シリコン
１０６…ゲート側壁絶縁膜
１０７… ＳｉＯ2
１０８…トレンチ部
１０９…チタン薄膜
１１０…タングステン薄膜
１１１…タングステン薄膜
２０１…Ｓｉ基板
２０２…チタン薄膜
２０３…タングステン薄膜
２０４…Ｔｉ／ＴｉＯ2が混在した薄膜
２０５…酸素分子
２０６…酸素原子
３０１…Ｓｉ基板
３０２…ゲート側壁膜
３０３…ＳｉＯ2
３０４…トレンチ部
３０５…チタン酸化物（ＴｉＯ2）
３０６…タングステン酸化膜（ＷＯ3）
４０１…Ｓｉ基板
４０２…チタン薄膜
４０３…タングステン薄膜
４０４…チタン酸化物（ＴｉＯX（Ｘ=０.８〜２）
４０５…タングステン
４０５…側壁絶縁膜
４０７…ＳｉＯ2
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(56)参考文献 特開 平10−12844（ＪＰ，Ａ)
特開 平９−45679（ＪＰ，Ａ)
特開 平10−50701（ＪＰ，Ａ)
特開 平11−67756（ＪＰ，Ａ)
特開 平11−214386（ＪＰ，Ａ)
特開 平10−56175（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
H01L 21/316
H01L 29/423
H01L 29/49
H01L 29/78
Claims (10)
- 【請求項１】半導体膜上に、シリコン熱酸化膜の比誘電
率よりも高い比誘電率を示す酸化物になる第１の金属を
堆積する工程と、 前記第１の金属上に、遷移金属あるいは貴金属からな
り、前記第１の金属より電気陰性度が小さい第２の金属
を堆積する工程と、 前記積層体を酸化性雰囲気で熱処理する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体膜に接して、シリコン熱酸化膜の比
誘電率よりも高い比誘電率を示すゲート絶縁膜用酸化物
になる第１の金属の酸化物を堆積する工程と、 前記第１の金属の酸化物に接する、遷移金属あるいは貴
金属からなり、前記第１の金属より電気陰性度が小さい
第２の金属を堆積する工程と、 前記積層体を酸化性雰囲気で熱処理する工程とを具備す
ることを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項３】半導体膜上に、チタン、タンタル、アルミ
ニウムから選んだ少なくとも１種類以上の第１の金属を
堆積する工程と、 前記第１の金属上に、遷移金属あるいは貴金属からな
り、前記第１の金属より電気陰性度が小さい第２の金属
を堆積する工程と、 前記積層体を酸化性雰囲気で熱処理する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体膜に接して、チタン、タンタル、ア
ルミニウムから選んだ少なくとも１種類以上の第１の金
属のゲート絶縁膜用酸化物を堆積する工程と、 前記第１の金属の酸化物に接する、遷移金属あるいは貴
金属からなり、前記第１の金属より電気陰性度が小さい
第２の金属を堆積する工程と、 前記積層体を酸化性雰囲気で熱処理する工程とを具備す
ることを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項５】半導体膜上に、チタン、タンタル、アルミ
ニウムから選んだ少なくとも１種類以上の第１の金属を
堆積する工程と、 前記第１の金属上に、タングステン、モッリブデン、白
金、パラジウムから選んだ少なくとも１種類以上の第２
の金属を堆積する工程と、 前記積層体を酸化性雰囲気で熱処理する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体膜に接して、チタン、タンタル、ア
ルミニウムから選んだ少なくとも１種類以上の第１の金
属のゲート絶縁膜用酸化物を堆積する工程と、 前記第１の金属の酸化物に接する、タングステン、モッ
リブデン、白金、パラジウムから選んだ少なくとも１種
類以上の第２の金属を堆積する工程と、 前記積層体を酸化性雰囲気で熱処理する工程とを具備す
ることを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項７】前記第１の金属の酸化物の膜厚は５ｎｍ〜
１０ｎｍであることを特徴とする請求項２、４及び６の
いずれかに記載の 電界効果型トランジスタの製造方法。 - 【請求項８】半導体膜上に、シリコン熱酸化膜の比誘電
率よりも高い比誘電率を示す酸化物になる第１の金属の
酸化物を堆積する工程と、 前記第１の金属の酸化物上に、遷移金属あるいは貴金属
からなり、前記第１の金属より電気陰性度が小さい第２
の金属の酸化物を堆積する工程と、 前記積層体を還元性雰囲気で熱処理する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項９】半導体膜上に、チタン、タンタル、アルミ
ニウムから選んだ少なくとも１種類以上の第１の金属の
酸化物を堆積する工程と、 前記第１の金属の酸化物上に、遷移金属あるいは貴金属
からなり、前記第１の金属より電気陰性度が小さい第２
の金属の酸化物を堆積する工程と、 前記積層体を還元性雰囲気で熱処理する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】半導体膜上に、チタン、タンタル、アル
ミニウムから選んだ少なくとも１種類以上の第１の金属
の酸化物を堆積する工程と、 前記第１の金属の酸化物上に、タングステン、モッリブ
デン、白金、パラジウムから選んだ少なくとも１種類以
上の第２の金属の酸化物を堆積する工程と、 前記積層体を還元性雰囲気で熱処理する工程とを具備す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019704A JP3447644B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体装置の製造方法及び電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019704A JP3447644B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体装置の製造方法及び電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210636A JP2001210636A (ja) | 2001-08-03 |
| JP3447644B2 true JP3447644B2 (ja) | 2003-09-16 |
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ID=18546362
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000019704A Expired - Fee Related JP3447644B2 (ja) | 2000-01-28 | 2000-01-28 | 半導体装置の製造方法及び電界効果型トランジスタの製造方法 |
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| Country | Link |
|---|---|
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| JP2003209106A (ja) * | 2002-01-16 | 2003-07-25 | Japan Atom Energy Res Inst | 半導体基板上に成長する酸化物薄膜の内部応力を解消・制御する方法 |
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| JP5462885B2 (ja) * | 2009-12-18 | 2014-04-02 | 株式会社日立国際電気 | 半導体装置の製造方法および基板処理装置 |
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2000
- 2000-01-28 JP JP2000019704A patent/JP3447644B2/ja not_active Expired - Fee Related
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