JP3438726B2 - パッケージ - Google Patents
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- JP3438726B2 JP3438726B2 JP2001200919A JP2001200919A JP3438726B2 JP 3438726 B2 JP3438726 B2 JP 3438726B2 JP 2001200919 A JP2001200919 A JP 2001200919A JP 2001200919 A JP2001200919 A JP 2001200919A JP 3438726 B2 JP3438726 B2 JP 3438726B2
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Description
【０００１】
【発明が属する技術分野】この発明は、マイクロ波、ミ
リ波帯等の高周波帯で動作する高周波半導体回路を収納
するパッケージに関するものである。
リ波帯等の高周波帯で動作する高周波半導体回路を収納
するパッケージに関するものである。
【０００２】
【従来の技術】図９は、従来のパッケージの構成の１例
を示す図であり、図９（ａ）はパッケージの積層状態を
示す斜視図、図９（ｂ）はパッケージにおけるバイアス
または制御線路（以下、バイアス／制御線路という）の
設けられた第４の誘電体基板上の線路の接続及び配置を
示す平面図である。図において、１はアルミ等の金属製
のベース、２ａ、２ｂ、２ｃ及び２ｄは第１、第２、第
３及び第４の誘電体、３はアルミ等の金属製のカバー、
４は第１の誘電体２ａに形成されたキャビティ、５は第
３の誘電体２ｃ上に載置された複数の高周波半導体回
路、６は第２の誘電体２ｂの上層に設けられて高周波半
導体回路５にＲＦ信号（例えばマイクロ波信号）を入出
力するＲＦ線路（例えばマイクロストリップ線路）、７
は第４の誘電体２ｄの上層に配設されてバイアス／制御
信号（ＤＣ信号）を伝送するバイアス／制御線路、８は
第２の誘電体基板２ｂ上に形成され高周波半導体回路５
へバイアス／制御信号を伝送する線路とバイアス／制御
線路７との間を接続するバイアス／制御用スルーホー
ル、９はバイアス／制御線路との間で信号の授受を行う
バイアスまたは制御端子（以下、バイアス／制御端子と
いう）、１０は第４の誘電体２ｄに設けられベース１に
接地されたＧＮＤ用スルーホールである。また、高周波
半導体回路５の端子１４１、１４２、１４３、１４４
は、第２の誘電体基板２ｂの上層に設けられたバイアス
線路及びバイアス／制御用スルーホール８を介して、誘
電体基板２ｄ上の接続部７１１、７１２、７１３、７１
４でバイアス／制御線路７に接続されている。
を示す図であり、図９（ａ）はパッケージの積層状態を
示す斜視図、図９（ｂ）はパッケージにおけるバイアス
または制御線路（以下、バイアス／制御線路という）の
設けられた第４の誘電体基板上の線路の接続及び配置を
示す平面図である。図において、１はアルミ等の金属製
のベース、２ａ、２ｂ、２ｃ及び２ｄは第１、第２、第
３及び第４の誘電体、３はアルミ等の金属製のカバー、
４は第１の誘電体２ａに形成されたキャビティ、５は第
３の誘電体２ｃ上に載置された複数の高周波半導体回
路、６は第２の誘電体２ｂの上層に設けられて高周波半
導体回路５にＲＦ信号（例えばマイクロ波信号）を入出
力するＲＦ線路（例えばマイクロストリップ線路）、７
は第４の誘電体２ｄの上層に配設されてバイアス／制御
信号（ＤＣ信号）を伝送するバイアス／制御線路、８は
第２の誘電体基板２ｂ上に形成され高周波半導体回路５
へバイアス／制御信号を伝送する線路とバイアス／制御
線路７との間を接続するバイアス／制御用スルーホー
ル、９はバイアス／制御線路との間で信号の授受を行う
バイアスまたは制御端子（以下、バイアス／制御端子と
いう）、１０は第４の誘電体２ｄに設けられベース１に
接地されたＧＮＤ用スルーホールである。また、高周波
半導体回路５の端子１４１、１４２、１４３、１４４
は、第２の誘電体基板２ｂの上層に設けられたバイアス
線路及びバイアス／制御用スルーホール８を介して、誘
電体基板２ｄ上の接続部７１１、７１２、７１３、７１
４でバイアス／制御線路７に接続されている。
【０００３】また、図１０はキャビティ内に収納される
高周波半導体回路５内の構成の一例を示す図である。図
において、１２は整合回路、１３はＦＥＴ（電界効果ト
ランジスタ）等の能動素子、１４はバイアス線路、Ｃは
ＲＦ信号を通過させると共にＤＣ信号を遮断するカップ
リングキャパシタ、１１１はＲＦ線路６からのＲＦ信号
の入力端子、１１２はＲＦ線路６へのＲＦ信号出力端子
である。
高周波半導体回路５内の構成の一例を示す図である。図
において、１２は整合回路、１３はＦＥＴ（電界効果ト
ランジスタ）等の能動素子、１４はバイアス線路、Ｃは
ＲＦ信号を通過させると共にＤＣ信号を遮断するカップ
リングキャパシタ、１１１はＲＦ線路６からのＲＦ信号
の入力端子、１１２はＲＦ線路６へのＲＦ信号出力端子
である。
【０００４】次に、従来のパッケージの構成及び動作に
ついて説明する。従来のパッケージは、図９のように、
金属のベース１の上に第１〜第４の誘電体２ａ〜２ｄを
積層し、その上にカバー３を接合することでパッケージ
（特にキャビティ４）を気密する。また、第１、第２の
誘電体２ａ、２ｂによってキャビティ４を構成し、キャ
ビティ内に高周波半導体回路５を収納する。この高周波
半導体回路５は、図１０のように、入出力に整合回路１
２を有するＦＥＴ等の能動素子１３にバイアス線路１４
を接続することで構成している。そして、パッケージ内
に設けられ第三の誘電体層２ｃを地導体とするＲＦ線路
６やバイアス／制御線路７と接続することで高周波半導
体回路５を動作させ、例えばＲＦ線路６を通じて端子１
１１から入力されたＲＦ信号を、バイアス／制御信号に
応じて能動素子１３で増幅し、この増幅された信号を端
子１１２から出力側のＲＦ線路６へ出力する。このパッ
ケージにおいて、バイアス／制御線路７は、第３の誘電
体基板２ｃ内に設けられたバイアス／制御用スルーホー
ル８を介して他の誘電体層に配線された線路に接続さ
れ、或いはバイアス／制御用スルーホール８と第２の誘
電層２ｂに配線された線路を介し高周波半導体回路５の
バイアス線路１４と接続されて、バイアス／制御端子９
に導かれる。このバイアス／制御端子９は外部の回路に
接続され（図中では省略）、バイアス／制御信号を授受
する。このとき、複数のバイアス／制御線路７間で高周
波信号のカップリングを生じ、高周波半導体回路５内に
てループ発振等が発生し、回路の誤動作及び破損等が起
こることがないように、各バイアス／制御線路７間にＧ
ＮＤ用スルーホール１０を多数設け、バイアス／制御線
路７間のカップリングを防止している。このように、複
数のバイアス／制御線路７間でのカップリングを防止す
るために、線路間にＧＮＤ用スルーホール１０を多数設
けるため、パッケージが大型化し、結果的にパッケージ
コストが増大するという問題があった。
ついて説明する。従来のパッケージは、図９のように、
金属のベース１の上に第１〜第４の誘電体２ａ〜２ｄを
積層し、その上にカバー３を接合することでパッケージ
（特にキャビティ４）を気密する。また、第１、第２の
誘電体２ａ、２ｂによってキャビティ４を構成し、キャ
ビティ内に高周波半導体回路５を収納する。この高周波
半導体回路５は、図１０のように、入出力に整合回路１
２を有するＦＥＴ等の能動素子１３にバイアス線路１４
を接続することで構成している。そして、パッケージ内
に設けられ第三の誘電体層２ｃを地導体とするＲＦ線路
６やバイアス／制御線路７と接続することで高周波半導
体回路５を動作させ、例えばＲＦ線路６を通じて端子１
１１から入力されたＲＦ信号を、バイアス／制御信号に
応じて能動素子１３で増幅し、この増幅された信号を端
子１１２から出力側のＲＦ線路６へ出力する。このパッ
ケージにおいて、バイアス／制御線路７は、第３の誘電
体基板２ｃ内に設けられたバイアス／制御用スルーホー
ル８を介して他の誘電体層に配線された線路に接続さ
れ、或いはバイアス／制御用スルーホール８と第２の誘
電層２ｂに配線された線路を介し高周波半導体回路５の
バイアス線路１４と接続されて、バイアス／制御端子９
に導かれる。このバイアス／制御端子９は外部の回路に
接続され（図中では省略）、バイアス／制御信号を授受
する。このとき、複数のバイアス／制御線路７間で高周
波信号のカップリングを生じ、高周波半導体回路５内に
てループ発振等が発生し、回路の誤動作及び破損等が起
こることがないように、各バイアス／制御線路７間にＧ
ＮＤ用スルーホール１０を多数設け、バイアス／制御線
路７間のカップリングを防止している。このように、複
数のバイアス／制御線路７間でのカップリングを防止す
るために、線路間にＧＮＤ用スルーホール１０を多数設
けるため、パッケージが大型化し、結果的にパッケージ
コストが増大するという問題があった。
【０００５】また、この種のパッケージを、例えば電波
アンテナ装置や光通信装置等に用いて複数チャネルの受
信機を構成し、この高周波半導体回路５で各受信機に各
々対応した低雑音増幅器等を構成するとき、各増幅器に
一様な特性を持たせる、或いは共通な仕様で製作してコ
ストを削減するために、各高周波半導体回路５に共通の
バイアスを与えて動作させることが望まれていた。特
に、所望の利得を得るために能動素子１３を縦続接続し
て増幅器を構成する場合は、各能動素子１３に対して共
通のバイアスを与えることによって回路構成が簡単にな
る。しかし、共通のバイアスを与えるために、例えば図
９、１０に示す端子１４１と端子１４３を共通のバイア
ス線路に接続し、端子１４２と端子１４４を共通のバイ
アス線路に接続しようとすると、端子１４１と端子１４
３間、及び端子１４２と端子１４４間がＲＦ信号に対し
て閉ループを形成することになり、高周波半導体回路５
内でループ発振等を生じてしまうことから、結局各バイ
アス線路１４を各々異なるバイアス／制御線路７に接続
して、それぞれ異なるバイアス／制御端子９からバイア
ス／制御信号を与えていた。
アンテナ装置や光通信装置等に用いて複数チャネルの受
信機を構成し、この高周波半導体回路５で各受信機に各
々対応した低雑音増幅器等を構成するとき、各増幅器に
一様な特性を持たせる、或いは共通な仕様で製作してコ
ストを削減するために、各高周波半導体回路５に共通の
バイアスを与えて動作させることが望まれていた。特
に、所望の利得を得るために能動素子１３を縦続接続し
て増幅器を構成する場合は、各能動素子１３に対して共
通のバイアスを与えることによって回路構成が簡単にな
る。しかし、共通のバイアスを与えるために、例えば図
９、１０に示す端子１４１と端子１４３を共通のバイア
ス線路に接続し、端子１４２と端子１４４を共通のバイ
アス線路に接続しようとすると、端子１４１と端子１４
３間、及び端子１４２と端子１４４間がＲＦ信号に対し
て閉ループを形成することになり、高周波半導体回路５
内でループ発振等を生じてしまうことから、結局各バイ
アス線路１４を各々異なるバイアス／制御線路７に接続
して、それぞれ異なるバイアス／制御端子９からバイア
ス／制御信号を与えていた。
【０００６】
【発明が解決しようとする課題】上記のように、従来の
パッケージでは、パッケージ内に配線された複数のバイ
アス／制御線路間でのカップリングやループ発振を防止
するために、線路間にＧＮＤ用スルーホールを多数設
け、バイアス／制御線路及びバイアス／制御端子９を多
数配設するため、パッケージが大型化し、パッケージコ
ストが増大するという課題があった。
パッケージでは、パッケージ内に配線された複数のバイ
アス／制御線路間でのカップリングやループ発振を防止
するために、線路間にＧＮＤ用スルーホールを多数設
け、バイアス／制御線路及びバイアス／制御端子９を多
数配設するため、パッケージが大型化し、パッケージコ
ストが増大するという課題があった。
【０００７】この発明はかかる課題を解決するためにな
されたものであり、複数のバイアス／制御線路間でのカ
ップリング量を抑圧し、線路間に設けていたＧＮＤ用ス
ルーホールを削減し、パッケージの小型化及び低価格化
を図ることを目的とする。
されたものであり、複数のバイアス／制御線路間でのカ
ップリング量を抑圧し、線路間に設けていたＧＮＤ用ス
ルーホールを削減し、パッケージの小型化及び低価格化
を図ることを目的とする。
【０００８】
【課題を解決するための手段】第１の発明によるパッケ
ージは、誘電体を積層し、複数のバイアス／制御端子を
有した高周波半導体回路を収納するパッケージにおい
て、上記高周波半導体回路に入出力する高周波信号を導
くＲＦ線路と、上記高周波半導体回路の複数のバイアス
／制御端子にバイアス電圧或いは制御信号を導く複数の
バイアス／制御線路と、上記複数のバイアス／制御線路
のうち、上記誘電体の内層もしくは表層に配線されると
ともに、少なくとも１以上の同一線路から分配されたバ
イアス／制御線路における、上面あるいは下面に接して
設けられ、かつ当該接したバイアス／制御線路以外の他
の複数のバイアス／制御線路あるいは接地導体に接さな
いように設けられて、当該接したバイアス／制御線路を
通過する高周波成分を抑圧する膜状の抵抗体とを具備し
たものである。
ージは、誘電体を積層し、複数のバイアス／制御端子を
有した高周波半導体回路を収納するパッケージにおい
て、上記高周波半導体回路に入出力する高周波信号を導
くＲＦ線路と、上記高周波半導体回路の複数のバイアス
／制御端子にバイアス電圧或いは制御信号を導く複数の
バイアス／制御線路と、上記複数のバイアス／制御線路
のうち、上記誘電体の内層もしくは表層に配線されると
ともに、少なくとも１以上の同一線路から分配されたバ
イアス／制御線路における、上面あるいは下面に接して
設けられ、かつ当該接したバイアス／制御線路以外の他
の複数のバイアス／制御線路あるいは接地導体に接さな
いように設けられて、当該接したバイアス／制御線路を
通過する高周波成分を抑圧する膜状の抵抗体とを具備し
たものである。
【０００９】また、第２の発明によるパッケージは、誘
電体を積層し、複数のバイアス／制御端子を有した高周
波半導体回路を収納するパッケージにおいて、上記高周
波半導体回路に入出力する高周波信号を導くＲＦ線路
と、上記高周波半導体回路の複数のバイアス／制御端子
にバイアス電圧或いは制御信号を導く複数のバイアス／
制御線路と、上記複数のバイアス／制御線路のうち、上
記誘電体の内層もしくは表層に配線されるとともに、少
なくとも２以上の上記バイアス／制御端子に共通のバイ
アス或いは制御信号を供給するバイアス／制御線路にお
ける、上面あるいは下面に接して設けられ、かつ当該接
したバイアス／制御線路以外の他の複数のバイアス／制
御線路あるいは接地導体に接さないように設けられて、
当該接したバイアス／制御線路を通過する高周波成分を
抑圧する膜状の抵抗体とを具備したものである。
電体を積層し、複数のバイアス／制御端子を有した高周
波半導体回路を収納するパッケージにおいて、上記高周
波半導体回路に入出力する高周波信号を導くＲＦ線路
と、上記高周波半導体回路の複数のバイアス／制御端子
にバイアス電圧或いは制御信号を導く複数のバイアス／
制御線路と、上記複数のバイアス／制御線路のうち、上
記誘電体の内層もしくは表層に配線されるとともに、少
なくとも２以上の上記バイアス／制御端子に共通のバイ
アス或いは制御信号を供給するバイアス／制御線路にお
ける、上面あるいは下面に接して設けられ、かつ当該接
したバイアス／制御線路以外の他の複数のバイアス／制
御線路あるいは接地導体に接さないように設けられて、
当該接したバイアス／制御線路を通過する高周波成分を
抑圧する膜状の抵抗体とを具備したものである。
【００１０】また、第３の発明によるパッケージは、誘
電体を積層し、複数の高周波半導体回路を収納するパッ
ケージにおいて、上記複数の高周波半導体回路に入出力
する高周波信号を導くＲＦ線路と、上記複数の高周波半
導体回路にバイアス電圧或いは制御信号を導く複数のバ
イアス／制御線路と、上記複数のバイアス／制御線路の
うち、上記誘電体の内層もしくは表層に配線されるとと
もに、少なくとも１以上の同一線路から分配されたバイ
アス／制御線路における、上面あるいは下面に接して設
けられ、かつ当該接したバイアス／制御線路以外の他の
複数のバイアス／制御線路あるいは接地導体に接さない
ように設けられて、当該接したバイアス／制御線路を通
過する高周波成分を抑圧する膜状の抵抗体とを具備した
ものである。
電体を積層し、複数の高周波半導体回路を収納するパッ
ケージにおいて、上記複数の高周波半導体回路に入出力
する高周波信号を導くＲＦ線路と、上記複数の高周波半
導体回路にバイアス電圧或いは制御信号を導く複数のバ
イアス／制御線路と、上記複数のバイアス／制御線路の
うち、上記誘電体の内層もしくは表層に配線されるとと
もに、少なくとも１以上の同一線路から分配されたバイ
アス／制御線路における、上面あるいは下面に接して設
けられ、かつ当該接したバイアス／制御線路以外の他の
複数のバイアス／制御線路あるいは接地導体に接さない
ように設けられて、当該接したバイアス／制御線路を通
過する高周波成分を抑圧する膜状の抵抗体とを具備した
ものである。
【００１１】また、第４の発明によるパッケージは、誘
電体を積層し、複数の高周波半導体回路を収納するパッ
ケージにおいて、上記複数の高周波半導体回路に入出力
する高周波信号を導くＲＦ線路と、上記複数の高周波半
導体回路にバイアス電圧或いは制御信号を導く複数のバ
イアス／制御線路と、上記複数のバイアス／制御線路の
うち、上記誘電体の内層もしくは表層に配線されるとと
もに、少なくとも２以上の上記高周波回路に共通のバイ
アス或いは制御信号を供給するバイアス／制御線路にお
ける、上面あるいは下面に接して設けられ、かつ当該接
したバイアス／制御線路以外の他の複数のバイアス／制
御線路あるいは接地導体に接さないように設けられて、
当該接したバイアス／制御線路を通過する高周波成分を
抑圧する膜状の抵抗体とを具備したものである。
電体を積層し、複数の高周波半導体回路を収納するパッ
ケージにおいて、上記複数の高周波半導体回路に入出力
する高周波信号を導くＲＦ線路と、上記複数の高周波半
導体回路にバイアス電圧或いは制御信号を導く複数のバ
イアス／制御線路と、上記複数のバイアス／制御線路の
うち、上記誘電体の内層もしくは表層に配線されるとと
もに、少なくとも２以上の上記高周波回路に共通のバイ
アス或いは制御信号を供給するバイアス／制御線路にお
ける、上面あるいは下面に接して設けられ、かつ当該接
したバイアス／制御線路以外の他の複数のバイアス／制
御線路あるいは接地導体に接さないように設けられて、
当該接したバイアス／制御線路を通過する高周波成分を
抑圧する膜状の抵抗体とを具備したものである。
【００１２】また、第５の発明によるパッケージは、異
なるバイアス或いは制御信号を供給する上記バイアス／
制御線路間に、ＧＮＤ用スルーホールを設けたものであ
る。
なるバイアス或いは制御信号を供給する上記バイアス／
制御線路間に、ＧＮＤ用スルーホールを設けたものであ
る。
【００１３】また、第６の発明によるパッケージは、上
記抵抗体が、ガラス基材に酸化ルテニウムが添加されて
成るものである。
記抵抗体が、ガラス基材に酸化ルテニウムが添加されて
成るものである。
【００１４】また、第７の発明によるパッケージは、上
記抵抗体が、上記バイアス／制御線路上へ液状物質を塗
布することにより成形されたものである。
記抵抗体が、上記バイアス／制御線路上へ液状物質を塗
布することにより成形されたものである。
【００１５】また、第８の発明によるパッケージは、上
記抵抗体の形状を長方体としたものである。
記抵抗体の形状を長方体としたものである。
【００１６】また、第９の発明によるパッケージは、上
記抵抗体の形状を円形状或いは楕円形状としたものであ
る。
記抵抗体の形状を円形状或いは楕円形状としたものであ
る。
【００１７】また、第１０の発明によるパッケージは、
上記抵抗体の形状をテーパ形状或いは菱形形状としたも
のである。さらにまた、第１１の発明によるパッケージ
は、上記高周波半導体回路は、上記積層された誘電体内
に形成されるキャビティ内に収納されて封止され、上記
抵抗体は、上記キャビティを形成する誘電体の表層に配
線されたバイアス／制御線路における、上面あるいは下
面に設けたものである。
上記抵抗体の形状をテーパ形状或いは菱形形状としたも
のである。さらにまた、第１１の発明によるパッケージ
は、上記高周波半導体回路は、上記積層された誘電体内
に形成されるキャビティ内に収納されて封止され、上記
抵抗体は、上記キャビティを形成する誘電体の表層に配
線されたバイアス／制御線路における、上面あるいは下
面に設けたものである。
【００１８】
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１を示すパッケージの構成図であって、図
１（ａ）はパッケージの積層状態を示す斜視図、図１
（ｂ）はパッケージにおけるバイアス／制御線路の設け
られた第４の誘電体基板上の各線路の接続及び配置を示
す平面図である。図において、１は金属製のベース、２
ａ、２ｂ、２ｃ及び２ｄは第１、第２、第３及び第４の
誘電体、３は金属製のカバー、４はキャビティ、５は高
周波半導体回路、６はＲＦ線路、７はバイアス／制御線
路、８はバイアス／制御用スルーホール、９は高周波半
導体回路５との間で所要のバイアス／制御信号を授受す
る所要数のバイアス／制御端子、１０はＧＮＤ用スルー
ホールであって、１〜８は上述の従来のパッケージと同
一もしくは同一相当のものであり、１５は抵抗体であ
る。また、従来と同様、高周波半導体回路５の端子１４
１、１４２、１４３、１４４、及び１４５、１４６、１
４７、１４８は、第２の誘電体基板２ｂの上層に設けら
れたＲＦ線路及びバイアス／制御用スルーホール８を介
して、第４の誘電体基板２ｄ上の接続部７１１、７１
２、７１３、７１４、及び７１５、７１６、７１７、７
１８でバイアス／制御線路７に接続されている。
の実施の形態１を示すパッケージの構成図であって、図
１（ａ）はパッケージの積層状態を示す斜視図、図１
（ｂ）はパッケージにおけるバイアス／制御線路の設け
られた第４の誘電体基板上の各線路の接続及び配置を示
す平面図である。図において、１は金属製のベース、２
ａ、２ｂ、２ｃ及び２ｄは第１、第２、第３及び第４の
誘電体、３は金属製のカバー、４はキャビティ、５は高
周波半導体回路、６はＲＦ線路、７はバイアス／制御線
路、８はバイアス／制御用スルーホール、９は高周波半
導体回路５との間で所要のバイアス／制御信号を授受す
る所要数のバイアス／制御端子、１０はＧＮＤ用スルー
ホールであって、１〜８は上述の従来のパッケージと同
一もしくは同一相当のものであり、１５は抵抗体であ
る。また、従来と同様、高周波半導体回路５の端子１４
１、１４２、１４３、１４４、及び１４５、１４６、１
４７、１４８は、第２の誘電体基板２ｂの上層に設けら
れたＲＦ線路及びバイアス／制御用スルーホール８を介
して、第４の誘電体基板２ｄ上の接続部７１１、７１
２、７１３、７１４、及び７１５、７１６、７１７、７
１８でバイアス／制御線路７に接続されている。
【００１９】また、図２は、バイアス／制御線路７の特
性を示す図であり、図において、７はバイアス／制御線
路、１５は抵抗体、曲線ａは線路の反射特性、曲線ｂは
線路の通過特性である。
性を示す図であり、図において、７はバイアス／制御線
路、１５は抵抗体、曲線ａは線路の反射特性、曲線ｂは
線路の通過特性である。
【００２０】次に、構成及び動作について説明する。図
１において、パッケージは、金属のベース１の上に第１
〜第４の誘電体２ａ〜２ｄを積層し、その上にカバー３
を接合することで構成する。また、第１〜第３の誘電体
２ａ〜２ｃによってキャビティ４を形成し、キャビティ
内に高周波半導体回路５を収納する。この高周波半導体
回路５は、図１０に示したように、入出力に整合回路１
２を有するＦＥＴ等の能動素子１３にバイアス線路１４
を設けることで構成している。そして、パッケージ内に
設けたＲＦ線路６やバイアス／制御線路７と接続するこ
とで高周波半導体回路５を動作させる。このパッケージ
において、バイアス／制御線路７は、バイアス／制御用
スルーホール８を介して、他の誘電体層に配線された線
路に接続する。そして、第１〜第４の誘電体２ａ〜２ｄ
の内層に設けられ、バイアス／制御用スルーホール８に
よって高周波半導体回路５の各端子に接続された各々の
バイアス／制御線路７を、所要のバイアス／制御信号を
授受するバイアス／制御端子９に対応付けて、その対応
するバイアス／制御端子９毎に並列に接続する。例え
ば、縦続接続された各能動素子１３における同一仕様の
バイアス端子同士、或いは図１のように並置された各高
周波半導体回路５における同一仕様のバイアス端子同士
を、共通のバイアス／制御線路で接続する。即ち、接続
部７１１、７１３、７１５、７１７を共通のバイアス／
制御線路７ａに接続して、各々の接続部に接続された高
周波半導体回路５の各端子（例えば、１４１、１４２、
１４３、１４４）に同じバイアス電圧を供給する。ま
た、同様に接続部７１２、７１４、７１６、７１８を共
通のバイアス／制御線路７ｂに接続して、各々の接続部
に接続された高周波半導体回路５の対応する各端子に同
じバイアス電圧を供給する。ここで、高周波半導体回路
５の各端子に接続され、かつ各々並列に接続されたバイ
アス／制御線路７の線路の上面あるいは下面に、抵抗体
１５を設ける。このとき、この抵抗体１５は、接した線
路以外の線路及び接地導体には接さない。この抵抗体１
５としてガラス基材に酸化ルテニウムの添加された液状
の抵抗ペーストを用いて、各誘電体基板を積層するとき
に、この抵抗体を所要のバイアス／制御線路７に塗布す
る。例えば誘電体基板としてセラミック系の基板を用い
る場合、各誘電体基板の積層後に数百度の炉に放置して
硬化／密着させるが、この際にバイアス／制御線路７に
塗布された抵抗体１５が硬化し、誘電体基板の層内で膜
状の層が形成されることになる。したがって、誘電体基
板の積層時にあらかじめバイアス／制御線路７に抵抗体
１５を塗布し、パッケージを焼成させることによって、
抵抗体を複数箇所に配置できるため、後の組立工程で複
数個の抵抗素子を取り付けるような工程が不要となり、
作業時間が軽減される。また、バイアス／制御線路７の
接続された所要数のバイアス／制御端子９は、外部の回
路に接続され（図中では省略）、外部回路との間でバイ
アス／制御信号を授受する。ＧＮＤ用スルーホール１０
は、異なるバイアス／制御端子に接続された異なるバイ
アス／制御信号系列のバイアス／制御線路７間に設けら
れ、バイアス／制御線路７間のカップリングを防止して
いる。このとき、同じバイアス／制御端子に接続された
同じバイアス／制御信号系列のバイアス／制御線路７同
士の間にはＧＮＤ用スルーホール１０を省くことができ
る。好ましくは、例えばバイアス／制御端子９ａに接続
されたバイアス／制御線路７ａとバイアス／制御端子９
ｂに接続されたバイアス／制御線路７ｂの間に、ＧＮＤ
用スルーホール１０を設け、接続部７１１、７１５にて
並列に接続されるバイアス／制御線路７ａ間ではＧＮＤ
用スルーホール１０を省くのが良い。
１において、パッケージは、金属のベース１の上に第１
〜第４の誘電体２ａ〜２ｄを積層し、その上にカバー３
を接合することで構成する。また、第１〜第３の誘電体
２ａ〜２ｃによってキャビティ４を形成し、キャビティ
内に高周波半導体回路５を収納する。この高周波半導体
回路５は、図１０に示したように、入出力に整合回路１
２を有するＦＥＴ等の能動素子１３にバイアス線路１４
を設けることで構成している。そして、パッケージ内に
設けたＲＦ線路６やバイアス／制御線路７と接続するこ
とで高周波半導体回路５を動作させる。このパッケージ
において、バイアス／制御線路７は、バイアス／制御用
スルーホール８を介して、他の誘電体層に配線された線
路に接続する。そして、第１〜第４の誘電体２ａ〜２ｄ
の内層に設けられ、バイアス／制御用スルーホール８に
よって高周波半導体回路５の各端子に接続された各々の
バイアス／制御線路７を、所要のバイアス／制御信号を
授受するバイアス／制御端子９に対応付けて、その対応
するバイアス／制御端子９毎に並列に接続する。例え
ば、縦続接続された各能動素子１３における同一仕様の
バイアス端子同士、或いは図１のように並置された各高
周波半導体回路５における同一仕様のバイアス端子同士
を、共通のバイアス／制御線路で接続する。即ち、接続
部７１１、７１３、７１５、７１７を共通のバイアス／
制御線路７ａに接続して、各々の接続部に接続された高
周波半導体回路５の各端子（例えば、１４１、１４２、
１４３、１４４）に同じバイアス電圧を供給する。ま
た、同様に接続部７１２、７１４、７１６、７１８を共
通のバイアス／制御線路７ｂに接続して、各々の接続部
に接続された高周波半導体回路５の対応する各端子に同
じバイアス電圧を供給する。ここで、高周波半導体回路
５の各端子に接続され、かつ各々並列に接続されたバイ
アス／制御線路７の線路の上面あるいは下面に、抵抗体
１５を設ける。このとき、この抵抗体１５は、接した線
路以外の線路及び接地導体には接さない。この抵抗体１
５としてガラス基材に酸化ルテニウムの添加された液状
の抵抗ペーストを用いて、各誘電体基板を積層するとき
に、この抵抗体を所要のバイアス／制御線路７に塗布す
る。例えば誘電体基板としてセラミック系の基板を用い
る場合、各誘電体基板の積層後に数百度の炉に放置して
硬化／密着させるが、この際にバイアス／制御線路７に
塗布された抵抗体１５が硬化し、誘電体基板の層内で膜
状の層が形成されることになる。したがって、誘電体基
板の積層時にあらかじめバイアス／制御線路７に抵抗体
１５を塗布し、パッケージを焼成させることによって、
抵抗体を複数箇所に配置できるため、後の組立工程で複
数個の抵抗素子を取り付けるような工程が不要となり、
作業時間が軽減される。また、バイアス／制御線路７の
接続された所要数のバイアス／制御端子９は、外部の回
路に接続され（図中では省略）、外部回路との間でバイ
アス／制御信号を授受する。ＧＮＤ用スルーホール１０
は、異なるバイアス／制御端子に接続された異なるバイ
アス／制御信号系列のバイアス／制御線路７間に設けら
れ、バイアス／制御線路７間のカップリングを防止して
いる。このとき、同じバイアス／制御端子に接続された
同じバイアス／制御信号系列のバイアス／制御線路７同
士の間にはＧＮＤ用スルーホール１０を省くことができ
る。好ましくは、例えばバイアス／制御端子９ａに接続
されたバイアス／制御線路７ａとバイアス／制御端子９
ｂに接続されたバイアス／制御線路７ｂの間に、ＧＮＤ
用スルーホール１０を設け、接続部７１１、７１５にて
並列に接続されるバイアス／制御線路７ａ間ではＧＮＤ
用スルーホール１０を省くのが良い。
【００２１】次に、このバイアス／制御線路７の特性に
ついて説明する。図２（ａ）のとおり、バイアス／制御
線路７の上面あるいは下面に抵抗体１５を塗布した場
合、線路における反射及び通過特性は、図２（ｂ）の曲
線ａ及び曲線ｂのようになり、ＤＣ付近の低周波領域で
は通過損失が非常に小さく、高周波領域では通過損失が
大きくなる。このように、バイアス／制御線路７を通過
する高周波成分が抑圧され、複数のバイアス／制御線路
７を並列に接続した場合でも、高周波半導体回路５内に
て起こり得るループ発振等を抑圧できる。従って、従
来、複数のバイアス／制御線路７間に多数設けていたＧ
ＮＤ用スルーホール１０を、上記のように並列に接続し
たバイアス／制御線路に対応する分だけ削減でき、パッ
ケージの小型化が可能となり、結果的にパッケージコス
トの低減ができる。加えて、各能動素子１３に対して共
通のバイアス／制御信号を与えることができるため、従
来と比べてバイアス／制御線路がより少なくなる。な
お、要求されるループ発振の抑圧の程度によっては、異
なるバイアス／制御端子９に接続された異なるバイアス
／制御線路７系列の間に設けられたＧＮＤ用スルーホー
ル１０を、抵抗体１５の近傍に限って削除することも可
能である。
ついて説明する。図２（ａ）のとおり、バイアス／制御
線路７の上面あるいは下面に抵抗体１５を塗布した場
合、線路における反射及び通過特性は、図２（ｂ）の曲
線ａ及び曲線ｂのようになり、ＤＣ付近の低周波領域で
は通過損失が非常に小さく、高周波領域では通過損失が
大きくなる。このように、バイアス／制御線路７を通過
する高周波成分が抑圧され、複数のバイアス／制御線路
７を並列に接続した場合でも、高周波半導体回路５内に
て起こり得るループ発振等を抑圧できる。従って、従
来、複数のバイアス／制御線路７間に多数設けていたＧ
ＮＤ用スルーホール１０を、上記のように並列に接続し
たバイアス／制御線路に対応する分だけ削減でき、パッ
ケージの小型化が可能となり、結果的にパッケージコス
トの低減ができる。加えて、各能動素子１３に対して共
通のバイアス／制御信号を与えることができるため、従
来と比べてバイアス／制御線路がより少なくなる。な
お、要求されるループ発振の抑圧の程度によっては、異
なるバイアス／制御端子９に接続された異なるバイアス
／制御線路７系列の間に設けられたＧＮＤ用スルーホー
ル１０を、抵抗体１５の近傍に限って削除することも可
能である。
【００２２】また、上記は、積層した誘電体にキャビテ
ィ４を設けた例について示したが、積層する誘電体を平
板とし、カバー３に凹凸を設けることでキャビティ４を
形成しても、同様の効果を得る。さらに、上記の説明で
は、高周波半導体回路を増幅器として用いる場合につい
てのみ説明してきたが、可変減衰器や変調器等その他の
複数の高周波半導体回路に用いても同様の効果を得るこ
とは言うまでもない。
ィ４を設けた例について示したが、積層する誘電体を平
板とし、カバー３に凹凸を設けることでキャビティ４を
形成しても、同様の効果を得る。さらに、上記の説明で
は、高周波半導体回路を増幅器として用いる場合につい
てのみ説明してきたが、可変減衰器や変調器等その他の
複数の高周波半導体回路に用いても同様の効果を得るこ
とは言うまでもない。
【００２３】実施の形態２．図３は、この発明の実施の
形態２を示すパッケージの構成図であり、図において、
１はベース、２ａ、２ｂ、２ｃ及び２ｄは第１、第２、
第３及び第４の誘電体、３はカバー、４はキャビティ、
５は高周波半導体回路、６はＲＦ線路、７はバイアス／
制御線路、８はバイアス／制御用スルーホール、９はバ
イアス／制御端子、１０はＧＮＤ用スルーホール、１５
は抵抗体である。
形態２を示すパッケージの構成図であり、図において、
１はベース、２ａ、２ｂ、２ｃ及び２ｄは第１、第２、
第３及び第４の誘電体、３はカバー、４はキャビティ、
５は高周波半導体回路、６はＲＦ線路、７はバイアス／
制御線路、８はバイアス／制御用スルーホール、９はバ
イアス／制御端子、１０はＧＮＤ用スルーホール、１５
は抵抗体である。
【００２４】次に、構成及び特性について説明する。図
３において、パッケージは、金属のベース１の上に第１
〜第４の誘電体２ａ〜２ｄを積層し、その上にカバー３
をすることで構成する。また、第１〜第３の誘電体２ａ
〜２ｃによってキャビティ４を構成し、高周波半導体回
路５を収納する。この高周波半導体回路５は、図１０の
ように、入出力に整合回路１２を有するＦＥＴ等の能動
素子１３にバイアス線路１４を設けることで構成してい
る。そして、パッケージ内に設けたＲＦ線路６やバイア
ス／制御線路７と接続することで高周波半導体回路５を
動作させる。このパッケージにおいて、バイアス／制御
線路７は、第１の誘電体２ａの表層において線路の上面
あるいは下面に抵抗体１５を塗布された後、バイアス／
制御用スルーホール８を介して、他の誘電体層に配線さ
れた線路に接続される。このとき、この抵抗体１５は、
接した線路以外の線路及び接地導体には接さない。そし
て、同一のバイアス／制御端子に接続される複数のバイ
アス／制御線路７を１本にまとめ、そのバイアス／制御
端子９に導く。このバイアス／制御端子９は外部の回路
に接続され（図中では省略）、バイアス／制御信号を授
受する。ＧＮＤ用スルーホール１０は複数のバイアス／
制御線路７間に設け、バイアス／制御線路７間のカップ
リングを防止している。このとき、バイアス／制御線路
７の上面あるいは下面に抵抗体１５を塗布することによ
り、通過する高周波成分が抑圧され、複数のバイアス／
制御線路７を接続した場合でも、高周波半導体回路５内
にて起こりえるループ発振等を抑圧できる。従って、従
来、複数のバイアス／制御線路７間に多数設けていたＧ
ＮＤ用スルーホール１０を削減でき、パッケージの小型
化が可能となり、結果的にパッケージコストの低減がで
きる。また、誘電体基板の積層時に、一緒に抵抗体１５
を塗布することができるため、後の組立工程で複数個の
抵抗素子を取り付けるような工程が不要となり、作業時
間が軽減される。
３において、パッケージは、金属のベース１の上に第１
〜第４の誘電体２ａ〜２ｄを積層し、その上にカバー３
をすることで構成する。また、第１〜第３の誘電体２ａ
〜２ｃによってキャビティ４を構成し、高周波半導体回
路５を収納する。この高周波半導体回路５は、図１０の
ように、入出力に整合回路１２を有するＦＥＴ等の能動
素子１３にバイアス線路１４を設けることで構成してい
る。そして、パッケージ内に設けたＲＦ線路６やバイア
ス／制御線路７と接続することで高周波半導体回路５を
動作させる。このパッケージにおいて、バイアス／制御
線路７は、第１の誘電体２ａの表層において線路の上面
あるいは下面に抵抗体１５を塗布された後、バイアス／
制御用スルーホール８を介して、他の誘電体層に配線さ
れた線路に接続される。このとき、この抵抗体１５は、
接した線路以外の線路及び接地導体には接さない。そし
て、同一のバイアス／制御端子に接続される複数のバイ
アス／制御線路７を１本にまとめ、そのバイアス／制御
端子９に導く。このバイアス／制御端子９は外部の回路
に接続され（図中では省略）、バイアス／制御信号を授
受する。ＧＮＤ用スルーホール１０は複数のバイアス／
制御線路７間に設け、バイアス／制御線路７間のカップ
リングを防止している。このとき、バイアス／制御線路
７の上面あるいは下面に抵抗体１５を塗布することによ
り、通過する高周波成分が抑圧され、複数のバイアス／
制御線路７を接続した場合でも、高周波半導体回路５内
にて起こりえるループ発振等を抑圧できる。従って、従
来、複数のバイアス／制御線路７間に多数設けていたＧ
ＮＤ用スルーホール１０を削減でき、パッケージの小型
化が可能となり、結果的にパッケージコストの低減がで
きる。また、誘電体基板の積層時に、一緒に抵抗体１５
を塗布することができるため、後の組立工程で複数個の
抵抗素子を取り付けるような工程が不要となり、作業時
間が軽減される。
【００２５】さらに、第１の誘電体２ａの表層で、バイ
アス／制御線路７に抵抗体１５を塗布するため、誘電体
を積層して構成したキャビティ４にて起こり得るキャビ
ティ共振を抑圧することが可能となる。例えば、カバー
３、第１、第２の誘電体２ａ、２ｂに形成されたキャビ
ティ、及び第３の誘電体２ｃに搭載された高周波半導体
回路５の間で、図４の矢視に示すように電流が流れる
が、抵抗体１５が第３の誘電体２ｃの表層でバイアス／
制御線路上に配置されるため、この電流が減衰され、キ
ャビティ共振が抑圧される。
アス／制御線路７に抵抗体１５を塗布するため、誘電体
を積層して構成したキャビティ４にて起こり得るキャビ
ティ共振を抑圧することが可能となる。例えば、カバー
３、第１、第２の誘電体２ａ、２ｂに形成されたキャビ
ティ、及び第３の誘電体２ｃに搭載された高周波半導体
回路５の間で、図４の矢視に示すように電流が流れる
が、抵抗体１５が第３の誘電体２ｃの表層でバイアス／
制御線路上に配置されるため、この電流が減衰され、キ
ャビティ共振が抑圧される。
【００２６】なお、上記は、積層した誘電体にキャビテ
ィ４を設けた例について示したが、積層する誘電体を平
板とし、カバー３に凹凸を設けることでキャビティ４を
形成しても、同様の効果を得る。
ィ４を設けた例について示したが、積層する誘電体を平
板とし、カバー３に凹凸を設けることでキャビティ４を
形成しても、同様の効果を得る。
【００２７】実施の形態３．図５は、この発明の実施の
形態３を示すパッケージの構成図であり、図において、
１はベース、２ａ、２ｂ、２ｃ及び２ｄは第１、第２、
第３及び第４の誘電体、３はカバー、４はキャビティ、
５は高周波半導体回路、６はＲＦ線路、７はバイアス／
制御線路、８はバイアス／制御用スルーホール、９はバ
イアス／制御端子、１０はＧＮＤ用スルーホール、１５
は抵抗体である。
形態３を示すパッケージの構成図であり、図において、
１はベース、２ａ、２ｂ、２ｃ及び２ｄは第１、第２、
第３及び第４の誘電体、３はカバー、４はキャビティ、
５は高周波半導体回路、６はＲＦ線路、７はバイアス／
制御線路、８はバイアス／制御用スルーホール、９はバ
イアス／制御端子、１０はＧＮＤ用スルーホール、１５
は抵抗体である。
【００２８】次に、構成及び特性について説明する。図
５において、パッケージは、金属のベース１の上に第１
〜第４の誘電体２ａ〜２ｄを積層し、その上にカバー３
をすることで構成する。また、第１〜第３の誘電体２ａ
〜２ｃによってキャビティ４を構成し、高周波半導体回
路５を収納する。この高周波半導体回路５は、図１０の
ように、入出力に整合回路１２を有するＦＥＴ等の能動
素子１３にバイアス線路１４を設けることで構成してい
る。そして、パッケージ内に設けたＲＦ線路６やバイア
ス／制御線路７と接続することで高周波半導体回路５を
動作させる。このパッケージにおいて、バイアス／制御
線路７は、第１の誘電体２ａの表層において線路の上面
あるいは下面に抵抗体１５を塗布された後、バイアス／
制御用スルーホール８を介して、他の誘電体層に配線さ
れた線路に接続される。そして、更に、第１〜第４の誘
電体２ａ〜２ｄの内層で線路の上面あるいは下面に抵抗
体１５を塗布された後、複数のバイアス／制御線路７を
１本にまとめ、各バイアス／制御端子９に導く。このと
き、この抵抗体１５は、接した線路以外の線路及び接地
導体には接さない。このバイアス／制御端子９は外部の
回路に接続され（図中では省略）、バイアス／制御信号
を授受する。ＧＮＤ用スルーホール１０は複数のバイア
ス／制御線路７間に設け、バイアス／制御線路７間のカ
ップリングを防止している。このとき、バイアス／制御
線路７の上面あるいは下面に抵抗体１５を塗布すること
により、通過する高周波成分が抑圧され、複数のバイア
ス／制御線路７を接続した場合でも、高周波半導体回路
５内にて起こりえるループ発振等を抑圧できる。従っ
て、従来、複数のバイアス／制御線路７間に多数設けて
いたＧＮＤ用スルーホール１０を削減でき、パッケージ
の小型化が可能となり、結果的にパッケージコストの低
減ができる。
５において、パッケージは、金属のベース１の上に第１
〜第４の誘電体２ａ〜２ｄを積層し、その上にカバー３
をすることで構成する。また、第１〜第３の誘電体２ａ
〜２ｃによってキャビティ４を構成し、高周波半導体回
路５を収納する。この高周波半導体回路５は、図１０の
ように、入出力に整合回路１２を有するＦＥＴ等の能動
素子１３にバイアス線路１４を設けることで構成してい
る。そして、パッケージ内に設けたＲＦ線路６やバイア
ス／制御線路７と接続することで高周波半導体回路５を
動作させる。このパッケージにおいて、バイアス／制御
線路７は、第１の誘電体２ａの表層において線路の上面
あるいは下面に抵抗体１５を塗布された後、バイアス／
制御用スルーホール８を介して、他の誘電体層に配線さ
れた線路に接続される。そして、更に、第１〜第４の誘
電体２ａ〜２ｄの内層で線路の上面あるいは下面に抵抗
体１５を塗布された後、複数のバイアス／制御線路７を
１本にまとめ、各バイアス／制御端子９に導く。このと
き、この抵抗体１５は、接した線路以外の線路及び接地
導体には接さない。このバイアス／制御端子９は外部の
回路に接続され（図中では省略）、バイアス／制御信号
を授受する。ＧＮＤ用スルーホール１０は複数のバイア
ス／制御線路７間に設け、バイアス／制御線路７間のカ
ップリングを防止している。このとき、バイアス／制御
線路７の上面あるいは下面に抵抗体１５を塗布すること
により、通過する高周波成分が抑圧され、複数のバイア
ス／制御線路７を接続した場合でも、高周波半導体回路
５内にて起こりえるループ発振等を抑圧できる。従っ
て、従来、複数のバイアス／制御線路７間に多数設けて
いたＧＮＤ用スルーホール１０を削減でき、パッケージ
の小型化が可能となり、結果的にパッケージコストの低
減ができる。
【００２９】また、第１の誘電体２ａの表層で、バイア
ス／制御線路７に抵抗体１５を塗布するため、誘電体を
積層して構成したキャビティ４にて起こり得るキャビテ
ィ共振を抑圧することが可能となる。
ス／制御線路７に抵抗体１５を塗布するため、誘電体を
積層して構成したキャビティ４にて起こり得るキャビテ
ィ共振を抑圧することが可能となる。
【００３０】また、上記は、積層した誘電体にキャビテ
ィ４を設けた例について示したが、積層する誘電体を平
板とし、カバー３に凹凸を設けることでキャビティ４を
形成しても、同様の効果を得る。
ィ４を設けた例について示したが、積層する誘電体を平
板とし、カバー３に凹凸を設けることでキャビティ４を
形成しても、同様の効果を得る。
【００３１】実施の形態４．図６は、この発明の実施の
形態４を示すパッケージにおける、バイアス／制御線路
７上に塗布する抵抗体１５の形状及びその特性を示す図
であり、図において、７はバイアス／制御線路、１５は
抵抗体であり、曲線ｃは線路の反射特性、曲線ｄは線路
の通過特性である。
形態４を示すパッケージにおける、バイアス／制御線路
７上に塗布する抵抗体１５の形状及びその特性を示す図
であり、図において、７はバイアス／制御線路、１５は
抵抗体であり、曲線ｃは線路の反射特性、曲線ｄは線路
の通過特性である。
【００３２】次に、このバイアス／制御線路７の特性に
ついて説明する。図６（ａ）のとおり、バイアス／制御
線路７の上面あるいは下面に、正方形或いは長方形に抵
抗体１５を塗布した場合、線路における反射及び通過特
性は、図６（ｂ）の曲線ｃ及び曲線ｄのようになり、Ｄ
Ｃ付近の低周波領域では通過損失が非常に小さく、高周
波領域では通過損失が大きくなる。このように、パッケ
ージに構成したバイアス／制御線路７の通過する高周波
成分が抑圧されるため、複数のバイアス／制御線路７を
接続した場合でも、収納する高周波半導体回路５内にて
起こりえるループ発振等を抑圧できる。従って、従来、
複数のバイアス／制御線路７間に多数設け、線路間のカ
ップリングを抑えていたＧＮＤ用スルーホール１０を削
減でき、パッケージの小型化が可能となり、結果的にパ
ッケージコストの低減ができる。
ついて説明する。図６（ａ）のとおり、バイアス／制御
線路７の上面あるいは下面に、正方形或いは長方形に抵
抗体１５を塗布した場合、線路における反射及び通過特
性は、図６（ｂ）の曲線ｃ及び曲線ｄのようになり、Ｄ
Ｃ付近の低周波領域では通過損失が非常に小さく、高周
波領域では通過損失が大きくなる。このように、パッケ
ージに構成したバイアス／制御線路７の通過する高周波
成分が抑圧されるため、複数のバイアス／制御線路７を
接続した場合でも、収納する高周波半導体回路５内にて
起こりえるループ発振等を抑圧できる。従って、従来、
複数のバイアス／制御線路７間に多数設け、線路間のカ
ップリングを抑えていたＧＮＤ用スルーホール１０を削
減でき、パッケージの小型化が可能となり、結果的にパ
ッケージコストの低減ができる。
【００３３】実施の形態５．図７は、この発明の実施の
形態５を示すパッケージにおける、バイアス／制御線路
７上に塗布する抵抗体１５の形状及びその特性を示す図
であり、図において、７はバイアス／制御線路、１５は
抵抗体であり、曲線eは線路の反射特性、曲線fは線路の
通過特性である。
形態５を示すパッケージにおける、バイアス／制御線路
７上に塗布する抵抗体１５の形状及びその特性を示す図
であり、図において、７はバイアス／制御線路、１５は
抵抗体であり、曲線eは線路の反射特性、曲線fは線路の
通過特性である。
【００３４】次に、このバイアス／制御線路７の特性に
ついて説明する。図７（ａ）に示すとおり、バイアス／
制御線路７の上面あるいは下面に、円形或いは楕円形に
抵抗体１５を塗布した場合、線路における反射及び通過
特性は、図７（ｂ）の曲線e及び曲線fのようになり、Ｄ
Ｃ付近の低周波領域では通過損失が非常に小さく、高周
波領域では通過損失が大きくなる。また、抵抗体１５の
形状を正方形或いは長方形にした場合よりも線路の反射
特性が改善される。このように、パッケージに構成した
バイアス／制御線路７の通過する高周波成分が抑圧され
るため、複数のバイアス／制御線路７を接続した場合で
も、収納する高周波半導体回路５内にて起こりえるルー
プ発振等を抑圧できる。従って、従来、複数のバイアス
／制御線路７間に多数設け、線路間のカップリングを抑
えていたＧＮＤ用スルーホール１０を削減でき、パッケ
ージの小型化が可能となり、結果的にパッケージコスト
を低減できる。また、抵抗体１５を塗布したバイアス／
制御線路７の反射特性が改善されるため、高周波半導体
回路５における高周波特性の安定性も向上する。
ついて説明する。図７（ａ）に示すとおり、バイアス／
制御線路７の上面あるいは下面に、円形或いは楕円形に
抵抗体１５を塗布した場合、線路における反射及び通過
特性は、図７（ｂ）の曲線e及び曲線fのようになり、Ｄ
Ｃ付近の低周波領域では通過損失が非常に小さく、高周
波領域では通過損失が大きくなる。また、抵抗体１５の
形状を正方形或いは長方形にした場合よりも線路の反射
特性が改善される。このように、パッケージに構成した
バイアス／制御線路７の通過する高周波成分が抑圧され
るため、複数のバイアス／制御線路７を接続した場合で
も、収納する高周波半導体回路５内にて起こりえるルー
プ発振等を抑圧できる。従って、従来、複数のバイアス
／制御線路７間に多数設け、線路間のカップリングを抑
えていたＧＮＤ用スルーホール１０を削減でき、パッケ
ージの小型化が可能となり、結果的にパッケージコスト
を低減できる。また、抵抗体１５を塗布したバイアス／
制御線路７の反射特性が改善されるため、高周波半導体
回路５における高周波特性の安定性も向上する。
【００３５】実施の形態６．図８は、この発明の実施の
形態６を示すパッケージにおける、バイアス／制御線路
７上に塗布する抵抗体１５の形状及びその特性を示す図
であり、図において、７はバイアス／制御線路、１５は
抵抗体であり、曲線gは線路の反射特性、曲線hは線路の
通過特性である。
形態６を示すパッケージにおける、バイアス／制御線路
７上に塗布する抵抗体１５の形状及びその特性を示す図
であり、図において、７はバイアス／制御線路、１５は
抵抗体であり、曲線gは線路の反射特性、曲線hは線路の
通過特性である。
【００３６】次に、このバイアス／制御線路７の特性に
ついて説明する。図８（ａ）のとおり、バイアス／制御
線路７の上面あるいは下面に、テーパ形状或いはひし形
に抵抗体１５を塗布した場合、線路における反射及び通
過特性は、図８（ｂ）の曲線g及び曲線hのようになり、
ＤＣ付近の低周波領域では損失が非常に小さく、高周波
領域では損失が大きくなる。また、抵抗体１５の形状を
正方形或いは長方形にした場合よりも線路の反射特性が
改善される。このように、パッケージに構成したバイア
ス／制御線路７の通過する高周波成分が抑圧されるた
め、複数のバイアス／制御線路７を接続した場合でも、
収納する高周波半導体回路５内にて起こりえるループ発
振等を抑圧できる。従って、従来、複数のバイアス／制
御線路７間に多数設け、線路間のカップリングを抑えて
いたＧＮＤ用スルーホール１０を削減でき、パッケージ
の小型化が可能となり、結果的にパッケージコストの低
減ができる。また、抵抗体１５を塗布したバイアス／制
御線路７の反射特性が改善されるため、高周波半導体回
路５における高周波特性の安定性も向上する。なお、抵
抗体１５は、実施の形態５、６で示したように任意の形
状にできるため、反射特性の改善や作業のし易さによっ
て、適宜、他の形状としても良い。
ついて説明する。図８（ａ）のとおり、バイアス／制御
線路７の上面あるいは下面に、テーパ形状或いはひし形
に抵抗体１５を塗布した場合、線路における反射及び通
過特性は、図８（ｂ）の曲線g及び曲線hのようになり、
ＤＣ付近の低周波領域では損失が非常に小さく、高周波
領域では損失が大きくなる。また、抵抗体１５の形状を
正方形或いは長方形にした場合よりも線路の反射特性が
改善される。このように、パッケージに構成したバイア
ス／制御線路７の通過する高周波成分が抑圧されるた
め、複数のバイアス／制御線路７を接続した場合でも、
収納する高周波半導体回路５内にて起こりえるループ発
振等を抑圧できる。従って、従来、複数のバイアス／制
御線路７間に多数設け、線路間のカップリングを抑えて
いたＧＮＤ用スルーホール１０を削減でき、パッケージ
の小型化が可能となり、結果的にパッケージコストの低
減ができる。また、抵抗体１５を塗布したバイアス／制
御線路７の反射特性が改善されるため、高周波半導体回
路５における高周波特性の安定性も向上する。なお、抵
抗体１５は、実施の形態５、６で示したように任意の形
状にできるため、反射特性の改善や作業のし易さによっ
て、適宜、他の形状としても良い。
【００３７】
【発明の効果】第１〜第１１の発明によれば、バイアス
あるいは制御信号を供給するバイアス／制御線路の上面
あるいは下面に接して設けられ、かつ当該接したバイア
ス／制御線路以外の他の複数のバイアス／制御線路ある
いは接地導体に接さないように設けられて、当該接した
バイアス／制御線路を通過する高周波成分を抑圧する膜
状の抵抗体を設けることにより、複数のバイアス／制御
線路間でのカップリング量を抑圧できるとともに、従
来、複数のバイアス／制御線路間に多数設けていたＧＮ
Ｄ用スルーホールを削減でき、パッケージの小型化が可
能となり、結果的にパッケージコストの低減ができる。
あるいは制御信号を供給するバイアス／制御線路の上面
あるいは下面に接して設けられ、かつ当該接したバイア
ス／制御線路以外の他の複数のバイアス／制御線路ある
いは接地導体に接さないように設けられて、当該接した
バイアス／制御線路を通過する高周波成分を抑圧する膜
状の抵抗体を設けることにより、複数のバイアス／制御
線路間でのカップリング量を抑圧できるとともに、従
来、複数のバイアス／制御線路間に多数設けていたＧＮ
Ｄ用スルーホールを削減でき、パッケージの小型化が可
能となり、結果的にパッケージコストの低減ができる。
【００３８】また、第１１の発明によれば、キャビティ
を構成する誘電体の表層に配線されたバイアス／制御線
路の上面あるいは下面に抵抗体を設けることにより、誘
電体を積層して構成したキャビティにて起こり得るキャ
ビティ共振を抑圧することが可能となる。
を構成する誘電体の表層に配線されたバイアス／制御線
路の上面あるいは下面に抵抗体を設けることにより、誘
電体を積層して構成したキャビティにて起こり得るキャ
ビティ共振を抑圧することが可能となる。
【００３９】
【００４０】また、第８の発明によれば、積層した誘電
体の内層に配線されたバイアス／制御線路上に長方形状
の抵抗体を備えたことにより、従来、複数のバイアス／
制御線路間に多数設け、線路間のカップリングを抑えて
いたＧＮＤ用スルーホールを削減でき、パッケージの小
型化が可能となり、結果的にパッケージコストの低減が
できる。
体の内層に配線されたバイアス／制御線路上に長方形状
の抵抗体を備えたことにより、従来、複数のバイアス／
制御線路間に多数設け、線路間のカップリングを抑えて
いたＧＮＤ用スルーホールを削減でき、パッケージの小
型化が可能となり、結果的にパッケージコストの低減が
できる。
【００４１】また、第９の発明によれば、積層した誘電
体の内層に配線されたバイアス／制御線路上に楕円形状
の抵抗体を備えたことにより、従来、複数のバイアス／
制御線路間に多数設け、線路間のカップリングを抑えて
いたＧＮＤ用スルーホールを削減でき、パッケージの小
型化が可能となり、結果的にパッケージコストの低減が
できる。また、抵抗体の設けられたバイアス／制御線路
の反射特性が改善されるため、高周波半導体回路におけ
る高周波特性の安定性も向上する。
体の内層に配線されたバイアス／制御線路上に楕円形状
の抵抗体を備えたことにより、従来、複数のバイアス／
制御線路間に多数設け、線路間のカップリングを抑えて
いたＧＮＤ用スルーホールを削減でき、パッケージの小
型化が可能となり、結果的にパッケージコストの低減が
できる。また、抵抗体の設けられたバイアス／制御線路
の反射特性が改善されるため、高周波半導体回路におけ
る高周波特性の安定性も向上する。
【００４２】また、第１０の発明によれば、積層した誘
電体の内層に配線されたバイアス／制御線路上に、テー
パ形状に抵抗体を備えたことにより、従来、複数のバイ
アス／制御線路間に多数設け、線路間のカップリングを
抑えていたＧＮＤ用スルーホールを削減でき、パッケー
ジの小型化が可能となり、結果的にパッケージコストの
低減ができる。また、抵抗体の設けられたバイアス／制
御線路の反射特性がさらに改善されるため、高周波半導
体回路における高周波特性の安定性も向上する。
電体の内層に配線されたバイアス／制御線路上に、テー
パ形状に抵抗体を備えたことにより、従来、複数のバイ
アス／制御線路間に多数設け、線路間のカップリングを
抑えていたＧＮＤ用スルーホールを削減でき、パッケー
ジの小型化が可能となり、結果的にパッケージコストの
低減ができる。また、抵抗体の設けられたバイアス／制
御線路の反射特性がさらに改善されるため、高周波半導
体回路における高周波特性の安定性も向上する。
【図１】 この発明によるパッケージの実施の形態１の
構成を示す図である。
構成を示す図である。
【図２】 この発明によるパッケージの実施の形態１の
バイアス／制御線路の特性を示す図である。
バイアス／制御線路の特性を示す図である。
【図３】 この発明によるパッケージの実施の形態２の
構成を示す図である。
構成を示す図である。
【図４】 この発明によるパッケージの実施の形態２に
おけるキャビティ内の電流の流れを示す図である。
おけるキャビティ内の電流の流れを示す図である。
【図５】 この発明によるパッケージの実施の形態３の
構成を示す図である。
構成を示す図である。
【図６】 この発明によるパッケージの実施の形態４の
バイアス／制御線路の特性を示す図である。
バイアス／制御線路の特性を示す図である。
【図７】 この発明によるパッケージの実施の形態５の
バイアス／制御線路の特性を示す図である。
バイアス／制御線路の特性を示す図である。
【図８】 この発明によるパッケージの実施の形態６の
バイアス／制御線路の特性を示す図である。
バイアス／制御線路の特性を示す図である。
【図９】 従来のパッケージの構成を示す図である。
【図１０】 パッケージに収納する高周波半導体回路の
構成の一例を示す図である。
構成の一例を示す図である。
１ ベース、 ２ａ 第１の誘電体、 ２ｂ 第２の誘
電体、 ２ｃ 第３の誘電体、 ２ｄ 第４の誘電体、
３ カバー、 ４ キャビティ、 ５ 高周波半導体
回路、 ６ ＲＦ線路、 ７ バイアス／制御線路、
８ バイアス／制御用スルーホール、 ９ バイアス／
制御端子、 １０ ＧＮＤ用スルーホール、 １２ 整
合回路、 １３ ＦＥＴ等の能動素子、 １４ バイア
ス線路、１５ 抵抗体
電体、 ２ｃ 第３の誘電体、 ２ｄ 第４の誘電体、
３ カバー、 ４ キャビティ、 ５ 高周波半導体
回路、 ６ ＲＦ線路、 ７ バイアス／制御線路、
８ バイアス／制御用スルーホール、 ９ バイアス／
制御端子、 １０ ＧＮＤ用スルーホール、 １２ 整
合回路、 １３ ＦＥＴ等の能動素子、 １４ バイア
ス線路、１５ 抵抗体
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 古屋 輝雄
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(56)参考文献 特開 平４−132251（ＪＰ，Ａ)
特開 平３−165102（ＪＰ，Ａ)
実開 昭59−140444（ＪＰ，Ｕ)
実開 平５−25734（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12 301
Claims (11)
- 【請求項１】 誘電体を積層し、複数のバイアスまたは
制御端子を有した高周波半導体回路を収納するパッケー
ジにおいて、 上記高周波半導体回路に入出力する高周波信号を導くＲ
Ｆ線路と、 上記高周波半導体回路の複数のバイアスまたは制御端子
にバイアス電圧或いは制御信号を導く複数のバイアスま
たは制御線路と、 上記複数のバイアスまたは制御線路のうち、上記誘電体
の内層もしくは表層に配線されるとともに、少なくとも
１以上の同一線路から分配されたバイアスまたは制御線
路における、上面あるいは下面に接して設けられ、かつ
当該接したバイアスまたは制御線路以外の他の複数のバ
イアスまたは制御線路あるいは接地導体に接さないよう
に設けられて、当該接したバイアスまたは制御線路を通
過する高周波成分を抑圧する膜状の抵抗体とを具備した
ことを特徴とするパッケージ。 - 【請求項２】 誘電体を積層し、複数のバイアスまたは
制御端子を有した高周波半導体回路を収納するパッケー
ジにおいて、 上記高周波半導体回路に入出力する高周波信号を導くＲ
Ｆ線路と、 上記高周波半導体回路の複数のバイアスまたは制御端子
にバイアス電圧或いは制御信号を導く複数のバイアスま
たは制御線路と、 上記複数のバイアスまたは制御線路のうち、上記誘電体
の内層もしくは表層に配線されるとともに、少なくとも
２以上の上記バイアスまたは制御端子に共通のバイアス
或いは制御信号を供給するバイアスまたは制御線路にお
ける、上面あるいは下面に接して設けられ、かつ当該接
したバイアスまたは制御線路以外の他の複数のバイアス
または制御線路あるいは接地導体に接さないように設け
られて、当該接したバイアスまたは制御線路を通過する
高周波成分を抑圧する膜状の抵抗体とを具備したことを
特徴とするパッケージ。 - 【請求項３】 誘電体を積層し、複数の高周波半導体回
路を収納するパッケージにおいて、 上記複数の高周波半導体回路に入出力する高周波信号を
導くＲＦ線路と、 上記複数の高周波半導体回路にバイアス電圧或いは制御
信号を導く複数のバイアスまたは制御線路と、 上記複数のバイアスまたは制御線路のうち、上記誘電体
の内層もしくは表層に配線されるとともに、少なくとも
１以上の同一線路から分配されたバイアスまたは制御線
路における、上面あるいは下面に接して設けられ、かつ
当該接したバイアスまたは制御線路以外の他の複数のバ
イアスまたは制御線路あるいは接地導体に接さないよう
に設けられて、当該接したバイアスまたは制御線路を通
過する高周波成分を抑圧する膜状の抵抗体とを具備した
ことを特徴とするパッケージ。 - 【請求項４】 誘電体を積層し、複数の高周波半導体回
路を収納するパッケージにおいて、 上記複数の高周波半導体回路に入出力する高周波信号を
導くＲＦ線路と、 上記複数の高周波半導体回路にバイアス電圧或いは制御
信号を導く複数のバイアスまたは制御線路と、 上記複数のバイアスまたは制御線路のうち、上記誘電体
の内層もしくは表層に配線されるとともに、少なくとも
２以上の上記高周波回路に共通のバイアス或いは制御信
号を供給するバイアスまたは制御線路における、上面あ
るいは下面に接して設けられ、かつ当該接したバイアス
または制御線路以外の他の複数のバイアスまたは制御線
路あるいは接地導体に接さないように設けられて、当該
接したバイアスまたは制御線路を通過する高周波成分を
抑圧する膜状の抵抗体とを具備したことを特徴とするパ
ッケージ。 - 【請求項５】 異なるバイアス或いは制御信号を供給す
る上記バイアスまたは制御線路間に、ＧＮＤ用スルーホ
ールを設けたことを特徴とする請求項１から請求項４の
いずれかに記載のパッケージ。 - 【請求項６】 上記抵抗体は、ガラス基材に酸化ルテニ
ウムが添加されて成ることを特徴とする請求項１から請
求項５のいずれかに記載のパッケージ。 - 【請求項７】 上記抵抗体は、上記バイアスまたは制御
線路上へ液状物質を塗布することにより成形されたこと
を特徴とする請求項１から請求項５のいずれかに記載の
パッケージ。 - 【請求項８】 上記抵抗体の形状を長方形状としたこと
を特徴とする請求項１から請求項５のいずれかに記載の
パッケージ。 - 【請求項９】 上記抵抗体の形状を円形状或いは楕円形
状としたことを特徴とする請求項１から請求項５のいず
れかに記載のパッケージ。 - 【請求項１０】 上記抵抗体の形状をテーパ形状或いは
菱形状としたことを特徴とする請求項１から請求項５の
いずれかに記載のパッケージ。 - 【請求項１１】 上記高周波半導体回路は、上記積層さ
れた誘電体内に形成されるキャビティ内に収納されて封
止され、 上記抵抗体は、上記キャビティを形成する誘電体の表層
に配線されたバイアスまたは制御線路における、上面あ
るいは下面に設けたことを特徴とする請求項１から請求
項１０のいずれかに記載のパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200919A JP3438726B2 (ja) | 2000-07-03 | 2001-07-02 | パッケージ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201506 | 2000-07-03 | ||
| JP2000-201506 | 2000-07-03 | ||
| JP2001200919A JP3438726B2 (ja) | 2000-07-03 | 2001-07-02 | パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002083895A JP2002083895A (ja) | 2002-03-22 |
| JP3438726B2 true JP3438726B2 (ja) | 2003-08-18 |
Family
ID=26595287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001200919A Expired - Fee Related JP3438726B2 (ja) | 2000-07-03 | 2001-07-02 | パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438726B2 (ja) |
-
2001
- 2001-07-02 JP JP2001200919A patent/JP3438726B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002083895A (ja) | 2002-03-22 |
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