JP3437831B2 - CMOS output circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＭＯＳ（Comple
mentary Metal-Oxide Semiconductor)型半導体集積回路
におけるラッチアップ防止用のＣＭＯＳ出力回路に関す
るものである。The present invention relates to a CMOS (Comple
The present invention relates to a CMOS output circuit for preventing latch-up in a mentary metal-oxide semiconductor) type semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】図２は、従来の一般的なＣＭＯＳ型半導
体集積回路におけるＣＭＯＳ出力回路の概略の断面図、
及び図３は図２のＣＭＯＳ出力回路に寄生的に形成され
るバイポーラトランジスタ及び抵抗の接続関係を示す回
路図である。2. Description of the Related Art FIG. 2 is a schematic sectional view of a CMOS output circuit in a conventional general CMOS type semiconductor integrated circuit,
3 and FIG. 3 are circuit diagrams showing the connection relationship of bipolar transistors and resistors parasitically formed in the CMOS output circuit of FIG.
【０００３】図２に示すＣＭＯＳ出力回路は、例えばＮ
型サブストレート（基板）１に形成されている。このＮ
型サブストレート１内には、Ｐウェル２が形成され、該
サブストレート１の主表面にＰチャネル型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）１０が形成され、さら
に該Ｐウェル２の主表面にＮチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）２０が形成されている。
ＰＭＯＳ１０は、サブストレート１の主表面に形成され
たｐ+ 拡散層からなるソース１０Ｓ及びドレイン１０Ｄ
と、そのソース１０Ｓ及びドレイン１０Ｄ間に形成され
たゲート１０Ｇとで構成されている。ＮＭＯＳ２０は、
Ｐウェル２の主表面に形成されたｎ+ 拡散層からなるソ
ース２０Ｓ及びドレイン２０Ｄと、そのソース２０Ｓ及
びドレイン２０Ｄ間に形成されたゲート２０Ｇとで構成
されている。また、ＰＭＯＳ１０のソース１０Ｓの近傍
にはｎ+ 拡散層３１が形成されると共に、ＮＭＯＳ２０
のソース２０Ｓの近傍にもｐ+ 拡散層３２が形成されて
いる。The CMOS output circuit shown in FIG.
It is formed on the mold substrate (substrate) 1. This N
A P well 2 is formed in the type substrate 1, a P channel type MOS transistor (hereinafter referred to as a PMOS) 10 is formed on the main surface of the substrate 1, and an N channel is further formed on the main surface of the P well 2. A type MOS transistor (hereinafter referred to as NMOS) 20 is formed.
The PMOS 10 is a source 10S and a drain 10D which are p + diffusion layers formed on the main surface of the substrate 1.
And a gate 10G formed between the source 10S and the drain 10D thereof. The NMOS 20 is
It is composed of a source 20S and a drain 20D formed of an n + diffusion layer formed on the main surface of the P well 2 and a gate 20G formed between the source 20S and the drain 20D. Further, the n + diffusion layer 31 is formed near the source 10S of the PMOS 10 and the NMOS 20 is formed.
The p + diffusion layer 32 is also formed in the vicinity of the source 20S.
【０００４】ＰＭＯＳ１０のソース１０Ｓ及びｎ+ 拡散
層３１は高位電源（以下、ＶＣＣという）に接続され、
ＰＭＯＳ１０のゲート１０ＧとＮＭＯＳ２０のゲート２
０Ｇが入力端子ＩＮに共通接続され、さらにＰＭＯＳ１
０のドレイン１０ＤとＮＭＯＳ２０のドレイン２０Ｄが
出力端子ＯＵＴに共通接続されている。ＮＭＯＳ２０の
ソース２０Ｓとｐ+ 拡散層３２は、低位電源（以下、Ｖ
ＳＳという）に接続されている。The source 10S of the PMOS 10 and the n + diffusion layer 31 are connected to a high power source (hereinafter referred to as VCC),
Gate 10G of PMOS 10 and gate 2 of NMOS 20
0G is commonly connected to the input terminal IN, and PMOS1
The drain 10D of 0 and the drain 20D of the NMOS 20 are commonly connected to the output terminal OUT. The source 20S and the p + diffusion layer 32 of the NMOS 20 are connected to a low power supply (hereinafter, referred to as V
It is connected to SS).
【０００５】このようなＣＭＯＳ出力回路では、図３に
も示すように、通常、寄生的にバイポーラトランジスタ
Ｔ１，Ｔ２，Ｔ３，Ｔ４及び寄生抵抗Ｒ２が形成され
る。図２において、ドレイン１０ＤとＰウェル２の間に
は寄生的にＰＮＰトランジスタＴ１が形成されると共
に、ソース１０ＳとＰウェル２との間にもＰＮＰトラン
ジスタＴ３が形成される。さらに、サブストレート１と
ソース２０Ｓ及びドレイン２０Ｄとの間にも、寄生的に
ＮＰＮトランジスタＴ２，Ｔ４がそれぞれ形成される。
トランジスタＴ１とＴ３のベースはｎ+ 拡散層３１に接
続され、さらにトランジスタＴ２とＴ４のベースがｐ+
拡散層３２に接続されている。In such a CMOS output circuit, as shown in FIG. 3, normally, bipolar transistors T1, T2, T3, T4 and a parasitic resistance R2 are parasitically formed. In FIG. 2, a PNP transistor T1 is parasitically formed between the drain 10D and the P well 2, and a PNP transistor T3 is also formed between the source 10S and the P well 2. Further, NPN transistors T2 and T4 are parasitically formed between the substrate 1 and the source 20S and the drain 20D.
The bases of the transistors T1 and T3 are connected to the n + diffusion layer 31, and the bases of the transistors T2 and T4 are p +.
It is connected to the diffusion layer 32.
【０００６】また、図３に示すように、Ｐウェル２内に
寄生抵抗Ｒ１が形成され、それがトランジスタＴ１のコ
レクタ、トランジスタＴ２のベース、トランジスタＴ３
のコレクタ、及びトランジスタＴ４のベースと、該トラ
ンジスタＴ２のエミッタ及びＶＳＳとの間に接続されて
いる。サブストレート１内の抵抗Ｒ２は、ＶＣＣ及びト
ランジスタＴ３のエミッタと、トランジスタＴ１のベー
ス、トランジスタＴ２のコレクタ、トランジスタＴ３の
ベース及びトランジスタＴ４のコレクタとの間に接続さ
れている。なお、図３中のｉ１，ｉ２はコレクタ電流で
ある。Further, as shown in FIG. 3, a parasitic resistance R1 is formed in the P well 2, which is the collector of the transistor T1, the base of the transistor T2, and the transistor T3.
Of the transistor T4 and the base of the transistor T4, and is connected between the emitter of the transistor T2 and VSS. The resistor R2 in the substrate 1 is connected between VCC and the emitter of the transistor T3, and the base of the transistor T1, the collector of the transistor T2, the base of the transistor T3 and the collector of the transistor T4. Note that i1 and i2 in FIG. 3 are collector currents.
【０００７】この種のＣＭＯＳ出力回路では、入力端子
ＩＮに“Ｈ”レベル（ＶＣＣレベル）の信号が入力され
ると、ＰＭＯＳ１０がオフ状態、ＮＭＯＳ２０がオン状
態となり、出力端子ＯＵＴが“Ｌ”レベル（ＶＳＳレベ
ル）となる。入力端子ＩＮに“Ｌ”レベルの信号が入力
されると、ＰＭＯＳ１０がオン状態、ＮＭＯＳ２０がオ
フ状態となり、出力端子ＯＵＴが“Ｈ”レベルとなる。In this type of CMOS output circuit, when an "H" level (VCC level) signal is input to the input terminal IN, the PMOS 10 is turned off, the NMOS 20 is turned on, and the output terminal OUT is at "L" level. (VSS level). When an "L" level signal is input to the input terminal IN, the PMOS 10 is turned on, the NMOS 20 is turned off, and the output terminal OUT is turned to "H" level.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記構
成のＣＭＯＳ出力回路では、出力端子ＯＵＴからのトリ
ガ（一般的には、ＶＣＣレベルよりも高い電圧印加、あ
るいはＶＳＳレベルよりも低い電圧印加）により、ＣＭ
ＯＳ回路特有のラッチアップ現象が発生しやすいという
問題があった。However, in the CMOS output circuit having the above configuration, the trigger from the output terminal OUT (generally, a voltage higher than the VCC level or a voltage lower than the VSS level) is applied. CM
There is a problem that the latch-up phenomenon peculiar to the OS circuit is likely to occur.
【０００９】ここで、図３を参照しつつ、ラッチアップ
発生に至るメカニズムを説明する。例えば、出力端子Ｏ
ＵＴにＶＣＣレベルよりも高いトリガ電圧が印加される
と、トランジスタＴ１がオン状態となる。その結果、コ
レクタ電流ｉ１が出力端子ＯＵＴからトランジスタＴ１
及びＰウェル２の寄生抵抗Ｒ１を通ってＶＳＳへ流れ
る。このとき、Ｐウェル２内の寄生抵抗Ｒ１のためにト
ランジスタＴ２のベース電位が上昇し、該トランジスタ
Ｔ２のベース・エミッタ間が順バイアスされてオン状態
になる。トランジスタＴ２がオン状態になると、該トラ
ンジスタＴ２のコレクタ電流ｉ２がＶＣＣからサブスト
レート１内の抵抗Ｒ２を通り、さらにトランジスタＴ２
を介してＶＳＳへ流れるため、該サブストレート１内の
抵抗Ｒ２により、トランジスタＴ３のベース電位が下降
し、該ベース・エミッタ間が順バイアスされてオン状態
となる。Here, the mechanism leading to the occurrence of latch-up will be described with reference to FIG. For example, output terminal O
When a trigger voltage higher than the VCC level is applied to UT, the transistor T1 is turned on. As a result, the collector current i1 flows from the output terminal OUT to the transistor T1.
And through the parasitic resistance R1 of the P-well 2 to VSS. At this time, the base resistance of the transistor T2 rises due to the parasitic resistance R1 in the P-well 2, and the base and emitter of the transistor T2 are forward biased to be turned on. When the transistor T2 is turned on, the collector current i2 of the transistor T2 passes from the VCC to the resistor R2 in the substrate 1 and further to the transistor T2.
To the VSS, the resistance R2 in the substrate 1 lowers the base potential of the transistor T3, and the base-emitter is forward-biased to be turned on.
【００１０】このようにして、トランジスタＴ２，Ｔ３
がオン状態になると、それらに互いに正帰還がかかり、
出力端子ＯＵＴからのトリガがなくても、ＶＣＣからＶ
ＳＳへ電流が流れ続ける、いわゆるラッチアップ状態と
なり、半導体集積回路の誤動作や電源線の溶断、あるい
は素子の破壊を引き起こす。In this way, the transistors T2 and T3 are
When is turned on, positive feedback is applied to them,
Even if there is no trigger from the output terminal OUT, VCC to V
A current continues to flow to SS, which is a so-called latch-up state, which causes malfunction of the semiconductor integrated circuit, melting of the power supply line, or destruction of the element.
【００１１】同様に、出力端子ＯＵＴにＶＳＳレベルよ
りも低いトリガ電圧が印加された場合も、トランジスタ
Ｔ４→Ｔ３→Ｔ２の順で、各トランジスタＴ４，Ｔ３，
Ｔ２がオン状態になり、やはりラッチアップ状態に至
る。本発明は、前記従来技術が持っていた課題として、
出力端子ＯＵＴからのトリガによってラッチアップが発
生しやすく、それを比較的簡単な構成で低減することが
困難な点について解決したＣＭＯＳ出力回路を提供する
ものである。Similarly, when a trigger voltage lower than the VSS level is applied to the output terminal OUT, the transistors T4, T3, T2 are in this order in the order of the transistors T4, T3, T3.
T2 is turned on and the latch-up state is reached. The present invention has the following problems with the conventional technology.
The present invention provides a CMOS output circuit that solves the problem that latch-up easily occurs due to a trigger from the output terminal OUT and it is difficult to reduce it with a relatively simple configuration.
【００１２】[0012]
【００１３】[0013]
【００１４】前記課題を解決するために、本発明のうち
の第１の発明は、ＮＭＯＳとＰＭＯＳとが、ＶＣＣ及び
ＶＳＳとの間に直列に接続されたＣＭＯＳ出力回路にお
いて、前記ＮＭＯＳと前記ＰＭＯＳの少なくとも一方の
ＭＯＳトランジスタのソースに直列に付加された抵抗成
分であって、前記抵抗成分は、前記一方のＭＯＳトラン
ジスタのソースとの複数のコンタクトの数が前記一方の
ＭＯＳトランジスタのドレインとの複数のコンタクトの
数よりも少なくすることで得られる。In order to solve the above problems, among the present invention,
In a CMOS output circuit in which an NMOS and a PMOS are connected in series between VCC and VSS, a resistor added in series to the source of at least one of the NMOS transistor and the PMOS transistor. The resistance component is obtained by making the number of contacts with the source of the one MOS transistor smaller than the number of contacts with the drain of the one MOS transistor.
【００１５】第２の発明は、高位電圧及び低位電圧が供
給され動作するＣＭＯＳ出力回路であって、主表面を有
する基板と、前記基板の主表面の第１の領域に形成さ
れ、前記高位電圧または低位電圧の一方が供給される第
１導電型のソース、及び出力端子に接続された前記第１
導電型のドレインを有する第１のＭＯＳトランジスタ
と、前記基板の主表面の第２の領域に形成され、前記高
位電圧または前記低位電圧の他方が供給される第２導電
型のソース、及び前記出力端子に接続された前記第２導
電型のドレインを有する第２のＭＯＳトランジスタとを
備え、前記第１または第２のＭＯＳトランジスタの一方
のＭＯＳトランジスタのソース側の複数のコンタクト数
を、前記一方のＭＯＳトランジスタのドレイン側の複数
のコンタクト数よりも少なくすることで形成される前記
一方のＭＯＳトランジスタのソースに直列に接続された
抵抗手段を有している。A second aspect of the present invention is a CMOS output circuit which is supplied with a high voltage and a low voltage to operate, and which is formed on a substrate having a main surface and a first region of the main surface of the substrate, and which has the high voltage. Alternatively, the first conductivity type source to which one of the lower voltage is supplied and the first terminal connected to the output terminal are connected.
A first MOS transistor having a conductivity type drain, a second conductivity type source formed in the second region of the main surface of the substrate and supplied with the other of the high voltage or the low voltage, and the output A second MOS transistor having a drain of the second conductivity type connected to a terminal, wherein the number of contacts on the source side of one of the first or second MOS transistors is equal to It has a resistance means connected in series to the source of the one MOS transistor formed by reducing the number of contacts on the drain side of the MOS transistor.
【００１６】第１及び第２の発明によれば、ＭＯＳトラ
ンジスタのソース側の複数のコンタクトの数を、ドレイ
ン側の複数のコンタクトの数よりも少なくすることによ
り、ＶＣＣ（高位電圧）とＶＳＳ（低位電圧）の間に寄
生的に形成されるバイポーラトランジスタのエミッタ部
に直列に抵抗成分（抵抗手段）が付加され、その抵抗成
分（抵抗手段）によって出力端子へのトリガ電圧印加時
における該バイポーラトランジスタのオン状態への移行
が抑制される。従って、前記課題を解決できるのであ
る。According to the first and second aspects of the present invention, the number of contacts on the source side of the MOS transistor is made smaller than the number of contacts on the drain side, so that VCC (high voltage) and VSS ( A resistance component (resistance means) is added in series to the emitter of a bipolar transistor parasitically formed during low voltage), and the resistance transistor (resistance means) applies a trigger voltage to the output terminal of the bipolar transistor. Is suppressed from being turned on. Therefore, the above problem can be solved.
【００１７】[0017]
【発明の実施の形態】図４は、本発明の実施形態の原理
を示すＣＭＯＳ出力回路における寄生バイポーラトラン
ジスタ及び抵抗の接続関係の回路図であり、従来の図２
及び図３中の要素と共通の要素には共通の符号が付され
ている。図４のＣＭＯＳ出力回路は、従来の図３に示す
寄生のＮＰＮトランジスタＴ２のエミッタ部及びＰＮＰ
トランジスタＴ３のエミッタ部に、それぞれ直列に抵抗
手段である寄生抵抗Ｒ３，Ｒ４を付加した構造であり、
その他は従来と同一の構造である。即ち、図４のＣＭＯ
Ｓ出力回路では、図２のＰＭＯＳ１０及びＮＭＯＳ２０
のソース１０Ｓ，２０Ｓにそれぞれ直列に寄生抵抗Ｒ
３，Ｒ４を付加した構造になっている。FIG. 4 is a circuit diagram showing a connection relation between a parasitic bipolar transistor and a resistor in a CMOS output circuit showing the principle of the embodiment of the present invention.
Also, common reference numerals are given to elements common to those in FIG. The CMOS output circuit of FIG. 4 has the conventional emitter of the parasitic NPN transistor T2 and PNP shown in FIG.
It has a structure in which parasitic resistances R3 and R4, which are resistance means, are added in series to the emitter of the transistor T3,
Others have the same structure as the conventional one. That is, the CMO of FIG.
In the S output circuit, the PMOS 10 and the NMOS 20 of FIG.
Of the parasitic resistance R in series with the sources 10S and 20S of
It has a structure in which 3, R4 are added.
【００１８】図４のＣＭＯＳ出力回路において、例え
ば、従来説明と同様に、出力端子ＯＵＴにＶＣＣレベル
より高いトリガ電圧が印加された場合、トランジスタＴ
１のエミッタ・ベース間が順バイアスされてオン状態と
なり、その結果、Ｐウェル２内の寄生抵抗Ｒ１のために
トランジスタＴ２のベース電位が上昇してエミッタ・ベ
ース間が順バイアスされ、該トランジスタＴ２がオン状
態になる。このように、トランジスタＴ１，Ｔ２は従来
と同様にオン状態へ移行するが、該トランジスタＴ２の
エミッタに直列に接続された抵抗Ｒ３により、サブスト
レート１内の抵抗Ｒ２を流れるコレクタ電流ｉ２が制限
され、トランジスタＴ３のベース電位の下降が従来より
緩和される。その結果、トランジスタＴ３がオン状態へ
移行しにくくなるため、トランジスタＴ２とＴ３に互い
に正帰還がかからず、ラッチアップ状態が発生しにくく
なる。In the CMOS output circuit of FIG. 4, for example, when a trigger voltage higher than the VCC level is applied to the output terminal OUT, as in the conventional description, the transistor T is used.
1 is forward-biased between the emitter and the base to be in the ON state. As a result, the base potential of the transistor T2 rises due to the parasitic resistance R1 in the P-well 2, and the emitter-base is forward-biased. Turns on. In this way, the transistors T1 and T2 shift to the ON state as in the conventional case, but the collector current i2 flowing through the resistor R2 in the substrate 1 is limited by the resistor R3 connected in series to the emitter of the transistor T2. , The decrease in the base potential of the transistor T3 is alleviated more than before. As a result, the transistor T3 is unlikely to shift to the ON state, so that positive feedback is not applied to the transistors T2 and T3, and the latch-up state is less likely to occur.
【００１９】逆に、出力端子ＯＵＴにＶＳＳレベルより
も低いトリガ電圧が印加された場合も、トランジスタＴ
３のエミッタに直列に接続された抵抗Ｒ４により、該ト
ランジスタＴ３のコレクタ電流が制限されるため、トラ
ンジスタＴ２がオン状態へ移行しにくくなり、それによ
ってラッチアップの発生がしにくい。従って、寄生的に
形成されるトランジスタＴ２，Ｔ３のエミッタ部分に寄
生抵抗Ｒ３，Ｒ４をそれぞれ付加した簡単な構造で、ラ
ッチアップを的確に減少できる。On the contrary, when a trigger voltage lower than the VSS level is applied to the output terminal OUT, the transistor T
The collector current of the transistor T3 is limited by the resistor R4 connected in series with the emitter of the transistor T3, so that the transistor T2 is unlikely to shift to the ON state, whereby latch-up is less likely to occur. Therefore, latch-up can be accurately reduced with a simple structure in which the parasitic resistances R3 and R4 are added to the emitter portions of the transistors T2 and T3 that are parasitically formed.
【００２０】図１は、図４の原理を用いた本発明の実施
形態を示すＣＭＯＳ出力回路の概略のレイアウト図であ
る。抵抗手段である図４の寄生抵抗Ｒ３，Ｒ４を付加す
るために、ＰＭＯＳ１０のソース１０Ｓ側の複数のコン
タクト４１の数を、ドレイン１０Ｄ側の複数のコンタク
ト４２の数よりも少なくして該ソース１０Ｓ部分のコン
タクト抵抗成分を大きくしている。同様に、ＮＭＯＳ２
０のソース２０Ｓ側の複数のコンタクト５１の数を、ド
レイン２０Ｄ側の複数のコンタクト５２の数よりも少な
くして、該ソース２０Ｓ部分のコンタクト抵抗成分を大
きくしている。これにより、寄生抵抗Ｒ３，Ｒ４を簡単
に付加でき、ラッチアップを的確に低減できる。FIG. 1 is a schematic layout diagram of a CMOS output circuit showing an embodiment of the present invention using the principle of FIG. In order to add the parasitic resistances R3 and R4 of FIG. 4 as the resistance means, the number of the plurality of contacts 41 on the source 10S side of the PMOS 10 is made smaller than the number of the plurality of contacts 42 on the drain 10D side of the source 10S. The contact resistance component of the part is increased. Similarly, NMOS2
The number of contacts 51 on the source 20S side of 0 is smaller than the number of contacts 52 on the drain 20D side to increase the contact resistance component of the source 20S portion. As a result, the parasitic resistances R3 and R4 can be easily added and the latch-up can be properly reduced.
【００２１】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
（ａ） 上記実施形態では、ＰＭＯＳ１０及びＮＭＯＳ
２０のソース１０Ｓ，２０Ｓ側に寄生抵抗Ｒ３，Ｒ４を
それぞれ形成しているが、そのいずれか一方に寄生抵抗
Ｒ３またはＲ４を形成しても、出力端子ＯＵＴに印加さ
れるトリガ電圧の極性によってはラッチアップを減少で
きる。
（ｂ） 上記実施形態では、Ｎ型サブストレート１上に
形成されるＣＭＯＳ型集積回路について説明したが、Ｐ
型サブストレート上に形成されるＣＭＯＳ型集積回路に
ついても、上記実施形態と同様の作用、効果が得られ
る。The present invention is not limited to the above embodiment, but various modifications can be made. The following are examples of such modifications. (A) In the above embodiment, the PMOS 10 and the NMOS
Although the parasitic resistances R3 and R4 are formed on the sources 10S and 20S side of 20 respectively, even if the parasitic resistances R3 and R4 are formed on either one of them, depending on the polarity of the trigger voltage applied to the output terminal OUT. Latch-up can be reduced. (B) In the above embodiment, the CMOS type integrated circuit formed on the N type substrate 1 has been described.
Also for the CMOS type integrated circuit formed on the mold substrate, the same operation and effect as those of the above-described embodiment can be obtained.
【００２２】[0022]
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ＭＯＳトランジスタのソース側の複
数のコンタクトの数を、ドレイン側の複数のコンタクト
の数よりも少なくしたので、ＶＣＣ（高位電圧）とＶＳ
Ｓ（低位電圧）の間に寄生的に形成されるバイポーラト
ランジスタのエミッタ部に直列に抵抗成分（抵抗手段）
が付加され、その抵抗成分（抵抗手段）によってトリガ
電圧印加時のバイポーラトランジスタのオン状態への移
行が抑制され、簡単な構造で的確にラッチアップの発生
を低減できる。As described in detail above, the first and second
According to the second aspect of the invention, since the number of contacts on the source side of the MOS transistor is smaller than the number of contacts on the drain side, VCC (high voltage) and VS
A resistance component (resistance means) is connected in series with the emitter of the bipolar transistor parasitically formed during S (low voltage).
Is added, and the resistance component (resistance means) suppresses the transition of the bipolar transistor to the ON state when the trigger voltage is applied, and the occurrence of latch-up can be accurately reduced with a simple structure.
【図１】本発明の実施形態を示すＣＭＯＳ出力回路の概
略のレイアウト図である。FIG. 1 is a schematic layout diagram of a CMOS output circuit showing an embodiment of the present invention.
【図２】従来のＣＭＯＳ出力回路の概略の断面図であ
る。FIG. 2 is a schematic sectional view of a conventional CMOS output circuit.
【図３】図２に示すＣＭＯＳ出力回路における寄生バイ
ポーラトランジスタ及び抵抗の接続関係を示す回路図で
ある。3 is a circuit diagram showing a connection relationship between a parasitic bipolar transistor and a resistor in the CMOS output circuit shown in FIG.
【図４】本発明の実施形態の原理を示すＣＭＯＳ出力回
路における寄生バイポーラトランジスタ及び抵抗の抵抗
関係の回路図である。FIG. 4 is a circuit diagram showing a resistance relationship between a parasitic bipolar transistor and a resistor in a CMOS output circuit showing the principle of the embodiment of the present invention.
１ Ｎ型サブストレート ２ Ｐウェル １０ ＰＭＯＳ １０Ｄ，２０Ｄ ドレイン １０Ｇ，２０Ｇ ゲート １０Ｓ，２０Ｓ ソース ２０ ＮＭＯＳ Ｔ１，Ｔ３ ＰＮＰトランジスタ Ｔ２，Ｔ４ ＮＰＮトランジスタ Ｒ１，Ｒ３，Ｒ４ 寄生抵抗 Ｒ２ Ｎ型サブストレートの抵抗 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＣＣ 高位電源 ＶＳＳ 低位電源 ４１，４２，５１，５２ コンタクト 1 N type substrate 2 P well 10 PMOS 10D, 20D drain 10G, 20G gate 10S, 20S source 20 NMOS T1, T3 PNP transistor T2, T4 NPN transistor R1, R3, R4 Parasitic resistance R2 N type substrate resistance IN input terminal OUT output terminal VCC High power supply VSS Low power supply 41, 42, 51, 52 contacts
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 29/41 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 29/41 H01L 21/28 H01L 21/768 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 identification code FI H01L 27/092 29/41 (58) Fields investigated (Int.Cl. 7 , DB name) H01L 27/088 H01L 21/8234 H01L 29/41 H01L 21/28 H01L 21/768
Claims (2)
ャネル型ＭＯＳトランジスタとが、高位電源及び低位電
源との間に直列に接続されたＣＭＯＳ出力回路におい
て、 前記Ｎチャネル型ＭＯＳトランジスタと前記Ｐチャネル
型ＭＯＳトランジスタの少なくとも一方のＭＯＳトラン
ジスタのソースに直列に付加された抵抗成分であって、
前記抵抗成分は、前記一方のＭＯＳトランジスタのソー
スとの複数のコンタクトの数が前記一方のＭＯＳトラン
ジスタのドレインとの複数のコンタクトの数よりも少な
くすることで得られることを特徴とするＣＭＯＳ出力回
路。 1. An N-channel MOS transistor and a P-channel transistor.
The channel type MOS transistor is a high level power source and a low level power source.
In the CMOS output circuit connected in series with the source
The N-channel MOS transistor and the P-channel
Type MOS transistor at least one MOS transistor
A resistance component added in series to the source of the transistor,
The resistance component is the source of the one MOS transistor.
The number of contacts with the
Less than the number of multiple contacts with the drain of the transistor
CMOS output circuit characterized by being obtained by
Road.
るＣＭＯＳ出力回路であって、 主表面を有する基板と、 前記基板の主表面の第１の領域に形成され、前記高位電
圧または低位電圧の一方が供給される第１導電型のソー
ス、及び出力端子に接続された前記第１導電型のドレイ
ンを有する第１のＭＯＳトランジスタと、 前記基板の主表面の第２の領域に形成され、前記高位電
圧または前記低位電圧の他方が供給される第２導電型の
ソース、及び前記出力端子に接続された前記第２導電型
のドレインを有する第２のＭＯＳトランジスタとを備
え、 前記第１または第２のＭＯＳトランジスタの一方のＭＯ
Ｓトランジスタのソース側の複数のコンタクト数を、前
記一方のＭＯＳトランジスタのドレイン側の複数のコン
タクト数よりも少なくすることで形成される前記一方の
ＭＯＳトランジスタのソースに直列に接続された抵抗手
段を有することを特徴とするＣＭＯＳ出力回路。 2. A high voltage and a low voltage are supplied and operated.
And a substrate having a main surface and a high-potential electrode formed on a first region of the main surface of the substrate.
Saw of the first conductivity type, which is supplied with either pressure or low voltage
And a drain of the first conductivity type connected to the output terminal
A first MOS transistor having a high voltage and a second MOS transistor formed in the second region of the main surface of the substrate.
Of the second conductivity type to which the other of the low voltage and the low voltage is supplied.
A source and the second conductivity type connected to the output terminal
A second MOS transistor having a drain of
For example, one of the MO of the first or second MOS transistor
The number of contacts on the source side of the S transistor is
Note that a plurality of capacitors on the drain side of one MOS transistor
One of the above, which is formed by reducing the number of tacts
A resistor connected in series with the source of the MOS transistor
A CMOS output circuit having stages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000368129A JP3437831B2 (en) | 2000-12-04 | 2000-12-04 | CMOS output circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2003115778A Division JP3768201B2 (en) | 2003-04-21 | 2003-04-21 | CMOS output circuit |
| JP2003115777A Division JP3739364B2 (en) | 2003-04-21 | 2003-04-21 | CMOS output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210793A JP2001210793A (en) | 2001-08-03 |
| JP3437831B2 true JP3437831B2 (en) | 2003-08-18 |
Family
ID=18838433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000368129A Expired - Fee Related JP3437831B2 (en) | 2000-12-04 | 2000-12-04 | CMOS output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3437831B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558046B1 (en) * | 2004-12-28 | 2006-03-07 | 주식회사 하이닉스반도체 | Mos-transistor and method for manufacturing the same |
-
2000
- 2000-12-04 JP JP2000368129A patent/JP3437831B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001210793A (en) | 2001-08-03 |
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