JP2559141B2 - Analog switch - Google Patents
Analog switchInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコントロール信号によりON,OFFするアナログ
スイッチに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to an analog switch which is turned on and off by a control signal.
従来のアナログスイッチを第５図に示す。図におい
て、（１），（２）はコントロール端子D,EによってON,
OFFをするスイッチ、（３）はスイッチ（１）（２）を
通して端子Ｃに送る信号電源VAである。第６図は第５図
をMOSトランジスタレベルで具体化したスイッチの回路
図で、図において、（７），（８）は第５図のスイッチ
（１），（２）と全く同じ機能をするスイッチである。
そのため（１），（７）をSWA、（２），（８）をSWBと
呼ぶ。スイッチの中味はMOSトランジスタＮチャネル
（５）、Ｐチャネル（４）で構成される。（６）はコン
トロール信号D,Eを反転させるインバータである。第７
図は第６図を集積回路化（IC）した断面図である。A conventional analog switch is shown in FIG. In the figure, (1) and (2) are turned on by control terminals D and E,
The switch for turning off, (3) is the signal power supply VA sent to the terminal C through the switches (1) and (2). FIG. 6 is a circuit diagram of a switch embodying FIG. 5 at the MOS transistor level. In the figure, (7) and (8) have exactly the same functions as the switches (1) and (2) of FIG. It is a switch.
Therefore, (1) and (7) are called SWA, and (2) and (8) are called SWB. The contents of the switch are composed of MOS transistors N channel (5) and P channel (4). (6) is an inverter that inverts the control signals D and E. Seventh
The figure is a cross-sectional view of FIG. 6 as an integrated circuit (IC).
図において、（９）はｎ基板又はBi−CMOSプロセスに
おいてはエピタキシャル層等である。（10）はｎチャネ
ルトランジスタを構成するためのＰウエル、（11）はＰ
ウエルにオーミックをとるためのP+拡散、（12），（1
3），（24），（25）はｎチャネルトランジスタを構成
するソース・ドレインのためのn+拡散、（14），（1
5），（26），（27）はＰチャネルトランジスタを構成
するソース・ドレインのP+拡散、（16）はｎ基板（９）
をVDDに接続するためのオーミック用のn+拡散、（17）
はｎチャネルトランジスタをON,OFFするためのゲートで
ある。第６図において、SWA,Bは同じ構成のものなの
で、第７図においてSWA,Bとだけ記述した。また、第５
図〜第７図において、端子A,Bは入力端子,C端子は出力
端子とし、C,D端子はコントロール端子とする。In the figure, (9) is an n-substrate or an epitaxial layer or the like in the Bi-CMOS process. (10) is a P well for forming an n-channel transistor, and (11) is a P well.
P + diffusion to take an ohmic well, (12), (1
3), (24), and (25) are n + diffusions for the source / drain forming the n-channel transistor, and (14), (1
5), (26), and (27) are P + diffusions of the source / drain forming the P-channel transistor, and (16) is an n substrate (9).
N + diffusion for ohmic connection to V DD , (17)
Is a gate for turning on and off the n-channel transistor. Since SWA and B have the same structure in FIG. 6, only SWA and B are described in FIG. Also, the fifth
In FIGS. 7 to 7, terminals A and B are input terminals, C terminal is an output terminal, and C and D terminals are control terminals.
次に動作について説明する。まず、第５図において、
端子ＡはGNDつまり、LO電圧に接続されており、端子Ｂ
は外部電源VAつまりHiに接続されている。この状態にて
コントロール信号端子D,EにHiの信号が入ると、入った
方のスイッチが選択されそのスイッチはONすることにな
る。たとえば、Ｄ端子にHiが入力されるとSWAがONを
し、Ｃ端子にはLO電圧が供給される。また、Ｅ端子にHi
が入ればSWBが選択され、Hi電圧がＣ端子に出力される
ことになる。第６図で上記のことを説明すると、まずＤ
端子にHiが入力された場合は、ｎチャネルトランジスタ
（５）はONインバータ（６）の出力はLOとなり、Ｐチャ
ネルトランジスタ（４）もONとなりＡ端子のLO電圧はＣ
に出力されることになる。また、Ｄ端子がLOの場合はｎ
チャネルトランジスタ（５）のゲートはLOとなりｎチャ
ネルトランジスタ（５）はOFF、インバータ（６）出力
はHiでＰチャネルトランジスタ（４）はOFFとなり、SWA
はOFFすることになる。SWBも全く同じ動作をすることに
なる。その状態を第７図で説明するとＤ端子がHiの場
合、ｎチャネルトランジスタのゲート（17）はHi、Ｐチ
ャネルトランジスタのゲート（17）はLOとなり、n+拡散
（12），（13）が導通をし、P+拡散（14），（15）が導
通することになる。この断面図において、n+拡散（16）
はVDDとなっており、基板（９）の電位をVDDにしてい
る。また、Ｐウエル（10）の電位はP+拡散（11）でVSS
つまりGNDに接続されている。つまり、これらは全てPN
を逆バイアスにして置き、寄生トランジスタが発生する
のを防止している。Next, the operation will be described. First, in FIG.
Terminal A is connected to GND that is, L O voltage, the terminal B
Is connected to an external power supply VA or Hi. In this state, when a Hi signal is input to the control signal terminals D and E, the switch that has entered is selected and the switch is turned on. For example, SWA when the Hi to the terminal D is input to the ON, the C terminal L O voltage is supplied. In addition, the E terminal is Hi
If is input, SWB is selected and the Hi voltage is output to the C terminal. To explain the above with reference to FIG. 6, first, D
When Hi is input to the terminal, the n-channel transistor (5) is ON, the output of the inverter (6) is L O , the P-channel transistor (4) is also ON, and the L O voltage of the A terminal is C
Will be output to. If the D terminal is L O , n
The gate of the channel transistor (5) is L O , the n-channel transistor (5) is OFF, the output of the inverter (6) is Hi, the P-channel transistor (4) is OFF, and the SWA
Will be turned off. SWB will do exactly the same thing. If the state of the D terminal will be described in FIG. 7 is Hi, the gate of the n-channel transistor (17) is Hi, the gate of the P-channel transistor (17) is L O next, n + diffusion (12), (13) Conducts, and P + diffusions (14) and (15) conduct. In this cross section, n + diffusion (16)
Is V DD, and the potential of the substrate (9) is V DD . The potential of the P well (10) is V SS due to P + diffusion (11).
That is, it is connected to GND. In other words, these are all PN
Is reverse-biased to prevent generation of parasitic transistors.
従来のアナログスイッチは以上のように構成されてい
たので、電源（VDD），外部電源（VA）の投入時にそれ
ぞれの電源に立ち上がりの差があった場合、つまり、第
９図に示すように外部電源がある時点で早く立ち上がっ
た場合、さらにVAとVDDが1VBE以上になるような時に
は、第７図の構造からPNの逆バイアスが保たれなくな
り、順方向になってしまう。そのため、第７図の寄生np
nTr（18）、PnPTr（19），（20），（21）と発生するこ
とになりこの寄生が動作しはじめる。その寄生回路が第
８図である。寄生PnPTr（19），（20），（21）のベー
ス，エミッタつまり基板がベースとなり、VAの外部電源
に接続されているＢ端子つまり、（27）がエミッタにな
り（19）が動作しはじめて、寄生npnTr（18）のコレク
タが（９）のｎ基板となり、ベースが（10）のＰウエル
になり（19）のコレクタからnpnTrのベース（10）に電
流が供給されPNPNのサイリスタ構成となりラッチアップ
を起こすことになる。また、このような状態になると、
（20）（21）の寄生PNPも発生することになりVDDとVSS
間にはかなりの電流が流れるという問題点有していた。Since the conventional analog switch is configured as described above, when there is a difference in rising of the power supplies (V DD ) and the external power supply (VA), that is, as shown in FIG. When the external power supply rises early at a certain point, and when VA and V DD become 1 V BE or more, the reverse bias of PN cannot be maintained due to the structure shown in FIG. 7, and the forward direction occurs. Therefore, the parasitic np in Fig. 7
This occurs as nTr (18), PnPTr (19), (20), and (21), and this parasitic begins to operate. The parasitic circuit is shown in FIG. The base and emitter of the parasitic PnPTr (19), (20), and (21), that is, the substrate, become the base, and the B terminal that is connected to the external power supply of VA, that is, (27) becomes the emitter and (19) begins to operate. , The collector of the parasitic npnTr (18) is the n-substrate of (9), the base is the P-well of (10), and the current is supplied from the collector of (19) to the base (10) of the npnTr to form a PNPN thyristor configuration. It will cause up. In addition, in such a state,
Parasitic PNPs of (20) and (21) are also generated, and V DD and V SS
There was a problem that a considerable amount of current flows between them.
本発明は上記のような問題点を解決するためになされ
たもので、電源と外部電源の立上がりに差があってもラ
ッチアップが起こらないアナログスイッチを得ることを
目的としたものである。The present invention has been made to solve the above problems, and an object thereof is to obtain an analog switch in which latch-up does not occur even if there is a difference in rising of the power supply and the external power supply.
本発明はSWAの入力端子とGND（LO）間に抵抗（28）を
接続したものである。The present invention is one in which a resistor (28) is connected between the input terminal of SWA and GND (L O ).
この発明における抵抗は抵抗（28）を接続することに
より、寄生npnTr（18）のエミッタとGND間に抵抗（28）
が入り、Ｐウエルのベース・エミッタ間抵抗（23）がリ
ークカットの働きをするために、（18）はONをせずその
ためPNPNのサイリスター構成にはならない。By connecting the resistor (28) to this resistor, the resistor (28) is connected between the emitter of the parasitic npnTr (18) and GND.
, And the P-well base-emitter resistor (23) acts as a leak cut, so that (18) does not turn ON and therefore the PNPN thyristor configuration cannot be obtained.
以下、この発明の一実施例を図について説明する。第
１図〜第３図において、図中符号（１）〜（27）は前記
従来のものと同じものである。（28）は本発明により追
加した抵抗である。An embodiment of the present invention will be described below with reference to the drawings. 1 to 3, reference numerals (1) to (27) in the drawings are the same as those of the conventional one. (28) is a resistor added by the present invention.
次に動作について説明する。スイッチの動作について
は前記従来のものと全く同じである。電源（VDD）と外
部電源VAの立上がりに差があった場合に寄生PNPトラン
ジスタ（19）は動作しはじめて、コレクタは寄生npnト
ランジスタ（18）のベースに電流を流そうとするがトラ
ンジスタ（18）のエミッタ−GND間に抵抗が入ったこと
により、ベースエミッタ間の電位が上がり,Pウエルの抵
抗（23）がリークカットの働きをしはじめ、トランジス
タ（18）はON出来なくなり、ラッチアップは起こらな
い。また抵抗（28）の値は大きい方がよい。Next, the operation will be described. The operation of the switch is exactly the same as the conventional one. When there is a difference between the rise of the power supply (V DD ) and the rise of the external power supply VA, the parasitic PNP transistor (19) begins to operate, and the collector tries to send a current to the base of the parasitic npn transistor (18). ) The resistance between the emitter and GND rises, the potential between the base and the emitter rises, the P-well resistance (23) begins to function as a leak cut, the transistor (18) cannot be turned on, and latch-up does not occur. It won't happen. The larger the resistance (28), the better.
以上のように本発明によれば、抵抗１本をアナログス
イッチのLO側に接続することによりラッチアップが起こ
らないということから安価で簡単に製造出来るという効
果がある。As described above, according to the present invention, since one resistor is connected to the L O side of the analog switch, latch-up does not occur, so that there is an effect that it can be easily manufactured at low cost.
第１図はこの発明のアナログスイッチの一実施例を示す
回路図、第２図は第１図をMOSトランジスタで具体化し
た場合の回路図、第３図は第１図のMOS半導体集積回路
の断面図、第４図は第１図の寄生等価回路で示した回路
図、第５図従来のアナログスイッチの回路図、第６図は
第５図をMOSトランジスタで具体化した場合の回路図、
第７図は第５図のMOS半導体集積回路の断面図、第８図
は第５図を寄生等価回路で示した回路図、第９図は電源
（VDD）と外部電源（VA）の立上がり特性を示す曲線図
である。 （１），（２），（７），（８）……アナログスイッ
チ、（３）……外部電源、（４）……MOSPチャネルトラ
ンジスタ、（５）……MOSnチャネルトランジスタ、
（６）……インバータ、（９）……ｎ基板、（10）……
Ｐウエル、（11）……P+拡散、（12），（13），（2
4），（25）……ソース・ドレインn+拡散、（14），（1
5），（26），（27）……ソース・ドレインP+拡散、（1
6）……n+拡散、（17）……MOSトランジスタゲート、
（18）……寄生npnトランジスタ、（19），（20），（2
1）……寄生PNPトランジスタ、（22），（23）……Ｐウ
エル抵抗、（28）……抵抗、（Ａ），（Ｂ）……アナロ
グスイッチ入力端子、（Ｃ）……アナログスイッチ出
力、（Ｄ），（Ｅ）……アナログスイッチコントロール
端子。 なお、同一符号は同一又は相当部分を示す。FIG. 1 is a circuit diagram showing an embodiment of an analog switch of the present invention, FIG. 2 is a circuit diagram when FIG. 1 is embodied by a MOS transistor, and FIG. 3 is a MOS semiconductor integrated circuit of FIG. Sectional view, FIG. 4 is a circuit diagram shown by the parasitic equivalent circuit of FIG. 1, FIG. 5 is a circuit diagram of a conventional analog switch, and FIG. 6 is a circuit diagram when FIG. 5 is embodied by a MOS transistor,
FIG. 7 is a sectional view of the MOS semiconductor integrated circuit of FIG. 5, FIG. 8 is a circuit diagram showing the parasitic equivalent circuit of FIG. 5, and FIG. 9 is the rise of the power supply (V DD ) and the external power supply (VA). It is a curve figure which shows a characteristic. (1), (2), (7), (8) ... Analog switch, (3) ... External power supply, (4) ... MOSP channel transistor, (5) ... MOSn channel transistor,
(6) …… Inverter, (9) …… n board, (10) ……
P-well, (11) ... P + diffusion, (12), (13), (2
4), (25) ... Source / drain n + diffusion, (14), (1
5), (26), (27) ... Source / drain P + diffusion, (1
6) …… n + diffusion, (17) …… MOS transistor gate,
(18) …… parasitic npn transistor, (19), (20), (2
1) ... Parasitic PNP transistor, (22), (23) ... P-well resistance, (28) ... Resistance, (A), (B) ... Analog switch input terminal, (C) ... Analog switch output , (D), (E) …… Analog switch control terminals. The same reference numerals indicate the same or corresponding parts.
Claims (1)
に形成されたｎチャネルMOSトランジスタと高電位電源
に接続されたＮ型半導体領域上に形成されたＰチャネル
MOSトランジスタのソース・ドレイン端子をソース同
士，ドレイン同士を接続し、そのソース側・ドレイン側
を入力又は出力端子にし、それぞれのトランジスタのゲ
ートをコントロール端子にしたアナログスイッチを２組
設け、その一方の入力端子を低電位電源に接続し、もう
一方の入力端子に外部電源を接続、さらに２組のアナロ
グスイッチの出力端子同士を接続し、おのおののコント
ロール端子で制御するアナログスイッチにおいて、前記
一方の入力端子と前記低電位電源間を抵抗を介して接続
することにより、前記高電位電源と前記外部電源の立上
がりに差がある場合に前記抵抗をリークカットとして働
かせ、ラッチアップを防止するようにしたことを特徴と
するアナログスイッチ。1. An n-channel MOS transistor formed on a P-type semiconductor region connected to a low potential power source and a P-channel formed on an N-type semiconductor region connected to a high potential power source.
The source / drain terminals of a MOS transistor are connected to each other, and the drains are connected to each other, and the source / drain side is used as an input or output terminal. Two sets of analog switches are provided with the gate of each transistor as a control terminal. In the analog switch in which the input terminal is connected to the low-potential power supply, the external power supply is connected to the other input terminal, and the output terminals of the two sets of analog switches are connected to each other, and the control terminals control each, the one input By connecting the terminal and the low-potential power supply via a resistor, the resistor works as a leak cut when there is a difference in rising of the high-potential power supply and the external power supply, and latch-up is prevented. Is an analog switch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167596A JP2559141B2 (en) | 1989-06-29 | 1989-06-29 | Analog switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167596A JP2559141B2 (en) | 1989-06-29 | 1989-06-29 | Analog switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332222A JPH0332222A (en) | 1991-02-12 |
| JP2559141B2 true JP2559141B2 (en) | 1996-12-04 |
Family
ID=15852699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167596A Expired - Lifetime JP2559141B2 (en) | 1989-06-29 | 1989-06-29 | Analog switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559141B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124138U (en) * | 1984-01-27 | 1985-08-21 | 横河電機株式会社 | CMOS switch latch-up prevention circuit |
-
1989
- 1989-06-29 JP JP1167596A patent/JP2559141B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332222A (en) | 1991-02-12 |
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