JPH0753307Y2 - ESD protection circuit - Google Patents
ESD protection circuitInfo
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- JPH0753307Y2 JPH0753307Y2 JP1989056221U JP5622189U JPH0753307Y2 JP H0753307 Y2 JPH0753307 Y2 JP H0753307Y2 JP 1989056221 U JP1989056221 U JP 1989056221U JP 5622189 U JP5622189 U JP 5622189U JP H0753307 Y2 JPH0753307 Y2 JP H0753307Y2
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- output terminal
- type
- mos transistor
- semiconductor layer
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案はMOS集積回路の出力端子の静電破壊防止回路に
関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to an electrostatic breakdown prevention circuit for an output terminal of a MOS integrated circuit.
（ロ）従来の技術 一般にマイクロコンピュータやロジック回路の集積回路
に於いては、外部接続される素子あるいは装置を直接電
流駆動するための出力MOSトランジスタが設けられてい
る。このMOSトランジスタはドレインが出力端子に接続
されたいわゆるオープンドレイン型と呼ばれている。Ｎ
チャンネルMOSトランジスタの場合にはソースは接地電
源に接続され、ゲートに印加される制御信号によって出
力端子を接地電源に短絡する。ＰチャンネルMOSトラン
ジスタの場合にはソースは電源VDDに接続され、同様に
制御信号によって出力端子を電源VDDに短絡する。(B) Prior Art Generally, in an integrated circuit of a microcomputer or a logic circuit, an output MOS transistor for directly driving an externally connected element or device with a current is provided. This MOS transistor is called a so-called open drain type in which the drain is connected to the output terminal. N
In the case of the channel MOS transistor, the source is connected to the ground power source, and the control signal applied to the gate shorts the output terminal to the ground power source. In the case of a P-channel MOS transistor, the source is connected to the power supply V DD , and similarly the output terminal is short-circuited to the power supply V DD by the control signal.
（ハ）考案が解決しようとする課題 上述のオープンドレイン型の出力形式を持った集積回路
において、Ｎチャンネル型の出力MOSトランジスタの場
合、Ｎ型のドレインは、接地電源にバイアスされたＰ型
の半導体層内に形成されるから、出力端子と接地電源間
にリークバスは存在するが、出力端子と電源電圧VDD間
にはリークバスが存在しない。逆にＰチャンネル型の出
力トランジスタの場合には出力端子と電源電圧VDD間に
はリークバスが存在するが出力端子と接地電圧間にはリ
ークバスが存在しない。(C) Problem to be Solved by the Invention In the integrated circuit having the above-mentioned open drain type output type, in the case of an N channel type output MOS transistor, the N type drain is a P type biased to the ground power source. Since it is formed in the semiconductor layer, there is a leak bus between the output terminal and the ground power supply, but there is no leak bus between the output terminal and the power supply voltage V DD . On the other hand, in the case of the P-channel type output transistor, there is a leak bus between the output terminal and the power supply voltage V DD , but there is no leak bus between the output terminal and the ground voltage.
従って、出力端子に静電圧が印加されたときの破壊強度
が弱い欠点があった。Therefore, there is a drawback that the breakdown strength when an electrostatic voltage is applied to the output terminal is weak.
（ニ）課題を解決するための手段 本考案は上述した点に鑑みて創作されたものであり、半
導体基板中に形成された一導電型の半導体層と、該半導
体層中に形成されその間が常時は導通していない逆導電
型の第１及び第２領域と、を備え、前記第１領域を前記
出力端子に接続すると共に前記第２領域を所定の電源に
接続することにより、前記出力端子に静電気による高電
圧が印加されたときのにみ前記第１領域と前記第２領域
との間が導通するようにした。(D) Means for Solving the Problems The present invention was created in view of the above-mentioned points, and a semiconductor layer of one conductivity type formed in a semiconductor substrate and a semiconductor layer formed in the semiconductor layer The first and second regions of opposite conductivity type which are not normally conducting, and the first region is connected to the output terminal, and the second region is connected to a predetermined power source, thereby the output terminal The first area and the second area are electrically connected only when a high voltage due to static electricity is applied.
（ホ）作用 上述の手段によれば、半導体層中に形成された第１領域
がエミッタ、第２領域がコレクタ、半導体層がベースと
して作用し、出力端子にエミッタ−ベース間を順方向に
バイアスする静電圧が印加されたとき、エミッタからベ
ース方向に半導体層と基板とで形成された接合容量を充
電するようなベース電流が流れることによってトランジ
スタがオンし、静電気を電源にリークさせる作用をす
る。(E) Action According to the above means, the first region formed in the semiconductor layer acts as the emitter, the second region acts as the collector, and the semiconductor layer acts as the base, and the output terminal is forward biased between the emitter and the base. When a static voltage is applied, a base current flows from the emitter in the direction of the base to charge the junction capacitance formed by the semiconductor layer and the substrate, thereby turning on the transistor and causing static electricity to leak to the power supply. .
（ヘ）実施例 第１図（ａ）は本考案の実施例を示す断面図であり、出
力MOSトランジスタがＮチャンネルの場合を示してい
る。Ｎチャンネル型のMOSトランジスタは、Ｐ型の半導
体基板（１）にN+型のソース（２）及びドレイン（３）
をゲート（４）をマスクとして形成することによって構
成され、ソース（２）は接地されている。更に、半導体
基板（１）に形成されたＮ−well（５）内に、P+型の第
１領域（６）とP+型の第２領域（７）が形成される。こ
の第１領域（６）と第２領域（７）とＮ−well（５）は
横型PNPトランジスタを構成し、第１領域（６）がエミ
ッタとしてドレイン（３）と共に出力端子（８）に接続
され、第２領域（７）がコレクタとして電源VDDに接続
される。(F) Embodiment FIG. 1 (a) is a sectional view showing an embodiment of the present invention, showing the case where the output MOS transistor is an N channel. The N-channel type MOS transistor is composed of an N + type source (2) and a drain (3) on a P type semiconductor substrate (1).
Is formed by using the gate (4) as a mask, and the source (2) is grounded. Furthermore, a P + -type first region (6) and a P + -type second region (7) are formed in the N-well (5) formed on the semiconductor substrate (1). The first region (6), the second region (7) and the N-well (5) form a lateral PNP transistor, and the first region (6) is connected as an emitter to the output terminal (8) together with the drain (3). The second region (7) is connected as a collector to the power supply V DD .
上記のように、P+型の第１領域（６）とP+型の第２領域
（７）は、Ｎ−well（５）領域内に形成されるので、そ
の間は常時は導通していない、すなわち、出力端子
（８）に高電圧が印加されない状態では、上記横型のPN
Pトランジスタはオフである。As described above, since the P + -type first region (6) and the P + -type second region (7) are formed in the N-well (5) region, they are not always conducting during that time. That is, in the state where high voltage is not applied to the output terminal (8), the horizontal PN
The P-transistor is off.
第１図（ｂ）は、第１図（ａ）に示された構造の回路図
である。出力MOSトランジスタ（９）のドレインと電源V
DD間にPNPトランジスタ（10）が接続され、PNPトランジ
スタ（10）のベースと接地間に、Ｎ−well（５）と半導
体基板（１）の接合容量（11）が接続された回路とな
る。ここで、出力端子（８）に正の高電圧が印加される
と接合容量（11）を充電するようにベース電流が流れ、
PNPトランジスタ（10）がオンとなり、エミッタからコ
レクタを介して電源VDDに電流が流れる。これにより、
出力端子（８）に印加された静電気による高電圧が緩和
される。FIG. 1 (b) is a circuit diagram of the structure shown in FIG. 1 (a). Output MOS transistor (9) drain and power supply V
The PNP transistor (10) is connected between DD, and the junction capacitance (11) between the N-well (5) and the semiconductor substrate (1) is connected between the base of the PNP transistor (10) and the ground. Here, when a positive high voltage is applied to the output terminal (8), a base current flows so as to charge the junction capacitance (11),
The PNP transistor (10) is turned on, and current flows from the emitter to the power supply V DD through the collector. This allows
High voltage due to static electricity applied to the output terminal (8) is mitigated.
第２図（ａ）は本考案の他の実施例を示す断面図であ
り、出力MOSトランジスタがＰチャンネル型の場合であ
る。Ｐチャンネル型のMOSトランジスタはＮ型の半導体
基板（12）にP+型のソース（13）及びドレイン（14）を
ゲート（15）をマスクとして形成することによって構成
され、ソース（13）は電源VDDに接続される。更に、半
導体基板（12）に形成されたＰ−well（16）内にN+型の
第１領域（17）とN+型の第２領域（18）が形成される。
この第１領域（17）、第２領域（18）及びＰ−well（1
6）によって横型NPNトランジスタが形成され、第１領域
（17）がエミッタとしてドレイン（14）と共に出力端子
（19）に接続され、第２領域（18）がコレクタとして接
地される。FIG. 2A is a sectional view showing another embodiment of the present invention, in which the output MOS transistor is a P-channel type. A P-channel type MOS transistor is formed by forming a P + type source (13) and a drain (14) on an N type semiconductor substrate (12) using a gate (15) as a mask, and the source (13) is a power source. Connected to V DD . Furthermore, an N + type first region (17) and an N + type second region (18) are formed in the P-well (16) formed on the semiconductor substrate (12).
The first region (17), the second region (18) and the P-well (1
6) forms a lateral NPN transistor, the first region (17) is connected as an emitter to the output terminal (19) together with the drain (14), and the second region (18) is grounded as a collector.
上記のように、N+型の第１領域（17）とP+型の第２領域
（18）は、Ｐ−well（16）領域内に形成されるので、そ
の間は常時は導通していない。すなわち、出力端子（1
9）に高電圧が印加されない状態では、上記横型のNPNト
ランジスタはオフである。As described above, since the N + -type first region (17) and the P + -type second region (18) are formed in the P-well (16) region, they are not always conducting during that time. . That is, the output terminal (1
When no high voltage is applied to 9), the lateral NPN transistor is off.
第２図（ｂ）は第２図（ａ）に示された構造の回路図で
ある。出力MOSトランジスタ（20）のドレインと接地間
にNPNトランジスタ（21）が接続され、NPNトランジスタ
（21）のベースと電源VDD間にＰ−well（16）と基板（1
2）の接合容量（22）が接続された回路となる。ここ
で、出力端子（19）に負の高電圧が印加されると接合容
量（22）の充電電流がベースに流れ、NPNトランジスタ
（21）がオンし、接地からエミッタを介して出力端子
（19）に電流が流れ、静電気による高電圧か緩和され
る。FIG. 2 (b) is a circuit diagram of the structure shown in FIG. 2 (a). The NPN transistor (21) is connected between the drain of the output MOS transistor (20) and ground, and the P-well (16) and the substrate (1) are connected between the base of the NPN transistor (21) and the power supply V DD.
The junction capacitance (22) in 2) is connected to the circuit. Here, when a negative high voltage is applied to the output terminal (19), the charging current of the junction capacitance (22) flows to the base, the NPN transistor (21) is turned on, and the output terminal (19 ), An electric current flows through it, and the high voltage due to static electricity is mitigated.
（ト）考案の効果 上述の如く本考案によれば、オープンドレイン型の出力
形式を持つ集積回路の静電破壊耐圧が向上するものであ
り、集積回路の信頼性向上が図れるものである。(G) Effect of the Invention According to the present invention as described above, the electrostatic breakdown voltage of an integrated circuit having an open drain type output format is improved, and the reliability of the integrated circuit can be improved.
第１図（ａ）は本考案の実施例を示す断面図、第１図
（ｂ）は第１図（ａ）に示された構造の回路図、第２図
（ａ）は本考案の他の実施例を示す断面図、第２図
（ｂ）は第２図（ａ）に示された構造の回路図である。 （１）（12）……半導体基板、（２）（13）……ソー
ス、（３）（14）……ドレイン、（４）（15）……ゲー
ト、（５）……Ｎ−well、（16）……Ｐ−well、（８）
（19）……出力端子、（９）（20）……出力MOSトラン
ジスタ、（10）……PNPトランジスタ、（21）……NPNト
ランジスタ、（11）（22）……接合容量。FIG. 1 (a) is a sectional view showing an embodiment of the present invention, FIG. 1 (b) is a circuit diagram of the structure shown in FIG. 1 (a), and FIG. FIG. 2 (b) is a circuit diagram of the structure shown in FIG. 2 (a). (1) (12) ... semiconductor substrate, (2) (13) ... source, (3) (14) ... drain, (4) (15) ... gate, (5) ... N-well, (16) …… P-well, (8)
(19) …… Output terminal, (9) (20) …… Output MOS transistor, (10) …… PNP transistor, (21) …… NPN transistor, (11) (22) …… Junction capacitance.
Claims (1)
されたMOSトランジスタを備えた集積回路の静電破壊防
止回路に於いて、半導体基板中に形成された一導電型の
半導体層と、該半導体層中に形成されその間が常時は導
通していない逆導電型の第１及び第２領域と、を備え、
前記第１領域を前記出力端子に接続すると共に前記第２
領域を所定の電源に接続することにより、前記出力端子
に静電気による高電圧が印加されたときにのみ前記第１
領域と前記第２領域との間が導通するようにしたことを
特徴とする静電破壊防止回路。1. An electrostatic breakdown prevention circuit for an integrated circuit comprising an output terminal and a MOS transistor having a drain connected to the output terminal, and a semiconductor layer of one conductivity type formed in a semiconductor substrate, First and second regions of opposite conductivity type that are formed in the semiconductor layer and are not normally continuous between them,
The first region is connected to the output terminal and the second region is connected.
By connecting the region to a predetermined power source, the first terminal is provided only when a high voltage due to static electricity is applied to the output terminal.
An electrostatic breakdown prevention circuit, characterized in that a region is electrically connected to the second region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989056221U JPH0753307Y2 (en) | 1989-05-16 | 1989-05-16 | ESD protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989056221U JPH0753307Y2 (en) | 1989-05-16 | 1989-05-16 | ESD protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02145818U JPH02145818U (en) | 1990-12-11 |
| JPH0753307Y2 true JPH0753307Y2 (en) | 1995-12-06 |
Family
ID=31579854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989056221U Expired - Lifetime JPH0753307Y2 (en) | 1989-05-16 | 1989-05-16 | ESD protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0753307Y2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146460A (en) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1989
- 1989-05-16 JP JP1989056221U patent/JPH0753307Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02145818U (en) | 1990-12-11 |
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