JP3403038B2 - プラズマｃｖｄ法による薄膜半導体の作製装置及び作製方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプラズマＣＶＤ法に
よる薄膜半導体の作製装置に係り、より詳細には、分解
効率の異なる複数の材料ガスを長大な放電空間に流し組
成制御された薄膜半導体の作製装置に関し、特に、太陽
電池等の光起電力素子をロール・ツー・ロール（Ｒｏｌ
ｌ ｔｏ Ｒｏｌｌ）方式により大量生産するのに好適
な装置及び方法に関するものである。

【０００２】

【従来の技術】光起電力素子については、その重要な構
成要素たる半導体層は、いわゆるｐｎ接合、ｐｉｎ接合
等の半導体接合がなされている。ａ−Ｓｉ等の薄膜半導
体を用いる場合、ホスフィン（ＰＨ₃），ジボラン（Ｂ₂
Ｈ₆）等のドーパントとなる元素を含む原料ガスを主原
料ガスであるシラン等に混合してグロー放電分解するこ
とにより所望の導電型を有する半導体膜が得られ、所望
の基板上にこれらの半導体膜を順次積層作製することに
よって容易に前述の半導体接合が達成できることが知ら
れている。そして、このようなａ−Ｓｉ系の光起電力素
子を作製する場合、各半導体層を作製するための独立し
た成膜室を設け、成膜室ごとに各半導体層を作製する方
法が提案されている。

【０００３】光起電力素子を構成するｐ型半導体層は、
素子特性の観点からその層厚が高々数百オングストロー
ムと非常に薄く設定される場合が多い。したがって、光
起電力素子、とりわけ積層型光起電力素子の形成時に
は、その層厚の均一性、膜の密着性、ドーパントのドー
ピング効率、特性の均一性、再現性が素子の特性に影響
するだけでなく、素子の歩留にも大きく影響する。ゆえ
に、空間的にも時間的にも均一でかつ再現性よく半導体
薄膜を得るためには、長時間にわたってなお一層の放電
安定性を向上させ、再現性を向上させ、均一性を向上さ
せた形成方法および装置が要求される。さらに装置のス
ループットを向上させ、コストダウンを図ろうとする場
合、半導体薄膜の品質を維持したまま、堆積速度を大き
くすることが可能である形成方法および装置が要求され
る。

【０００４】また、大量生産技術では、米国特許第４，
４００，４０９号明細書には、ロール・ツー・ロール
（Ｒｏｌｌ ｔｏ Ｒｏｌｌ）方式を採用した連続プラ
ズマＣＶＤ装置が開示されている。この装置によれば、
複数のグロー放電領域を設け、所望の幅の十分に長い可
撓性の基板を、該基板が前記各グロー放電領域を順次貫
通する経路に沿って配置し、前記各グロー放電領域にお
いて必要とされる導電型の半導体層を堆積しつつ、前記
基板をその長手方向に連続的に搬送せしめることによっ
て、半導体接合を有する素子を連続作製することができ
るとされている。なお、該明細書においては、各半導体
層作製時に用いるドーパントガスが他のグロー放電領域
へ拡散、混入するのを防止するにはガスゲートが用いら
れている。具体的には、前記各グロー放電領域同志を、
スリット状の分離通路によって相互に分離し、さらに該
分離通路に例えばＡｒ、Ｈ₂等の掃気用ガスの流れを作
製させる手段が採用されている。

【０００５】

【発明が解決しようとする課題】ところで、これらの半
導体薄膜を形成する従来のものにおいて、長大なプラズ
マ成膜空間の中で均一な膜質のものを大面積にわたって
作製するにはいくつかの問題点がある。特に、ＳｉＨ₄
流量に対し、高Ｈ₂希釈率、高ＲＦ電力密度が必要とさ
れるマイクロクリスタル作製条件では、このような長大
な成膜空間全体にわたって均質なものを得るのは困難で
あり、さらに、ドーピングについても、効率的かつ大面
積にわたって均一なものを実現する手段が必要である。
長大な成膜空間にこの空間の端から複数種のガスを流し
プラズマ分解した場合、ガスの流れの方向に対し、各ガ
ス種は、分解効率の高い順に分解量のピークが生じ、ガ
ス流下流に向けて裾を引くようにガスの枯渇領域が形成
される（図２参照）。良質のマイクロクリスタルの作製
条件は、ガス下流域で（１）水素処理領域があること
（これは、結晶形成に先立っての核形成に重要とされ
る。）、（２）結晶成長の条件では、ＳｉＨ₄／Ｈ₂の流
量比で高いＨ₂希釈率が必要とされていることが挙げら
れる。しかしながら、このようにＳｉＨ₄とＨ₂の分解効
率の差からＳｉＨ₄の分解ピークはガス吹き出し近傍に
分布してしまい、この領域では結晶作製条件から逸脱し
てしまう。この結果、作製されるｐ層の最表面はアモル
ファス化し、所望の特性が得にくいのが実状であった。
これを避けるために、この領域（マイクロクリスタルに
ならない成膜領域）の薄膜の堆積分を帯状部材に堆積し
ないように覆うなどの対策手段も考案されている。しか
しながら、このような対策では、ガス、およびプラズマ
の有効利用とはいえず、製造コスト低減を図るために
は、ガス種の分解効率にあわせた装置設計が必要とな
る。そして、この上さらに分解効率の異なるＢＦ₃など
のドーパントガスを導入し、均一膜を得るにはさらに困
難なものとなるのは言うまでもないことである。

【０００６】そこで、本発明は、上記した従来のものに
おける課題を解決し、良質なマイクロクリスタルｐ層を
作製する装置を提供するだけでなく、特性の均一性に優
れ、欠陥の少ない、大量生産することが可能な光起電力
素子等のプラズマＣＶＤ法による薄膜半導体の作製装置
及び作製方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】本発明は、上記課題を解
決するため、プラズマＣＶＤ法による薄膜半導体の作製
装置及び作製方法をつぎのように構成したことを特徴と
するものである。すなわち、本発明の薄膜半導体の作製
装置は、高周波電力を印加して材料ガスをプラズマ放電
によって分解し、帯状部材上に薄膜半導体を形成する薄
膜半導体の作製装置において、前記高周波電力の印加電
極であるカソード電極の一部に、前記帯状部材と平行に
配された平板電極上にしきり状電極を形成することによ
って、該カソード電極のプラズマに接する電極面積の総
和を、プラズマに接する接地電位にある前記帯状部材お
よびアノード電極の表面積の総和よりも大きくなるよう
に構成し、該しきり状電極を該平板電極上に等間隔に配
置すると共に、該しきり状電極の先端部と前記帯状部材
との最近接距離を、材料ガスの流れの方向に段階的、あ
るいは、連続的に変化するように高さを変化させて構成
したことを特徴としている。また、本発明の薄膜半導体
の作製装置は、前記しきり状電極は、前記帯状部材と平
行に配置されている平板電極上の複数のフィン状もしく
はブロック状の部材で構成されていることを特徴として
いる。また、本発明の薄膜半導体の作製装置は、前記し
きり状電極の先端部と前記帯状部材との最近接距離が、
前記材料ガスの流れの方向の上流側である材料供給律速
領域において小さく、下流側である材料枯渇領域におい
て大きく構成されていることを特徴としている。また、
本発明の薄膜半導体の作製装置は、帯状部材を、複数の
連結してなるプラズマＣＶＤ装置を連続的に通過させ、
プラズマＣＶＤ法により該帯状部材上に複数の異なる薄
膜半導体を積層形成する薄膜半導体の作製装置におい
て、前記複数のプラズマＣＶＤ装置の一部または全部
が、上記した本発明のいずれかの薄膜半導体の作製装置
で構成されていることを特徴としている。また、本発明
の薄膜半導体の作製装置は、帯状部材を、複数の連結し
てなるプラズマＣＶＤ装置を連続的に通過させ、プラズ
マＣＶＤ法により該帯状部材上に少なくとも１組以上の
ｎ型、ｉ型、ｐ型薄膜半導体層をこの順で積層形成する
薄膜半導体の作製装置において、少なくとも、前記ｐ型
薄膜半導体層の作製装置が上記した本発明のいずれかの
薄膜半導体の作製装置で構成されていることを特徴とし
ている。そして、そのｐ型薄膜半導体層は、その主成分
がＳｉ、またはＳｉであると共にマイクロクリスタルで
あることを特徴としている。また、本発明の薄膜半導体
の作製方法は、帯状部材を、複数の連結してなるプラズ
マＣＶＤ装置を連続的に通過させ、プラズマＣＶＤ法に
より該帯状部材上に少なくとも１組以上のｎ型、ｉ型、
ｐ型薄膜半導体層をこの順で積層形成する薄膜半導体の
作製方法において、少なくとも、前記ｐ型薄膜半導体層
の形成に上記した本発明のいずれかの薄膜半導体の作製
装置を用い、該ｐ型薄膜半導体層をＳｉＨ₄、ＣＨ₄、Ｂ
Ｆ₃、および、Ｈ₂の中から一部または全部から選ばれた
材料ガスによって、主成分がＳｉ、またはＳｉであると
ともにマイクロクリスタルであるｐ型薄膜半導体層を形
成することを特徴としている。そして、そのｐ型薄膜半
導体層は、１３．５６ＭＨｚの正弦波の供給電力によっ
て作成されることを特徴としている。

【０００８】

【発明の実施の形態】本発明は、上記した構成により、
特性の均一性に優れ、欠陥の少ない薄膜半導体を作製す
るようにしたものであるが、それは、概ねつぎのような
原理に基づくものである。長大なプラズマ成膜空間の中
で、材料ガスに対し充分分解できる程度に高い高周波電
力密度条件下で、比較的プラズマ分解しやすいＳｉＨ₄
などの材料ガスを流した場合、堆積膜の分布はガスの流
れ方向に２つの領域に分かれる。それは、（Ａ）ガス上
流域の「材料供給律速領域」、および、（Ｂ）ガス下流
域の「材料枯渇領域」であり、この二つの領域について
述べると以下のようになる。 （Ａ）ガス上流域の「材料供給律速領域」 この領域では、ＳｉＨ₄ガスはプラズマのエネルギーで
そのほとんどを分解していて堆積膜の分布はピークをも
つ。ここでは、高周波電力を上下させてもこのピークは
変わらず、材料ガスの供給量でピークの高さは決定され
る。ここで堆積に寄与するのは主にＳｉＨ₃、ＳｉＨ₂な
どの中性ラジカルといわれている。 （Ｂ）ガス下流域の「材料枯渇領域」 この領域では、材料となる未分解のＳｉＨ₄はほとんど
消費されてしまっていて、堆積に寄与するイオン、ラジ
カルの量は少量である。その一方でＳｉＨ₄などから分
解生成されたＨ（水素）の濃度は高い傾向にある。

【０００９】このような長大なプラズマ成膜空間にさら
に、ＢＦ₃を導入すると、Ｂの濃度はＳｉのピーク位置
よりも下流にピークをもって堆積（イオン打ち込みも含
む）する。また、このＢの濃度ピークはＢＦ₃のプラズ
マ分解で発生するＢＦ₂＋のイオン種で決定されている
と考えられている。このような成膜空間内でのガス種の
違いによる各濃度ピーク位置のずれは、堆積膜の特性均
一性を阻害し、光起電力素子などのデバイス特性への影
響も大きい。本発明において、前記複数のフィン状もし
くはブロック状のしきり状電極の電極数の密度はここで
発生するプラズマのガス分解に大きな影響をもってい
る。密度が高くなるほどプラズマ強度が高まり、カソー
ド電極のセルフバイアスの正電位も大きくなる。これに
より正電荷のイオン種を接地電位にある帯状部材上に堆
積、あるいは、イオン打ち込みさせることが可能であ
り、先の中性ラジカルのＳｉＨ₃、ＳｉＨ₂などとは独立
にＢＦ₂＋イオンおよび、Ｈ＋イオンを帯状部材上に導
入することが可能となる。この結果、長大な成膜空間内
においても堆積膜の組成均一性を確保できる。よって、
この（Ａ）の領域においては、ＢとＳｉとの濃度分布の
差を縮めることが可能であり、また、Ｈ＋イオンの効果
により、この領域でもマイクロクリスタル作製条件を実
現することが可能である。また、（Ｂ）ガス下流域で
は、前記複数のフィン状もしくはブロック状のしきり状
電極の電極密度を比較的低くすることで、予め帯状部材
上に堆積してある半導体層への水素イオンのダメージの
低減を可能にし、マイクロクリスタル形成のための最適
核形成条件を実現することが可能である。本発明によれ
ば、このようなしきり状電極により、一つの長大なプラ
ズマ成膜空間を用いて、複雑な組成の薄膜半導体を高品
質にかつ、均一に作製することができる。

【００１０】つぎに、本発明の具体的内容を、長大な成
膜空間で各種ガスをプラズマ分解して静止保持された帯
状部材上に形成される堆積膜の、各濃度分布を示すこと
によって説明する。 （１）実験装置は、後述の実施例のもので、予め、基板
となる帯状部材にはアモルファスシリコンｉ層を１００
０Å程度堆積させてある。この帯状部材は搬送せず停止
させた状態で所定の温度に保持した。その他のｐ層作製
条件は表１−１のｐ型層欄に記載の条件とした。ｐ層の
作製時間は５分で、ｐ層の電極構造は図４（ａ）（全域
で中距離）で従来技術のしきり状電極が平板電極上に等
間隔で配置するものである。このようにして得られる堆
積膜のガス流方向の組成分析をＳＩＭＳでおこなった。
この結果、図２に示すようなＳｉ、Ｂ、Ｈの各濃度プロ
ファイルとなった。先にも述べたように、分解効率の比
較的低いＢＦ₃のせいで膜中のＢ濃度はＳｉのピークの
位置に対し下流に分布しているのがわかる。このガス流
上流域の薄膜半導体の結晶性評価をＲＨＥＥＤで観測し
たところ、微結晶にならずアモルファスであった。 （２）次に、ｐ層の電極構造を図４（ｂ）（上流域で小
距離）とし、その他の作製条件は（１）と同一としてプ
ロファイルを比較したものを図３に示す。この結果から
複数のフィン状もしくはブロック状のしきり状電極の電
極密度をガス流上流部で高くすることでＢＦ₃分解を助
長しＳｉ膜へのＢのドーピングの均一性を高めているこ
とがわかる。さらに、このガス流上流域の堆積膜の結晶
性評価をＲＨＥＥＤで観測したところ、微結晶（マイク
ロクリスタル）になっていることが確認できた。このこ
とから、この領域ではＨ₂とＳｉＨ₄の分解比率および、
プラズマの電力密度がマイクロクリスタル作製条件に変
化しているものと考えられる。 （３）さらに、ｐ層の電極構造を図４（ｃ）（上流域で
小距離、下流域で大距離）とし、ｐ層作製条件の中で希
釈Ｈ₂をＤ₂（重水素）に置き換え、その流量は同一とし
た。このようにして得られる堆積膜のガス下流域でのＳ
ＩＭＳ分析の結果、Ｄ原子はほとんど観測されない。ｐ
層の電極構造が図４（ａ）（全域で中距離）および、図
４（ｂ）（上流域で小距離）では、このようなＤ原子の
堆積膜への取り込みは若干認められたことと比較する
と、堆積膜へのＤ原子のイオン衝撃はかなり低減されて
いると考えられる。

【００１１】本発明の装置においては、従来の技術の平
行平板型のプラズマ装置とは異なり、欠点であったとこ
ろのカソード電極近傍というある限られた部分のみにお
いて材料ガスの励起、分解反応が促進されることなく、
放電空間全体、どちらかといえば帯状部材を含むアノー
ド電極側において上述の材料ガスの励起、分解反応を促
進し、比較的高い堆積速度をもってして、該帯状部材上
へ効率よく薄膜を堆積させ得ることを特徴とする半導体
薄膜形成装置である。すなわち、カソードヘ投入される
高周波電力量をうまく調整し、投入される高周波電力よ
り有効に利用して放電空間内に導入される材料ガスを効
率的に励起、分解し、しかも高品位な非単結晶薄膜半導
体を該帯状部材上へ均一で再現性よく比較的高い堆積速
度で形成することが可能である。本発明の装置において
複数のフィン状もしくはブロック状のしきり状電極の密
度はガス流方向に対し分解効率の比較的低いガス種の発
生する分解量ピーク位置と分解効率の比較的高いガス種
の分解量ピーク位置が重なるように適宜その密度を成膜
空間の中で最適化させる必要がある。

【００１２】本発明の装置において、カソード電極の材
料としては、ステンレスおよびその合金、アルミニウム
およびその合金等が考えられるが、その他に、導電性性
質をもった材質であれば特にこれらに限った材質である
必要はない。アノード電極材料に関しても同様である。
本発明の装置においては、グロー放電空間に設置された
高周波電力印加カソード電極の放電に接する空間におけ
る表面積が、帯状部材を含む接地された電極全体（アノ
ード電極）の放電空間における表面積よりも大きくする
ことを特徴とし、さらにグロー放電を生起し薄膜半導体
形成時のカソード電極の電位（自己バイアス）を、投入
する高周波電力を調整することを併用することによっ
て、正電位、より好ましくは＋５Ｖ以上に維持した状態
にて、薄膜半導体を堆積することを特徴とする装置であ
る。

【００１３】さらに本発明においては、前記しきり状電
極を前記帯状部材の搬送方向に複数設置し、前記しきり
状電極各々の間隔は隣り合う前記しきり状電極の間にお
ける放電が生起維持するに充分な間隔を有することによ
り、カソード電極には比較的大きな正電位をセルフバイ
アスにて生起維持することが可能である。このことは、
別途設けた直流（ＤＣ）電源等を用いたバイアス印加方
法等とは異なり、スパーク等による異常放電の発生を抑
制することができる結果、放電を安定して生起維持する
ことが可能となり、なおかつ、正の自己バイアスが生起
されたカソード電極の一部、すなわちしきり状電極の先
端部が前記帯状部材に対して比較的近接していることか
ら、生起された比較的大きな正電位を前記帯状部材状の
堆積膜に対して、放電空間を介して効率良く安定してバ
イアス印加することが可能となる。これは、従来型の典
型であるカソード電極面積がアノード（接地）電極面積
に対して小さい平行平板型のカソード電極構造におい
て、例えば単にカソード／基板間距離を短くする方法や
直流電源を併用して直流電圧をカソードヘ印加する方法
等とは明らかに異なるセルフバイアス電位であり、直流
バイアス印加効果である。

【００１４】

【実施例】以下、本発明の装置例および実施例について
説明するが、本発明はこれらによって何ら限定されるも
のではない。 （装置例）図１は、本発明の放電容器内の特徴を示した
模式的断面図である。同図においてカソード電極１００
２が、接地（アノード）電極１００４上に絶縁ガイシ１
００９によって電気的に絶縁されて設置され、該カソー
ド電極上を導電性帯状部材１０００が不図示の複数のマ
グネットローラで支えられ、下に位置するカソード電極
および上に位置するランプヒーター１００５に物理的に
接することなく矢印で示される方向へ移動するような構
造である。材料ガスはガス導入管１００７から導入さ
れ、帯状部材とカソード電極の間を通り排気口１００６
から不図示の真空ポンプによって排気される。カソード
電極およびアノード電極材料としては、ＳＵＳ３１６を
用いた。高周波電力で生起されるグロー放電の放電領域
は、カソード電極の一部であるところの複数接地された
しきり状電極１００３どうしのすきまおよび帯状部材と
カソード電極との間の空間であり、上部の該導電性帯状
部材で閉じ込められた領域となる。このような構造の放
電容器を用いた場合、カソード電極の面積の帯状部材を
含む接地されたアノード電極の面積に対する比率は、明
らかに１よりも大きなものとなる。さらに、帯状部材１
０００とカソード電極の一部であるフィン状もしくはブ
ロック状形状をしたしきり状電極１００３との最近接距
離（図中Ｌ１）が５ｃｍ以下の範囲内とするのが効果的
である。さらに、複数設置されたしきり状電極１００３
どうしの間隔は放電が生起維持するに充分な間隔を有
し、その適度な間隔（図中Ｌ３）が、３ｃｍ以上１０ｃ
ｍ以下の範囲内とするのが効果的である。そして、ガス
流上流域においては下流域の間隔Ｌ１に対し、しきり状
電極との距離が半分倍から１／３倍の範囲になるように
間隔Ｌ１を設定するのが好ましい。

【００１５】本発明のカソード電極の形状は、これに限
定されるものではなく、他の例をいくつか示す。図４
（ｂ）、図４（ｃ）、図５（ｂ）、図５（ｃ）にカソー
ド電極形状の模式図の例を示す。いずれの場合において
も、カソード電極材料としては、ＳＵＳ３１６を用い
た。図４（ａ）から（ｃ）は、帯状部材の搬送方向に対
して直角方向にしきり状電極を底部の平板電極面に垂直
に立てた構造の一例で、これらのしきり状電極上には材
料ガスが通過できるような複数の通気孔１１０を設けた
構造である。この通気孔は、材料ガスが通過できる大き
さを有し、かつカソード電極としての機能を損なわない
構造であればよい。図４（ｂ）は、ガス上流域でしきり
状電極と帯状部材との距離がその他の領域の半分になる
ように配置した構造である。図４（ｃ）は、図４（ｂ）
でさらに、ガス下流域でしきり状電極と帯状部材との距
離がガス流中間域の領域の２倍になるように配置した構
造である。図５（ａ）から（ｃ）は、帯状部材の搬送方
向に対して平行方向にしきり状電極を底部の平板電極面
に垂直に立てた構造の一例。この両端のしきり状電極間
は材料ガスが通過できるような構造である。図５（ｂ）
は、ガス上流域でしきり状電極と帯状部材との距離がそ
の他の領域の半分になるように配置した構造である。図
５（ｃ）は、図５（ｂ）でさらに、ガス下流域でしきり
状電極の密度がガス流中間域の領域の２倍になるように
配置した構造である。これらの例では直線的な辺で構成
された矩形型を示した例であるが、不図示ではあるが曲
線的な辺で構成された形状であっても構わない。要はカ
ソード電極の表面積がアノード電極の表面積よりも大き
くなるような形状で、且つ、ガスの流れを妨げない構造
であれば良い。上述した本発明の作製装置を用いて、光
起電力素子を作製することにより、前述の諸問題を解決
するとともに前述の諸要求を満たし、連続して移動する
帯状部材上に、高品質で優れた均一性を有し、欠陥の少
ない光起電力素子を作製することができる。

【００１６】図７は、本発明で作製される光起電力素子
の構成を示す模式図である。同図に示す例は、バンドギ
ャップ及び／又は層厚の異なる２種の半導体層をｉ型層
として用いた光起電力素子を２素子積層して構成され
た、いわゆるダブル型光起電力素子であり、帯状部材４
００１（１０４）、Ａｇ薄膜４００２、ＺｎＯ薄膜４０
０３、第１のｎ型層４００４、第１のｉ型層４００５、
第１のｐ型層４００６、ＩＴＯ４００７、集電電極４０
０８から構成されている。図８に示す例は、バンドギャ
ップ及び／又は層厚の異なる３種の半導体層をｉ型層と
して用いた光起電力素子を３素子積層して構成された、
いわゆるトリプル型光起電力素子であり、帯状部材５０
０１（１０４）、下部電極５００３、第１のｎ型層５０
０４、第１のｉ型層５００５、第１のｐ型層５００６、
第２のｎ型層５００７、第２のｉ型層５００８、第２の
ｐ型層５００９、第３のｎ型層５０１０、第３のｉ型層
５０１１、第３のｐ型層５０１２、上部電極５０１３、
集電電極５０１４から構成されている。以下、これらの
光起電力素子の構成について説明する。

【００１７】本発明の光起電力素子におけるｐ型層に用
いられる材料としては、周期律表第Ｖ族の原子を１種ま
たは複数種から成る、非単結晶半導体が適す。また更
に、光照射側の導電型層は、微結晶化した半導体が最適
である。該微結晶の粒径は、好ましくは３ｎｍ〜２０ｎ
ｍで有り、最適には３ｎｍ〜１０ｎｍである。ｐ型層に
含有される添加物としては、周期律表第III族元素が適
し、その中で特にホウ素（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）が最適である。更に、光照射側
の導電型層での光吸収をより少なくするためには、ｉ型
層を構成する半導体のバンドギャップより大きなバンド
ギャップを有する半導体層を用いることが好ましい。例
えば、ｉ型層がアモルファスシリコンの場合に光照射側
の導電型層に非単結晶炭化シリコンを用いることも可能
である。

【００１８】以上の説明したように本発明の装置を用い
ること、すなわち、長大なプラズマ成膜空間に分解効率
の異なる複数の材料ガスを導入し、プラズマ分解にて堆
積膜を形成する際に、プラズマＣＶＤ装置のカソード電
極を カソード電極面積の総和が、接地電位にある堆積膜形
成用の帯状部材及び、アノード電極の表面積の総和より
も大きく、この結果、グロー放電生起時の前記カソード
電極の電位（セルフバイアス）が接地電位にある前記帯
状部材及び、アノード電極の電位に対し正電位を維持す
る電極構造であること。および、 前記カソード電極が、前記帯状部材と平行に配置され
る「平板電極」および、該「平板電極」上に配置される
材料ガスの流れを妨げない複数のフィン状もしくはブロ
ック状の「しきり状電極」の組み合わせの構造であるこ
と。および、 プラズマ空間中の堆積膜の分布において、材料ガスの
流れ方向にこの順で形成される、「材料供給律速領域」
および、「材料枯渇領域」において、各々の該領域に対
応する前記カソード電極の「しきり状電極」と前記帯状
部材の距離を、前記「材料供給律速領域」に相当するカ
ソード電極の領域において、小さくし、かつ、前記「材
料枯渇領域」に相当するカソード電極の領域において、
大きくして、それぞれ「平板電極」上に配置する構造で
あること。となるカソード電極構造とすることで、帯状
部材に堆積する膜を高度に組成制御された薄膜半導体と
することが可能となる。特に、光起電力素子で、良質な
ｐ型マイクロクリスタルシリコン薄膜を実現する際にも
有効であり、長時間にわたって放電安定性を向上させ、
再現性を向上させ、均一性を向上させ、再現性よく高品
質な半導体素子の実現が可能となる。さらに本発明の装
置を用いることは、特に積層型光起電力素子において、
極めて良好なｐｎ接合界面を実現することも可能とな
る。上述した本発明のプラズマＣＶＤ装置を用いて、光
起電力素子を作製することにより、前述の諸問題を解決
するとともに連続移動する帯状部材の搬送により高品質
で優れた均一性を有する光起電力素子を作製することが
できる。以下の実施例では、本発明に係る薄膜半導体及
び光起電力素子の作製装置を用い、光起電力素子を形成
し、得られた光起電力素子の諸特性を評価した。

【００１９】［実施例１］本例では、図６に示したロー
ル・ツー・ロール（Ｒｏｌｌ ｔｏ Ｒｏｌｌ）方式を
採用した連続プラズマＣＶＤ装置を用い、図７に示した
シングルセル型の光起電力素子を作製した。その際、ｐ
型層を作製する真空容器のカソード電極の形状は、図４
（ｂ）に示したしきり状とした。このカソード電極構造
では、導電性帯状部材及びアノード電極の表面積の和に
対するカソード電極の表面積の比率を２．９倍とした。
なお、ｎ型層形成容器およびｉ型層形成容器としては、
平行平板型のＲＦ電極を有する形成容器を用いた。図６
の製造装置は、帯状部材１０１の送り出し及び巻き取り
用の真空容器３０１及び３０２、ｎ型層作製用真空容器
６０１、ｉ型層作製用真空容器１００、ｐ型層作製用真
空容器６０２をガスゲートを介して接続した構成からな
る。真空容器６０１内のカソード電極６０３および真空
容器６０２内のカソード電極６０４の各構造は、上述し
たカソード電極構造とした。図６に示す製造装置を用
い、表１に示す作製条件で、下部電極上に、ｎ型層、ｉ
型層およびｐ型層を、以下に示すような作製手順により
連続的に形成し、シングル型光起電力素子（素子−実１
と呼ぶ）を作製した。 （１）まず、基板送り出し機構を有する真空容器３０１
に、帯状部材１０１が巻きつけられたボビン３０３をセ
ットした。帯状部材１０１としては、充分に脱脂、洗浄
を行い、下部電極として、スパッタリング法により、銀
薄膜を１００ｎｍ、ＺｎＯ薄膜を１μｍ蒸着してあるＳ
ＵＳ４３０ＢＡ製の帯状部材（幅１２０ｍｍ×長さ２０
０ｍ×厚さ０．１３ｍｍ）を用いた。 （２）帯状部材１０１をガスゲート、各真空容器を介し
て、帯状部材巻き取り機構を有する真空容器３０２まで
通し、たるみのない程度に張力調整を行った。 （３）各真空容器３０１、６０１、１００、６０２、３
０２を不図示の真空ポンプで真空引きした。 （４）各ガスゲートに、ゲートガス導入管１３１ｎ、１
３１、１３２、１３１ｐから、ゲートガスとしてＨ₂を
各々７００ｓｃｃｍ流し、ランプヒータ１２４ｎ、１２
４、１２４ｐにより、帯状部材１０１を、各々３５０
℃、３５０℃、２５０℃に加熱した。 （５）ガス導入管６０５より、ＳｉＨ₄ガスを４０ｓｃ
ｃｍ、ＰＨ₃ガス（２％Ｈ₂希釈品）を５０ｓｃｃｍ、Ｈ
₂ガスを２００ｓｃｃｍ、ガス導入管１０４ａ、１０４
ｂ、１０４ｃより、ＳｉＨ₄ガスを各１００ｓｃｃｍ、
Ｈ₂ガスを各５００ｓｃｃｍ、ガス導入管６０６より、
ＳｉＨ₄ガスを１０ｓｃｃｍ、ＢＦ₃ガス（２％Ｈ₂希釈
品）を１００ｓｃｃｍ、Ｈ₂ガスを７００ｓｃｃｍ導入
した。 （６）真空容器３０１内の圧力が、圧力計３１４で１．
０Ｔｏｒｒになるようにコンダクタンスバルブ３０７で
調整した。真空容器６０１内の圧力が、不図示の圧力計
で１．５Ｔｏｒｒになるように不図示のコンダクタンス
バルブで調整した。真空容器１００内の圧力が、不図示
の圧力計で１．８Ｔｏｒｒになるように不図示のコンダ
クタンスバルブで調整した。真空容器６０２内の圧力
が、不図示の圧力計で１．６Ｔｏｒｒになるように不図
示のコンダクタンスバルブで調整した。真空容器３０２
内の圧力が、圧力計３１５で１．０Ｔｏｒｒになるよう
にコンダクタンスバルブ３０８で調整した。 （７）工程（６）に示した圧力調整の後、カソード電極
６０３には５００ＷのＲＦ電力を、カソード電極１０７
には２００ＷのＲＦ電力を、カソード電極６０４には３
４０ＷのＲＦ電力を、それぞれ導入した。 （８）帯状部材１０１を図中の矢印の方向に搬送させ、
帯状部材上にｎ型層、ｉ型層およびｐ型層を、順次作製
した。 （９）工程（８）で作製したｐ型層の上に、透明電極と
して、ＩＴＯ（Ｉｎ₂Ｏ₃＋ＳｎＯ₂）を真空蒸着にて８
０ｎｍ蒸着した後、さらに集電電極として、Ａｌを真空
蒸着にて２μｍ蒸着し、光起電力素子（素子−実１と呼
ぶ）の作製を終えた。 表１−１には、本例に係る光起電力素子の作製条件を示
した。

【００２０】

【表１−１】 （比較例１）本例では、ｐ型層を形成する真空容器のカ
ソード電極の形状をフィン型の構造とし、図４（ａ）に
示したカソード電極構造とした点が実施例１と異なる。
このカソード電極構造では、導電性帯状部材及びアノー
ド電極の表面積の和に対するカソード電極の表面積の比
率を２．８倍とした。この比率は（実施例１）の２．９
倍に対し若干低いが、セルフバイアス値の変化はなくプ
ラズマ自体への大きな変化はないものとみなせる。但
し、光起電力素子の作製条件は、実施例１と同じ条件
（表１−１）とした。他の点は実施例１と同様として、
シングルセル型光起電力素子（素子−比１と呼ぶ）を作
製した。以下では、実施例１及び比較例１で作製した光
起電力素子、すなわち（素子−実１）と（素子−比１）
に対して、特性均一性、欠陥密度及び光劣化の評価を行
なった結果について述べる。特性均一性とは、実施例１
及び比較例１で作製した帯状部材上の光起電力素子、す
なわち（素子−実１）と（素子−比１）を、１０ｍおき
に５ｃｍ角の面積で切出し、ＡＭ−１．５（１００ｍＷ
／ｃｍ²）光照射下に設置し、光電変換効率を測定し、
その光電変換効率のバラツキを評価した結果である。比
較例１の光起電力素子（素子−比１）のバラツキを基準
１．００として、実施例１の光起電力素子（素子−実
１）のバラツキを示した。また、それぞれの開放電圧に
ついて（素子−比１）を基準１．００として（素子−実
１）の値を示した。欠陥密度とは、実施例１及び比較例
１で作製した帯状部材上の光起電力素子、すなわち（素
子−実１）と（素子−比１）、の中央部５ｍの範囲を、
５ｃｍ角の面積１００個切出し、逆方向電流を測定する
ことにより、各光起電力素子の欠陥の有無を検出して、
欠陥密度を評価した結果である。比較例１の光起電力素
子（素子−比１）の欠陥密度を基準１．００として、実
施例１の光起電力素子（素子−実１）の欠陥密度を示し
た。光劣化特性とは、実施例１及び比較例１で作製した
帯状部材上の光起電力素子、すなわち（素子−実１）と
（素子−比１）、の中央部５ｍの範囲を、５ｃｍ角の面
積１００個切出し、ＡＭ−１．５（１００ｍＷ／ｃ
ｍ²）光照射下に設置し、１００００時間放置し、光電
変換効率を測定して、その光電変換効率の低下率を評価
した結果である。比較例１の光起電力素子（素子−比
１）の低下率を基準１．００として、実施例１の光起電
力素子（素子−実１）の低下率を示した。表１−２は、
実施例１及び比較例１で作製した光起電力素子、すなわ
ち（素子−実１）と（素子−比１）に対して、上述した
光電変換効率のバラツキ、欠陥密度、及び光劣化率を調
べた結果である。

【００２１】

【表１−２】 表１−２から、比較例１の光起電力素子（素子−比１）
に対して、実施例１の光起電力素子（素子−実１）は、
変換効率のバラツキ、欠陥密度、光劣化率、開放電圧に
おいて優れており、本発明の作製方法により形成した光
起電力素子は、優れた特性を有することが分かった。

【００２２】［実施例２］本例では、Ｐ型層を作製する
真空容器のカソード電極の形状を、図４（ｃ）に示した
仕切り板形状とした点が実施例１と異なる。このカソー
ド電極構造では、導電性帯状部材及びアノード電極の表
面積の和に対するカソード電極の表面積の比率を２．９
倍とした。また、光起電力素子の作製条件は、表１−１
とした。なお、ｎ型層形成容器およびｉ型層形成容器と
しては、平行平板型のＲＦ電極を有する形成容器を用い
た。他の点は実施例１と同様として、シングル型光起電
力素子（素子−実２と呼ぶ）を作製した。実施例２及び
比較例１で作製した光起電力素子、すなわち（素子−実
２）と（素子−比１）に対して、実施例１と同様に、特
性均一性、欠陥密度及び光劣化、開放電圧の評価を行な
った。その結果を、表２に示した。

【００２３】

【表２】 表２から、比較例１の光起電力素子（素子−比１）に対
して、実施例２の光起電力素子（素子−実２）は、変換
効率のバラツキ、欠陥密度、及び、光劣化率、開放電圧
のいずれも優れていることが分かった。

【００２４】［実施例３］本例では、ｐ型層を作製する
真空容器のカソード電極の形状を、図５（ｂ）に示した
仕切り板形状とした点が実施例１と異なる。このカソー
ド電極構造では、導電性帯状部材及びアノード電極の表
面積の和に対するカソード電極の表面積の比率を２．９
倍とした。また、光起電力素子の作製条件は、表３−１
とした。なお、ｎ型層形成容器およびｉ型層形成容器と
しては、平行平板型のＲＦ電極を有する形成容器を用い
た。他の点は実施例１と同様として、シングル型光起電
力素子（素子−実３と呼ぶ）を作製した。

【００２５】

【表３−１】 （比較例２）本例では、ｐ型層を形成する真空容器のカ
ソード電極の形状をフィン型の構造とし、図５（ａ）に
示したカソード電極構造とした点が実施例１と異なる。
このカソード電極構造では、導電性帯状部材及びアノー
ド電極の表面積の和に対するカソード電極の表面積の比
率を２．８倍とした。の比率は（実施例１）の２．９倍
に対し若干低いが、セルフバイアス値の変化はなくプラ
ズマ自体への大きな変化はないものとみなせる。但し、
光起電力素子の作製条件は、実施例３と同じ条件（表３
−１）とした。他の点は実施例３と同様として、シング
ルセル型光起電力素子（素子−比２と呼ぶ）を作製し
た。実施例３及び比較例２で作製した光起電力素子、す
なわち（素子−実３）と（素子−比２）に対して、実施
例１と同様に、特性均一性、欠陥密度及び光劣化率、開
放電圧の評価を行った。その結果を、表３−２に示し
た。

【００２６】

【表３−２】 表３−２から、比較例２の光起電力素子（素子−比２）
に対して、実施例３の光起電力素子（素子−実３）は、
変換効率のバラツキ、欠陥密度、及び、光劣化率、開放
電圧のいずれも優れていることが分かった。

【００２７】［実施例４］本例では、ｐ型層を作製する
真空容器のカソード電極の形状を、図５（ｃ）に示した
仕切り板形状とした点が実施例３と異なる。このカソー
ド電極構造では、導電性帯状部材及びアノード電極の表
面積の和に対するカソード電極の表面積の比率を２．９
倍とした。また、光起電力素子の作製条件は、表３−１
とした。なお、第１の導電型層形成容器および第２の導
電型層形成容器としては、平行平板型のＲＦ電極を有す
る形成容器を用いた。他の点は実施例１と同様として、
シングル型光起電力素子（素子−実４と呼ぶ）を作製し
た。実施例４及び比較例２で作製した光起電力素子、す
なわち（素子−実４）と（素子−比２）に対して、実施
例３と同様に、特性均一性、欠陥密度及び光劣化率、開
放電圧の評価を行なった。その結果を、表４に示した。

【００２８】

【表４】 表４から、比較例２の光起電力素子（素子−比２）に対
して、実施例４の光起電力素子（素子−実４）は、変換
効率のバラツキ、欠陥密度、光劣化率、及び、開放電圧
のいずれも優れていることが分かった。

【００２９】［実施例５］本例では、図５に示したロー
ル・ツー・ロール（Ｒｏｌｌ ｔｏ Ｒｏｌｌ）方式を
採用した連続プラズマＣＶＤ装置において、各作製用真
空容器を増設した装置を用い、図７に示したトリプルセ
ル型の光起電力素子を作製した。その際、各ｐ型層を作
製する真空容器のカソード電極の形状は、図４（ｂ）に
示した仕切り板形状とした。このカソード電極構造で
は、導電性帯状部材及びアノード電極の表面積の和に対
するカソード電極の表面積の比率は２．９倍である。な
お、ｎ型層形成容器およびｉ型層形成容器としては、平
行平板型のＲＦ電極を有する形成容器を用いた。図６の
製造装置において、不図示ではあるが、ｎ型層作製用真
空容器６０１、ｉ型層作製用真空容器１００及びｐ型層
作製用真空容器６０２をガスゲートを介して接続した装
置をワンセットとして、これをさらに２セット増設し、
計３セット繰り返して直列に配置した構成の装置を用い
た。しかもその中で、全てのｐ型層形成容器に、上述し
た仕切り板型とした形成容器を設置し、トリプル型光起
電力素子を製作した。このような装置（不図示）を用
い、表５に示す作製条件で、下部電極上に、第１のｎ型
層、第１のｉ型層、第１のｐ型層、第２のｎ型層、第２
のｉ型層、第２のｐ型層、第３のｎ型層、第３のｉ型
層、第３のｐ型層を順次積み重ねて堆積し、実施例１と
同様の作製手順によって、トリプル型光起電力素子（素
子−実５）を連続的に作製した。表５−１には、本例に
係る光起電力素子の作製条件を示した。

【００３０】

【表５−１】 （比較例３）本例では、各ｐ型層を形成する真空容器の
カソード電極の形状を図４（ａ）に示したカソード電極
構造とした点が実施例５と異なる。このカソード電極構
造では、導電性帯状部材及びアノード電極の表面積の和
に対するカソード電極の表面積の比率は２．８倍であ
る。但し、光起電力素子の作製条件は、実施例５と同じ
条件（表５−１）とした。他の点は実施例５と同様とし
て、トリプルセル型光起電力素子（素子−比３と呼ぶ）
を作製した。実施例５及び比較例３で作製した光起電力
素子、すなわち（素子−実５）と（素子−比３）に対し
て、実施例１と同様に、特性均一性、欠陥密度及び光劣
化率、開放電圧の評価を行なった。その結果を、表５−
２に示した。

【００３１】

【表５−２】 表５−２から、比較例３の光起電力素子（素子−比３）
に対して、実施例５の光起電力素子（素子−実５）は、
変換効率のバラツキ、欠陥密度、及び、光劣化率、開放
電圧のいずれも優れており、本発明の作製方法により、
優れた特性を有するトリプル型光起電力素子がえられる
ことが分かった。

【００３２】

【発明の効果】本発明によれば、以上のようにカソード
電極の一部に、前記帯状部材と平行に配された平板電極
上にしきり状電極を形成することによって、該カソード
電極のプラズマに接する電極面積の総和を、プラズマに
接する接地電位にある前記帯状部材およびアノード電極
の表面積の総和よりも大きくなるように構成し、該しき
り状電極を該平板電極上に等間隔に配置すると共に、該
しきり状電極の先端部と前記帯状部材との最近接距離
を、材料ガスの流れの方向に段階的、あるいは、連続的
に変化するように高さを変化させた構成により、大面積
にわたって、高品質で優れた均一性を有し、欠陥が少な
く、高いスループットで大量に再現良く生産することが
可能な、光起電力素子等の薄膜半導体の作製装置及び作
製方法を実現することができる。

【図面の簡単な説明】

【図１】本発明に係るカソード電極を用いた半導体薄膜
の作製装置の模式的な断面図であり、作製装置における
放電空間の一例を説明するために用いた概念的模式図で
ある。

【図２】従来のカソード電極の成膜装置で得られる堆積
膜の組成プロファイルである。

【図３】本発明に係るカソード電極の成膜装置で得られ
る堆積膜の組成プロファイルである。

【図４】本発明のカソード電極の一例を示した模式図で
ある。

【図５】本発明のカソード電極の一例を示した模式図で
ある。

【図６】本発明に係る半導体薄膜の作製装置を用いた、
光起電力素子の作製装置の模式的な断面図である。

【図７】本発明に係るシングルセル型の光起電力素子の
概念的な断面図である。

【図８】本発明に係るトリプルセル型の光起電力素子の
概念的な断面図である。

【符号の説明】

１００：真空容器 １０１：帯状部材 １０３ａ、１０３ｂ、１０３ｃ：加熱ヒーター １０４ａ、１０４ｂ、１０４ｃ：ガス導入管 １０７：カソード電極 １２４ｎ、１２４、１２４ｐ：ランプヒーター １２９ｎ、１２９、１２９ｐ、１３０：ガスゲート １３１ｎ、１３１、１３１ｐ、１３２：ガスゲート導入
管 ３０１、３０２：真空容器 ３０３、３０４：ボビン ３０５、３０６：アイドリングローラ ３０７、３０８：コンダクタンスバルブ ３１０、３１１：排気管 ３１４、３１５：圧力計 ５１３：排気管 ６０１、６０２：真空容器 ６０３、６０４：カソード電極 ６０５、６０６：ガス導入管 ６０７、６０８：排気管 １０００：導電性帯状部材 １００１：真空容器 １００２：カソード電極 １００３：しきり状電極 １００４：アノード電極 １００５：ランプヒーター １００６：排気口 １００７：ガス導入管 １００８：ガスゲート １００９：絶縁ガイシ １０１０：高周波発振器 ４００１：ＳＵＳ基板 ４００２：Ａｇ薄膜 ４００３：ＺｎＯ薄膜 ４００４：ｎ型層 ４００５：ｉ型層 ４００６：ｐ型層 ４００７：ＩＴＯ ４００８：集電電極 ５００１：ＳＵＳ基板 ５００２：Ａｇ薄膜 ５００３：下部電極 ５００４：第１のｎ型層 ５００５：第１のｉ型層 ５００６：第１のｐ型層 ５００７：第２のｎ型層 ５００８：第２のｉ型層 ５００９：第２のｐ型層 ５０１０：第３のｎ型層 ５０１１：第３のｉ型層 ５０１２：第３のｐ型層 ５０１３：上部電極 ５０１４：集電電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 幸田 勇蔵 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 矢島 孝博 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 澤山 忠志 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 金井 正博 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平９−64389（ＪＰ，Ａ) 特開 平７−316824（ＪＰ，Ａ) 特開 平５−175136（ＪＰ，Ａ) 特開 平９−230616（ＪＰ，Ａ) 特開 平９−199431（ＪＰ，Ａ) 実開 平４−99530（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/205 C23C 16/50 H01L 31/04

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】高周波電力を印加して材料ガスをプラズマ
   放電によって分解し、帯状部材上に薄膜半導体を形成す
   る薄膜半導体の作製装置において、前記高周波電力の印
   加電極であるカソード電極の一部に、前記帯状部材と平
   行に配された平板電極上にしきり状電極を形成すること
   によって、該カソード電極のプラズマに接する電極面積
   の総和を、プラズマに接する接地電位にある前記帯状部
   材およびアノード電極の表面積の総和よりも大きくなる
   ように構成し、該しきり状電極を該平板電極上に等間隔
   に配置すると共に、該しきり状電極の先端部と前記帯状
   部材との最近接距離を、材料ガスの流れの方向に段階
   的、あるいは、連続的に変化するように高さを変化させ
   て構成したことを特徴とする薄膜半導体の作製装置。
2. 【請求項２】前記しきり状電極は、前記帯状部材と平行
   に配置されている平板電極上の複数のフィン状もしくは
   ブロック状の部材で構成されていることを特徴とする請
   求項１に記載の薄膜半導体の作製装置。
3. 【請求項３】前記しきり状電極の先端部と前記帯状部材
   との最近接距離は、前記材料ガスの流れの方向の上流側
   である材料供給律速領域において小さく、下流側である
   材料枯渇領域において大きく構成されていることを特徴
   とする請求項１または請求項２に記載の薄膜半導体の作
   製装置。
4. 【請求項４】帯状部材を、複数の連結してなるプラズマ
   ＣＶＤ装置を連続的に通過させ、プラズマＣＶＤ法によ
   り該帯状部材上に複数の異なる薄膜半導体を積層形成す
   る薄膜半導体の作製装置において、前記複数のプラズマ
   ＣＶＤ装置の一部または全部が、請求項１〜請求項３の
   いずれか１項に記載の薄膜半導体の作製装置で構成され
   ていることを特徴とする薄膜半導体の作製装置。
5. 【請求項５】帯状部材を、複数の連結してなるプラズマ
   ＣＶＤ装置を連続的に通過させ、プラズマＣＶＤ法によ
   り該帯状部材上に少なくとも１組以上のｎ型、ｉ型、ｐ
   型薄膜半導体層をこの順で積層形成する薄膜半導体の作
   製装置において、少なくとも、前記ｐ型薄膜半導体層の
   作製装置が請求項１〜請求項３のいずれか１項に記載の
   薄膜半導体の作製装置で構成されていることを特徴とす
   る薄膜半導体の作製装置。
6. 【請求項６】前記ｐ型薄膜半導体層は、その主成分がＳ
   ｉ、またはＳｉであると共にマイクロクリスタルである
   ことを特徴とする請求項５に記載の薄膜半導体の作製装
   置。
7. 【請求項７】帯状部材を、複数の連結してなるプラズマ
   ＣＶＤ装置を連続的に通過させ、プラズマＣＶＤ法によ
   り該帯状部材上に少なくとも１組以上のｎ型、ｉ型、ｐ
   型薄膜半導体層をこの順で積層形成する薄膜半導体の作
   製方法において、少なくとも、前記ｐ型薄膜半導体層の
   形成に請求項１〜請求項３のいずれか１項に記載の薄膜
   半導体の作製装置を用い、該ｐ型薄膜半導体層をＳｉＨ
   ₄、ＣＨ₄、ＢＦ₃、および、Ｈ₂の中から一部または全部
   から選ばれた材料ガスによって、主成分がＳｉ、または
   Ｓｉであるとともにマイクロクリスタルであるｐ型薄膜
   半導体層を形成することを特徴とする薄膜半導体の作製
   方法。
8. 【請求項８】前記ｐ型薄膜半導体層は、１３．５６ＭＨ
   ｚの正弦波の供給電力によって作成されることを特徴と
   する請求項７に記載の薄膜半導体の作製方法。