JP3401945B2 - 半導体装置 - Google Patents
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
【０００１】
【産業上の利用分野】本発明は、特に半導体素子を静電
気ダメージから保護した構造の半導体装置に関する。
気ダメージから保護した構造の半導体装置に関する。
【０００２】
【従来の技術】一般に半導体装置（半導体デバイス）に
は、静電気ダメージ防止のため半導体素子のアルミニウ
ム電極パッド部近くに保護ダイオードや保護トランジス
タが設けられている。
は、静電気ダメージ防止のため半導体素子のアルミニウ
ム電極パッド部近くに保護ダイオードや保護トランジス
タが設けられている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うに保護ダイオードや保護トランジスタを設ける場合、
例えば半導体素子の面方向にこれら保護部を形成するの
では該保護部形成のため半導体素子中にある程度の面積
が必要となり、半導体装置の小型化を損なう結果となっ
てしまい、また半導体素子の厚み方向に保護部を形成す
るのでは、半導体素子中にＰＮジャンクションを形成す
る必要があって素子の製造工程が複雑化するなど製造上
のデメリットが大きくなってしまう。しかも、これら保
護ダイオードや保護トランジスタを形成しただけではそ
の効果が十分とはいえず、したがって静電気ダメージか
らの保護としてより有効な技術の提供が望まれているの
である。
うに保護ダイオードや保護トランジスタを設ける場合、
例えば半導体素子の面方向にこれら保護部を形成するの
では該保護部形成のため半導体素子中にある程度の面積
が必要となり、半導体装置の小型化を損なう結果となっ
てしまい、また半導体素子の厚み方向に保護部を形成す
るのでは、半導体素子中にＰＮジャンクションを形成す
る必要があって素子の製造工程が複雑化するなど製造上
のデメリットが大きくなってしまう。しかも、これら保
護ダイオードや保護トランジスタを形成しただけではそ
の効果が十分とはいえず、したがって静電気ダメージか
らの保護としてより有効な技術の提供が望まれているの
である。
【０００４】また、静電気ダメージの具体的な問題とし
て、例えば半導体装置が液晶装置（ＬＣＤ）用の薄膜ト
ランジスタ（ＴＦＴ）である場合、その製造にあたり、
スイッチング用のＭＯＳトランジスタ（ＴＦＴ）を液晶
装置の石英ガラス等絶縁基板上に形成することから、得
られるＴＦＴ（半導体素子）は静電気ダメージを受けや
すくなるといった不都合がある。さらに、このＴＦＴ
は、液晶製造工程におけるポリイミド膜のラビング工程
によって静電気ダメージを受けやすいため、その湿度管
理や取扱い等に十分な配慮が必要となり、作業性が損な
われている。そして、このような事情から液晶装置にお
いては、全工程を通じて例えば各製造装置にアースをと
り、あるいは床に静電マットを敷くあるいはＴＦＴウエ
ーハにイオナイズドエアーブローするなどといった静電
気ダメージ対策が必要となり、したがって対策のための
設備投資が必要になることからＬＣＤのコストダウン化
が損なわれてしまっている。
て、例えば半導体装置が液晶装置（ＬＣＤ）用の薄膜ト
ランジスタ（ＴＦＴ）である場合、その製造にあたり、
スイッチング用のＭＯＳトランジスタ（ＴＦＴ）を液晶
装置の石英ガラス等絶縁基板上に形成することから、得
られるＴＦＴ（半導体素子）は静電気ダメージを受けや
すくなるといった不都合がある。さらに、このＴＦＴ
は、液晶製造工程におけるポリイミド膜のラビング工程
によって静電気ダメージを受けやすいため、その湿度管
理や取扱い等に十分な配慮が必要となり、作業性が損な
われている。そして、このような事情から液晶装置にお
いては、全工程を通じて例えば各製造装置にアースをと
り、あるいは床に静電マットを敷くあるいはＴＦＴウエ
ーハにイオナイズドエアーブローするなどといった静電
気ダメージ対策が必要となり、したがって対策のための
設備投資が必要になることからＬＣＤのコストダウン化
が損なわれてしまっている。
【０００５】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、静電気ダメージからの保
護としてより有効な構造を有する半導体装置を提供する
ことにある。
で、その目的とするところは、静電気ダメージからの保
護としてより有効な構造を有する半導体装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置では、基板に形成された半導体素子を
動作させるための電極であってボンディングワイヤが接
続されるパッド部と、このパッド部と半導体素子との間
を絶縁するため基板とパッド部との間に形成されるＰＳ
Ｇ膜と、ＰＳＧ膜より硬い膜であってＰＳＧ膜とパッド
部との間に配置され、半導体素子の動作に支障をきたさ
ない範囲の絶縁抵抗に制御されることで電極間が短絡す
るよう連続して設けられる半絶縁性多結晶シリコン膜と
を備えることを前記課題の解決手段とした。請求項２記
載の半導体装置では、半導体素子を動作させるための電
極となるパッド部の下に、前記半導体素子の動作に支障
をきたさない範囲の絶縁抵抗に制御した絶縁抵抗膜を、
該絶縁抵抗膜によって前記電極におけるアース又は零電
位以外の全ての電極間のみが短絡するようこれら電極に
対応する箇所においてのみ連続して設けたことを前記課
題の解決手段とした。
記載の半導体装置では、基板に形成された半導体素子を
動作させるための電極であってボンディングワイヤが接
続されるパッド部と、このパッド部と半導体素子との間
を絶縁するため基板とパッド部との間に形成されるＰＳ
Ｇ膜と、ＰＳＧ膜より硬い膜であってＰＳＧ膜とパッド
部との間に配置され、半導体素子の動作に支障をきたさ
ない範囲の絶縁抵抗に制御されることで電極間が短絡す
るよう連続して設けられる半絶縁性多結晶シリコン膜と
を備えることを前記課題の解決手段とした。請求項２記
載の半導体装置では、半導体素子を動作させるための電
極となるパッド部の下に、前記半導体素子の動作に支障
をきたさない範囲の絶縁抵抗に制御した絶縁抵抗膜を、
該絶縁抵抗膜によって前記電極におけるアース又は零電
位以外の全ての電極間のみが短絡するようこれら電極に
対応する箇所においてのみ連続して設けたことを前記課
題の解決手段とした。
【０００７】請求項３記載の半導体装置では、半導体素
子とこれを固定するリードフレームと該リードフレーム
を収容するパッケージとを備え、パッケージにおける、
リードフレームのインナーリードまたはアウターリード
が当接する箇所に、前記半導体素子の動作に支障をきた
さない範囲の絶縁抵抗に制御した絶縁抵抗膜を、該絶縁
抵抗膜によって前記リード間が短絡するよう連続して設
けたことを前記課題の解決手段とした。請求項４記載の
半導体装置では、半導体素子とこれを固定するリードフ
レームと該リードフレームを収容するパッケージとを備
え、パッケージにおける、リードフレームのインナーリ
ードまたはアウターリードが当接する箇所に、前記半導
体素子の動作に支障をきたさない範囲の絶縁抵抗に制御
した絶縁抵抗膜を、該絶縁抵抗膜によって前記リードに
おけるアース又は零電位以外の全てのリード間のみが短
絡するようこれらリードに対応する箇所においてのみ連
続して設けたことを前記課題の解決手段とした。
子とこれを固定するリードフレームと該リードフレーム
を収容するパッケージとを備え、パッケージにおける、
リードフレームのインナーリードまたはアウターリード
が当接する箇所に、前記半導体素子の動作に支障をきた
さない範囲の絶縁抵抗に制御した絶縁抵抗膜を、該絶縁
抵抗膜によって前記リード間が短絡するよう連続して設
けたことを前記課題の解決手段とした。請求項４記載の
半導体装置では、半導体素子とこれを固定するリードフ
レームと該リードフレームを収容するパッケージとを備
え、パッケージにおける、リードフレームのインナーリ
ードまたはアウターリードが当接する箇所に、前記半導
体素子の動作に支障をきたさない範囲の絶縁抵抗に制御
した絶縁抵抗膜を、該絶縁抵抗膜によって前記リードに
おけるアース又は零電位以外の全てのリード間のみが短
絡するようこれらリードに対応する箇所においてのみ連
続して設けたことを前記課題の解決手段とした。
【０００８】
【作用】請求項１記載の半導体装置によれば、パッド部
の下に半導体素子の動作に支障をきたさない範囲の絶縁
抵抗に制御した半絶縁性多結晶シリコン膜を設け、これ
によって電極間を短絡させたので、部分的に静電気を帯
びてもこれが半絶縁性多結晶シリコン膜を通じて他の電
極部にも流れ、直流的に同電位となることから、局所的
な帯電に起因するダメージが軽減される。しかも、基板
とパッド部との間に設けられたＰＳＧ膜よりも硬い半絶
縁性多結晶シリコン膜がパッド部とＰＳＧ膜との間に設
けられていることから、パッド部にボンディングワイヤ
を接続する際の機械的圧力を半絶縁性多結晶シリコン膜
で緩和でき、機械的衝撃に弱いＰＳＧ膜を保護できるよ
うになる。請求項２記載の半導体装置によれば、パッド
部の下に半導体素子の動作に支障をきたさない範囲の絶
縁抵抗に制御した絶縁抵抗膜を、該絶縁抵抗膜によって
電極におけるアース又は零電位以外の全ての電極間のみ
が短絡するようこれら電極に対応する箇所においてのみ
連続して設けたので、局所的な帯電に起因するダメージ
が軽減され、かつプラス電極とアース又は零電位電極と
が該絶縁抵抗膜を介して短絡していないためこれらの間
の絶縁抵抗膜を通って電流が流れることがない。
の下に半導体素子の動作に支障をきたさない範囲の絶縁
抵抗に制御した半絶縁性多結晶シリコン膜を設け、これ
によって電極間を短絡させたので、部分的に静電気を帯
びてもこれが半絶縁性多結晶シリコン膜を通じて他の電
極部にも流れ、直流的に同電位となることから、局所的
な帯電に起因するダメージが軽減される。しかも、基板
とパッド部との間に設けられたＰＳＧ膜よりも硬い半絶
縁性多結晶シリコン膜がパッド部とＰＳＧ膜との間に設
けられていることから、パッド部にボンディングワイヤ
を接続する際の機械的圧力を半絶縁性多結晶シリコン膜
で緩和でき、機械的衝撃に弱いＰＳＧ膜を保護できるよ
うになる。請求項２記載の半導体装置によれば、パッド
部の下に半導体素子の動作に支障をきたさない範囲の絶
縁抵抗に制御した絶縁抵抗膜を、該絶縁抵抗膜によって
電極におけるアース又は零電位以外の全ての電極間のみ
が短絡するようこれら電極に対応する箇所においてのみ
連続して設けたので、局所的な帯電に起因するダメージ
が軽減され、かつプラス電極とアース又は零電位電極と
が該絶縁抵抗膜を介して短絡していないためこれらの間
の絶縁抵抗膜を通って電流が流れることがない。
【０００９】請求項３記載の半導体装置によれば、パッ
ケージにおけるリードフレームのインナーリードまたは
アウターリードが当接する箇所に、半導体素子の動作に
支障をきたさない範囲の絶縁抵抗に制御した絶縁抵抗膜
を設け、これによって前記リード間を短絡させたので、
部分的に静電気を帯びてもこれが絶縁抵抗膜を通じて他
のリードにも流れ、リード間が直流的に同電位となるこ
とから、局部的な帯電に起因するダメージが軽減され
る。請求項４記載の半導体装置によれば、パッケージに
おけるリードフレームのインナーリードまたはアウター
リードが当接する箇所に、半導体素子の動作に支障をき
たさない範囲の絶縁抵抗に制御した絶縁抵抗膜を、該絶
縁抵抗膜によって前記リードにおけるアース又は零電位
以外の全てのリード間のみが短絡するようこれら電位の
リードに対応する箇所においてのみ連続して設けたの
で、局部的な帯電に起因するダメージが軽減され、かつ
プラス電位のリードとアース又は零電位のリードとが該
絶縁抵抗膜を介して短絡していないためこれらの間に絶
縁抵抗膜を通って電流が流れることがない。
ケージにおけるリードフレームのインナーリードまたは
アウターリードが当接する箇所に、半導体素子の動作に
支障をきたさない範囲の絶縁抵抗に制御した絶縁抵抗膜
を設け、これによって前記リード間を短絡させたので、
部分的に静電気を帯びてもこれが絶縁抵抗膜を通じて他
のリードにも流れ、リード間が直流的に同電位となるこ
とから、局部的な帯電に起因するダメージが軽減され
る。請求項４記載の半導体装置によれば、パッケージに
おけるリードフレームのインナーリードまたはアウター
リードが当接する箇所に、半導体素子の動作に支障をき
たさない範囲の絶縁抵抗に制御した絶縁抵抗膜を、該絶
縁抵抗膜によって前記リードにおけるアース又は零電位
以外の全てのリード間のみが短絡するようこれら電位の
リードに対応する箇所においてのみ連続して設けたの
で、局部的な帯電に起因するダメージが軽減され、かつ
プラス電位のリードとアース又は零電位のリードとが該
絶縁抵抗膜を介して短絡していないためこれらの間に絶
縁抵抗膜を通って電流が流れることがない。
【００１０】
【実施例】以下、本発明の半導体装置を詳しく説明す
る。図１は本発明の半導体装置の第一実施例を示す図で
あり、この実施例は本発明の半導体装置をＣＣＤエリア
／リニアセンサに適用した場合のものである。なお、図
１は特に該ＣＣＤエリア／リニアセンサのボンディング
パッド部のみを拡大した図であり、イメージセンサにつ
いては図示するのを省略している。
る。図１は本発明の半導体装置の第一実施例を示す図で
あり、この実施例は本発明の半導体装置をＣＣＤエリア
／リニアセンサに適用した場合のものである。なお、図
１は特に該ＣＣＤエリア／リニアセンサのボンディング
パッド部のみを拡大した図であり、イメージセンサにつ
いては図示するのを省略している。
【００１１】図１において符号１はシリコン基板であ
り、このシリコン基板１にはＳｉＯ2からなるフィール
ド酸化膜２が厚さ０．４〜０．８μｍ程度に形成されて
いる。フィールド酸化膜２の上には、補強膜としてＰ−
ＳｉＮ膜（プラズマＳｉ3 Ｎ4膜の略、以下同様）３が
厚さ０．１〜０．３μｍ程度に形成され、さらにこのＰ
−ＳｉＮ膜３の上にはポリシリコン部４が形成されてい
る。このポリシリコン部４には、さらにその上にＰ−Ｓ
ｉＮ膜５が形成され、これらＰ−ＳｉＮ膜３、５の上に
は平坦化のためのＰＳＧ（リンシリケートガラス）膜６
がリフロー処理されて形成されている。
り、このシリコン基板１にはＳｉＯ2からなるフィール
ド酸化膜２が厚さ０．４〜０．８μｍ程度に形成されて
いる。フィールド酸化膜２の上には、補強膜としてＰ−
ＳｉＮ膜（プラズマＳｉ3 Ｎ4膜の略、以下同様）３が
厚さ０．１〜０．３μｍ程度に形成され、さらにこのＰ
−ＳｉＮ膜３の上にはポリシリコン部４が形成されてい
る。このポリシリコン部４には、さらにその上にＰ−Ｓ
ｉＮ膜５が形成され、これらＰ−ＳｉＮ膜３、５の上に
は平坦化のためのＰＳＧ（リンシリケートガラス）膜６
がリフロー処理されて形成されている。
【００１２】そして、ＰＳＧ膜６の上には、半導体素
子、すなわちイメージセンサとしての動作に支障をきた
さない範囲の絶縁抵抗に制御された半絶縁性多結晶シリ
コン（Semi- Insulating Polycrystalline Silicon：以
下、ＳＩＰＯＳと略称する）膜７が、厚さ０．３〜０．
７μｍ程度に形成されている。このＳＩＰＯＳ膜７は、
ＳｉＨ4 （シラン）−Ｎ2 Ｏガスを用い、６００〜７０
０℃で常圧気相成長させて得られる薄膜であり、ガス流
量比の精密な制御により膜中の酸素濃度を調整し、これ
によりその抵抗率を制御し得るものである。なお、この
ＳＩＰＯＳの酸素濃度（図２中の単位は酸素分子濃度）
と抵抗値との関係を図２に示す。そして、この例では、
前述したごとくイメージセンサとしての動作に支障をき
たさない範囲の絶縁抵抗、例えば１０8 〜１０10Ω／□
程度の比抵抗に調整されてＳＩＰＯＳ膜７が形成されて
いる。ここで、ＳＩＰＯＳ膜７は、図には示さないもの
の、半導体素子における全ての電極端子に導通するよ
う、センサー部以外の全てのパッド部の下に連続して形
成されたものとなっている。
子、すなわちイメージセンサとしての動作に支障をきた
さない範囲の絶縁抵抗に制御された半絶縁性多結晶シリ
コン（Semi- Insulating Polycrystalline Silicon：以
下、ＳＩＰＯＳと略称する）膜７が、厚さ０．３〜０．
７μｍ程度に形成されている。このＳＩＰＯＳ膜７は、
ＳｉＨ4 （シラン）−Ｎ2 Ｏガスを用い、６００〜７０
０℃で常圧気相成長させて得られる薄膜であり、ガス流
量比の精密な制御により膜中の酸素濃度を調整し、これ
によりその抵抗率を制御し得るものである。なお、この
ＳＩＰＯＳの酸素濃度（図２中の単位は酸素分子濃度）
と抵抗値との関係を図２に示す。そして、この例では、
前述したごとくイメージセンサとしての動作に支障をき
たさない範囲の絶縁抵抗、例えば１０8 〜１０10Ω／□
程度の比抵抗に調整されてＳＩＰＯＳ膜７が形成されて
いる。ここで、ＳＩＰＯＳ膜７は、図には示さないもの
の、半導体素子における全ての電極端子に導通するよ
う、センサー部以外の全てのパッド部の下に連続して形
成されたものとなっている。
【００１３】また、このＳＩＰＯＳ膜７の上の、前記ポ
リシリコン部４の直上にはアルミニウム電極８が形成さ
れ、さらにこれの一部を覆った状態で前記ＳＩＰＯＳ膜
７の上には補強膜としてＰ−ＳｉＮ膜９が形成されてい
る。そして、アルミニウム電極８の開口部を露出させる
ようにしてＰ−ＳｉＮ膜９の上にオーバーコート膜１０
が厚さ０．５〜２．０μｍ程度に形成され、さらにアル
ミニウム電極８にはボンディングワイヤ（図示略）が接
続されている。
リシリコン部４の直上にはアルミニウム電極８が形成さ
れ、さらにこれの一部を覆った状態で前記ＳＩＰＯＳ膜
７の上には補強膜としてＰ−ＳｉＮ膜９が形成されてい
る。そして、アルミニウム電極８の開口部を露出させる
ようにしてＰ−ＳｉＮ膜９の上にオーバーコート膜１０
が厚さ０．５〜２．０μｍ程度に形成され、さらにアル
ミニウム電極８にはボンディングワイヤ（図示略）が接
続されている。
【００１４】このような構成の半導体装置にあっては、
パッド部の下にＳＩＰＯＳ膜７を連続して設けたことか
ら、全ての電極間が高絶縁抵抗で短絡したものとなり、
したがって部分的に静電気を帯びてもこれがＳＩＰＯＳ
膜７を通じて他の電極部にも流れるので、静電気の帯電
に起因する静電気ダメージを軽減することができ、これ
により従来の保護ダイオードや保護トランジスタを不要
にすることができる。
パッド部の下にＳＩＰＯＳ膜７を連続して設けたことか
ら、全ての電極間が高絶縁抵抗で短絡したものとなり、
したがって部分的に静電気を帯びてもこれがＳＩＰＯＳ
膜７を通じて他の電極部にも流れるので、静電気の帯電
に起因する静電気ダメージを軽減することができ、これ
により従来の保護ダイオードや保護トランジスタを不要
にすることができる。
【００１５】また、ＳＩＰＯＳ膜７はその下に形成され
たＰＳＧ膜６に比べ格段に硬いため、アルミニウム電極
８に金線ボンディングした際機械的圧力が加えられて
も、この機械的圧力を緩和し、したがって機械的衝撃に
弱いＰＳＧ膜６に伝えることがないため、ボンディング
ダメージに対しても十分な抗力を有するものとなる。す
なわち、この半導体装置はイメージセンサであることか
らその色フィルター等の光学特性を維持するため、製造
にあたり例えばアルミニウム電極８への金線ボンディン
グの際には１５０℃程度でしか加熱することができず、
アルミニウム電極８と金線との付き性が低くなることか
らこれをカバーするため高い荷重や超音波パワーが加え
られ、これにより従来ではボンディングダメージによる
シリコンのクレータリングなどが発生し易かったが、本
実施例の半導体装置では硬質のＳＩＰＯＳ膜７をアルミ
ニウム電極８の直下に設けたため、このようなボンディ
ングダメージを軽減することができるのである。
たＰＳＧ膜６に比べ格段に硬いため、アルミニウム電極
８に金線ボンディングした際機械的圧力が加えられて
も、この機械的圧力を緩和し、したがって機械的衝撃に
弱いＰＳＧ膜６に伝えることがないため、ボンディング
ダメージに対しても十分な抗力を有するものとなる。す
なわち、この半導体装置はイメージセンサであることか
らその色フィルター等の光学特性を維持するため、製造
にあたり例えばアルミニウム電極８への金線ボンディン
グの際には１５０℃程度でしか加熱することができず、
アルミニウム電極８と金線との付き性が低くなることか
らこれをカバーするため高い荷重や超音波パワーが加え
られ、これにより従来ではボンディングダメージによる
シリコンのクレータリングなどが発生し易かったが、本
実施例の半導体装置では硬質のＳＩＰＯＳ膜７をアルミ
ニウム電極８の直下に設けたため、このようなボンディ
ングダメージを軽減することができるのである。
【００１６】さらに、この半導体装置にあっては、例え
ば透明エポキシ系樹脂のトランスファーモールドで形成
した場合、さらには透明エポキシ系、アクリル系、シリ
コーン系樹脂のポッティングにより封止した場合、水分
がパッド部に入り込み、これがＰＳＧ膜６と反応してリ
ン酸を生成し、このリン酸によってアルミニウム電極８
が腐食するといった従来の不都合を、ＳＩＰＯＳ膜７に
よってＰＳＧ膜６を覆い、これにより水分とＰＳＧ膜６
との接触を遮断したことによって防止することができ
る。
ば透明エポキシ系樹脂のトランスファーモールドで形成
した場合、さらには透明エポキシ系、アクリル系、シリ
コーン系樹脂のポッティングにより封止した場合、水分
がパッド部に入り込み、これがＰＳＧ膜６と反応してリ
ン酸を生成し、このリン酸によってアルミニウム電極８
が腐食するといった従来の不都合を、ＳＩＰＯＳ膜７に
よってＰＳＧ膜６を覆い、これにより水分とＰＳＧ膜６
との接触を遮断したことによって防止することができ
る。
【００１７】図３は本発明の半導体装置の第二実施例を
示す図であり、この実施例は本発明の半導体装置をＭＯ
Ｓメモリーに適用した場合のものである。なお、図１は
特に該メモリーのボンディングパッド部のみを拡大した
図であり、他の主要構成要素については図示するのを省
略している。図３において符号１はシリコン基板であ
り、このシリコン基板１にはＳｉＯ2からなるフィール
ド酸化膜１１が厚さ０．４〜０．８μｍ程度に形成さ
れ、さらにその上にＰＳＧ膜１２、ＢＰＳＧ（ホウ素リ
ンシリケートガラス）膜１３がそれぞれ厚さ０．３〜
０．８μｍ程度に順次形成されている。なお、これらＰ
ＳＧ膜１２、ＢＰＳＧ膜１３は図示しないゲート電極部
やソース・ドレイン電極部などにおける平坦化のために
設けられたものであり、いずれもリフロー処理がなされ
ている。
示す図であり、この実施例は本発明の半導体装置をＭＯ
Ｓメモリーに適用した場合のものである。なお、図１は
特に該メモリーのボンディングパッド部のみを拡大した
図であり、他の主要構成要素については図示するのを省
略している。図３において符号１はシリコン基板であ
り、このシリコン基板１にはＳｉＯ2からなるフィール
ド酸化膜１１が厚さ０．４〜０．８μｍ程度に形成さ
れ、さらにその上にＰＳＧ膜１２、ＢＰＳＧ（ホウ素リ
ンシリケートガラス）膜１３がそれぞれ厚さ０．３〜
０．８μｍ程度に順次形成されている。なお、これらＰ
ＳＧ膜１２、ＢＰＳＧ膜１３は図示しないゲート電極部
やソース・ドレイン電極部などにおける平坦化のために
設けられたものであり、いずれもリフロー処理がなされ
ている。
【００１８】ＢＰＳＧ膜１３の上には、前記ＳＩＰＯＳ
膜７と同様に形成されたＳＩＰＯＳ膜１４が厚さ０．３
〜０．７μｍ程度に形成されている。このＳＩＰＯＳ膜
１４は、ＭＯＳメモリーとしての動作に支障をきたさな
い範囲の絶縁抵抗、例えば１０8 〜１０10Ω／□程度の
比抵抗に調整されたものである。なお、ＳＩＰＯＳ膜１
４は、図には示さないものの、半導体素子における全て
の電極端子に導通するよう、全てのパッド部の下に連続
して形成されているのは、図１に示した例と同様であ
る。また、このＳＩＰＯＳ膜１４の上には第一のアルミ
ニウム電極部１５とこれの周囲を囲むようにしてＰ−Ｓ
ｉＮ＋ＰＳＧ膜１６が形成され、さらに第一のアルミニ
ウム電極部１５の上には第二のアルミニウム電極部１７
が形成され、Ｐ−ＳｉＮ＋ＰＳＧ膜１６の上にはＰ−Ｓ
ｉＮからなるオーバーコート膜１８が厚さ０．４〜１．
０μｍ程度に形成されている。
膜７と同様に形成されたＳＩＰＯＳ膜１４が厚さ０．３
〜０．７μｍ程度に形成されている。このＳＩＰＯＳ膜
１４は、ＭＯＳメモリーとしての動作に支障をきたさな
い範囲の絶縁抵抗、例えば１０8 〜１０10Ω／□程度の
比抵抗に調整されたものである。なお、ＳＩＰＯＳ膜１
４は、図には示さないものの、半導体素子における全て
の電極端子に導通するよう、全てのパッド部の下に連続
して形成されているのは、図１に示した例と同様であ
る。また、このＳＩＰＯＳ膜１４の上には第一のアルミ
ニウム電極部１５とこれの周囲を囲むようにしてＰ−Ｓ
ｉＮ＋ＰＳＧ膜１６が形成され、さらに第一のアルミニ
ウム電極部１５の上には第二のアルミニウム電極部１７
が形成され、Ｐ−ＳｉＮ＋ＰＳＧ膜１６の上にはＰ−Ｓ
ｉＮからなるオーバーコート膜１８が厚さ０．４〜１．
０μｍ程度に形成されている。
【００１９】このような構成の半導体装置にあっても、
アルミニウム電極部１５、１７のパッド部の下にＳＩＰ
ＯＳ膜１４を連続して設けたことから、静電気の帯電に
起因する静電気ダメージを軽減することができ、これに
より従来の保護ダイオードや保護トランジスタを不要に
することができる。また、ＳＩＰＯＳ膜１４を柔らかい
ＰＳＧ膜１２、ＢＰＳＧ膜１３の上に形成したことか
ら、ワイヤボンディングに際してのボンディングダメー
ジを軽減することができ、これにより平坦化に支障がな
ければＢＰＳＧ膜１３を省略することも可能になる。
アルミニウム電極部１５、１７のパッド部の下にＳＩＰ
ＯＳ膜１４を連続して設けたことから、静電気の帯電に
起因する静電気ダメージを軽減することができ、これに
より従来の保護ダイオードや保護トランジスタを不要に
することができる。また、ＳＩＰＯＳ膜１４を柔らかい
ＰＳＧ膜１２、ＢＰＳＧ膜１３の上に形成したことか
ら、ワイヤボンディングに際してのボンディングダメー
ジを軽減することができ、これにより平坦化に支障がな
ければＢＰＳＧ膜１３を省略することも可能になる。
【００２０】なお、前記第一、第二の実施例では、その
ＳＩＰＯＳ膜７、１４をアルミニウム電極部８あるいは
アルミニウム電極部１５、１７のパッド部の下に連続し
て設けたが、エッチング等の公知の手段により、これら
アルミニウム電極部の、プラス電極間のみが短絡するよ
うに該プラス電極に対応する箇所においてのみ連続して
形成してもよく、その場合にも静電気ダメージを軽減で
きるのはもちろん、プラス電極とアース（零）電位電極
とが短絡していないことからこれらの間にＳＩＰＯＳ膜
７、１４を通って電流が流れることがなく、半導体装置
として消費電力を少なくすることができる。
ＳＩＰＯＳ膜７、１４をアルミニウム電極部８あるいは
アルミニウム電極部１５、１７のパッド部の下に連続し
て設けたが、エッチング等の公知の手段により、これら
アルミニウム電極部の、プラス電極間のみが短絡するよ
うに該プラス電極に対応する箇所においてのみ連続して
形成してもよく、その場合にも静電気ダメージを軽減で
きるのはもちろん、プラス電極とアース（零）電位電極
とが短絡していないことからこれらの間にＳＩＰＯＳ膜
７、１４を通って電流が流れることがなく、半導体装置
として消費電力を少なくすることができる。
【００２１】図４は本発明の半導体装置の第三実施例を
示す図であり、この実施例は本発明の半導体装置をポリ
シリコンＴＦＴＬＣＤ装置に適用した場合のものであ
る。図４において符号２０は石英ガラスからなるＴＦＴ
基板、２０’はホウケイ酸ガラスからなる色フィルター
基板、３７はこれら基板２０、２０’間に充填された液
晶であり、そのＴＦＴ基板２０上にはＴＦＴ素子部２１
が形成されている。このＴＦＴ素子部２１は、基板２０
上に形成されたポリシリコン層２２と、このポリシリコ
ン層２２を覆う絶縁層（ＳｉＯ2 ）２３と、該絶縁層２
３の上にＳｉＮ層２４を介して形成されたゲートポリシ
リコン２５とを備えたものであり、基板２０および前記
絶縁層２３の一部を覆って形成された前記ＳｉＮ層２
４、および絶縁膜２３、ゲートポリシリコン２５の上に
は第一ＰＳＧ膜２６が形成されている。さらに、この第
一ＰＳＧ膜２６の上にはＳＩＰＯＳ膜２７が形成され、
ＳＩＰＯＳ膜２７の上には第二ＰＳＧ膜２８、Ｐ−Ｓｉ
Ｎ膜２９、ポリイミド膜３８が順次形成されている。ま
た、絶縁膜２３、ＳＩＰＯＳ膜２７、第一ＰＳＧ膜２６
はその一部がエッチングされて穿孔されており、該孔部
にはアルミニウム電極３０がポリシリコン層２２に通じ
た状態に形成されている。
示す図であり、この実施例は本発明の半導体装置をポリ
シリコンＴＦＴＬＣＤ装置に適用した場合のものであ
る。図４において符号２０は石英ガラスからなるＴＦＴ
基板、２０’はホウケイ酸ガラスからなる色フィルター
基板、３７はこれら基板２０、２０’間に充填された液
晶であり、そのＴＦＴ基板２０上にはＴＦＴ素子部２１
が形成されている。このＴＦＴ素子部２１は、基板２０
上に形成されたポリシリコン層２２と、このポリシリコ
ン層２２を覆う絶縁層（ＳｉＯ2 ）２３と、該絶縁層２
３の上にＳｉＮ層２４を介して形成されたゲートポリシ
リコン２５とを備えたものであり、基板２０および前記
絶縁層２３の一部を覆って形成された前記ＳｉＮ層２
４、および絶縁膜２３、ゲートポリシリコン２５の上に
は第一ＰＳＧ膜２６が形成されている。さらに、この第
一ＰＳＧ膜２６の上にはＳＩＰＯＳ膜２７が形成され、
ＳＩＰＯＳ膜２７の上には第二ＰＳＧ膜２８、Ｐ−Ｓｉ
Ｎ膜２９、ポリイミド膜３８が順次形成されている。ま
た、絶縁膜２３、ＳＩＰＯＳ膜２７、第一ＰＳＧ膜２６
はその一部がエッチングされて穿孔されており、該孔部
にはアルミニウム電極３０がポリシリコン層２２に通じ
た状態に形成されている。
【００２２】一方、このポリシリコンＴＦＴ基板２０の
パッド部３１においては、透明基板２０上にＳｉＮ層２
４が形成され、その上に第一ＰＳＧ膜２６、ＳＩＰＯＳ
膜２７、アルミニウム電極３０、ＩＴＯからなる透明電
極３２が形成されている。なお、ＳＩＰＯＳ膜２７につ
いては、その酸素濃度が２５〜４０アトミック％となる
ように調整されてＣＶＤ法で形成されており、これによ
ってその絶縁抵抗値が１０８〜１０９Ω／□の比抵抗値
に調整されている。また、このＳＩＰＯＳ膜２７は、パ
ッド部３１におけるアルミニウム電極３０の下に連続し
て形成されている。
パッド部３１においては、透明基板２０上にＳｉＮ層２
４が形成され、その上に第一ＰＳＧ膜２６、ＳＩＰＯＳ
膜２７、アルミニウム電極３０、ＩＴＯからなる透明電
極３２が形成されている。なお、ＳＩＰＯＳ膜２７につ
いては、その酸素濃度が２５〜４０アトミック％となる
ように調整されてＣＶＤ法で形成されており、これによ
ってその絶縁抵抗値が１０８〜１０９Ω／□の比抵抗値
に調整されている。また、このＳＩＰＯＳ膜２７は、パ
ッド部３１におけるアルミニウム電極３０の下に連続し
て形成されている。
【００２３】このような構成のＴＦＴ基板２０にあって
は、ＳＩＰＯＳ膜２７が赤外線を比較的多く吸収するこ
とから、光吸収によるＴＦＴの誤動作を低減することが
でき、また、第一、第二の実施例と同様にＳＩＰＯＳ膜
２７によってアルミニウム電極３０…間が短絡し同電位
となっていることから、静電気の帯電に起因する静電気
ダメージを軽減することができる。
は、ＳＩＰＯＳ膜２７が赤外線を比較的多く吸収するこ
とから、光吸収によるＴＦＴの誤動作を低減することが
でき、また、第一、第二の実施例と同様にＳＩＰＯＳ膜
２７によってアルミニウム電極３０…間が短絡し同電位
となっていることから、静電気の帯電に起因する静電気
ダメージを軽減することができる。
【００２４】また、このようなＴＦＴ基板２０において
は、図５に示すようにその両面に減圧ＣＶＤ法によって
ＳＩＰＯＳ膜３３を形成してもよい。すなわち、ＴＦＴ
基板２０の両面にＳＩＰＯＳ膜３３を形成し、かつ画素
部に対応する箇所にＳＩＰＯＳ膜３３をエッチングし開
口してなる開口部３４を形成しておくのである。なお、
図５に示したＴＦＴ基板においても、図４に示した例と
同様にＴＦＴ素子部２１を覆い、かつパッド部３１にお
けるアルミニウム電極３０の下に連続して該ＳＩＰＯＳ
膜３３を形成している。
は、図５に示すようにその両面に減圧ＣＶＤ法によって
ＳＩＰＯＳ膜３３を形成してもよい。すなわち、ＴＦＴ
基板２０の両面にＳＩＰＯＳ膜３３を形成し、かつ画素
部に対応する箇所にＳＩＰＯＳ膜３３をエッチングし開
口してなる開口部３４を形成しておくのである。なお、
図５に示したＴＦＴ基板においても、図４に示した例と
同様にＴＦＴ素子部２１を覆い、かつパッド部３１にお
けるアルミニウム電極３０の下に連続して該ＳＩＰＯＳ
膜３３を形成している。
【００２５】このＴＦＴ基板にあっては、その製造にあ
たってラビング処理をする際、図５中二点鎖線で示すよ
うに該ＴＦＴ基板をステンレス製のチャック治具３５の
上に置いて処理を行えば、ＴＦＴ基板全体がＳＩＰＯＳ
膜３３で覆われて同電位となっていることから、ラビン
グ処理によって生じた静電気が図５中矢印で示すように
基板２０上のＳＩＰＯＳ膜３３を通ってチャック治具３
５に逃げ、これにより静電気ダメージを受けることが防
止されたものとなる。
たってラビング処理をする際、図５中二点鎖線で示すよ
うに該ＴＦＴ基板をステンレス製のチャック治具３５の
上に置いて処理を行えば、ＴＦＴ基板全体がＳＩＰＯＳ
膜３３で覆われて同電位となっていることから、ラビン
グ処理によって生じた静電気が図５中矢印で示すように
基板２０上のＳＩＰＯＳ膜３３を通ってチャック治具３
５に逃げ、これにより静電気ダメージを受けることが防
止されたものとなる。
【００２６】また、これをダイシングする際にも、例え
ば図６に示すように導電性ダイシングシート３６上でダ
イシングを行えば、ダイシング時に生じる静電気が図６
中矢印で示すようにＴＦＴ基板上のＳＩＰＯＳ膜３３を
通って導電性ダイシングシート３６に伝わり、さらにこ
のシート３６を伝って逃げることから、やはり静電気ダ
メージを受けることが防止されたものとなる。なお、ダ
イシングに際しては、ダイシングシート３６を用いなく
ても、例えば純水に１ｐｐｍ程度の炭酸ガスを溶解さ
せ、比抵抗値を１ＭΩ程度に調整したものを切削水とし
て用いてもよく、その場合にもダイシングによって生じ
た静電気はＳＩＰＯＳ膜３３から切削水に逃げ、これに
より静電気ダメージを受けることが防止されたものとな
る。したがって、このＴＦＴ基板を用いてなるＬＣＤ装
置では従来の液晶装置のごとく全工程を通じて静電気ダ
メージ対策をとる必要がなくなり、設備投資が軽減しこ
れによって製造コストの低減が可能になる。
ば図６に示すように導電性ダイシングシート３６上でダ
イシングを行えば、ダイシング時に生じる静電気が図６
中矢印で示すようにＴＦＴ基板上のＳＩＰＯＳ膜３３を
通って導電性ダイシングシート３６に伝わり、さらにこ
のシート３６を伝って逃げることから、やはり静電気ダ
メージを受けることが防止されたものとなる。なお、ダ
イシングに際しては、ダイシングシート３６を用いなく
ても、例えば純水に１ｐｐｍ程度の炭酸ガスを溶解さ
せ、比抵抗値を１ＭΩ程度に調整したものを切削水とし
て用いてもよく、その場合にもダイシングによって生じ
た静電気はＳＩＰＯＳ膜３３から切削水に逃げ、これに
より静電気ダメージを受けることが防止されたものとな
る。したがって、このＴＦＴ基板を用いてなるＬＣＤ装
置では従来の液晶装置のごとく全工程を通じて静電気ダ
メージ対策をとる必要がなくなり、設備投資が軽減しこ
れによって製造コストの低減が可能になる。
【００２７】図７は本発明の半導体装置の第四実施例を
示す図であり、図７において符号４０は半導体素子（チ
ップ）、４１は半導体素子４０を固定したリードフレー
ム、４２はリードフレーム４１を収容したパッケージで
ある。リードフレーム４１は半導体素子４０を載置固定
するダイパッド４３と、半導体素子４０の各電極（図示
略）にボンディングワイヤ４４…を介して接続されたア
ウターリード４５…とを備えたものである。パッケージ
４２は、この例ではトランスファ・モールドタイプのも
のであり、アウターリード４５…を固定する内面には該
アウターリード４５…間を短絡させる絶縁抵抗膜４６が
設けられている。
示す図であり、図７において符号４０は半導体素子（チ
ップ）、４１は半導体素子４０を固定したリードフレー
ム、４２はリードフレーム４１を収容したパッケージで
ある。リードフレーム４１は半導体素子４０を載置固定
するダイパッド４３と、半導体素子４０の各電極（図示
略）にボンディングワイヤ４４…を介して接続されたア
ウターリード４５…とを備えたものである。パッケージ
４２は、この例ではトランスファ・モールドタイプのも
のであり、アウターリード４５…を固定する内面には該
アウターリード４５…間を短絡させる絶縁抵抗膜４６が
設けられている。
【００２８】絶縁抵抗膜４６は、半導体素子４０の制御
に支障をきたさない範囲、例えば表面固有抵抗値が１０
7 〜１０9 Ω程度に調整された導電性膜や、やはり抵抗
値が前記範囲に調整されたモールド剤、導電性テープ、
導電性シートなどからなるものであり、これらが予めリ
ードフレーム４１に塗布され、あるいは貼着されて形成
されたものである。なお、導電性膜については、通常導
電性粉末を塗料化して導電性塗料とし、これをパッケー
ジ４２の外面に塗布することによってアウターリード４
５を短絡して容易に作製できるのは周知のとおりであ
る。また、例えば多ピン用リードフレームのインナーリ
ード固定用テープとして、固有抵抗値を調整した導電性
テープを使用してもよく、その場合にはインナーリード
の上下バタツキ、左右曲がり（寄り）を防止することも
できる。
に支障をきたさない範囲、例えば表面固有抵抗値が１０
7 〜１０9 Ω程度に調整された導電性膜や、やはり抵抗
値が前記範囲に調整されたモールド剤、導電性テープ、
導電性シートなどからなるものであり、これらが予めリ
ードフレーム４１に塗布され、あるいは貼着されて形成
されたものである。なお、導電性膜については、通常導
電性粉末を塗料化して導電性塗料とし、これをパッケー
ジ４２の外面に塗布することによってアウターリード４
５を短絡して容易に作製できるのは周知のとおりであ
る。また、例えば多ピン用リードフレームのインナーリ
ード固定用テープとして、固有抵抗値を調整した導電性
テープを使用してもよく、その場合にはインナーリード
の上下バタツキ、左右曲がり（寄り）を防止することも
できる。
【００２９】このような構成の半導体装置にあっては、
絶縁抵抗膜４６をパッケージ４２の外面に設けたことに
よって半導体素子４０の電極に接続されたアウターリー
ド４５…間が全て短絡していることから、部分的に静電
気を帯びてもこれが絶縁抵抗膜４６を通じて他のアウタ
ーリード４５…にも流れ、全てのアウターリード４５…
間が直流的に同電位となることから、局部的な帯電に起
因する静電気ダメージが軽減されたものとなる。
絶縁抵抗膜４６をパッケージ４２の外面に設けたことに
よって半導体素子４０の電極に接続されたアウターリー
ド４５…間が全て短絡していることから、部分的に静電
気を帯びてもこれが絶縁抵抗膜４６を通じて他のアウタ
ーリード４５…にも流れ、全てのアウターリード４５…
間が直流的に同電位となることから、局部的な帯電に起
因する静電気ダメージが軽減されたものとなる。
【００３０】なお、図７に示した実施例では、その絶縁
抵抗膜４６を全てのアウターリード４５…を短絡させる
ようにしてパッケージ４２の内面及び外面に設けたが、
適宜な手段によってこれらアウターリード４５…の、プ
ラス電位のリード間のみが短絡するように該プラス電位
のアウターリードに対応する箇所においてのみ連続して
形成してもよく、その場合にも静電気ダメージを軽減で
きるのはもちろん、プラス電位のアウターリードとマイ
ナス電位のアウターリードとが短絡していないことから
これらの間に絶縁抵抗膜４６を通って電流が流れること
がなく、半導体装置として消費電力を少なくすることが
できる。また、前記第一、第二、第三の実施例において
も、ＳＩＰＯＳ膜に代えて各種の絶縁抵抗膜を用いるこ
とができる。
抵抗膜４６を全てのアウターリード４５…を短絡させる
ようにしてパッケージ４２の内面及び外面に設けたが、
適宜な手段によってこれらアウターリード４５…の、プ
ラス電位のリード間のみが短絡するように該プラス電位
のアウターリードに対応する箇所においてのみ連続して
形成してもよく、その場合にも静電気ダメージを軽減で
きるのはもちろん、プラス電位のアウターリードとマイ
ナス電位のアウターリードとが短絡していないことから
これらの間に絶縁抵抗膜４６を通って電流が流れること
がなく、半導体装置として消費電力を少なくすることが
できる。また、前記第一、第二、第三の実施例において
も、ＳＩＰＯＳ膜に代えて各種の絶縁抵抗膜を用いるこ
とができる。
【００３１】
【発明の効果】以上説明したように本発明における請求
項１記載の半導体装置は、パッド部の下に半導体素子の
動作に支障をきたさない範囲の絶縁抵抗に制御した絶縁
抵抗膜を設け、これによって電極間を短絡させたもので
あるから、部分的に静電気を帯びてもこれが絶縁抵抗膜
を通じて他の電極部にも流れて直流的に同電位となり、
したがって局部的な帯電に起因するダメージが軽減され
て従来のごとく保護ダイオードや保護トランジスタを形
成する必要がなくなり、これにより半導体装置の小型化
や低コスト化を図ることができる。請求項２記載の半導
体装置は、パッド部の下に半導体素子の動作に支障をき
たさない範囲の絶縁抵抗に制御した絶縁抵抗膜を、該絶
縁抵抗膜によって電極におけるアース又は零電位以外の
全ての電極間のみが短絡するようこれら電極に対応する
箇所においてのみ連続して設け、これによってアース又
は零電位以外の全ての電極間のみを短絡させたものであ
るから、該絶縁抵抗膜によって局部的な帯電に起因する
ダメージが軽減されるのはもちろん、プラス電極とアー
ス又は零電位の電極とが短絡していないためこれらの間
に絶縁抵抗膜を通って電流が流れないことから消費電力
が高くなることを防止することができる。
項１記載の半導体装置は、パッド部の下に半導体素子の
動作に支障をきたさない範囲の絶縁抵抗に制御した絶縁
抵抗膜を設け、これによって電極間を短絡させたもので
あるから、部分的に静電気を帯びてもこれが絶縁抵抗膜
を通じて他の電極部にも流れて直流的に同電位となり、
したがって局部的な帯電に起因するダメージが軽減され
て従来のごとく保護ダイオードや保護トランジスタを形
成する必要がなくなり、これにより半導体装置の小型化
や低コスト化を図ることができる。請求項２記載の半導
体装置は、パッド部の下に半導体素子の動作に支障をき
たさない範囲の絶縁抵抗に制御した絶縁抵抗膜を、該絶
縁抵抗膜によって電極におけるアース又は零電位以外の
全ての電極間のみが短絡するようこれら電極に対応する
箇所においてのみ連続して設け、これによってアース又
は零電位以外の全ての電極間のみを短絡させたものであ
るから、該絶縁抵抗膜によって局部的な帯電に起因する
ダメージが軽減されるのはもちろん、プラス電極とアー
ス又は零電位の電極とが短絡していないためこれらの間
に絶縁抵抗膜を通って電流が流れないことから消費電力
が高くなることを防止することができる。
【００３２】請求項３記載の半導体装置は、パッケージ
におけるリードフレームのインナーリードまたはアウタ
ーリードが当接する箇所に、半導体素子の動作に支障を
きたさない範囲の絶縁抵抗に制御した絶縁抵抗膜を設
け、これによって前記リード間を短絡させたものである
から、部分的に静電気を帯びてもこれが絶縁抵抗膜を通
じて他のリードにも流れて直流的に同電位となり、した
がって局部的な帯電に起因するダメージが軽減され、従
来のごとく半導体素子に保護ダイオードや保護トランジ
スタを形成する必要がなくなり、これにより半導体装置
の小型化や低コスト化を図ることができる。請求項４記
載の半導体装置は、パッケージにおけるリードフレーム
のインナーリードまたはアウターリードが当接する箇所
に、半導体素子の動作に支障をきたさない範囲の絶縁抵
抗に制御した絶縁抵抗膜を、該絶縁抵抗膜によって前記
リードにおけるアース又は零電位以外の全てリード間の
みが短絡するようこれらリードに対応する箇所において
のみ連続して設け、これによってアース又は零電位以外
のリード間のみを短絡させたものであるから、該絶縁抵
抗膜によって局部的な帯電に起因するダメージが軽減さ
れるのはもちろん、プラス電位のリードとアース又は零
電位のリードとが短絡していないためこれらの間に絶縁
抵抗膜を通って電流が流れないことから消費電力が高く
なることを防止することができる。
におけるリードフレームのインナーリードまたはアウタ
ーリードが当接する箇所に、半導体素子の動作に支障を
きたさない範囲の絶縁抵抗に制御した絶縁抵抗膜を設
け、これによって前記リード間を短絡させたものである
から、部分的に静電気を帯びてもこれが絶縁抵抗膜を通
じて他のリードにも流れて直流的に同電位となり、した
がって局部的な帯電に起因するダメージが軽減され、従
来のごとく半導体素子に保護ダイオードや保護トランジ
スタを形成する必要がなくなり、これにより半導体装置
の小型化や低コスト化を図ることができる。請求項４記
載の半導体装置は、パッケージにおけるリードフレーム
のインナーリードまたはアウターリードが当接する箇所
に、半導体素子の動作に支障をきたさない範囲の絶縁抵
抗に制御した絶縁抵抗膜を、該絶縁抵抗膜によって前記
リードにおけるアース又は零電位以外の全てリード間の
みが短絡するようこれらリードに対応する箇所において
のみ連続して設け、これによってアース又は零電位以外
のリード間のみを短絡させたものであるから、該絶縁抵
抗膜によって局部的な帯電に起因するダメージが軽減さ
れるのはもちろん、プラス電位のリードとアース又は零
電位のリードとが短絡していないためこれらの間に絶縁
抵抗膜を通って電流が流れないことから消費電力が高く
なることを防止することができる。
【図１】本発明における半導体装置の第一実施例の概略
構成断面図である。
構成断面図である。
【図２】ＳＩＰＯＳ膜の酸素濃度と抵抗率との関係を示
すグラフである。
すグラフである。
【図３】本発明における半導体装置の第二実施例の概略
構成断面図である。
構成断面図である。
【図４】本発明における半導体装置の第三実施例の概略
構成断面図である。
構成断面図である。
【図５】図４に示した半導体装置の変形例の概略構成と
その効果を説明するための断面図である。
その効果を説明するための断面図である。
【図６】図４に示した半導体装置の効果を説明するため
の断面図である。
の断面図である。
【図７】本発明における半導体装置の第四実施例の概略
構成を示す斜視図である。
構成を示す斜視図である。
７、１４、２７、３３ 半絶縁性多結晶シリコン膜（Ｓ
ＩＰＯＳ膜） ８、３０ アルミニウム電極 １５ 第一のアルミニウム電極 １７ 第二のアルミニウム電極 ２１ ＴＦＴ素子部 ３１ パッド部 ４０ 半導体素子 ４２ パッケージ ４５ アウターリード ４６ 絶縁抵抗膜
ＩＰＯＳ膜） ８、３０ アルミニウム電極 １５ 第一のアルミニウム電極 １７ 第二のアルミニウム電極 ２１ ＴＦＴ素子部 ３１ パッド部 ４０ 半導体素子 ４２ パッケージ ４５ アウターリード ４６ 絶縁抵抗膜
Claims (4)
- 【請求項１】 基板に形成された半導体素子を動作させ
るための電極であってボンディングワイヤが接続される
パッド部と、 前記パッド部と前記半導体素子との間を絶縁するため前
記基板と前記パッド部との間に形成されるＰＳＧ膜と、 前記ＰＳＧ膜より硬い膜であって前記ＰＳＧ膜と前記パ
ッド部との間に配置され、 前記半導体素子の動作に支障
をきたさない範囲の絶縁抵抗に制御されることで前記電
極間が短絡するよう連続して設けられる半絶縁性多結晶
シリコン膜と を備えていることを特徴とする半導体装
置。 - 【請求項２】 半導体素子を動作させるための電極とな
るパッド部の下に、前記半導体素子の動作に支障をきた
さない範囲の絶縁抵抗に制御された絶縁抵抗膜が、該絶
縁抵抗膜によって前記電極におけるアース又は零電位以
外の全ての電極間のみが短絡するようこれら電極に対応
する箇所においてのみ連続して設けられたことを特徴と
する半導体装置。 - 【請求項３】 半導体素子とこれを固定するリードフレ
ームと該リードフレームを収容するパッケージとを備
え、パッケージにおける、リードフレームのインナーリ
ードまたはアウターリードが当接する箇所に、前記半導
体素子の動作に支障をきたさないよう表面固有抵抗値が
１０ 7 〜１０ 9 Ωに制御された絶縁抵抗膜が、該絶縁抵抗
膜によって前記リード間が短絡するよう連続して設けら
れたことを特徴とする半導体装置。 - 【請求項４】 半導体素子とこれを固定するリードフレ
ームと該リードフレームを収容するパッケージとを備
え、パッケージにおける、リードフレームのインナーリ
ードまたはアウターリードが当接する箇所に、前記半導
体素子の動作に支障をきたさない範囲の絶縁抵抗に制御
された絶縁抵抗膜が、該絶縁抵抗膜によって前記リード
におけるアース又は零電位以外の全てのリード間のみが
短絡するようこれらリードに対応する箇所においてのみ
連続して設けられたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24604994A JP3401945B2 (ja) | 1994-10-12 | 1994-10-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24604994A JP3401945B2 (ja) | 1994-10-12 | 1994-10-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111507A JPH08111507A (ja) | 1996-04-30 |
| JP3401945B2 true JP3401945B2 (ja) | 2003-04-28 |
Family
ID=17142711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24604994A Expired - Fee Related JP3401945B2 (ja) | 1994-10-12 | 1994-10-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401945B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313753A (ja) | 2001-04-19 | 2002-10-25 | Tokyo Seimitsu Co Ltd | ダイシング装置の切削水供給管理装置 |
-
1994
- 1994-10-12 JP JP24604994A patent/JP3401945B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08111507A (ja) | 1996-04-30 |
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