JP3400990B2 - スイッチングレギュレータ回路 - Google Patents
スイッチングレギュレータ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば位相シフト
型のスイッチングレギュレータに係り、特に高出力電力
モジュールに適用されるスイッチングレギュレータ回路
に関する。
型のスイッチングレギュレータに係り、特に高出力電力
モジュールに適用されるスイッチングレギュレータ回路
に関する。
【０００２】
【従来の技術】図６は、従来のプッシュ・プル型スイッ
チングレギュレータを示している。図６において、パワ
ー変換トランス１０１の一次側インダクタンス１０１ａ
には主スイッチ１０２、１０３が接続されている。この
一次側インダクタンス１０２ａの中間タップには直流電
源１０４が接続されている。前記主スイッチ１０２、１
０３は制御部１０５の出力信号により、交互にオン／オ
フされる。主スイッチ１０２、１０３のこのような動作
により、直流電源１０４からの電圧がパルス波形に変換
され、パワー変換トランス１０１の二次側インダクタン
ス１０１ｂに伝達される。この二次側インダクタンス１
０１ｂにはダイオード１０６、１０７が接続され、これ
らダイオード１０６、１０７により整流される。この整
流出力はチョークコイル１０８、コンデンサ１０９によ
り平滑され、出力端１１０、１１１から直流電圧が出力
される。前記制御部１０５は、出力直流電圧を図示せぬ
基準電圧と比較し、これらのエラー電圧に応じて前記主
スイッチ１０２、１０３をＰＷＭ（パルス幅変調）制御
している。
チングレギュレータを示している。図６において、パワ
ー変換トランス１０１の一次側インダクタンス１０１ａ
には主スイッチ１０２、１０３が接続されている。この
一次側インダクタンス１０２ａの中間タップには直流電
源１０４が接続されている。前記主スイッチ１０２、１
０３は制御部１０５の出力信号により、交互にオン／オ
フされる。主スイッチ１０２、１０３のこのような動作
により、直流電源１０４からの電圧がパルス波形に変換
され、パワー変換トランス１０１の二次側インダクタン
ス１０１ｂに伝達される。この二次側インダクタンス１
０１ｂにはダイオード１０６、１０７が接続され、これ
らダイオード１０６、１０７により整流される。この整
流出力はチョークコイル１０８、コンデンサ１０９によ
り平滑され、出力端１１０、１１１から直流電圧が出力
される。前記制御部１０５は、出力直流電圧を図示せぬ
基準電圧と比較し、これらのエラー電圧に応じて前記主
スイッチ１０２、１０３をＰＷＭ（パルス幅変調）制御
している。
【０００３】上記従来のスイッチングレギュレータ回路
は、入力電圧が低い場合、比較的大きな出力電力が得ら
れるとともに、出力のリップル周波数がスイッチング周
波数の２倍となるため、出力回路を小型化できるという
特徴を有している。
は、入力電圧が低い場合、比較的大きな出力電力が得ら
れるとともに、出力のリップル周波数がスイッチング周
波数の２倍となるため、出力回路を小型化できるという
特徴を有している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のスイッチングレギュレータ回路は、主スイッチ１０
２、１０３の駆動のタイミングや特性のばらつきによ
り、トランス１０１の磁束が一方向に偏る偏磁現象が生
じ易いという問題を有している。この問題は比較的大き
な電力を扱うスイッチングレギュレータ回路において、
主スイッチの破壊という極めて重大な障害を引き起こす
可能性がある。したがって、大電力のスイッチングが可
能で、しかも、主スイッチの破壊を防止可能な回路が切
望されている。
来のスイッチングレギュレータ回路は、主スイッチ１０
２、１０３の駆動のタイミングや特性のばらつきによ
り、トランス１０１の磁束が一方向に偏る偏磁現象が生
じ易いという問題を有している。この問題は比較的大き
な電力を扱うスイッチングレギュレータ回路において、
主スイッチの破壊という極めて重大な障害を引き起こす
可能性がある。したがって、大電力のスイッチングが可
能で、しかも、主スイッチの破壊を防止可能な回路が切
望されている。
【０００５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、大電力のス
イッチングが可能で、且つ、主スイッチの破壊を防止す
ることが可能なスイッチングレギュレータ回路を提供し
ようとするものである。
れたものであり、その目的とするところは、大電力のス
イッチングが可能で、且つ、主スイッチの破壊を防止す
ることが可能なスイッチングレギュレータ回路を提供し
ようとするものである。
【０００６】
【課題を解決するための手段】本発明のスイッチングレ
ギュレータ回路は、上記課題を解決するため、直流電源
と、チョークコイルを有する出力回路との相互間に並列
接続されたｎ個（ｎは２以上の整数）のスイッチ回路
と、前記出力回路の出力電圧に応じて、各スイッチ回路
を制御する制御部とを有し、前記各スイッチ回路は、一
端が前記直流電源の一端に接続された一次側インダクタ
ンス、及び一端が整流用ダイオードを介して前記出力回
路に接続された二次側インダクタンスとを有するトラン
スと、前記一次側インダクタンスの他端と前記直流電源
の他端に直列接続された主スイッチと、前記一次側イン
ダクタンスに並列接続され、前記主スイッチのオフ期間
に前記トランスをリセットするリセット回路とを有し、
前記制御部は、ｎ個の前記スイッチ回路の各主スイッチ
が同時にオンとならず、Ｔ／ｎ（Ｔはスイッチング周
期）ずつシフトして順次オンさせることを特徴とする。
ギュレータ回路は、上記課題を解決するため、直流電源
と、チョークコイルを有する出力回路との相互間に並列
接続されたｎ個（ｎは２以上の整数）のスイッチ回路
と、前記出力回路の出力電圧に応じて、各スイッチ回路
を制御する制御部とを有し、前記各スイッチ回路は、一
端が前記直流電源の一端に接続された一次側インダクタ
ンス、及び一端が整流用ダイオードを介して前記出力回
路に接続された二次側インダクタンスとを有するトラン
スと、前記一次側インダクタンスの他端と前記直流電源
の他端に直列接続された主スイッチと、前記一次側イン
ダクタンスに並列接続され、前記主スイッチのオフ期間
に前記トランスをリセットするリセット回路とを有し、
前記制御部は、ｎ個の前記スイッチ回路の各主スイッチ
が同時にオンとならず、Ｔ／ｎ（Ｔはスイッチング周
期）ずつシフトして順次オンさせることを特徴とする。
【０００７】さらに、本発明のスイッチングレギュレー
タ回路は、直流電源と、チョークコイルを有する出力回
路との相互間に並列接続されたｎ個（ｎは２以上の整
数）のスイッチ回路と、前記出力回路の出力電圧に応じ
て、各スイッチ回路を制御する制御部とを有し、前記各
スイッチ回路は、一端が前記直流電源の一端に接続され
た一次側インダクタンス、及び一端が整流用ダイオード
を介して前記出力回路に接続された二次側インダクタン
スとを有するトランスと、前記一次側インダクタンスの
他端と前記直流電源の他端に直列接続された主スイッチ
と、前記主スイッチに並列接続され、前記主スイッチの
オフ期間に前記トランスをリセットするリセット回路と
を有し、前記制御部は、ｎ個の前記スイッチ回路の各主
スイッチが同時にオンとならず、Ｔ／ｎ（Ｔはスイッチ
ング周期）ずつシフトして順次オンさせることを特徴と
する。
タ回路は、直流電源と、チョークコイルを有する出力回
路との相互間に並列接続されたｎ個（ｎは２以上の整
数）のスイッチ回路と、前記出力回路の出力電圧に応じ
て、各スイッチ回路を制御する制御部とを有し、前記各
スイッチ回路は、一端が前記直流電源の一端に接続され
た一次側インダクタンス、及び一端が整流用ダイオード
を介して前記出力回路に接続された二次側インダクタン
スとを有するトランスと、前記一次側インダクタンスの
他端と前記直流電源の他端に直列接続された主スイッチ
と、前記主スイッチに並列接続され、前記主スイッチの
オフ期間に前記トランスをリセットするリセット回路と
を有し、前記制御部は、ｎ個の前記スイッチ回路の各主
スイッチが同時にオンとならず、Ｔ／ｎ（Ｔはスイッチ
ング周期）ずつシフトして順次オンさせることを特徴と
する。
【０００８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【０００９】（第１の実施形態）図１は、本発明の第１
の実施形態に係るスイッチングレギュレータ回路を示し
ている。このスイッチングレギュレータ回路は、第１、
第２のスイッチ回路ＳＷ１、ＳＷ２を有している。第
１、第２のスイッチ回路ＳＷ１、ＳＷ２は、直流電源１
０と、共通出力回路ＣＯＵＴに対して並列接続されてい
る。
の実施形態に係るスイッチングレギュレータ回路を示し
ている。このスイッチングレギュレータ回路は、第１、
第２のスイッチ回路ＳＷ１、ＳＷ２を有している。第
１、第２のスイッチ回路ＳＷ１、ＳＷ２は、直流電源１
０と、共通出力回路ＣＯＵＴに対して並列接続されてい
る。
【００１０】すなわち、第１のスイッチ回路ＳＷ１は、
パワー変換トランス１１ａ、例えばＮチャネルＭＯＳト
ランジスタからなる主スイッチ１４ａ、リセット回路Ｒ
Ｓ１、及び整流用ダイオード１８ａにより構成されてい
る。パワー変換トランス１１ａの一次側インダクタンス
１２ａの一端は直流電源１０の正極に接続され、他端は
主スイッチ１４ａを介して直流電源１０の負極に接続さ
れている。
パワー変換トランス１１ａ、例えばＮチャネルＭＯＳト
ランジスタからなる主スイッチ１４ａ、リセット回路Ｒ
Ｓ１、及び整流用ダイオード１８ａにより構成されてい
る。パワー変換トランス１１ａの一次側インダクタンス
１２ａの一端は直流電源１０の正極に接続され、他端は
主スイッチ１４ａを介して直流電源１０の負極に接続さ
れている。
【００１１】前記リセット回路ＲＳ１は直列接続された
クランプ用コンデンサ１５ａ、及び例えばＮチャネルＭ
ＯＳトランジスタからなる補助スイッチ１６ａにより構
成されている。このリセット回路ＲＳ１は一次側インダ
クタンス１２ａに並列接続されている。
クランプ用コンデンサ１５ａ、及び例えばＮチャネルＭ
ＯＳトランジスタからなる補助スイッチ１６ａにより構
成されている。このリセット回路ＲＳ１は一次側インダ
クタンス１２ａに並列接続されている。
【００１２】パワー変換トランス１１ａの二次側インダ
クタンス１３ａの一端は、整流用ダイオード１８ａのア
ノードに接続され、このダイオード１８ａのカソードは
共通出力回路ＣＯＵＴに接続されている。
クタンス１３ａの一端は、整流用ダイオード１８ａのア
ノードに接続され、このダイオード１８ａのカソードは
共通出力回路ＣＯＵＴに接続されている。
【００１３】共通出力回路ＣＯＵＴは、回生用ダイオー
ド１９、チョークコイル２０、及び出力コンデンサ２１
により構成されている。前記ダイオード１８ａのカソー
ドはチョークコイル２０を介して出力端２２に接続され
ている。トランス１１ａの二次側インダクタンス１３ａ
の他端は、回生ダイオード１９のアノードに接続される
とともに、出力端２３に接続されている。この回生ダイ
オード１９のカソードは前記ダイオード１８ａとチョー
クコイル２０の接続ノードに接続されている。さらに、
前記出力コンデンサ２１は出力端２２、２３の相互間に
接続されている。
ド１９、チョークコイル２０、及び出力コンデンサ２１
により構成されている。前記ダイオード１８ａのカソー
ドはチョークコイル２０を介して出力端２２に接続され
ている。トランス１１ａの二次側インダクタンス１３ａ
の他端は、回生ダイオード１９のアノードに接続される
とともに、出力端２３に接続されている。この回生ダイ
オード１９のカソードは前記ダイオード１８ａとチョー
クコイル２０の接続ノードに接続されている。さらに、
前記出力コンデンサ２１は出力端２２、２３の相互間に
接続されている。
【００１４】一方、前記第２のスイッチ回路ＳＷ２は、
パワー変換トランス１１ｂ、例えばＮチャネルＭＯＳト
ランジスタからなる主スイッチ１４ｂ、リセット回路Ｒ
Ｓ２、及びダイオード１８ｂにより構成されている。パ
ワー変換トランス１１ｂは、一次側インダクタンス１２
ｂ、及び二次側インダクタンス１３ｂを有し、前記リセ
ット回路ＲＳ２は直列接続されたクランプ用コンデンサ
１５ｂ、及び例えばＮチャネルＭＯＳトランジスタから
なる補助スイッチ１６ｂにより構成されている。第２の
スイッチ回路ＳＷ２の構成は、第１のスイッチ回路ＳＷ
１と同一構成であるため、接続関係の説明は省略する。
パワー変換トランス１１ｂ、例えばＮチャネルＭＯＳト
ランジスタからなる主スイッチ１４ｂ、リセット回路Ｒ
Ｓ２、及びダイオード１８ｂにより構成されている。パ
ワー変換トランス１１ｂは、一次側インダクタンス１２
ｂ、及び二次側インダクタンス１３ｂを有し、前記リセ
ット回路ＲＳ２は直列接続されたクランプ用コンデンサ
１５ｂ、及び例えばＮチャネルＭＯＳトランジスタから
なる補助スイッチ１６ｂにより構成されている。第２の
スイッチ回路ＳＷ２の構成は、第１のスイッチ回路ＳＷ
１と同一構成であるため、接続関係の説明は省略する。
【００１５】上記第１のスイッチ回路ＳＷ１の主スイッ
チ１４ａのゲート、及び補助スイッチ１６ａのゲートは
制御部１７の出力端に接続され、第２のスイッチ回路Ｓ
Ｗ２の主スイッチ１４ｂのゲート、及び補助スイッチ１
６ｂのゲートは制御部１７の出力端に接続されている。
この制御部１７の入力端は出力端２２に接続されてい
る。
チ１４ａのゲート、及び補助スイッチ１６ａのゲートは
制御部１７の出力端に接続され、第２のスイッチ回路Ｓ
Ｗ２の主スイッチ１４ｂのゲート、及び補助スイッチ１
６ｂのゲートは制御部１７の出力端に接続されている。
この制御部１７の入力端は出力端２２に接続されてい
る。
【００１６】制御部１７は、出力端２２から出力される
直流電圧に応じて、主スイッチ１４ａ、１４ｂ、及び補
助スイッチ１５ａ、１５ｂを制御する。すなわち、制御
回路１７は、出力端２２から出力される直流電圧と図示
せぬ基準電圧とを比較し、これらのエラー電圧に応じて
主スイッチ１４ａ、１４ｂをＰＷＭ制御する。さらに、
制御部１７は、主スイッチ１４ａ、１４ｂと、これに対
応する補助スイッチ１６ａ、１６ｂを相補的に駆動する
ことにより、パワー変換トランス１１ａ、１１ｂをリセ
ットする。
直流電圧に応じて、主スイッチ１４ａ、１４ｂ、及び補
助スイッチ１５ａ、１５ｂを制御する。すなわち、制御
回路１７は、出力端２２から出力される直流電圧と図示
せぬ基準電圧とを比較し、これらのエラー電圧に応じて
主スイッチ１４ａ、１４ｂをＰＷＭ制御する。さらに、
制御部１７は、主スイッチ１４ａ、１４ｂと、これに対
応する補助スイッチ１６ａ、１６ｂを相補的に駆動する
ことにより、パワー変換トランス１１ａ、１１ｂをリセ
ットする。
【００１７】上記構成において、図２を参照して図１の
動作について説明する。
動作について説明する。
【００１８】制御部１７は、図２に示すように、主スイ
ッチ１４ａ、１４ｂをＴ／２（Ｔはスイッチング周期）
だけずらしたタイミングで直流電源１０をスイッチング
する。これにより、直流電源１０をＴ／２だけ位相のず
れた２つのパルス電圧に変換する。この時、主スイッチ
１４ａと１４ｂは、同時にオンとならないように制御部
１７により制御されている。すなわち、これら主スイッ
チ１４ａと１４ｂは、同時にオフとなる期間を有してい
る。
ッチ１４ａ、１４ｂをＴ／２（Ｔはスイッチング周期）
だけずらしたタイミングで直流電源１０をスイッチング
する。これにより、直流電源１０をＴ／２だけ位相のず
れた２つのパルス電圧に変換する。この時、主スイッチ
１４ａと１４ｂは、同時にオンとならないように制御部
１７により制御されている。すなわち、これら主スイッ
チ１４ａと１４ｂは、同時にオフとなる期間を有してい
る。
【００１９】このように、主スイッチ１４ａ、１４ｂが
オンすることにより、直流電源１０からの電圧がパルス
波形に変換され、トランス１１ａ、１１ｂの二次側イン
ダクタンス１３ａ、１３ｂに伝達される。これら二次側
インダクタンス１３ａ、１３ｂの出力電圧はダイオード
１８ａ、１８ｂにより整流され、共通出力回路ＣＯＵＴ
に交互に供給される。この共通出力回路ＣＯＵＴは入力
電圧を平滑し、出力端２２、２３から出力する。
オンすることにより、直流電源１０からの電圧がパルス
波形に変換され、トランス１１ａ、１１ｂの二次側イン
ダクタンス１３ａ、１３ｂに伝達される。これら二次側
インダクタンス１３ａ、１３ｂの出力電圧はダイオード
１８ａ、１８ｂにより整流され、共通出力回路ＣＯＵＴ
に交互に供給される。この共通出力回路ＣＯＵＴは入力
電圧を平滑し、出力端２２、２３から出力する。
【００２０】一方、リセット回路ＲＳ１、ＲＳ２の補助
スイッチ１６ａ、１６ｂは、制御回路７０により、対応
する主スイッチ１４ａ、１４ｂのオフ期間にオンとされ
る。主スイッチ１４ａのオフタイミングと補助スイッチ
１６ａのオンタイミングは一致され、主スイッチ１４ｂ
のオフタイミングと補助スイッチ１６ｂのオンタイミン
グは一致されている。これら補助スイッチ１６ａ、１６
ｂがオンすることにより、パワー変換トランス１１ａ、
１１ｂがリセットされる。
スイッチ１６ａ、１６ｂは、制御回路７０により、対応
する主スイッチ１４ａ、１４ｂのオフ期間にオンとされ
る。主スイッチ１４ａのオフタイミングと補助スイッチ
１６ａのオンタイミングは一致され、主スイッチ１４ｂ
のオフタイミングと補助スイッチ１６ｂのオンタイミン
グは一致されている。これら補助スイッチ１６ａ、１６
ｂがオンすることにより、パワー変換トランス１１ａ、
１１ｂがリセットされる。
【００２１】上記第１の実施形態によれば、従来のプッ
シュ・プル型コンバータにおけるパワー変換トランスを
独立した２つのトランス１１ａ、１１ｂに分割し、これ
らトランス１１ａ、１１ｂの一次側インダクタンス１２
ａ、１２ｂを主スイッチ１４ａ、１４ｂを介して直流電
源１０に並列接続するとともに、一次側インダクタンス
１２ａ、１２ｂにリセット回路ＲＳ１、ＲＳ２をそれぞ
れ接続し、これらリセット回路ＲＳ１、ＲＳ２を一次側
インダクタンス１２ａ、１２ｂのオフ期間にオンさせて
いる。このため、従来のプッシュ・プル型コンバータが
有する偏磁現象を防止でき、主スイッチの破壊を回避す
ることができる。
シュ・プル型コンバータにおけるパワー変換トランスを
独立した２つのトランス１１ａ、１１ｂに分割し、これ
らトランス１１ａ、１１ｂの一次側インダクタンス１２
ａ、１２ｂを主スイッチ１４ａ、１４ｂを介して直流電
源１０に並列接続するとともに、一次側インダクタンス
１２ａ、１２ｂにリセット回路ＲＳ１、ＲＳ２をそれぞ
れ接続し、これらリセット回路ＲＳ１、ＲＳ２を一次側
インダクタンス１２ａ、１２ｂのオフ期間にオンさせて
いる。このため、従来のプッシュ・プル型コンバータが
有する偏磁現象を防止でき、主スイッチの破壊を回避す
ることができる。
【００２２】しかも、直流電源１０及び共通出力回路Ｃ
ＯＵＴに対してパワー変換トランス１１ａ、１１ｂを並
列接続している。したがって、電力をトランス１１ａ、
１１ｂに分散することができるため、各トランスの発熱
を低く抑えることができ、小型のトランスにより、高出
力電力のスイッチングレギュレータ回路を構成すること
ができる。
ＯＵＴに対してパワー変換トランス１１ａ、１１ｂを並
列接続している。したがって、電力をトランス１１ａ、
１１ｂに分散することができるため、各トランスの発熱
を低く抑えることができ、小型のトランスにより、高出
力電力のスイッチングレギュレータ回路を構成すること
ができる。
【００２３】さらに、制御部１７による主スイッチ１４
ａと１４ｂとの駆動タイミングは、相補的であり、且つ
主スイッチ１４ａ、１４ｂの両方がオフする期間を有し
ている。したがって、出力電圧のリップル周波数はスイ
ッチング周波数の２倍となる。このように、出力電圧の
リップル周波数が通常のプッシュ・プル回路と同じであ
り、主スイッチ１４ａ、１４ｂの両方が同時にオンとな
る期間がないため、出力チョークコイル２０と出力コン
デンサ２１を小型化することが可能である。
ａと１４ｂとの駆動タイミングは、相補的であり、且つ
主スイッチ１４ａ、１４ｂの両方がオフする期間を有し
ている。したがって、出力電圧のリップル周波数はスイ
ッチング周波数の２倍となる。このように、出力電圧の
リップル周波数が通常のプッシュ・プル回路と同じであ
り、主スイッチ１４ａ、１４ｂの両方が同時にオンとな
る期間がないため、出力チョークコイル２０と出力コン
デンサ２１を小型化することが可能である。
【００２４】（第２の実施形態）図３は、本発明の第２
の実施形態を示すものであり、図３において、図１と同
一部分には同一符号を付す。
の実施形態を示すものであり、図３において、図１と同
一部分には同一符号を付す。
【００２５】図３において、図１と異なるのは、リセッ
ト回路ＲＳ１、ＲＳ２の接続位置である。図３におい
て、リセット回路ＲＳ１、ＲＳ２は主スイッチ１４ａ、
１４ｂに並列接続されている。これらリセット回路ＲＳ
１、ＲＳ２の動作は、第１の実施形態と同様である。
ト回路ＲＳ１、ＲＳ２の接続位置である。図３におい
て、リセット回路ＲＳ１、ＲＳ２は主スイッチ１４ａ、
１４ｂに並列接続されている。これらリセット回路ＲＳ
１、ＲＳ２の動作は、第１の実施形態と同様である。
【００２６】上記第２の実施形態によっても第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００２７】（第３の実施形態）図４は、本発明の第３
の実施形態を示すものであり、第１の実施形態と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。
の実施形態を示すものであり、第１の実施形態と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。
【００２８】図４において、直流電源１０と共通出力回
路ＣＯＵＴの相互間には、第１乃至第ｎのスイッチ回路
ＳＷ１〜ＳＷｎからなるｎ個のスイッチ回路が接続され
ている。第ｎのスイッチ回路ＳＷｎの構成は、第１、第
２のスイッチ回路ＳＷ１、ＳＷ２と同様である。第１乃
至第ｎのスイッチ回路ＳＷ１〜ＳＷｎを構成する主スイ
ッチ１４ａ、１４ｂ〜１４ｎ、及びリセット回路ＲＳ
１、ＲＳ２〜ＲＳｎを構成する補助１６ａ、１６ｂ〜１
６ｎは、制御部１７により制御される。制御部１７によ
る主スイッチ１４ａ、１４ｂ〜１４ｎ、及びリセット回
路ＲＳ１、ＲＳ２〜ＲＳｎの制御は次の通りである。
路ＣＯＵＴの相互間には、第１乃至第ｎのスイッチ回路
ＳＷ１〜ＳＷｎからなるｎ個のスイッチ回路が接続され
ている。第ｎのスイッチ回路ＳＷｎの構成は、第１、第
２のスイッチ回路ＳＷ１、ＳＷ２と同様である。第１乃
至第ｎのスイッチ回路ＳＷ１〜ＳＷｎを構成する主スイ
ッチ１４ａ、１４ｂ〜１４ｎ、及びリセット回路ＲＳ
１、ＲＳ２〜ＲＳｎを構成する補助１６ａ、１６ｂ〜１
６ｎは、制御部１７により制御される。制御部１７によ
る主スイッチ１４ａ、１４ｂ〜１４ｎ、及びリセット回
路ＲＳ１、ＲＳ２〜ＲＳｎの制御は次の通りである。
【００２９】すなわち、主スイッチ１４ａ、１４ｂ〜１
４ｎの動作タイミングは、それぞれＴ／ｎだけシフトさ
れ、且つｎ個の主スイッチ１４ａ、１４ｂ〜１４ｎが同
時にオンとならないように制御される。つまり、ｎ個の
主スイッチ１４ａ、１４ｂ〜１４ｎは、何れもがオフし
ている期間を有している。
４ｎの動作タイミングは、それぞれＴ／ｎだけシフトさ
れ、且つｎ個の主スイッチ１４ａ、１４ｂ〜１４ｎが同
時にオンとならないように制御される。つまり、ｎ個の
主スイッチ１４ａ、１４ｂ〜１４ｎは、何れもがオフし
ている期間を有している。
【００３０】また、主スイッチ１４ａ、１４ｂ〜１４ｎ
と対応する補助スイッチ１６ａ、１６ｂ〜１６ｎは、リ
セット動作を確実にするため、主スイッチ１４ａ、１４
ｂ〜１４ｎと相補的に動作される。
と対応する補助スイッチ１６ａ、１６ｂ〜１６ｎは、リ
セット動作を確実にするため、主スイッチ１４ａ、１４
ｂ〜１４ｎと相補的に動作される。
【００３１】上記第３の実施形態によれば、直流電源１
０と共通出力回路ＣＯＵＴの相互間にｎ個の第１乃至第
ｎのスイッチ回路ＳＷ１〜ＳＷｎを接続している。この
ため、第１、第２の実施形態に比べて、一層、電力を各
スイッチ回路に分散することができる。したがって、各
トランスの発熱を低く抑えることができるため、小型の
トランスにより、高出力電力のスイッチングレギュレー
タ回路を構成することができる。
０と共通出力回路ＣＯＵＴの相互間にｎ個の第１乃至第
ｎのスイッチ回路ＳＷ１〜ＳＷｎを接続している。この
ため、第１、第２の実施形態に比べて、一層、電力を各
スイッチ回路に分散することができる。したがって、各
トランスの発熱を低く抑えることができるため、小型の
トランスにより、高出力電力のスイッチングレギュレー
タ回路を構成することができる。
【００３２】さらに、各スイッチ回路に印加される電力
を低下することができるため、主スイッチ１４ａ、１４
ｂ〜１４ｎ、及び補助スイッチ１６ａ、１６ｂ〜１６ｎ
を低耐圧のトランジスタにより構成することができる。
を低下することができるため、主スイッチ１４ａ、１４
ｂ〜１４ｎ、及び補助スイッチ１６ａ、１６ｂ〜１６ｎ
を低耐圧のトランジスタにより構成することができる。
【００３３】（第４の実施形態）図５は、本発明の第４
の実施形態を示すものであり、図１と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
の実施形態を示すものであり、図１と同一部分には同一
符号を付し、異なる部分についてのみ説明する。
【００３４】この実施形態は、リセット回路ＲＳ１、Ｒ
Ｓ２をダイオードスナバ回路により構成している。すな
わち、図５において、リセット回路ＲＳ１は、パワー変
換トランス１１ａの一次側インダクタンス１２ａに並列
接続された抵抗２３ａとダイオード２４ａの直列回路、
及び前記抵抗２３ａに並列接続されたコンデンサ２５ａ
により構成されている。
Ｓ２をダイオードスナバ回路により構成している。すな
わち、図５において、リセット回路ＲＳ１は、パワー変
換トランス１１ａの一次側インダクタンス１２ａに並列
接続された抵抗２３ａとダイオード２４ａの直列回路、
及び前記抵抗２３ａに並列接続されたコンデンサ２５ａ
により構成されている。
【００３５】また、リセット回路ＲＳ２は、パワー変換
トランス１１ｂの一次側インダクタンス１２ｂに並列接
続された抵抗２３ｂとダイオード２４ｂの直列回路、及
び前記抵抗２３ｂに並列接続されたコンデンサ２５ｂに
より構成されている。
トランス１１ｂの一次側インダクタンス１２ｂに並列接
続された抵抗２３ｂとダイオード２４ｂの直列回路、及
び前記抵抗２３ｂに並列接続されたコンデンサ２５ｂに
より構成されている。
【００３６】リセット回路ＲＳ１は、主スイッチ１４ａ
がオフした時、パワー変換トランス１１ａの一次側イン
ダクタンス１２ａに発生する逆起電力に応じてダイオー
ド２４ａが導通し、パワー変換トランス１１ａをリセッ
トする。
がオフした時、パワー変換トランス１１ａの一次側イン
ダクタンス１２ａに発生する逆起電力に応じてダイオー
ド２４ａが導通し、パワー変換トランス１１ａをリセッ
トする。
【００３７】リセット回路ＲＳ２も同様に、主スイッチ
１４ｂがオフした時、パワー変換トランス１１ｂの一次
側インダクタンス１２ｂに発生する逆起電力に応じてダ
イオード２４ｂが導通し、パワー変換トランス１１ｂを
リセットする。
１４ｂがオフした時、パワー変換トランス１１ｂの一次
側インダクタンス１２ｂに発生する逆起電力に応じてダ
イオード２４ｂが導通し、パワー変換トランス１１ｂを
リセットする。
【００３８】上記第４の実施形態によっても、第１乃至
第３の実施形態と同様の効果を得ることができる。しか
も、第４の実施形態の場合、リセット回路ＲＳ１、ＲＳ
２をスナバダイオード２４ａ、２４ｂを含むスナバ回路
により構成している。このため、第１乃至第３の実施形
態のように、リセット回路ＲＳ１、ＲＳ２の動作タイミ
ングを制御する必要が無い。したがって、制御部１７の
構成を簡単化できる利点を有している。
第３の実施形態と同様の効果を得ることができる。しか
も、第４の実施形態の場合、リセット回路ＲＳ１、ＲＳ
２をスナバダイオード２４ａ、２４ｂを含むスナバ回路
により構成している。このため、第１乃至第３の実施形
態のように、リセット回路ＲＳ１、ＲＳ２の動作タイミ
ングを制御する必要が無い。したがって、制御部１７の
構成を簡単化できる利点を有している。
【００３９】尚、上記第３の実施形態は、第１の実施形
態を例に説明したが、これに限定されるものではなく、
第２の実施形態や、第４の実施形態に適用することも可
能である。
態を例に説明したが、これに限定されるものではなく、
第２の実施形態や、第４の実施形態に適用することも可
能である。
【００４０】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００４１】
【発明の効果】以上、詳述したように本発明によれば、
大電力のスイッチングが可能で、且つ、主スイッチの破
壊を防止することが可能なスイッチングレギュレータ回
路を提供できる。
大電力のスイッチングが可能で、且つ、主スイッチの破
壊を防止することが可能なスイッチングレギュレータ回
路を提供できる。
【図１】本発明の第１の実施形態を示す回路図。
【図２】図１の動作を説明するために示すタイミング
図。
図。
【図３】本発明の第２の実施形態を示す回路図。
【図４】本発明の第３の実施形態を示す回路図。
【図５】本発明の第４の実施形態を示す回路図。
【図６】従来のスイッチングレギュレータの一例を示す
回路図。
回路図。
ＳＷ１、ＳＷ２〜ＳＷｎ…スイッチ回路、
１０…直流電源、
１１ａ、１１ｂ〜１１ｎ…パワー変換トランス、
１４ａ、１４ｂ〜１４ｎ…主スイッチ、
ＲＳ１、ＲＳ２〜ＲＳｎ…リセット回路、
１６ａ、１６ｂ…補助スイッチ、
１７…制御部、
１８ａ、１８ｂ〜１８ｎ…整流用ダイオード、
ＣＯＵＴ…共通出力回路、
１９…回生用ダイオード、
２０…出力チョークコイル、
２１…出力コンデンサ。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
H02M 3/335
Claims (5)
- 【請求項１】 直流電源と、チョークコイルを有する出
力回路との相互間に並列接続されたｎ個（ｎは２以上の
整数）のスイッチ回路と、 前記出力回路の出力電圧に応じて、各スイッチ回路を制
御する制御部とを有し、 前記各スイッチ回路は、 一端が前記直流電源の一端に接続された一次側インダク
タンス、及び一端が整流用ダイオードを介して前記出力
回路に接続された二次側インダクタンスとを有するトラ
ンスと、 前記一次側インダクタンスの他端と前記直流電源の他端
に直列接続された主スイッチと、 前記一次側インダクタンスに並列接続され、前記主スイ
ッチのオフ期間に前記トランスをリセットするリセット
回路とを有し、 前記制御部は、ｎ個の前記スイッチ回路の各主スイッチ
が同時にオンとならず、Ｔ／ｎ（Ｔはスイッチング周
期）ずつシフトして順次オンさせることを特徴とするス
イッチングレギュレータ回路。 - 【請求項２】 直流電源と、チョークコイルを有する出
力回路との相互間に並列接続されたｎ個（ｎは２以上の
整数）のスイッチ回路と、 前記出力回路の出力電圧に応じて、各スイッチ回路を制
御する制御部とを有し、 前記各スイッチ回路は、 一端が前記直流電源の一端に接続された一次側インダク
タンス、及び一端が整流用ダイオードを介して前記出力
回路に接続された二次側インダクタンスとを有するトラ
ンスと、 前記一次側インダクタンスの他端と前記直流電源の他端
に直列接続された主スイッチと、 前記主スイッチに並列接続され、前記主スイッチのオフ
期間に前記トランスをリセットするリセット回路とを有
し、 前記制御部は、ｎ個の前記スイッチ回路の各主スイッチ
が同時にオンとならず、Ｔ／ｎ（Ｔはスイッチング周
期）ずつシフトして順次オンさせることを特徴とするス
イッチングレギュレータ回路。 - 【請求項３】 前記リセット回路は、直列接続された補
助スイッチとコンデンサとを有することを特徴とする請
求項１記載のスイッチングレギュレータ回路。 - 【請求項４】 制御部は、前記主スイッチのオフ期間
に、対応するリセット回路の補助スイッチをオンとする
ことを特徴とする請求項１又は２記載のスイッチングレ
ギュレータ回路。 - 【請求項５】 前記リセット回路は、スナバ回路により
構成されることを特徴とする請求項１記載のスイッチン
グレギュレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093998A JP3400990B2 (ja) | 2001-03-28 | 2001-03-28 | スイッチングレギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093998A JP3400990B2 (ja) | 2001-03-28 | 2001-03-28 | スイッチングレギュレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002291239A JP2002291239A (ja) | 2002-10-04 |
| JP3400990B2 true JP3400990B2 (ja) | 2003-04-28 |
Family
ID=18948265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093998A Expired - Fee Related JP3400990B2 (ja) | 2001-03-28 | 2001-03-28 | スイッチングレギュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400990B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4277127B2 (ja) * | 2007-08-22 | 2009-06-10 | サンケン電気株式会社 | 交流電源装置 |
| JP5389505B2 (ja) * | 2009-04-02 | 2014-01-15 | 株式会社日本自動車部品総合研究所 | 電力変換システム |
| JP2013223328A (ja) * | 2012-04-16 | 2013-10-28 | Sanyo Denki Co Ltd | スイッチング電源装置 |
-
2001
- 2001-03-28 JP JP2001093998A patent/JP3400990B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002291239A (ja) | 2002-10-04 |
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