JP3384651B2 - 電源制御回路及び記憶装置 - Google Patents
電源制御回路及び記憶装置Info
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/40—Protective measures on heads, e.g. against excessive temperature
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
- G11B2005/0016—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation of magnetoresistive transducers
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- Digital Magnetic Recording (AREA)
- Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)
- Magnetic Heads (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は電源制御回路及び記
憶装置に係り、特に磁気抵抗効果型ヘッド（以下、単に
ＭＲヘッドと言う）を用いた磁気ディスク装置等に好適
な電源制御回路及びこれを用いた記憶装置に関する。
憶装置に係り、特に磁気抵抗効果型ヘッド（以下、単に
ＭＲヘッドと言う）を用いた磁気ディスク装置等に好適
な電源制御回路及びこれを用いた記憶装置に関する。
【０００２】磁気ディスク装置は、コンピュータの外部
記憶装置等として使用されるが、磁気ディスクの情報記
録密度を向上すると共に高品質で情報を読み取るため
に、リードヘッドとしてＭＲヘッドを用いることが提案
されている。
記憶装置等として使用されるが、磁気ディスクの情報記
録密度を向上すると共に高品質で情報を読み取るため
に、リードヘッドとしてＭＲヘッドを用いることが提案
されている。
【０００３】
【従来の技術】磁気ディスクに記録された情報をＭＲヘ
ッドで読み取るためには、ＭＲヘッドに電流を流す必要
があるので、必然的にＭＲヘッドに電位が加わってしま
う。このため、磁気ディスクがある電位を持っており、
ＭＲヘッドとの間で電位差が生じると、ＭＲヘッドと磁
気ディスクとの間の間隔が非常に小さいために、ＭＲヘ
ッドと磁気ディスクとの間でスパークが発生してしま
う。この様なスパークが発生すると、ＭＲヘッド自体は
勿論のこと、磁気ディスク側にも損傷を与えてしまうこ
ともあるので、磁気ディスク装置の正常な動作が保証で
きなくなってしまう。
ッドで読み取るためには、ＭＲヘッドに電流を流す必要
があるので、必然的にＭＲヘッドに電位が加わってしま
う。このため、磁気ディスクがある電位を持っており、
ＭＲヘッドとの間で電位差が生じると、ＭＲヘッドと磁
気ディスクとの間の間隔が非常に小さいために、ＭＲヘ
ッドと磁気ディスクとの間でスパークが発生してしま
う。この様なスパークが発生すると、ＭＲヘッド自体は
勿論のこと、磁気ディスク側にも損傷を与えてしまうこ
ともあるので、磁気ディスク装置の正常な動作が保証で
きなくなってしまう。
【０００４】そこで、ＭＲヘッドの電位を電源電圧と接
地との間の中間電位に設定すると共に、ディスク装置側
の磁気ディスクもこの中間電位に設定することで、上記
スパークの発生を抑制する第１の方法が考えられてい
る。しかし、この中間電位を生成する過程でノイズが混
入する可能性があり、高品質の出力をＭＲヘッドから得
るためには混入したノイズに対する対策が必要である。
又、ＭＲヘッドの出力を処理する回路等は電源電圧と接
地とに接続されており、ＭＲヘッドが用いる上記中間電
位は電源電圧として用いないことに加えて、ＭＲヘッド
の出力を処理する個々の回路自体にも製造バラツキ等に
より多少の特性の違いが存在するので、異なる電位の処
理には工夫が必要である。
地との間の中間電位に設定すると共に、ディスク装置側
の磁気ディスクもこの中間電位に設定することで、上記
スパークの発生を抑制する第１の方法が考えられてい
る。しかし、この中間電位を生成する過程でノイズが混
入する可能性があり、高品質の出力をＭＲヘッドから得
るためには混入したノイズに対する対策が必要である。
又、ＭＲヘッドの出力を処理する回路等は電源電圧と接
地とに接続されており、ＭＲヘッドが用いる上記中間電
位は電源電圧として用いないことに加えて、ＭＲヘッド
の出力を処理する個々の回路自体にも製造バラツキ等に
より多少の特性の違いが存在するので、異なる電位の処
理には工夫が必要である。
【０００５】他方、正の電源電圧と負の電源電圧とを用
いて、ＭＲヘッドの電位をこの正の電源電圧と負の電源
電圧との中間電位である０Ｖ（接地）に設定する第２の
方法も考えられている。この場合、上記第１の方法のよ
うに、ＭＲヘッドと回路等との間の異なる電位の問題は
解消される。
いて、ＭＲヘッドの電位をこの正の電源電圧と負の電源
電圧との中間電位である０Ｖ（接地）に設定する第２の
方法も考えられている。この場合、上記第１の方法のよ
うに、ＭＲヘッドと回路等との間の異なる電位の問題は
解消される。
【０００６】図１７は、上記第２の方法を採用する従来
の電源制御回路の一例を示すブロック図である。同図
中、磁気ディスク装置は、大略正の電源１００と、制御
回路１０１と、ディスクエンクロージャ１０５とからな
る。制御回路１０１は、負の電源１０２と制御部１０３
とからなる。ディスクエンクロージャ１０５は、ヘッド
ＩＣ（ＨＤＩＣ）１０６と、ＭＲヘッド１０７と、磁気
ディスク１０８とからなる。ＨＤＩＣ１０６には、正の
電源１００からの電源電圧＋Ｖと負の電源１０２からの
電源電圧−Ｖを供給されている。
の電源制御回路の一例を示すブロック図である。同図
中、磁気ディスク装置は、大略正の電源１００と、制御
回路１０１と、ディスクエンクロージャ１０５とからな
る。制御回路１０１は、負の電源１０２と制御部１０３
とからなる。ディスクエンクロージャ１０５は、ヘッド
ＩＣ（ＨＤＩＣ）１０６と、ＭＲヘッド１０７と、磁気
ディスク１０８とからなる。ＨＤＩＣ１０６には、正の
電源１００からの電源電圧＋Ｖと負の電源１０２からの
電源電圧−Ｖを供給されている。
【０００７】制御部１０３は、ＭＲヘッド１０７の出力
をＨＤＩＣ１０６を介して受け取ると共に、ＨＤＩＣ１
０６に書き込み等の各種命令を送出する。ＨＤＩＣ１０
６は、ＭＲヘッド１０７に磁気ディスク１０８から情報
を読み出すのに必要な電流を印加すると共に、ＭＲヘッ
ド１０７の出力の増幅や書き込み時の信号処理を行う。
をＨＤＩＣ１０６を介して受け取ると共に、ＨＤＩＣ１
０６に書き込み等の各種命令を送出する。ＨＤＩＣ１０
６は、ＭＲヘッド１０７に磁気ディスク１０８から情報
を読み出すのに必要な電流を印加すると共に、ＭＲヘッ
ド１０７の出力の増幅や書き込み時の信号処理を行う。
【０００８】この場合、ＭＲヘッド１０７の電位は０Ｖ
（接地）に設定され、磁気ディスク１０８の電位も同じ
０Ｖ（接地）に設定される。図１８は、図１７における
正の電源電圧＋Ｖと、負の電源電圧−Ｖと、基準電圧Ｖ
ｒとの関係を示す図である。
（接地）に設定され、磁気ディスク１０８の電位も同じ
０Ｖ（接地）に設定される。図１８は、図１７における
正の電源電圧＋Ｖと、負の電源電圧−Ｖと、基準電圧Ｖ
ｒとの関係を示す図である。
【０００９】
【発明が解決しようとする課題】しかし、個々の負の電
源１０２や個々のＨＤＩＣ１０６自体には、製造上のバ
ラツキ等により多少の特性の違いが存在する。このた
め、ＭＲヘッド１０７に実際に印加される電流は、理想
的には０Ｖ（接地）であるものの、個々の磁気ディスク
装置によって多少異なり、ＭＲヘッド１０７の電位と磁
気ディスク１０８の電位との間に多少の電位差が生じて
しまう。又、負の電源１０２及びＨＤＩＣ１０６の特性
は、経時変化に伴い多少変化するので、経時変化によっ
てもＭＲヘッド１０７の電位と磁気ディスク１０８の電
位との間に多少の電位差が生じてしまう。このため、上
記電位差によってＭＲヘッド１０７と磁気ディスク１０
８との間でスパークが発生してしまうという問題があっ
た。上記の如く、この様なスパークが発生すると、ＭＲ
ヘッド１０７自体や磁気ディスク１０８側にも損傷を与
えてしまい、磁気ディスク装置の正常な動作が行えなく
なってしまう。
源１０２や個々のＨＤＩＣ１０６自体には、製造上のバ
ラツキ等により多少の特性の違いが存在する。このた
め、ＭＲヘッド１０７に実際に印加される電流は、理想
的には０Ｖ（接地）であるものの、個々の磁気ディスク
装置によって多少異なり、ＭＲヘッド１０７の電位と磁
気ディスク１０８の電位との間に多少の電位差が生じて
しまう。又、負の電源１０２及びＨＤＩＣ１０６の特性
は、経時変化に伴い多少変化するので、経時変化によっ
てもＭＲヘッド１０７の電位と磁気ディスク１０８の電
位との間に多少の電位差が生じてしまう。このため、上
記電位差によってＭＲヘッド１０７と磁気ディスク１０
８との間でスパークが発生してしまうという問題があっ
た。上記の如く、この様なスパークが発生すると、ＭＲ
ヘッド１０７自体や磁気ディスク１０８側にも損傷を与
えてしまい、磁気ディスク装置の正常な動作が行えなく
なってしまう。
【００１０】そこで、本発明は、ヘッドに印加される電
位を正確に制御すると共に、ヘッドと記録媒体との間の
スパークの発生を確実に防止することのできる電源制御
回路及び記憶装置を提供することを目的とする。
位を正確に制御すると共に、ヘッドと記録媒体との間の
スパークの発生を確実に防止することのできる電源制御
回路及び記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の課題は、磁気抵抗
効果型ヘッドに、正の電源電圧と負の電源電圧との間の
略０Ｖの中間電位の基準電圧を印加する信号処理回路
（例えば後述するＨＤＩＣ）を駆動する電源制御回路に
おいて、電源手段からの正及び負の電源電圧を該信号処
理回路に供給する第１の回路部分と、正及び負の電源電
圧に基づいて生成された前記基準電圧を該信号処理回路
からフィードバックされ、該基準電圧に基づいて正及び
負の電源電圧の一方を制御する第２の回路部分とを備え
た電源制御回路によって達成できる。
効果型ヘッドに、正の電源電圧と負の電源電圧との間の
略０Ｖの中間電位の基準電圧を印加する信号処理回路
（例えば後述するＨＤＩＣ）を駆動する電源制御回路に
おいて、電源手段からの正及び負の電源電圧を該信号処
理回路に供給する第１の回路部分と、正及び負の電源電
圧に基づいて生成された前記基準電圧を該信号処理回路
からフィードバックされ、該基準電圧に基づいて正及び
負の電源電圧の一方を制御する第２の回路部分とを備え
た電源制御回路によって達成できる。
【００１２】上記の課題は、正の電源電圧及び負の電源
電圧を出力する電源手段と、正の電源電圧と負の電源電
圧との間の略０Ｖの中間電位に設定された記憶媒体と、
該記録媒体から情報を読み取る磁気抵抗効果型ヘッド
と、該ヘッドに該中間電位の基準電圧を印加する信号処
理回路と、該信号処理回路に正及び負の電源電圧を供給
して駆動する電源制御回路とを備え、該電源制御回路
は、電源手段からの正及び負の電源電圧を該信号処理回
路に供給する第１の回路部分と、正及び負の電源電圧に
基づいて生成された前記基準電圧を該信号処理回路から
フィードバックされ該基準電圧に基づいて正及び負の電
源電圧の一方を制御する第２の回路部分とを備えた記憶
装置によっても達成できる。前記正及び負の電源電圧の
前記信号処理回路への供給タイミングを制御する調整手
段を更に備えても良い。又、前記調整手段は、前記電源
手段が投入されてから安定するのが遅い方の電源電圧が
所定の範囲内に入ってから安定するのが早い方の電源電
圧の前記信号処理回路への供給を許容するようにしても
良い。
電圧を出力する電源手段と、正の電源電圧と負の電源電
圧との間の略０Ｖの中間電位に設定された記憶媒体と、
該記録媒体から情報を読み取る磁気抵抗効果型ヘッド
と、該ヘッドに該中間電位の基準電圧を印加する信号処
理回路と、該信号処理回路に正及び負の電源電圧を供給
して駆動する電源制御回路とを備え、該電源制御回路
は、電源手段からの正及び負の電源電圧を該信号処理回
路に供給する第１の回路部分と、正及び負の電源電圧に
基づいて生成された前記基準電圧を該信号処理回路から
フィードバックされ該基準電圧に基づいて正及び負の電
源電圧の一方を制御する第２の回路部分とを備えた記憶
装置によっても達成できる。前記正及び負の電源電圧の
前記信号処理回路への供給タイミングを制御する調整手
段を更に備えても良い。又、前記調整手段は、前記電源
手段が投入されてから安定するのが遅い方の電源電圧が
所定の範囲内に入ってから安定するのが早い方の電源電
圧の前記信号処理回路への供給を許容するようにしても
良い。
【００１３】前記正及び負の電源電圧の前記信号処理回
路への供給タイミングを制御する調整手段を更に備えて
も良い。又、前記調整手段は、前記電源手段が投入され
てから安定するのが遅い方の電源電圧が所定の範囲内に
入ってから安定するのが早い方の電源電圧の前記信号処
理回路への供給を許容するようにしても良い。
路への供給タイミングを制御する調整手段を更に備えて
も良い。又、前記調整手段は、前記電源手段が投入され
てから安定するのが遅い方の電源電圧が所定の範囲内に
入ってから安定するのが早い方の電源電圧の前記信号処
理回路への供給を許容するようにしても良い。
【００１４】更に、前記調整手段は、前記電源手段が投
入されてから安定するのが遅い方の電源電圧が所定の範
囲内に入ってから安定するのが早い方の電源電圧を徐々
に立ち上げて前記信号処理回路へ供給しても良い。前記
調整手段は、前記基準電圧が所定の範囲内に入るよう
に、前記電源手段が投入されてから安定するのが早い方
の電源電圧の前記信号処理回路への供給を制御すること
もできる。
入されてから安定するのが遅い方の電源電圧が所定の範
囲内に入ってから安定するのが早い方の電源電圧を徐々
に立ち上げて前記信号処理回路へ供給しても良い。前記
調整手段は、前記基準電圧が所定の範囲内に入るよう
に、前記電源手段が投入されてから安定するのが早い方
の電源電圧の前記信号処理回路への供給を制御すること
もできる。
【００１５】前記電源手段は正及び負の電源電圧の一方
を出力する第１の電源回路と、該一方の電源電圧に基づ
いて正及び負の電源電圧の他方を出力する第２の電源回
路とからなり、前記調整手段は、該第１の電源回路が投
入後該第２の電源回路が投入されてから該一方の電源電
圧の前記信号処理回路への供給を許容する構成であって
も良い。
を出力する第１の電源回路と、該一方の電源電圧に基づ
いて正及び負の電源電圧の他方を出力する第２の電源回
路とからなり、前記調整手段は、該第１の電源回路が投
入後該第２の電源回路が投入されてから該一方の電源電
圧の前記信号処理回路への供給を許容する構成であって
も良い。
【００１６】前記基準電圧が所定の範囲外に出るとアラ
ーム信号を発生するアラーム発生手段を更に備えること
もできる。この場合、前記アラーム信号に応答して前記
電源手段の動作を強制的に停止させる手段を更に備えて
も良い。
ーム信号を発生するアラーム発生手段を更に備えること
もできる。この場合、前記アラーム信号に応答して前記
電源手段の動作を強制的に停止させる手段を更に備えて
も良い。
【００１７】更に、前記記録媒体は磁気ディスクであっ
ても良い。本発明になる電源制御回路によれば、個々の
電源回路及び個々の信号処理回路に製造上の特性のバラ
ツキが存在しても、基準電圧のフィードバックに基づい
てヘッドの電位を正確に基準電圧に設定することがで
き、電源回路及び信号処理回路の特性が経時変化に伴い
多少変化しても、ヘッドの電位を正確に基準電圧に設定
することができので、ヘッドに印加される電位を正確に
制御すると共に、ヘッドと基準電圧に設定された記録媒
体との間のスパークの発生を確実に防止することができ
る。
ても良い。本発明になる電源制御回路によれば、個々の
電源回路及び個々の信号処理回路に製造上の特性のバラ
ツキが存在しても、基準電圧のフィードバックに基づい
てヘッドの電位を正確に基準電圧に設定することがで
き、電源回路及び信号処理回路の特性が経時変化に伴い
多少変化しても、ヘッドの電位を正確に基準電圧に設定
することができので、ヘッドに印加される電位を正確に
制御すると共に、ヘッドと基準電圧に設定された記録媒
体との間のスパークの発生を確実に防止することができ
る。
【００１８】又、本発明になる記憶装置によれば、個々
の電源回路及び個々の信号処理回路に製造上の特性のバ
ラツキが存在しても、基準電圧のフィードバックに基づ
いてヘッドの電位を正確に基準電圧に設定することがで
き、電源回路及び信号処理回路の特性が経時変化に伴い
多少変化しても、ヘッドの電位を正確に基準電圧に設定
することができので、ヘッドに印加される電位を正確に
制御すると共に、ヘッドと基準電圧に記録媒体との間の
スパークの発生を確実に防止することができ、特に、記
憶装置が磁気抵抗効果型ヘッドを用い、磁気ディスクを
記録媒体として用いる場合に効果的である。
の電源回路及び個々の信号処理回路に製造上の特性のバ
ラツキが存在しても、基準電圧のフィードバックに基づ
いてヘッドの電位を正確に基準電圧に設定することがで
き、電源回路及び信号処理回路の特性が経時変化に伴い
多少変化しても、ヘッドの電位を正確に基準電圧に設定
することができので、ヘッドに印加される電位を正確に
制御すると共に、ヘッドと基準電圧に記録媒体との間の
スパークの発生を確実に防止することができ、特に、記
憶装置が磁気抵抗効果型ヘッドを用い、磁気ディスクを
記録媒体として用いる場合に効果的である。
【００１９】
【発明の実施の形態】図１は、本発明になる電源制御回
路の第１実施例を示すブロック図である。電源制御回路
の第１実施例は、本発明になる記憶装置の第１実施例に
適用されており、記憶装置の第１実施例は磁気ディスク
装置である。
路の第１実施例を示すブロック図である。電源制御回路
の第１実施例は、本発明になる記憶装置の第１実施例に
適用されており、記憶装置の第１実施例は磁気ディスク
装置である。
【００２０】図１において、磁気ディスク装置は、大略
正の電源回路１と、電源制御回路２と、ディスクエンク
ロージャ５とからなる。電源制御回路２は、負の電源回
路３と制御部４とからなる。制御部４は、例えば中央処
理装置（ＣＰＵ）からなる。ディスクエンクロージャ５
は、ヘッドＩＣ（ＨＤＩＣ）６と、ＭＲヘッド７と、磁
気ディスク８とからなる。ＨＤＩＣ６には、正の電源回
路１からの電源電圧＋Ｖと負の電源回路３からの電源電
圧−Ｖとが供給されている。ＨＤＩＣ６は、制御部４と
ＭＲヘッド７との間のインタフェースを司る一種の信号
処理回路である。
正の電源回路１と、電源制御回路２と、ディスクエンク
ロージャ５とからなる。電源制御回路２は、負の電源回
路３と制御部４とからなる。制御部４は、例えば中央処
理装置（ＣＰＵ）からなる。ディスクエンクロージャ５
は、ヘッドＩＣ（ＨＤＩＣ）６と、ＭＲヘッド７と、磁
気ディスク８とからなる。ＨＤＩＣ６には、正の電源回
路１からの電源電圧＋Ｖと負の電源回路３からの電源電
圧−Ｖとが供給されている。ＨＤＩＣ６は、制御部４と
ＭＲヘッド７との間のインタフェースを司る一種の信号
処理回路である。
【００２１】尚、ＭＲヘッド７はリードヘッドとして使
用され、実際にはライトヘッドも設けられているが、そ
の図示は省略する。又、磁気ディスク及びヘッドは、夫
々複数設けられていても良いが、図１では説明の便宜上
１つの磁気ディスク８及び１つのＭＲヘッド７しか示さ
れていない。更に、ディスクエンクロージャ５内でヘッ
ドを駆動したり磁気ディスクを回転させたりする機構自
体は公知であるので、本明細書ではそれらの図示及び説
明は省略する。
用され、実際にはライトヘッドも設けられているが、そ
の図示は省略する。又、磁気ディスク及びヘッドは、夫
々複数設けられていても良いが、図１では説明の便宜上
１つの磁気ディスク８及び１つのＭＲヘッド７しか示さ
れていない。更に、ディスクエンクロージャ５内でヘッ
ドを駆動したり磁気ディスクを回転させたりする機構自
体は公知であるので、本明細書ではそれらの図示及び説
明は省略する。
【００２２】制御部４は、ＭＲヘッド７の出力をＨＤＩ
Ｃ６を介して受け取ると共に、ＨＤＩＣ６に書き込み等
の各種命令を送出する。ＨＤＩＣ６は、ＭＲヘッド７に
磁気ディスク８から情報を読み出すのに必要な電流を印
加すると共に、ＭＲヘッド７の出力の増幅や書き込み時
の信号処理を行う。
Ｃ６を介して受け取ると共に、ＨＤＩＣ６に書き込み等
の各種命令を送出する。ＨＤＩＣ６は、ＭＲヘッド７に
磁気ディスク８から情報を読み出すのに必要な電流を印
加すると共に、ＭＲヘッド７の出力の増幅や書き込み時
の信号処理を行う。
【００２３】この場合、ＭＲヘッド７の電位は０Ｖ（接
地）に設定され、磁気ディスク８の電位も同じ０Ｖ（接
地）に設定される。又、負の電源回路３は、ＨＤＩＣ６
からの基準電圧Ｖｒを供給され、この基準電圧Ｖｒが０
ＶになるようにＨＤＩＣ６に供給する負の電源電圧−Ｖ
の値を制御する。これにより、個々の負の電源回路３及
び個々のＨＤＩＣ６に製造上の特性のバラツキが存在し
ても、基準電圧Ｖｒのフィードバックに基づいてＭＲヘ
ッド７の電位を正確に０Ｖ（接地）に設定することがで
きる。更に、負の電源回路３及びＨＤＩＣ６の特性が経
時変化に伴い多少変化しても、ＭＲヘッド７の電位を正
確に０Ｖ（接地）に設定することができる。この結果、
ＭＲヘッド７と磁気ディスク８との間でスパークが発生
することを確実に防止することが可能である。
地）に設定され、磁気ディスク８の電位も同じ０Ｖ（接
地）に設定される。又、負の電源回路３は、ＨＤＩＣ６
からの基準電圧Ｖｒを供給され、この基準電圧Ｖｒが０
ＶになるようにＨＤＩＣ６に供給する負の電源電圧−Ｖ
の値を制御する。これにより、個々の負の電源回路３及
び個々のＨＤＩＣ６に製造上の特性のバラツキが存在し
ても、基準電圧Ｖｒのフィードバックに基づいてＭＲヘ
ッド７の電位を正確に０Ｖ（接地）に設定することがで
きる。更に、負の電源回路３及びＨＤＩＣ６の特性が経
時変化に伴い多少変化しても、ＭＲヘッド７の電位を正
確に０Ｖ（接地）に設定することができる。この結果、
ＭＲヘッド７と磁気ディスク８との間でスパークが発生
することを確実に防止することが可能である。
【００２４】図２は、本実施例における正の電源電圧＋
Ｖと、負の電源電圧−Ｖと、基準電圧Ｖｒとの関係を示
す図である。図３は、ＨＤＩＣ６の要部の一実施例を示
す回路図である。同図中、ＨＤＩＣ６は、図示の如く接
続された抵抗Ｒ１，Ｒ２ａ，Ｒ２ｂ、定電流源１１、増
幅器１２及びバッファ１３を有する。抵抗Ｒ１は、正の
電源回路１とノードＮ１との間に接続され、抵抗Ｒ２
ａ，Ｒ２ｂはノードＮ１とノードＮ２との間に直列接続
されている。ＭＲヘッド７はノードＮ１とノードＮ２と
の間に接続されており、増幅器１２はノードＮ１，Ｎ２
からの信号を増幅することによりリード信号を出力す
る。定電流源１１は、ノードＮ２と負の電源回路３との
間に接続されている。増幅器１２及びバッファ１３は、
夫々正の電源回路１と負の電源回路３との間に接続され
ている。
Ｖと、負の電源電圧−Ｖと、基準電圧Ｖｒとの関係を示
す図である。図３は、ＨＤＩＣ６の要部の一実施例を示
す回路図である。同図中、ＨＤＩＣ６は、図示の如く接
続された抵抗Ｒ１，Ｒ２ａ，Ｒ２ｂ、定電流源１１、増
幅器１２及びバッファ１３を有する。抵抗Ｒ１は、正の
電源回路１とノードＮ１との間に接続され、抵抗Ｒ２
ａ，Ｒ２ｂはノードＮ１とノードＮ２との間に直列接続
されている。ＭＲヘッド７はノードＮ１とノードＮ２と
の間に接続されており、増幅器１２はノードＮ１，Ｎ２
からの信号を増幅することによりリード信号を出力す
る。定電流源１１は、ノードＮ２と負の電源回路３との
間に接続されている。増幅器１２及びバッファ１３は、
夫々正の電源回路１と負の電源回路３との間に接続され
ている。
【００２５】バッファ１３は、抵抗Ｒ２ａ，Ｒ２ｂを接
続するノードＮ３からの信号を供給され、正の電源電圧
＋Ｖと負の電源電圧−Ｖとの間の中間電圧、即ち、基準
電圧Ｖｒを出力する。基準電圧Ｖｒは、負の電源電圧回
路３に供給する。この基準電圧Ｖｒは、後述する負の電
源回路３により０Ｖ（接地）となるように制御される。
続するノードＮ３からの信号を供給され、正の電源電圧
＋Ｖと負の電源電圧−Ｖとの間の中間電圧、即ち、基準
電圧Ｖｒを出力する。基準電圧Ｖｒは、負の電源電圧回
路３に供給する。この基準電圧Ｖｒは、後述する負の電
源回路３により０Ｖ（接地）となるように制御される。
【００２６】図４は、負の電源回路３の一実施例を示す
回路図である。同図中、負の電源回路３は、図示の如く
接続されたコンパレータ２１と、アンド回路２２と、電
圧発生回路２３と、フィルタ回路２４とからなる。電源
発生回路２３は、所謂チャージポンプを用いる構成であ
り、抵抗Ｒ３，Ｒ４と、トランジスタＴｒ１，Ｔｒ２
と、コンデンサＣ１，Ｃ２と、ダイオードＤ１，Ｄ２と
からなる。又、フィルタ回路２４は、コンデンサＣ３と
コイルＬ１とからなる。
回路図である。同図中、負の電源回路３は、図示の如く
接続されたコンパレータ２１と、アンド回路２２と、電
圧発生回路２３と、フィルタ回路２４とからなる。電源
発生回路２３は、所謂チャージポンプを用いる構成であ
り、抵抗Ｒ３，Ｒ４と、トランジスタＴｒ１，Ｔｒ２
と、コンデンサＣ１，Ｃ２と、ダイオードＤ１，Ｄ２と
からなる。又、フィルタ回路２４は、コンデンサＣ３と
コイルＬ１とからなる。
【００２７】コンパレータ２１の非反転入力端子には上
記ＨＤＩＣ６からの基準電圧Ｖｒが入力され、反転入力
端子は接地されている。コンパレータ２１の出力は、例
えば基準電圧Ｖｒが０Ｖより大きいと正極性の電圧値を
有し、基準電圧Ｖｒが０Ｖよりも小さいと負極性の電圧
値を有する。このコンパレータ２１の出力は、クロック
ＣＬＫを供給されるアンド回路２２に供給される。アン
ド回路２２の出力は、電圧発生回路２３及びフィルタ回
路２４を通され、ノードＮ４からは常に安定、且つ、正
確な負の電源電圧−Ｖが出力される。この負の電源電圧
−Ｖは、ＨＤＩＣ５に供給される。
記ＨＤＩＣ６からの基準電圧Ｖｒが入力され、反転入力
端子は接地されている。コンパレータ２１の出力は、例
えば基準電圧Ｖｒが０Ｖより大きいと正極性の電圧値を
有し、基準電圧Ｖｒが０Ｖよりも小さいと負極性の電圧
値を有する。このコンパレータ２１の出力は、クロック
ＣＬＫを供給されるアンド回路２２に供給される。アン
ド回路２２の出力は、電圧発生回路２３及びフィルタ回
路２４を通され、ノードＮ４からは常に安定、且つ、正
確な負の電源電圧−Ｖが出力される。この負の電源電圧
−Ｖは、ＨＤＩＣ５に供給される。
【００２８】図５は、図４の各部における信号波形を示
すタイムチャートである。図５中、（ａ）は基準電圧Ｖ
ｒ、（ｂ）はコンパレータ２１の出力、（ｃ）はクロッ
クＣＬＫ、（ｄ）はアンド回路２２の出力、（ｅ）はト
ランジスタＴｒ１とコンデンサＣ１とを接続するノード
での電位、（ｆ）はコンデンサＣ１とダイオードＤ２と
を接続するノードでの電位、（ｇ）は負の電源電圧−Ｖ
を夫々示す。尚、図５（ｆ）において、ダイオードＤ１
の端子間電圧をＶｆ（Ｄ１）、コイルＬ１の端子間電圧
をＶ（Ｌ１）、ダイオードＤ２の端子間電圧をＶｆ（Ｄ
２）とすると、＋ｖ＝Ｖｆ（Ｄ１）、−ｖ１＝−Ｖ−Ｖ
（Ｌ１）、−ｖ２＝−Ｖ−Ｖ（Ｌ１）−Ｖｆ（Ｄ２）で
ある。
すタイムチャートである。図５中、（ａ）は基準電圧Ｖ
ｒ、（ｂ）はコンパレータ２１の出力、（ｃ）はクロッ
クＣＬＫ、（ｄ）はアンド回路２２の出力、（ｅ）はト
ランジスタＴｒ１とコンデンサＣ１とを接続するノード
での電位、（ｆ）はコンデンサＣ１とダイオードＤ２と
を接続するノードでの電位、（ｇ）は負の電源電圧−Ｖ
を夫々示す。尚、図５（ｆ）において、ダイオードＤ１
の端子間電圧をＶｆ（Ｄ１）、コイルＬ１の端子間電圧
をＶ（Ｌ１）、ダイオードＤ２の端子間電圧をＶｆ（Ｄ
２）とすると、＋ｖ＝Ｖｆ（Ｄ１）、−ｖ１＝−Ｖ−Ｖ
（Ｌ１）、−ｖ２＝−Ｖ−Ｖ（Ｌ１）−Ｖｆ（Ｄ２）で
ある。
【００２９】つまり、アンド回路２２は、基準電圧Ｖｒ
が本来の電圧（０Ｖ）より高いか低いかに応じてクロッ
クＣＬＫの電圧発生回路２３への供給を制御するので、
電圧発生回路２３は基準電圧Ｖｒの値に応じて常に安
定、且つ、正確な負の電源電圧−ＶがノードＮ４から出
力されるようにコンデンサＣ１，Ｃ２の充放電を０Ｖ近
傍で行う。
が本来の電圧（０Ｖ）より高いか低いかに応じてクロッ
クＣＬＫの電圧発生回路２３への供給を制御するので、
電圧発生回路２３は基準電圧Ｖｒの値に応じて常に安
定、且つ、正確な負の電源電圧−ＶがノードＮ４から出
力されるようにコンデンサＣ１，Ｃ２の充放電を０Ｖ近
傍で行う。
【００３０】尚、クロックＣＬＫの周波数及びコンデン
サＣ１，Ｃ２の容量を適切に設定することにより、発生
する負の電源電圧−Ｖの値を制御することができる。具
体的には、ＨＤＩＣ５の消費電流に応じてクロックＣＬ
Ｋの周波数及びコンデンサＣ１，Ｃ２の容量を決定すれ
ば良い。ＨＤＩＣ５の消費電流が大きい場合には、クロ
ックＣＬＫの周波数及びコンデンサＣ１，Ｃ２の容量が
高く設定され、ＨＤＩＣ５の消費電流が小さい場合に
は、クロックＣＬＫの周波数及びコンデンサＣ１，Ｃ２
の容量が低く設定される。
サＣ１，Ｃ２の容量を適切に設定することにより、発生
する負の電源電圧−Ｖの値を制御することができる。具
体的には、ＨＤＩＣ５の消費電流に応じてクロックＣＬ
Ｋの周波数及びコンデンサＣ１，Ｃ２の容量を決定すれ
ば良い。ＨＤＩＣ５の消費電流が大きい場合には、クロ
ックＣＬＫの周波数及びコンデンサＣ１，Ｃ２の容量が
高く設定され、ＨＤＩＣ５の消費電流が小さい場合に
は、クロックＣＬＫの周波数及びコンデンサＣ１，Ｃ２
の容量が低く設定される。
【００３１】図６は、本発明になる電源制御回路の第２
実施例を示すブロック図である。電源制御回路の第２実
施例は、本発明になる記憶装置の第２実施例に適用され
ており、記憶装置の第２実施例は磁気ディスク装置であ
る。図６中、図１と同一部分には同一符号を付し、その
説明は省略する。
実施例を示すブロック図である。電源制御回路の第２実
施例は、本発明になる記憶装置の第２実施例に適用され
ており、記憶装置の第２実施例は磁気ディスク装置であ
る。図６中、図１と同一部分には同一符号を付し、その
説明は省略する。
【００３２】本実施例では、スイッチＳＷ１及びスイッ
チ制御回路３１とが設けられている。正の電源回路１が
オン（投入）とされてから負の電源回路３がオンとなる
までには、多少の時間的な遅れが発生する。この場合、
正の電源電圧＋Ｖが安定化する時間に比べ、負の電源電
圧−Ｖが安定化するまでの時間が長くなるので、ＭＲヘ
ッドの電位と磁気ディスク８の電位との間に電位差が生
じる可能性がある。そこで、正の電源回路１がオンとな
ってから負の電源回路３がオンとなるまでの間、スイッ
チ制御回路３１によりスイッチＳＷ１を開成することに
より、正の電源電圧＋Ｖが安定化する時間と負の電源電
圧−Ｖが安定化する時間とをほぼ同じに設定する。
チ制御回路３１とが設けられている。正の電源回路１が
オン（投入）とされてから負の電源回路３がオンとなる
までには、多少の時間的な遅れが発生する。この場合、
正の電源電圧＋Ｖが安定化する時間に比べ、負の電源電
圧−Ｖが安定化するまでの時間が長くなるので、ＭＲヘ
ッドの電位と磁気ディスク８の電位との間に電位差が生
じる可能性がある。そこで、正の電源回路１がオンとな
ってから負の電源回路３がオンとなるまでの間、スイッ
チ制御回路３１によりスイッチＳＷ１を開成することに
より、正の電源電圧＋Ｖが安定化する時間と負の電源電
圧−Ｖが安定化する時間とをほぼ同じに設定する。
【００３３】図７は、図６の各部における信号波形を示
すタイムチャートである。図７中、（ａ）は正の電源回
路１の出力、（ｂ）はＨＤＩＣ６に供給される正の電源
電圧＋Ｖ、（ｃ）はＨＤＩＣ６に供給される負の電源電
圧−Ｖ、（ｄ）は基準電圧Ｖｒを夫々示す。
すタイムチャートである。図７中、（ａ）は正の電源回
路１の出力、（ｂ）はＨＤＩＣ６に供給される正の電源
電圧＋Ｖ、（ｃ）はＨＤＩＣ６に供給される負の電源電
圧−Ｖ、（ｄ）は基準電圧Ｖｒを夫々示す。
【００３４】図８は、この場合のスイッチ制御回路の動
作を説明するフローチャートである。同図中、ステップ
Ｓ１は、正の電源回路１がオンとなったか否かを判定す
る。ステップＳ１の判定結果がＹＥＳとなると、ステッ
プＳ２は負の電源回路３がオンとなったか否かを判定す
る。ステップＳ２の判定結果がＹＥＳとなると、ステッ
プＳ３は通常開成されているスイッチＳＷ１を閉成し、
処理が終了する。
作を説明するフローチャートである。同図中、ステップ
Ｓ１は、正の電源回路１がオンとなったか否かを判定す
る。ステップＳ１の判定結果がＹＥＳとなると、ステッ
プＳ２は負の電源回路３がオンとなったか否かを判定す
る。ステップＳ２の判定結果がＹＥＳとなると、ステッ
プＳ３は通常開成されているスイッチＳＷ１を閉成し、
処理が終了する。
【００３５】又、スイッチ制御回路３１は、正の電源回
路１がオンとされてから負の電源回路３が出力する負の
電源電圧−Ｖが所定の範囲内に入るまでスイッチＳＷ１
を開成することにより、正の電源電圧＋Ｖが安定化する
時間と負の電源電圧−Ｖが安定化する時間とをほぼ同じ
に設定することもできる。
路１がオンとされてから負の電源回路３が出力する負の
電源電圧−Ｖが所定の範囲内に入るまでスイッチＳＷ１
を開成することにより、正の電源電圧＋Ｖが安定化する
時間と負の電源電圧−Ｖが安定化する時間とをほぼ同じ
に設定することもできる。
【００３６】図９は、この場合のスイッチ制御回路の動
作を説明するフローチャートである。同図中、ステップ
Ｓ１は、正の電源回路１がオンとなったか否かを判定す
る。ステップＳ１の判定結果がＹＥＳとなると、ステッ
プＳ１２は負の電源回路３が出力する負の電源電圧−Ｖ
が所定の範囲内に入ったか否かを判定する。ステップＳ
１２の判定結果がＹＥＳとなると、ステップＳ３は通常
開成されているスイッチＳＷ１を閉成し、処理が終了す
る。
作を説明するフローチャートである。同図中、ステップ
Ｓ１は、正の電源回路１がオンとなったか否かを判定す
る。ステップＳ１の判定結果がＹＥＳとなると、ステッ
プＳ１２は負の電源回路３が出力する負の電源電圧−Ｖ
が所定の範囲内に入ったか否かを判定する。ステップＳ
１２の判定結果がＹＥＳとなると、ステップＳ３は通常
開成されているスイッチＳＷ１を閉成し、処理が終了す
る。
【００３７】尚、上記第２実施例において、スイッチ制
御回路３１の動作は、制御部４で行っても良い。この場
合、スイッチ制御回路３１は省略可能であり、負の電源
回路３の出力する負の電源電圧−Ｖは制御部４に供給さ
れ、スイッチＳＷ１は制御部４の出力信号により直接制
御される。
御回路３１の動作は、制御部４で行っても良い。この場
合、スイッチ制御回路３１は省略可能であり、負の電源
回路３の出力する負の電源電圧−Ｖは制御部４に供給さ
れ、スイッチＳＷ１は制御部４の出力信号により直接制
御される。
【００３８】図１０は、本発明になる電源制御回路の第
３実施例を示すブロック図である。電源制御回路の第３
実施例は、本発明になる記憶装置の第３実施例に適用さ
れており、記憶装置の第３実施例は磁気ディスク装置で
ある。図１０中、図６と同一部分には同一符号を付し、
その説明は省略する。
３実施例を示すブロック図である。電源制御回路の第３
実施例は、本発明になる記憶装置の第３実施例に適用さ
れており、記憶装置の第３実施例は磁気ディスク装置で
ある。図１０中、図６と同一部分には同一符号を付し、
その説明は省略する。
【００３９】本実施例では、スイッチＳＷ１及びスイッ
チ制御回路３１に加えて、フィルタ回路３３が設けられ
ている。フィルタ回路３３は、コンデンサＣ４，Ｃ５及
びコイルＬ２からなる。スイッチ制御回路３１は、正の
電源回路１がオンとされてから負の電源回路３が出力す
る負の電源電圧−Ｖを監視し、負の電源電圧−Ｖが所定
の範囲内に入るとスイッチＳＷ１をオン／オフする。監
視電圧は段階的に予め定めておき、負の電源電圧−Ｖが
所定の範囲に入る毎にスイッチＳＷ１をオン／オフして
正の電源電圧＋Ｖを上げていく。これにより、フィルタ
回路３３を介して得られる正の電源電圧＋Ｖが安定化す
る時間と、負の電源電圧−Ｖが安定化する時間とをほぼ
同じに設定することができる。つまり、正の電源電圧＋
Ｖは、フィルタ回路３３を通されることにより、負の電
源電圧−Ｖの立ち上がりに合わせて徐々に立ち上がる。
ある一定期間Ｔ1 の経過後は、スイッチＳＷ１をオン状
態とする。
チ制御回路３１に加えて、フィルタ回路３３が設けられ
ている。フィルタ回路３３は、コンデンサＣ４，Ｃ５及
びコイルＬ２からなる。スイッチ制御回路３１は、正の
電源回路１がオンとされてから負の電源回路３が出力す
る負の電源電圧−Ｖを監視し、負の電源電圧−Ｖが所定
の範囲内に入るとスイッチＳＷ１をオン／オフする。監
視電圧は段階的に予め定めておき、負の電源電圧−Ｖが
所定の範囲に入る毎にスイッチＳＷ１をオン／オフして
正の電源電圧＋Ｖを上げていく。これにより、フィルタ
回路３３を介して得られる正の電源電圧＋Ｖが安定化す
る時間と、負の電源電圧−Ｖが安定化する時間とをほぼ
同じに設定することができる。つまり、正の電源電圧＋
Ｖは、フィルタ回路３３を通されることにより、負の電
源電圧−Ｖの立ち上がりに合わせて徐々に立ち上がる。
ある一定期間Ｔ1 の経過後は、スイッチＳＷ１をオン状
態とする。
【００４０】図１１は、図１０の各部における信号波形
を示すタイムチャートである。図１１中、（ａ）は正の
電源回路１の出力、（ｂ）はＨＤＩＣ６に供給される正
の電源電圧＋Ｖ、（ｃ）はＨＤＩＣ６に供給される負の
電源電圧−Ｖ、（ｄ）は基準電圧Ｖｒを夫々示し、Ｔは
上記一定期間である。
を示すタイムチャートである。図１１中、（ａ）は正の
電源回路１の出力、（ｂ）はＨＤＩＣ６に供給される正
の電源電圧＋Ｖ、（ｃ）はＨＤＩＣ６に供給される負の
電源電圧−Ｖ、（ｄ）は基準電圧Ｖｒを夫々示し、Ｔは
上記一定期間である。
【００４１】図１２は、図１１の一部を拡大して示す図
である。同図中、（ａ）は基準電圧Ｖｒ、（ｂ）はスイ
ッチ制御回路３１からスイッチＳＷ１に供給されるオン
／オフ信号、（ｃ）はスイッチＳＷ１の出力、（ｄ）は
ＨＤＩＣ６に供給される正の電源電圧＋Ｖ、（ｅ）は基
準電圧Ｖｒを夫々示す。又、ｖ１〜ｖ３は夫々負の電源
電圧−Ｖが入る上記所定の範囲ｖを示し、ｔはスイッチ
ＳＷ１がオン／オフされる期間を示す。
である。同図中、（ａ）は基準電圧Ｖｒ、（ｂ）はスイ
ッチ制御回路３１からスイッチＳＷ１に供給されるオン
／オフ信号、（ｃ）はスイッチＳＷ１の出力、（ｄ）は
ＨＤＩＣ６に供給される正の電源電圧＋Ｖ、（ｅ）は基
準電圧Ｖｒを夫々示す。又、ｖ１〜ｖ３は夫々負の電源
電圧−Ｖが入る上記所定の範囲ｖを示し、ｔはスイッチ
ＳＷ１がオン／オフされる期間を示す。
【００４２】図１３は、この場合のスイッチ制御回路の
動作を説明するフローチャートである。同図中、ステッ
プＳ１は、正の電源回路１がオンとなったか否かを判定
する。ステップＳ１の判定結果がＹＥＳとなると、ステ
ップＳ２２は負の電源回路３が出力する負の電源電圧−
Ｖが所定の範囲内ｖ（ｖ１，ｖ２，ｖ３）に入ったか否
かを判定する。ステップＳ２２の判定結果がＹＥＳとな
ると、ステップＳ２３は通常開成（オフ）されているス
イッチＳＷ１をオン／オフとする。
動作を説明するフローチャートである。同図中、ステッ
プＳ１は、正の電源回路１がオンとなったか否かを判定
する。ステップＳ１の判定結果がＹＥＳとなると、ステ
ップＳ２２は負の電源回路３が出力する負の電源電圧−
Ｖが所定の範囲内ｖ（ｖ１，ｖ２，ｖ３）に入ったか否
かを判定する。ステップＳ２２の判定結果がＹＥＳとな
ると、ステップＳ２３は通常開成（オフ）されているス
イッチＳＷ１をオン／オフとする。
【００４３】ステップＳ２４は、一定時間Ｔが経過した
か否かを判定し、判定結果がＹＥＳとなるとステップＳ
２５でスイッチＳＷ１をオフとする。又、ステップＳ２
６は一定時間Ｔが経過したか否かを判定し、判定結果が
ＹＥＳであるとステップＳ２７でスイッチＳＷ１をオン
として処理が終了する。他方、ステップＳ２６の判定結
果がＮＯであると、ステップＳ２８で次の負の電源電圧
−Ｖの監視電圧を生成又は定め、処理がステップＳ２２
へ戻る。
か否かを判定し、判定結果がＹＥＳとなるとステップＳ
２５でスイッチＳＷ１をオフとする。又、ステップＳ２
６は一定時間Ｔが経過したか否かを判定し、判定結果が
ＹＥＳであるとステップＳ２７でスイッチＳＷ１をオン
として処理が終了する。他方、ステップＳ２６の判定結
果がＮＯであると、ステップＳ２８で次の負の電源電圧
−Ｖの監視電圧を生成又は定め、処理がステップＳ２２
へ戻る。
【００４４】又、スイッチ制御回路３１は、ＨＤＩＣ６
からフィードバックされる基準電圧Ｖｒを監視し、基準
電圧Ｖｒが所定の範囲内に入るとスイッチＳＷ１をオン
／オフするようにしても良い。この場合、基準電圧Ｖｒ
は、ＨＤＩＣ６から直接スイッチ制御回路３１に供給し
ても良いが、本実施例では、負の電源回路３を介してス
イッチ制御回路３１に供給される。これにより、フィル
タ回路３３を介して得られる正の電源電圧＋Ｖが安定化
する時間と、負の電源電圧−Ｖが安定化する時間とをほ
ぼ同じに設定することができる。
からフィードバックされる基準電圧Ｖｒを監視し、基準
電圧Ｖｒが所定の範囲内に入るとスイッチＳＷ１をオン
／オフするようにしても良い。この場合、基準電圧Ｖｒ
は、ＨＤＩＣ６から直接スイッチ制御回路３１に供給し
ても良いが、本実施例では、負の電源回路３を介してス
イッチ制御回路３１に供給される。これにより、フィル
タ回路３３を介して得られる正の電源電圧＋Ｖが安定化
する時間と、負の電源電圧−Ｖが安定化する時間とをほ
ぼ同じに設定することができる。
【００４５】図１４は、この場合のスイッチ制御回路の
動作を説明するフローチャートである。同図中、ステッ
プＳ１は、正の電源回路１がオンとなったか否かを判定
する。ステップＳ１の判定結果がＹＥＳとなると、ステ
ップＳ３２は基準電圧Ｖｒが所定の範囲内に入ったか否
かを判定する。ステップＳ３２の判定結果がＮＯである
と、ステップＳ３３は通常開成（オフ）されているスイ
ッチＳＷ１をオン／オフし、処理はステップＳ３２へ戻
る。他方、ステップＳ３２の判定結果がＹＥＳとなる
と、ステップＳ３４はスイッチＳＷ１をオンとし、処理
が終了する。
動作を説明するフローチャートである。同図中、ステッ
プＳ１は、正の電源回路１がオンとなったか否かを判定
する。ステップＳ１の判定結果がＹＥＳとなると、ステ
ップＳ３２は基準電圧Ｖｒが所定の範囲内に入ったか否
かを判定する。ステップＳ３２の判定結果がＮＯである
と、ステップＳ３３は通常開成（オフ）されているスイ
ッチＳＷ１をオン／オフし、処理はステップＳ３２へ戻
る。他方、ステップＳ３２の判定結果がＹＥＳとなる
と、ステップＳ３４はスイッチＳＷ１をオンとし、処理
が終了する。
【００４６】尚、上記第３実施例において、スイッチ制
御回路３１の動作は、制御部４で行っても良い。この場
合、スイッチ制御回路３１は省略可能であり、基準電圧
Ｖｒは制御部４に供給され、スイッチＳＷ１は制御部４
の出力信号により直接制御される。
御回路３１の動作は、制御部４で行っても良い。この場
合、スイッチ制御回路３１は省略可能であり、基準電圧
Ｖｒは制御部４に供給され、スイッチＳＷ１は制御部４
の出力信号により直接制御される。
【００４７】又、図１３に示す動作と図１４に示す動作
とのアンドを取ってスイッチＳＷ１のオン／オフを制御
しても良い。図１５は、本発明になる電源制御回路の第
４実施例を示すブロック図である。電源制御回路の第４
実施例は、本発明になる記憶装置の第４実施例に適用さ
れており、記憶装置の第４実施例は磁気ディスク装置で
ある。
とのアンドを取ってスイッチＳＷ１のオン／オフを制御
しても良い。図１５は、本発明になる電源制御回路の第
４実施例を示すブロック図である。電源制御回路の第４
実施例は、本発明になる記憶装置の第４実施例に適用さ
れており、記憶装置の第４実施例は磁気ディスク装置で
ある。
【００４８】本実施例では、図１５に示す回路が上記各
実施例のいずれかの構成に対して更に設けられている。
アラーム発生回路４１は、図示の如く接続された抵抗Ｒ
５，Ｒ６と、ダイオードＤ３，Ｄ４と、コンパレータ４
２，４３と、オア回路４４とからなる。オア回路４４
は、電源回路１又は３の故障や負荷の短絡等により基準
電圧Ｖｒが所定の範囲外に出ると、アラーム信号を出力
する。このアラーム信号は、上記制御部４に供給され
る。従って、制御部４は、アラーム信号を受けると、少
なくとも正の電源回路１の動作を強制的に停止する。こ
の場合、図１、図６及び図１０には示されていないが、
制御部４から制御信号が直接正の電源回路１に供給さ
れ、アラーム信号の発生時に正の電源回路１の動作を強
制的に停止する。
実施例のいずれかの構成に対して更に設けられている。
アラーム発生回路４１は、図示の如く接続された抵抗Ｒ
５，Ｒ６と、ダイオードＤ３，Ｄ４と、コンパレータ４
２，４３と、オア回路４４とからなる。オア回路４４
は、電源回路１又は３の故障や負荷の短絡等により基準
電圧Ｖｒが所定の範囲外に出ると、アラーム信号を出力
する。このアラーム信号は、上記制御部４に供給され
る。従って、制御部４は、アラーム信号を受けると、少
なくとも正の電源回路１の動作を強制的に停止する。こ
の場合、図１、図６及び図１０には示されていないが、
制御部４から制御信号が直接正の電源回路１に供給さ
れ、アラーム信号の発生時に正の電源回路１の動作を強
制的に停止する。
【００４９】尚、上記第４実施例において、アラーム発
生回路４１の動作は、制御部４で行っても良い。この場
合、アラーム発生回路４１は省略可能であり、基準電圧
Ｖｒは制御部４に供給される。図１６は、この場合の制
御部４の動作を説明するフローチャートである。同図
中、ステップＳ４１は、基準電圧Ｖｒが所定の範囲外で
あるか否かを判定する。即ち、ステップＳ４１は、上記
アラーム信号が発生される状態であるか否かを判定す
る。ステップＳ４１の判定結果がＹＥＳとなると、ステ
ップＳ４２は制御信号を直接正の電源回路１に供給し、
正の電源回路１の動作を強制的に停止する。又、負の電
源回路３の動作も強制的に停止するようにしても良い。
生回路４１の動作は、制御部４で行っても良い。この場
合、アラーム発生回路４１は省略可能であり、基準電圧
Ｖｒは制御部４に供給される。図１６は、この場合の制
御部４の動作を説明するフローチャートである。同図
中、ステップＳ４１は、基準電圧Ｖｒが所定の範囲外で
あるか否かを判定する。即ち、ステップＳ４１は、上記
アラーム信号が発生される状態であるか否かを判定す
る。ステップＳ４１の判定結果がＹＥＳとなると、ステ
ップＳ４２は制御信号を直接正の電源回路１に供給し、
正の電源回路１の動作を強制的に停止する。又、負の電
源回路３の動作も強制的に停止するようにしても良い。
【００５０】本実施例は、上記第１〜３実施例のいずれ
かと組み合せても良い。又、上記第１〜第４実施例にお
いて、電源回路１，３の出力する電源電圧の極性は、上
記の場合とは逆であっても良いことは言うまでもない。
以上、本発明を実施例により説明したが、本発明は上記
実施例に限定されるものではなく、本発明の範囲内で種
々の変形及び改良が可能であることは言うまでもない。
かと組み合せても良い。又、上記第１〜第４実施例にお
いて、電源回路１，３の出力する電源電圧の極性は、上
記の場合とは逆であっても良いことは言うまでもない。
以上、本発明を実施例により説明したが、本発明は上記
実施例に限定されるものではなく、本発明の範囲内で種
々の変形及び改良が可能であることは言うまでもない。
【００５１】
【発明の効果】本発明になる電源制御回路によれば、個
々の電源回路及び個々の信号処理回路に製造上の特性の
バラツキが存在しても、基準電圧のフィードバックに基
づいてヘッドの電位を正確に基準電圧に設定することが
でき、電源回路及び信号処理回路の特性が経時変化に伴
い多少変化しても、ヘッドの電位を正確に基準電圧に設
定することができので、ヘッドに印加される電位を正確
に制御すると共に、ヘッドと基準電圧に設定された記録
媒体との間のスパークの発生を確実に防止することがで
きる。
々の電源回路及び個々の信号処理回路に製造上の特性の
バラツキが存在しても、基準電圧のフィードバックに基
づいてヘッドの電位を正確に基準電圧に設定することが
でき、電源回路及び信号処理回路の特性が経時変化に伴
い多少変化しても、ヘッドの電位を正確に基準電圧に設
定することができので、ヘッドに印加される電位を正確
に制御すると共に、ヘッドと基準電圧に設定された記録
媒体との間のスパークの発生を確実に防止することがで
きる。
【００５２】又、本発明になる記憶装置によれば、個々
の電源回路及び個々の信号処理回路に製造上の特性のバ
ラツキが存在しても、基準電圧のフィードバックに基づ
いてヘッドの電位を正確に基準電圧に設定することがで
き、電源回路及び信号処理回路の特性が経時変化に伴い
多少変化しても、ヘッドの電位を正確に基準電圧に設定
することができので、ヘッドに印加される電位を正確に
制御すると共に、ヘッドと基準電圧に記録媒体との間の
スパークの発生を確実に防止することができ、特に、記
憶装置が磁気抵抗効果型ヘッドを用い、磁気ディスクを
記録媒体として用いる場合に効果的である。
の電源回路及び個々の信号処理回路に製造上の特性のバ
ラツキが存在しても、基準電圧のフィードバックに基づ
いてヘッドの電位を正確に基準電圧に設定することがで
き、電源回路及び信号処理回路の特性が経時変化に伴い
多少変化しても、ヘッドの電位を正確に基準電圧に設定
することができので、ヘッドに印加される電位を正確に
制御すると共に、ヘッドと基準電圧に記録媒体との間の
スパークの発生を確実に防止することができ、特に、記
憶装置が磁気抵抗効果型ヘッドを用い、磁気ディスクを
記録媒体として用いる場合に効果的である。
【図１】本発明になる電源制御回路の第１実施例を示す
ブロック図である。
ブロック図である。
【図２】図１における正及び負の電源電圧と基準電圧と
の関係を示す図である。
の関係を示す図である。
【図３】ヘッドＩＣの要部を示す回路図である。
【図４】負の電源回路を示す回路図である。
【図５】図４の各部における信号波形を示すタイムチャ
ートである。
ートである。
【図６】本発明になる電源制御回路の第２実施例を示す
ブロック図である。
ブロック図である。
【図７】図６の各部における信号波形を示すタイムチャ
ートである。
ートである。
【図８】第２実施例の動作を説明するフローチャートで
ある。
ある。
【図９】第２実施例の動作を説明するフローチャートで
ある。
ある。
【図１０】本発明になる電源制御回路の第３実施例を示
すブロック図である。
すブロック図である。
【図１１】図１０の各部における信号波形を示すタイム
チャートである。
チャートである。
【図１２】図１１の一部を拡大して示す図である。
【図１３】第３実施例の動作を説明するフローチャート
である。
である。
【図１４】第３実施例の動作を説明するフローチャート
である。
である。
【図１５】本発明になる電源制御回路の第４実施例を示
すブロック図である。
すブロック図である。
【図１６】第４実施例の動作を説明するフローチャート
である。
である。
【図１７】従来の電源制御回路の一例を示すブロック図
である。
である。
【図１８】図１７おける正及び負の電源電圧と基準電位
との関係を示す図である。
との関係を示す図である。
１ 正の電源回路
２ 電源制御回路
３ 負の電源回路
４ 制御部
５ ディスクエンクロージャ
６ ＨＤＩＣ
７ ＭＲヘッド
８ 磁気ディスク
１１ 定電流源
１２ 増幅器
１３ バッファ
２１，４２，４３ コンパレータ
２２ アンド回路
２３ 電圧発生回路
２４，３３ フィルタ回路
３１ スイッチ制御回路
４４ オア回路
Claims (17)
- 【請求項１】 磁気抵抗効果型ヘッドに、正の電源電圧
と負の電源電圧との間の略０Ｖの中間電位の基準電圧を
印加する信号処理回路を駆動する電源制御回路におい
て、 電源手段からの正及び負の電源電圧を該信号処理回路に
供給する第１の回路部分と、 正及び負の電源電圧に基づいて生成された前記基準電圧
を該信号処理回路からフィードバックされ、該基準電圧
に基づいて正及び負の電源電圧の一方を制御する第２の
回路部分とを備えた、電源制御回路。 - 【請求項２】 前記正及び負の電源電圧の前記信号処理
回路への供給タイミングを制御する調整手段を更に備え
た、請求項１記載の電源制御回路。 - 【請求項３】 前記調整手段は、前記電源手段が投入さ
れてから安定するのが遅い方の電源電圧が所定の範囲内
に入ってから安定するのが早い方の電源電圧の前記信号
処理回路への供給を許容する、請求項２記載の電源制御
回路。 - 【請求項４】 前記調整手段は、前記電源手段が投入さ
れてから安定するのが遅い方の電源電圧が所定の範囲内
に入ってから安定するのが早い方の電源電圧を徐々に立
ち上げて前記信号処理回路へ供給する、請求項２又は３
記載の電源制御回路。 - 【請求項５】 前記調整手段は、前記基準電圧が所定の
範囲内に入るように、前記電源手段が投入されてから安
定するのが早い方の電源電圧の前記信号処理回路への供
給を制御する、請求項２〜４のうちいずれか１項記載の
電源制御回路。 - 【請求項６】 前記電源手段は正及び負の電源電圧の一
方を出力する第１の電源回路と、該一方の電源電圧に基
づいて正及び負の電源電圧の他方を出力する第２の電源
回路とからなり、 前記調整手段は、該第１の電源回路が投入後該第２の電
源回路が投入されてから該一方の電源電圧の前記信号処
理回路への供給を許容する、請求項２記載の電源制御回
路。 - 【請求項７】 前記基準電圧が所定の範囲外に出るとア
ラーム信号を発生するアラーム発生手段を更に備えた、
請求項１〜６のうちいずれか１項記載の電源制御回路。 - 【請求項８】 前記アラーム信号に応答して前記電源手
段の動作を強制的に停止させる手段を更に備えた、請求
項７記載の電源制御回路。 - 【請求項９】 正の電源電圧及び負の電源電圧を出力す
る電源手段と、 正の電源電圧と負の電源電圧との間の略０Ｖの中間電位
に設定された記憶媒体と、 該記録媒体から情報を読み取る磁気抵抗効果型ヘッド
と、 該ヘッドに該中間電位の基準電圧を印加する信号処理回
路と、 該信号処理回路に正及び負の電源電圧を供給して駆動す
る電源制御回路とを備え、 該電源制御回路は、電源手段からの正及び負の電源電圧
を該信号処理回路に供給する第１の回路部分と、正及び
負の電源電圧に基づいて生成された前記基準電圧を該信
号処理回路からフィードバックされ該基準電圧に基づい
て正及び負の電源電圧の一方を制御する第２の回路部分
とを備えた、記憶装置。 - 【請求項１０】 前記正及び負の電源電圧の前記信号処
理回路への供給タイミングを制御する調整手段を更に備
えた、請求項９記載の記憶装置。 - 【請求項１１】 前記調整手段は、前記電源手段が投入
されてから安定するのが遅い方の電源電圧が所定の範囲
内に入ってから安定するのが早い方の電源電圧の前記信
号処理回路への供給を許容する、請求項１０記載の記憶
装置。 - 【請求項１２】 前記調整手段は、前記電源手段が投入
されてから安定するのが遅い方の電源電圧が所定の範囲
内に入ってから安定するのが早い方の電源電圧を徐々に
立ち上げて前記信号処理回路へ供給する、請求項１０又
は１１記載の記憶装置。 - 【請求項１３】 前記調整手段は、前記基準電圧が所定
の範囲内に入るように、前記電源手段が投入されてから
安定するのが早い方の電源電圧の前記信号処理回路への
供給を制御する、請求項１０〜１２のうちいずれか１項
記載の記憶装置。 - 【請求項１４】 前記電源手段は正及び負の電源電圧の
一方を出力する第１の電源回路と、該一方の電源電圧に
基づいて正及び負の電源電圧の他方を出力する第２の電
源回路とからなり、 前記調整手段は、該第１の電源回路が投入後該第２の電
源回路が投入されてから該一方の電源電圧の前記信号処
理回路への供給を許容する、請求項１０記載の記憶装
置。 - 【請求項１５】 前記基準電圧が所定の範囲外に出ると
アラーム信号を発生するアラーム発生手段を更に備え
た、請求項９〜１４のうちいずれか１項記載の記憶装
置。 - 【請求項１６】 前記アラーム信号に応答して前記電源
手段の動作を強制的に停止させる手段を更に備えた、請
求項１５記載の記憶装置。 - 【請求項１７】 前記記録媒体は磁気ディスクである、
請求項９〜１６のうちいずれか１項記載の記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18036295A JP3384651B2 (ja) | 1995-07-17 | 1995-07-17 | 電源制御回路及び記憶装置 |
| US08/632,009 US5831783A (en) | 1995-07-17 | 1996-04-15 | Power source control circuit for controlling an electric potential of a magnetic head and memory apparatus using such a power source control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18036295A JP3384651B2 (ja) | 1995-07-17 | 1995-07-17 | 電源制御回路及び記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0935214A JPH0935214A (ja) | 1997-02-07 |
| JP3384651B2 true JP3384651B2 (ja) | 2003-03-10 |
Family
ID=16081923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18036295A Expired - Fee Related JP3384651B2 (ja) | 1995-07-17 | 1995-07-17 | 電源制御回路及び記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5831783A (ja) |
| JP (1) | JP3384651B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2000057404A1 (fr) * | 1999-03-19 | 2000-09-28 | Hitachi, Ltd. | Memoire a disques magnetiques |
| JP2004171702A (ja) * | 2002-11-21 | 2004-06-17 | Hitachi Global Storage Technologies Netherlands Bv | データ記憶装置、データ書き込み方法、プログラム |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147901A (ja) * | 1984-01-11 | 1985-08-05 | Hitachi Ltd | 抵抗変化検出回路 |
| JPS60193102A (ja) * | 1984-03-13 | 1985-10-01 | Toshiba Corp | 再生磁気ヘツドにおける信号検出方法 |
| JPS63298801A (ja) * | 1987-05-29 | 1988-12-06 | Hitachi Ltd | バイアス電圧制御回路 |
| US4879610A (en) * | 1988-09-28 | 1989-11-07 | International Business Machines Corporation | Protective circuit for a magnetoresistive element |
| JP2785413B2 (ja) * | 1990-02-05 | 1998-08-13 | ソニー株式会社 | 磁気抵抗効果型薄膜ヘッド |
| JPH0421916A (ja) * | 1990-05-16 | 1992-01-24 | Sony Corp | 磁気抵抗効果型薄膜ヘッド |
| US5367411A (en) * | 1991-08-02 | 1994-11-22 | Hitachi, Ltd. | Magnetic recording and reproducing apparatus with reproducing head of magnetoresistive type having control of magnetic bias level |
| JP2942086B2 (ja) * | 1993-02-23 | 1999-08-30 | シャープ株式会社 | 磁気抵抗効果型薄膜磁気ヘッドの製造方法 |
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1995
- 1995-07-17 JP JP18036295A patent/JP3384651B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-15 US US08/632,009 patent/US5831783A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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