JP3380347B2

JP3380347B2 - Ｇｍ−Ｃフィルタ

Info

Publication number: JP3380347B2
Application number: JP01129195A
Authority: JP
Inventors: 敏男安達
Original assignee: 旭化成マイクロシステム株式会社
Priority date: 1995-01-27
Filing date: 1995-01-27
Publication date: 2003-02-24
Anticipated expiration: 2018-02-24
Also published as: JPH08204504A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｇｍ−Ｃフィルタの改
良に関し、特に、周波数特性精度の高いＧｍ−Ｃフィル
タに関する。

【０００２】

【従来の技術】従来、Ｇｍ−Ｃフィルタは、スイッチキ
ャパシタフィルタ等のサンプリング系フィルタと異なり
時間連続系フィルタであるために高速化が容易であると
いう特徴がある。しかし、スイッチキャパシタフィルタ
に比較して周波数特性精度が低いために、広く実用化さ
れてはいない。

【０００３】図１３は、従来のＧｍ−Ｃ型低域通過フィ
ルタを使用したＧｍ−Ｃフィルタ回路Ｆの一例を示した
ものであり、例えば、自己調整用バイアス発生回路とし
てのＰＬＬ回路１０と、例えば、Ｇｍアンプ及び容量か
ら構成されるＧｍ−Ｃフィルタ型低域通過フィルタで構
成される調整対象のフィルタである調整フィルタ１３′
とから構成され、ＰＬＬ回路１０において基準クロック
信号ＣＫをもとに所定のバイアス電流ｉ_PLLを形成して
調整フィルタ１３′に供給し、調整フィルタ１３′がこ
のバイアス電流ｉ_PLLに応じた出力特性をもって作動す
るようになされている。

【０００４】このＰＬＬ回路１０は、例えば、Ｇｍアン
プ、容量から構成されるＧｍ−Ｃ型低域通過フィルタで
形成される基準フィルタ５１と、排他的論理和回路から
なる位相比較器５２と、例えば低域通過フィルタで構成
される積分器５３と、コンパレータ５４及び５５とから
構成され、基準フィルタ５１とコンパレータ５４とを介
して入力した、例えば、水晶発振器等からの基準クロッ
ク信号ＣＫと、コンパレータ５５を介して入力した基準
クロック信号ＣＫとの排他的論理和を位相比較器５２に
おいて求め、これを出力信号ｆｈとして積分器５３に出
力し、積分器５３で出力信号ｆｈを積分処理した値を基
準フィルタ５１にバイアス電流ｉ_PLLとして供給すると
共に、調整フィルタ１３′にもバイアス信号電流ｉ_PLL
として供給するようになされている。ここで、積分器５
３はいわゆる完全積分器でもよく、また、低域通過フィ
ルタと等価である不完全積分器でもよく、ＰＬＬ回路１
０の回路構成に適した積分器が適用される。

【０００５】図１４は、基準フィルタ５１の出力特性を
表したものである。この基準フィルタ５１は、低域通過
フィルタ特性を有すると同時に、位相遅れが低域では位
相シフト０度、高域では位相シフト１８０度、カットオ
フ周波数のところで位相シフト９０度となる位相特性を
有するように形成されている。すなわち、図１３におい
て、基準フィルタ５１への入力信号、すなわち、基準ク
ロック信号ＣＫの周波数がカットオフ周波数ｆｃに一致
している場合には、基準フィルタ５１及びコンパレータ
５４を通過して入力される基準クロック信号ＣＫと、コ
ンパレータ５５を通過して入力される基準クロック信号
ＣＫとの排他的論理和を位相比較器５２で求めたとき、
位相比較器５２からの出力信号ｆｈは、周波数が基準ク
ロック信号ＣＫの２倍で、且つ、高レベル論理と低レベ
ル論理のそれぞれの期間が等しいデューティ比５０％の
信号となる。このとき、位相比較器５２からの出力信号
ｆｈを積分器５３で積分処理した直流出力レベルは、デ
ューティ比５０％であるので変動せず、位相ロック状態
が実現できるようになっている。

【０００６】このとき、仮に、基準フィルタ５１のカッ
トオフ周波数ｆｃがカットオフ周波数の設計値ｆｃ^*よ
りも小さいときには、図１５に示すように、その位相遅
れは設計値よりも大きくなる。この結果、位相比較器５
２の出力信号ｆｈは高レベル論理の期間が低レベル論理
の期間よりも短くなり、積分器５３の出力レベルを低下
させる方向に動作する。そして、この出力レベルが下が
ったときにバイアス電圧を発生させる回路では、全ての
ＧｍアンプのＧｍ値が上がるように形成されおり、この
ＧｍアンプのＧｍ値を増加させることに伴い基準フィル
タ５１のカットオフ周波数が設計値ｆｃ^*に等しくなる
方向にシフトし、設計値ｆｃ^*に等しくなったときに積
分器５３の出力信号レベルが一定レベルとなり、逆に、
積分器５３の出力レベルが増加する方向に動作したと
き、ＧｍアンプのＧｍ値が下がるように形成され、これ
に伴い基準フィルタ５１のカットオフ周波数が設計値ｆ
ｃ^*に等しくなる方向にシフトし、設計値ｆｃ^*に等し
くなったときに積分器５３の出力信号レベルが一定レベ
ルとなり、位相ロック状態となるようになされている。

【０００７】

【発明が解決しようとする課題】しかしながら、例え
ば、図１３に示す上記従来のＧｍ−Ｃフィルタにおい
て、ＰＬＬ回路１０を構成するＧｍ−Ｃ型低域通過フィ
ルタで構成される基準フィルタ５１とバイアス電流調整
対象である調整フィルタ１３′とが同一に構成され、そ
のＧｍアンプの入力電圧に対する出力電流の比である相
互コンダクタンスを表すＧｍ値及び容量値も共に同一に
形成されていることを前提とする。そして、ＰＬＬ回路
１０において、基準フィルタ５１の出力信号と、基準ク
ロック信号ＣＫとをもとにバイアス電流ｉ_PLLを形成し
てこれを調整フィルタ１３′にも供給するようにし、こ
のとき、ＰＬＬ回路１０において基準フィルタ５１の出
力信号が所定の出力特性となるようにバイアス電流ｉ
_PLLを調整することによって、調整フィルタ１３′の出
力特性を基準フィルタ５１の出力特性と同一となるよう
にし、このようにして調整フィルタ１３′の出力特性を
所定の出力特性に設定するようにした場合等には、例え
ば、調整フィルタ１３′及び基準フィルタ５１が同一の
出力特性となるように予め設計されているものとする
と、調整フィルタ１３′及び基準フィルタ５１には同一
のバイアス電流ｉ_PLLが供給されるようになされている
ので、その出力特性も同一となるはずである。しかしな
がら、調整フィルタ１３′及び基準フィルタ５１を構成
する各Ｇｍアンプは、ＭＯＳＦＥＴの素子間のばらつき
等の影響により設計値通りに実現することができないた
めに、調整フィルタ１３′及び基準フィルタ５１の出力
特性に誤差が生じてしまうという問題がある。

【０００８】例えば、今、基準フィルタ５１を図１６に
示すように、ＧｍアンプＡＭＰ１〜ＡＭＰ４及び容量Ｃ
１，Ｃ２で構成し、ＧｍアンプＡＭＰ１〜ＡＭＰ３を直
列に接続し、基準クロック信号ＣＫがＧｍアンプＡＭＰ
１に入力されるようになされ、ＧｍアンプＡＭＰ１の出
力がＧｍアンプＡＭＰ２及びＡＭＰ４に入力され、Ｇｍ
アンプＡＭＰ２の出力がＧｍアンプＡＭＰ３に入力さ
れ、ＧｍアンプＡＭＰ３及びＧｍアンプＡＭＰ４の出力
がＧｍアンプＡＭＰ２及びＡＭＰ４に入力され、さら
に、ＧｍアンプＡＭＰ１とＡＭＰ２との間に容量Ｃ１
が、また、ＧｍアンプＡＭＰ２とＡＭＰ３との間に容量
Ｃ２が接続され、ＧｍアンプＡＭＰ２の出力を基準フィ
ルタ５１の出力信号として出力するように構成したもの
とする。

【０００９】このとき、この基準フィルタ５１のカット
オフ周波数ｆｃは、その伝達関数からＧｍアンプＡＭＰ
２及びＡＭＰ３のＧｍ値の相乗平均に比例して決定され
ることがわかる。このとき、調整フィルタ１３′をＧｍ
アンプＡＭＰ１′〜ＡＭＰ４′及び容量Ｃ１′及びＣ
２′によって、図１６に示す基準フィルタ５１と同一構
成に形成し、これらＧｍアンプの各Ｇｍ値及び容量値
も、基準フィルタ５１の対応するＧｍ値及び容量値とそ
れぞれ同一設計値となるように設定したものとする。

【００１０】このとき、基準フィルタ５１のカットオフ
周波数ｆｃはＧｍアンプＡＭＰ２及びＡＭＰ３のＧｍ値
の相乗平均に比例することから、仮に、基準フィルタ５
１のＧｍアンプＡＭＰ２及びＡＭＰ３のＧｍ値の相乗平
均が調整フィルタ１３′のＧｍアンプＡＭＰ２′及びＡ
ＭＰ３′のＧｍ値の相乗平均に比べて１％大きいなら
ば、基準フィルタ５１のカットオフ周波数ｆｃ₅₁は調整
フィルタ１３′のカットオフ周波数ｆｃ₁₃に比べて１％
大きくなることになる。

【００１１】このように、調整フィルタ１３′及び基準
フィルタ５１をそれぞれ対応する各ＧｍアンプのＧｍ値
を全く同一に設計した場合でも、プロセスの問題等によ
って誤差が発生するために、調整フィルタ１３′及び基
準フィルタ５１の性能を完全に一致させることができ
ず、調整フィルタ１３′を所望とする性能に設定するこ
とができないという問題があり、しかも、この誤差はＬ
ＳＩにおいて頻繁に用いられているスイッチキャパシタ
フィルタ等に比べて大きいために、高速化が容易である
という利点があるにも関わらず、実用に供することがで
きない状態であった。

【００１２】そこで、この発明は、上記従来の未解決の
課題に着目してなされたものであり、高精度に周波数特
性を設定可能なＧｍ−Ｃフィルタを提供することを目的
としている。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係るＧｍ−Ｃフィルタは、容量と調整信
号に応じて相互コンダクタンスを制御可能に形成された
Ｇｍアンプとで構成され、所定のフィルタ特性を有する
Ｇｍ−Ｃフィルタ回路と、該Ｇｍ−Ｃフィルタ回路のフ
ィルタ特性を調整するための調整信号を形成する調整信
号形成手段と、前記調整信号を形成するための設定信号
を出力する調整信号設定手段と、前記Ｇｍアンプの出力
特性を設定するためのバイアス信号を発生する自己調整
用バイアス信号発生回路と、を備え、前記調整信号形成
手段は、前記調整信号設定手段で設定される設定信号に
基づき、前記自己調整用バイアス信号発生回路から出力
されるバイアス信号に比例した調整信号を形成すること
を特徴としている。

【００１４】また、請求項２に係るＧｍ−Ｃフィルタ
は、請求項１に記載の調整信号設定手段が出力する設定
信号は、少なくとも１ビット以上のデジタル設定信号で
あることを特徴としている。

【００１５】また、請求項３に係るＧｍ−Ｃフィルタ
は、請求項１又は２に記載の自己調整用バイアス信号発
生回路は、前記Ｇｍ−Ｃフィルタ回路に用いられている
Ｇｍアンプと同じ構成のＧｍアンプと容量とからなり且
つ基準クロック信号が入力されるフィルタ回路と、該フ
ィルタ回路の出力信号と前記基準クロック信号との位相
差を求める位相比較器と、積分器とから構成されるＰＬ
Ｌ回路で形成されることを特徴としている。

【００１６】また、請求項４に係るＧｍ−Ｃフィルタ
は、請求項１乃至３の何れかに記載の調整信号設定手段
は、前記Ｇｍ−Ｃフィルタ回路の実際の出力特性に応じ
て前記設定信号を設定することを特徴としている。

【００１７】また、請求項５に係るＧｍ−Ｃフィルタ
は、請求項１乃至４の何れかに記載のＧｍ−Ｃフィルタ
回路は、複数のＧｍアンプ又は複数の容量のうちの何れ
かを選択することにより前記フィルタ特性を変更可能な
回路であって、前記Ｇｍアンプ又は前記容量を、これら
が接続されている回路から物理的に切断する切断手段を
備えることを特徴としている。さらに、請求項６に係る
Ｇｍ−Ｃフィルタは、請求項１乃至５の何れかに記載の
調整信号形成手段は、複数の電流源のうちの何れかを選
択して前記調整信号を形成するようにした手段であっ
て、前記電流源を、これらが接続されている回路から物
理的に切断する切断手段を備えることを特徴としてい
る。

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】以下に、本発明の実施例を説明する。図１
は、本発明の第１実施例におけるＧｍ−ＣフィルタＦの
概略構成を示す構成図である。この第１実施例における
Ｇｍ−ＣフィルタＦは、基準クロック信号ＣＫに基づき
バイアス電流ｉ_PLLを形成して出力する自己調整用バイ
アス信号発生回路としてのＰＬＬ回路１０と、オペレー
タの設定信号に基づき所定のデジタル設定信号Ｆｓを出
力する調整信号設定手段としてのデジタル制御回路１１
と、デジタル制御回路１１からのデジタル設定信号Ｆｓ
とＰＬＬ回路１０からのバイアス電流ｉ_PLLとをもとに
所定のバイアス電流ｉ_BIASを形成して調整フィルタ１３
に出力する、Ｇｍ−Ｃ型低域通過フィルタで構成される
調整信号形成手段としてのバイアス電流制御回路１２
と、Ｇｍ−Ｃフィルタ回路としての調整フィルタ１３と
から構成されている。

【００２５】ここで、ＰＬＬ回路１０は、図１３に示す
従来のＰＬＬ回路１０と同様であり、積分器５３の出力
信号はバイアス電流ｉ_PLLとしてバイアス電流制御回路
１２に供給されると共に、基準フィルタ５１にも供給さ
れている。そして、フィルタ回路としての基準フィルタ
５１は、図１６に示す従来の基準フィルタ５１と同一で
あり、ＧｍアンプＡＭＰ１〜ＡＭＰ４と、容量Ｃ１及び
Ｃ２とから構成されると共に、積分器５３からのバイア
ス電流ｉ_PLLの出力ラインＶ_PLLと接地ラインＶ_SSとの
間に、後述のＦＥＴ１２と共に電流−電圧変換回路とし
てのカレントミラー回路を構成するＦＥＴ１１が接続さ
れて形成されている。そして、このフィルタ特性は、図
１４に示すように、低域では位相遅れは０度、高域では
位相遅れは１８０度、入力信号の周波数がカットオフ周
波数と等しいとき位相遅れは９０度となるように構成さ
れている。

【００２６】そして、ＧｍアンプＡＭＰ１〜ＡＭＰ４
は、例えば、図２に示すように、これらは同一に形成さ
れ、正負信号をゲート端子に入力する入力ＭＯＳＦＥＴ
であるＦＥＴ３及びＦＥＴ４と、同相信号調整用の信号
をゲート端子に入力するロード用ＭＯＳＦＥＴであるＦ
ＥＴ１及びＦＥＴ２とから構成され、ＦＥＴ１及びＦＥ
Ｔ２のソース側が電源ラインＶ_DDに接続され、ＦＥＴ１
及びＦＥＴ３のドレイン側が接続され、同様に、ＦＥＴ
２及びＦＥＴ４のドレイン側が接続され、ＦＥＴ３及び
ＦＥＴ４のソース側が、カレントミラー回路を構成する
ＦＥＴ１２のドレイン側に接続され、ＦＥＴ１２のソー
ス側は接地ラインＶ_SSに接続され、ＦＥＴ１〜ＦＥＴ４
のドレイン側で出力信号を取り出すようになされてい
る。

【００２７】一方、デジタル制御回路１１は、例えばマ
イクロコンピュータ等で構成され、例えば、オペレータ
が調整フィルタ１３の出力特性に応じて所定の電流指令
値をキー入力することにより、８ビットのデジタル設定
信号Ｆｓを出力する。このとき、このデジタル設定信号
Ｆｓの各ビットはデコーダ回路を介して後述の図３に示
す各スイッチ２９〜３６にそれぞれ対応し、デジタル設
定信号Ｆｓに応じて各スイッチ２９〜３６が作動するよ
うになされている。

【００２８】バイアス電流制御回路１２は、例えば、図
３に示すように、カレントミラー回路を構成する、それ
ぞれ発生電流の異なる電流を発生する定電流源である調
整信号発生源としてのバイアス電流源２０〜２８と、バ
イアス電流源２１〜２８を選択するためのスイッチ２９
〜３６とから構成され、バイアス電流源２０はＰＬＬ回
路１０からのバイアス電流ｉ_PLLに応じた所定のバイア
ス基準電流ｉ_refを発生する。そして、電源ラインＶ_DD
とバイアス電圧ラインＶ_Oとの間に、バイアス電流源２
１〜２４と各バイアス電流源に対応するスイッチ２９〜
３２とが直列に接続された各直列回路が並列に接続され
ている。また、バイアス電圧ラインＶ_Oと接地ラインＶ
_SSとの間には、スイッチ３３〜３６と各スイッチに対応
するバイアス電流源２５〜２８とが直列に接続された各
直列回路が並列に接続され、バイアス電流源２１〜２４
の発生電流がバイアス基準電流ｉ_refに加算され、バイ
アス電流源２５〜２８の発生電流がバイアス基準電流ｉ
_refから減算されるようになされ、バイアス電流源２０
〜２８の発生電流をもとにバイアス電流ｉ_BIASが形成さ
れて調整フィルタ１３に供給されるようになされてい
る。

【００２９】このとき、バイアス電流源２１はバイアス
基準電流ｉ_refに比例する８ｉ_rの微小電流を発生し、
同様に、バイアス電流源２２はバイアス基準電流ｉ_ref
に比例する４ｉ_rの微小電流、バイアス電流源２３はバ
イアス基準電流ｉ_refに比例する２ｉ_rの微小電流、バ
イアス電流源２４はバイアス基準電流ｉ_refに比例する
１ｉ_rの微小電流を発生するように形成されている。ま
た、バイアス電流源２５はバイアス基準電流ｉ_refに比
例する８ｉ_rの微小電流を発生し、バイアス電流源２６
はバイアス基準電流ｉ_refに比例する４ｉ_rの微小電流
を発生し、バイアス電流源２７はバイアス基準電流ｉ
_refに比例する２ｉ_rの微小電流を発生し、バイアス電
流源２８はバイアス基準電流ｉ_refに比例する１ｉ_rの
微小電流を発生するように形成されている。

【００３０】そして、これら各バイアス電流源２１〜２
８に対応する各スイッチ２９〜３６は、デジタル制御回
路１１からのデジタル設定信号Ｆｓに基づきオンオフ制
御され、８ビットのデジタル信号で構成されるデジタル
設定信号Ｆｓの、例えば、最小ビットがスイッチ３６、
第２ビット目がスイッチ３５、……、最大ビットがスイ
ッチ２９に対応し、というように各ビットが各スイッチ
にそれぞれ対応している。そして、デジタル設定信号Ｆ
ｓのビット信号が“１”であるとき、対応するスイッチ
がオン状態となり所定の対応するバイアス電流源から所
定の微小電流が発生される。また、ビット信号が“０”
であるとき、対応するスイッチがオフ状態となり所定の
対応するバイアス電流源からの電流出力が停止されるよ
うになされている。

【００３１】したがって、各バイアス電流源２１〜２４
の発生電流はそれぞれ、８ｉ_r，４ｉ_r,２ｉ_r，１ｉ_r
に設定されてバイアス基準電流ｉ_refに加算されるよう
になされ、各バイアス電流源２５〜２８の発生電流はそ
れぞれ、８ｉ_r，４ｉ_r,２ｉ _r，１ｉ_rに設定されてバ
イアス基準電流ｉ_refから減算されるようになされてい
ることから、オン状態とするスイッチの組み合わせによ
り、−１５ｉ_r〜＋１５ｉ_rの範囲でバイアス基準電流
ｉ_refを調整することができるようになされている。

【００３２】そして、これら各バイアス電流源２１〜２
８のそれぞれには、図４に示すように、各スイッチ２９
〜３６のオンオフ状態を固定するための切断手段として
の設定回路１０１が形成されている。各スイッチに対す
る設定回路１０１は同一構成であるので、ここでは、ス
イッチ２９にこの設定回路１０１を適用した場合の図４
に基づき説明する。この設定回路１０１は、デジタル制
御回路１１からのデジタル設定信号Ｆｓを入力しスイッ
チ２９を制御するためのバッファとしてのインバータ回
路９０と、電流を流して焼き切ることのできるメタル層
９３及び９４と、メタル層９３及び９４を焼き切るため
のプロービング用のパッド９５〜９７と、過電流防止用
の抵抗９１及び９２とから構成され、抵抗９１の一端は
例えば接地ラインＶ_SSに接続され、他端はメタル層９３
を介してデジタル制御回路１１の出力ラインに接続さ
れ、メタル層９３の両端にはプロービング用のパッド９
５及び９６が接続されている。また、抵抗９２の一端は
接地ラインＶ_SSに接続され、その他端はメタル層９４を
介してデジタル制御回路１１の出力ラインに接続され、
メタル層９４の一端にはプロービング用のパッド９７が
接続されている。

【００３３】そして、デジタル設定信号Ｆｓが入力され
て、その結果、調整フィルタ１３の最適特性を得ること
のできるスイッチ２９の状態が決まるので、この最適状
態になるように、プロービング用のパッド９５〜９７に
電流を流してメタル層９３及び９４を焼き切ることによ
り、スイッチ２９がオン又はオフ状態に固定されるよう
になされている。

【００３４】そして、調整フィルタ１３は、ＰＬＬ回路
１０の構成品である図１６に示す基準フィルタ５１に用
いられているＧｍアンプと同一機能構成のＧｍアンプで
構成され、図５に、調整フィルタ１３の一例を示す。こ
の調整フィルタ１３は、例えば、Ｇｍ−Ｃ構成のリープ
フロッグ型帯域通過フィルタで形成されている。図中、
２０１〜２１３は、図２に示す基準フィルタ５１のＧｍ
アンプと同じ回路構成のＧｍアンプであり、２１４〜２
１９は容量である。これらＧｍアンプＡＭＰ２０１〜２
１３の入力電圧に対する出力電流の比である相互コンダ
クタンスを表すＧｍ値はバイアス電流制御回路１２から
のバイアス電流ｉ_BIASにより調整できるようになってい
る。このとき、調整フィルタ１３に使用するＧｍアンプ
のＧｍ値は任意のフィルタ特性を実施するために任意の
Ｇｍ値となっている。そして、これら各ＧｍアンプＡＭ
Ｐ２０１〜ＡＭＰ２１３とＦＥＴ１１′のドレイン側と
が接続され、ＦＥＴ１１′のソース側は接地ラインＶ_SS
に接続され、図２に示す各Ｇｍアンプの構成品であるＦ
ＥＴ１２とＦＥＴ１１′とで電流−電圧変換回路として
のカレントミラー回路を構成している。そして、ＦＥＴ
１１′のゲート端子にバイアス電流制御回路１２からの
バイアス電流ｉ_BIASが入力され、所定の電圧に変換され
て、各ＧｍアンプのＧｍ値を制御するようになされてい
る。

【００３５】このように形成されたＧｍ−ＣフィルタＦ
において、調整フィルタ１３の出力特性の調整を行う場
合には、まず、ＰＬＬ回路１０が作動して、基準クロッ
ク信号ＣＫを基準フィルタ５１においてフィルタ処理し
た信号と基準クロック信号ＣＫとをもとにその位相比較
器５２の出力信号ｆｈが基準クロック信号ＣＫの２倍の
周波数をもつデューティ比５０％の信号となるように、
積分器５３からのバイアス電流ｉ_PLLによって基準フィ
ルタ５１の出力特性を調整する。そして、基準フィルタ
５１の出力特性が所定の出力特性に調整され、バイアス
電流ｉ_PLLが一定値となったものとする。

【００３６】このとき、積分器５３の出力であるバイア
ス電流ｉ_PLLはバイアス電流制御回路１２にも供給され
ており、バイアス電流制御回路１２の各スイッチ２９〜
３６がオフ状態であるものとすると、バイアス電流源２
０のみからバイアス電流ｉ_PL _Lに応じた基準電流ｉ_ref
が発生され、これがバイアス電流ｉ_BIASとして、調整フ
ィルタ１３に供給される。これによって、調整フィルタ
１３はこのバイアス電流ｉ_BIASに応じてそのＧｍ値が制
御され、所定の出力特性を得ることが可能に設定される
ことになる。

【００３７】そして、オペレータは例えば、試験用の入
力信号を調整フィルタ１３に入力してその出力信号を検
出し、このとき、調整フィルタ１３と基準フィルタ５１
とのカットオフ周波数が同一に設計されている場合でも
各Ｇｍアンプを構成するＭＯＳＦＥＴの素子のばらつき
等のために、調整フィルタ１３の出力特性が基準フィル
タ５１の出力特性と異なっている場合には、オペレータ
は、デジタル制御回路１１からその出力特性誤差に応じ
た電流指令値をキー入力する。

【００３８】これによって、デジタル制御回路１１から
は電流指令値で指定された電流を発生させるための８ビ
ットのデジタル設定信号Ｆｓが出力され、例えば、バイ
アス電流ｉ_BIASを増加させる場合には、スイッチ２９〜
３２の何れか又は全部をオン状態とすることによりバイ
アス電流ｉ_BIASを１ｉ_r〜１５ｉ_rの間で増加させるこ
とが可能となり、バイアス電流ｉ_BIASを減少させる場合
には、スイッチ３３〜３６の何れか又は全部をオン状態
とすることによりバイアス電流ｉ_BIASを増減することが
できる。そして、例えば、スイッチ３２だけオン状態と
することにより、バイアス電流ｉ_BIASを１ｉ_rだけ増加
させることができ、また、スイッチ２９と３１だけオン
状態とすることによりバイアス電流ｉ_BIASを８ｉ_r＋２
ｉ_r＝１０ｉ_rだけ増加させる、というように、オン状
態とするスイッチの組み合わせにより１ｉ_r〜１５ｉ_r
の間でバイアス電流ｉ_BIASを増加させることができ、同
様に、スイッチ３３〜３６をオン状態とするスイッチの
組み合わせにより１ｉ_r〜１５ｉ_rの間でバイアス電流
ｉ_BIASを減少させることができる。

【００３９】したがって、バイアス電流ｉ_BIASが増減す
ることによりそれに応じて調整フィルタ１３の各Ｇｍア
ンプＡＭＰ２０１〜ＡＭＰ２１３のＧｍ値が増減し、こ
れによりカットオフ周波数ｆｃを設計値ｆｃ^*に設定す
ることができ、所定の出力特性を得ることができる。そ
して、調整フィルタ１３の出力信号が所定の出力特性と
なったとき、その状態で、各バイアス電流源２１〜２８
の各設定回路１０１のプロービング用パッド９５〜９７
に電流を流してメタル層９３及び９４を焼き切ることに
より、各スイッチ２９〜３６のオンオフ状態が固定さ
れ、これによって、調整フィルタ１３の出力特性が所定
のフィルタ特性に固定される。

【００４０】したがって、例えば、Ｇｍ−Ｃ型低域通過
フィルタを組み込んだＬＳＩを用いた装置等を製品化し
た場合等には、このＬＳＩを装置に組み込む前、或い
は、装置を出荷する前又は後に調整を行う必要があり、
装置によってはこのような調整はコスト上昇を招くなど
の好ましくないことがあるので、ＬＳＩ出荷前の検査等
に、上述のＧｍ−ＣフィルタＦにおいて、デジタル制御
回路１１により所定の出力特性となるようなデジタル設
定信号Ｆｓを選定し、所定の出力特性となったときに設
定回路１０１によって各スイッチをデジタル設定信号Ｆ
ｓに応じてオン又はオフ状態に固定することにより、高
精度なフィルタ特性を有するＧｍ−Ｃ型低域通過フィル
タを供給することができる。或いは、このＧｍ−Ｃフィ
ルタＦの調整をユーザ側で行うようにすることも可能で
ある。また、実際のＬＳＩの出荷検査においては、デジ
タル制御回路１１がＬＳＩ検査のためのテスター装置に
含まれており、テスター装置からプローブ用針をプロー
ビング用パッド９６に当てることで設定信号を与えるこ
とが好ましい。

【００４１】また、バイアス電流をデジタルで増減する
ことが可能であるので、各バイアス電流源２１〜２８で
発生する微小電流の単位ｉ_rを極微小に設定することに
より、ほとんど連続的にバイアス電流を可変とすること
が可能となって的確な微調整を容易に行うことができ、
調整フィルタ部１３の出力特性を、容易確実に所定のフ
ィルタ特性に設定することができる。

【００４２】また、バイアス電流源２０〜２８はカレン
トミラー回路に構成されているので、温度変化等の環境
変化が生じた場合には、ＰＬＬ回路１０からのバイアス
電流ｉ_PLLが変化するが、このとき、バイアス電流源２
１〜２８で発生する微小電流はバイアス電流源２０で発
生する基準電流ｉ_refに比例するので、この微小電流も
環境変化に追従した電流値となり、より高精度にバイア
ス電流ｉ_BIASの調整を行うことができ、より高精度な出
力特性調整を行うことができる。

【００４３】なお、上記第１実施例においては、バイア
ス電流ｉ_BIASを調整することによりＧｍ値を調整する場
合について説明したが、バイアス電流ｉ_BIASに応じた電
圧値に対して調整を行うようにすることも可能である。
また、上記第１実施例においては、デジタル設定信号Ｆ
ｓを８ビットの信号として形成した場合について説明し
たが、実際にデジタル制御回路１１をＬＳＩに設ける場
合には、符号用に１ビットと、設定値用に４ビットとか
らなる合計５ビットのデジタル設定信号Ｆｓとすること
も可能である。

【００４４】また、上記第１実施例においては、各バイ
アス電流源２１〜２８で発生させる電流値を二進数の各
ビット対応に設定した場合について説明したが、これに
限らず任意に設定することができる。また、上記第１実
施例においては、電流値の異なる複数の定電流源を設
け、これら定電流源を選択するスイッチを設け、デジタ
ル指令信号に応じてスイッチが作動するようにした場合
について説明したが、例えば、図６に示すように、ＰＬ
Ｌ回路１０からのバイアス電流ｉ_PLLを微調整するため
の微調整用バイアス電流を発生する微調整用電流発生回
路１４と、上述のＰＬＬ回路１０と、前記微調整用電流
発生回路１４からの微調整用バイアス電流とＰＬＬ回路
１０からのバイアス電流ｉ_PLLに応じた基準電流ｉ_ref
とをもとにバイアス電流ｉ_BIASを形成するバイアス電流
制御回路１２ａと調整フィルタ１３とからＧｍ−Ｃフィ
ルタ回路Ｆを構成することも可能である。

【００４５】具体的には、例えば、図７に示すように、
カレントミラー回路を構成するＭＯＳＦＥＴからなるＦ
ＥＴ１５１及び１５２と、電流生成用のＦＥＴ１５０と
からバイアス電流制御回路１２ａを構成する。これらＦ
ＥＴ１５１及び１５２のソース側は電源ラインＶ_DDに接
続され、ＦＥＴ１５１と接地ラインＶ_SSとの間に電流加
算用の電流値を任意に設定可能な定電流源１５３が接続
され、ＦＥＴ１５２と接地ラインＶ_SSとの間に電流減算
用の電流値を任意に設定可能な定電流源１５４が接続さ
れ、これら定電流源１５３と１５４とで微調整用電流発
生回路１４を構成している。

【００４６】そして、これらＦＥＴ１５１及び１５２と
並列に電流生成用のＦＥＴ１５０が接続され、このＦＥ
Ｔ１５０のゲート端子にはＰＬＬ回路１０からのバイア
ス電流ｉ_PLLが入力されてこのバイアス電流ｉ_PLLに応
じた基準電流ｉ_refに変換され、この基準電流ｉ_refと
定電流源１５３及び１５４で発生する電流値とからバイ
アス電流ｉ_BIASが形成されて調整フィルタ１３に供給さ
れるようになされている。調整フィルタ１３では、上記
と同様に、このバイアス電流ｉ_BIASに応じた出力特性を
有して作動するようになされている。

【００４７】したがって、例えば、図７のように形成し
たＧｍ−ＣフィルタＦにおいて調整フィルタ１３の調整
を行う場合には、調整フィルタ１３に例えば試験用の信
号を入力してその出力特性を検出し、所定の出力特性と
ならない場合には、定電流源１５３又は１５４の電流値
を、例えばその抵抗値をデジタル指令信号に基づいて変
更すること等により調整し、所望の出力特性となったと
き電流値を固定する。これにより、調整フィルタ１３へ
のバイアス電流ｉ_BIASを調整し、調整フィルタ１３のフ
ィルタ特性を調整することも可能である。

【００４８】次に、本発明の第２実施例について説明す
る。図８は、第２実施例におけるＧｍ−ＣフィルタＦの
概略構成を表したものであり、基準クロック信号ＣＫに
基づき所定のバイアス電流ｉ_PLLを形成して出力する上
記第１実施例と同一構成のＰＬＬ回路１０と、オペレー
タの設定信号に基づき所定の選択信号Ｆｃを出力する調
整手段及び選択手段としてのデジタル制御回路１１ａ
と、デジタル制御回路１１ａからの選択信号Ｆｃに基づ
きその出力特性が設定され、ＰＬＬ回路１０からのバイ
アス電流ｉ_PLLに応じて作動するＧｍ−Ｃ型低域通過フ
ィルタで構成される調整フィルタ１３ａとから構成され
ている。

【００４９】そして、調整フィルタ１３ａは、図９に示
すように、図１６に示す基準フィルタ５１と同様の構成
であるが、各ＧｍアンプＡ１００〜Ａ４００、容量Ｃ１
００及びＣ２００はそれぞれ複数のＧｍアンプ及び複数
の容量からそれぞれ選択可能に形成されている。すなわ
ち、ＧｍアンプＡ１００は、例えば、図１０に示すよう
にＧｍ値の異なるＧｍアンプＡ１０１〜Ａ１０４と、こ
の各ＧｍアンプＡ１０１〜Ａ１０４のそれぞれに対応す
るこれらＧｍアンプを選択するスイッチＳａ１０１〜Ｓ
ａ１０４とから構成され、それぞれ対応するＧｍアンプ
とスイッチとが直列に接続され、これら直列回路が並列
に接続されている。そして、ＧｍアンプＡ２００〜Ａ４
００も同様に形成されている。

【００５０】また、容量Ｃ１００は例えば図１１に示す
ように、容量値の異なる容量Ｃ１０１〜Ｃ１０４と、こ
の容量Ｃ１０１〜Ｃ１０４のそれぞれに対応するこれら
容量を選択するスイッチＳｃ１０１〜Ｓｃ１０４とから
構成され、それぞれ対応する容量とスイッチとが直列に
接続され、この直列回路が並列に接続されている。そし
て、容量Ｃ２００も同様に形成されている。

【００５１】そして、これら各スイッチＳａ及びＳｃの
それぞれには、上記第１実施例と同様の図４に示す設定
回路１０１が接続されている。デジタル制御回路１１ａ
は、上記第１実施例のデジタル制御回路１１と同様に、
例えば、マイクロコンピュータ等で構成され、前記各ス
イッチＳａ及びＳｃを選択する選択信号Ｆｃを出力し、
例えば、選択信号Ｆｃが“１”であるとき対応するスイ
ッチがオン状態となり、選択信号Ｆｃが“０”であると
き対応するスイッチがオフ状態となるように形成されて
いる。

【００５２】そして、このように形成されたＧｍ−Ｃフ
ィルタＦにおいて調整フィルタ１３ａの出力特性の調整
を行う場合には、上記第１実施例と同様に、まずＰＬＬ
回路１０が作動して、基準クロック信号ＣＫを基準フィ
ルタ５１においてフィルタ処理した信号と基準クロック
信号ＣＫとをもとにその位相比較器５２の出力信号ｆｈ
が基準クロック信号ＣＫの２倍の周波数をもつデューテ
ィ比５０％の信号となるように、積分器５３からのバイ
アス電流ｉ_PLLにより基準フィルタ５１の出力特性が調
整される。そして、基準フィルタ５１の出力特性が所定
の出力特性に調整され、バイアス電流ｉ_PLLが一定値と
なったものとする。

【００５３】オペレータはこの状態から、調整フィルタ
１３ａの出力特性の調整を開始する。このとき、積分器
５３の出力であるバイアス電流ｉ_PLLは各ＧｍアンプＡ
１００〜Ａ４００に供給されている。そして、オペレー
タは、デジタル制御回路１１ａからキー入力することに
より、調整フィルタ１３ａの各ＧｍアンプＡ１００〜Ａ
４００及び容量Ｃ１００，Ｃ２００の各スイッチＳａ及
びＳｃに対し、所望のＧｍ値及び容量値であるＧｍアン
プ及び容量を選択する選択信号Ｆｃを出力させると共
に、例えば試験用の入力信号を調整フィルタ１３ａに入
力し、その出力信号を検出する。これによって、選択信
号Ｆｃが出力されることにより所定のスイッチがオン状
態となり、所望のＧｍ値及び容量値からなるＧｍ−Ｃフ
ィルタが形成される。

【００５４】ここで、ＧｍアンプＡ１００〜Ａ４００の
Ｇｍ値をそれぞれｇｍ１〜ｇｍ４、容量Ｃ１００及びＣ
２００の容量値とｃ１及びｃ２とすると、このフィルタ
部１４の伝達関数は次式（１）によって表すことができ
る。また、調整フィルタ１３ａのカットオフ周波数ｆｃは次
式（２）として表すことができる。

【００５５】ｆｃ＝（ｇｍ２・ｇｍ３／ｃ１・ｃ２）^0.5／２π ……（２）したがって、ｇｍ１〜ｇｍ４，ｃ１及びｃ２を任意に設
定することにより、伝達関数及びカットオフ周波数を可
変にすることができる。そして、式（２）からわかるよ
うに、ｇｍ１〜ｇｍ４を一律にａ倍すると、そのカット
オフ周波数ｆｃもａ倍となるのは明らかである。

【００５６】よって、デジタル制御回路１１ａにより調
整フィルタ１３ａの各ＧｍアンプのＧｍ値及び容量値を
任意に設定した調整フィルタ１３ａの出力信号が、例え
ば、各ＦＥＴの素子のばらつき等によって、所定の出力
特性が得られなかったものとすると、例えば、調整フィ
ルタ１３ａのカットオフ周波数ｆｃを決定するＧｍアン
プＡ２００及びＡ３００，容量Ｃ１００及びＣ２００を
他の値に変更する。すなわち、デジタル制御回路１１ａ
からキー入力することにより各スイッチＳａ及びＳｃを
操作して他のＧｍ値、容量値を有するＧｍアンプ、容量
を作動することにより、調整フィルタ１３ａの出力信号
が所望の出力特性となるように調整を行い、所望の出力
特性を有する調整フィルタ１３ａを形成する。

【００５７】そして、このようにして所望の出力特性を
有する調整フィルタ１３ａが形成されると、上記第１実
施例と同様にしてその各スイッチＳａ及びＳｃに形成さ
れた設定回路１０１のプロービング用パッド９５〜９７
に電流を流すことによって、各スイッチＳａ及びＳｃを
オン又はオフ状態に固定することにより、調整フィルタ
１３ａから、確実に所望の出力特性を有する出力信号を
得ることができる。

【００５８】したがって、例えば、デジタル制御回路１
１ａによって上述のように調整を行い、調整フィルタ１
３ａのみをＧｍ−Ｃフィルタとして出荷することも可能
であり、また、例えば、デジタル制御回路１１ａ，ＰＬ
Ｌ回路１０及び調整フィルタ１３ａをＧｍ−Ｃフィルタ
として出荷し、ユーザ側で任意に調整することも可能で
ある。

【００５９】また、例えば、選択可能に形成された各Ｇ
ｍアンプ及び容量の値を、それらの組み合わせによって
複数の所定の出力特性となるように設定しておき、ユー
ザ側でその所望の出力特性となるような組み合わせで各
Ｇｍアンプ及び容量の値をデジタル制御回路１１ａによ
って設定することにより、任意に出力特性を設定するこ
とも可能である。

【００６０】なお、上記第２実施例においては、Ｇｍア
ンプＡ１００〜Ａ４００、及び容量Ｃ１００、Ｃ２００
は、それぞれ特性の異なる４つのＧｍアンプ又は容量か
ら形成される場合について説明したが、特性の異なる任
意の複数のＧｍアンプ又は容量から形成することができ
る。また、上記第１及び第２実施例においては、周波数
特性精度の優れた性能を有したＧｍ−Ｃフィルタを実現
することができるので、従来のＧｍ−Ｃフィルタ回路の
ように、相対精度を向上させるためにＭＯＳＦＥＴのチ
ャネル長及びチャネル幅の大きいものを使用することに
よって、チップサイズが大きくなることはない。

【００６１】なお、上記第１及び第２実施例において
は、図２に示すようなＭＯＳＦＥＴで形成されるＧｍア
ンプにより調整フィルタ１３を構成した場合について説
明したが、例えば、図１２に示すようにコモンフィード
バック型に構成することも可能である。また、上記第１
及び第２実施例においては、自己調整用バイアス信号発
生回路としてＰＬＬ回路を用いた場合について説明した
が、これに限らず、他のバイアス源を適用することも可
能であり、例えば、外部から固定バイアス信号を供給す
るようにすることも可能である。

【００６２】また、上記第１及び第２実施例において
は、調整対象である調整フィルタの出力特性を、調整フ
ィルタへのバイアス電流ｉ_BIASにより調整する場合、或
いは、調整フィルタを形成するＧｍアンプ又は容量を選
択することによって調整する場合の何れか一方により調
整する場合について説明したが、例えば、調整フィルタ
を図１０及び図１１に示すように複数のＧｍアンプ及び
容量で形成し、これらＧｍアンプ及び容量から所望の出
力特性を得ることのできるＧｍアンプ及び容量を選択す
ると共に、各Ｇｍアンプへ供給するバイアス電流ｉ_BIAS
を調整し、所定の出力特性となるように調整することも
可能である。

【００６３】また、上記第１及び第２実施例において
は、設定回路１０１ではメタル層９３及び９４に電流を
流して焼き切る場合について説明したが、これに限らず
例えば、ポリシリコンの層を適用することも可能であ
り、また、例えば、レーザ光の照射等により切断するよ
うにすることも可能である。さらに、上記第１及び第２
実施例においては、図１３に示すように、基準フィルタ
５１を利用したＰＬＬ回路を適用した場合について説明
したが、例えば、図１７に示すように、基準フィルタ５
１に替えて、通常ＰＬＬ回路に頻繁に用いられるような
電流／電圧制御型発振器（ＶＣＯ）６１を適用すること
も可能である。このＶＣＯ６１は、外部からの制御電流
又は制御電圧によって発振周波数を変更可能に形成され
ている。そして、図１７に示すようなＰＬＬ回路によれ
ば、ＶＣＯ６１の発振周波数が基準クロック信号周波数
に一致した場合、位相比較器５２の出力信号のデューテ
ィ比が５０％となり、積分器５３の出力レベルが一定に
なって位相ロック状態となる。そして、ＶＣＯ６１の発
振周波数が基準クロック周波数より大きい時には位相比
較器５２の出力信号のデューティ比が５０％でなくな
り、結果として積分器５３の出力レベルが変化して最終
的に周波数が一致するように動作して位相ロック状態が
実現できる。

【００６４】ここで、ＶＣＯ６１は、例えば図１８に示
すように、ＧｍアンプＡＭＰ１１〜ＡＭＰ１３と容量Ｃ
１１及びＣ１２とから構成され、ＧｍアンプのＧｍ値は
積分器５３の出力信号であるバイアス電流ｉ_PLLに応じ
て決定され、Ｇｍ値が大きい場合には発振周波数が大き
くなり、逆に、Ｇｍ値が小さい場合には発振周波数が小
さくなる。なお、ＧｍアンプＡＭＰ１１及びＡＭＰ１２
は発振周波数を司るアンプであって、ＧｍアンプＡＭＰ
１３は回路を発振させるための負性抵抗として働いてい
る。

【００６５】

【発明の効果】以上説明したように、本発明に係るＧｍ
−Ｃフィルタによれば、設定信号に基づいて、自己調整
用バイアス信号発生回路から出力されるバイアス信号に
比例した調整信号を形成するようにしたから、例えば、
Ｇｍアンプを形成するＭＯＳＦＥＴの素子のばらつき等
によってＧｍ−Ｃフィルタ回路から設計値どおりのフィ
ルタ特性を得ることができない場合でも、Ｇｍ−Ｃフィ
ルタ回路の出力特性が所定のフィルタ特性となるように
調整信号を発生させＧｍアンプの出力特性を調整するこ
とにより、Ｇｍ−Ｃフィルタ回路のフィルタ特性を所定
のフィルタ特性に設定することができる。特に、Ｇｍ−
Ｃフィルタ回路の実際の出力特性に応じて設定信号を設
定することによって、実際の出力特性に応じたフィルタ
特性を得ることができる。

【００６６】

【００６７】

【００６８】

【００６９】

【００７０】

【図面の簡単な説明】

【図１】本発明の第１実施例におけるＧｍ−Ｃフィルタ
の概略構成図である。

【図２】ＧｍアンプＡＭＰの一例を示す回路図である。

【図３】バイアス電流制御回路の一例を示す回路図であ
る。

【図４】設定回路の一例を示す回路図である。

【図５】調整フィルタの一例を示す回路図である。

【図６】Ｇｍ−Ｃフィルタのその他の例を示す構成図で
ある。

【図７】図６の詳細回路図である。

【図８】本発明の第２実施例におけるＧｍ−Ｃフィルタ
の概略構成図である。

【図９】調整フィルタ１３ａの説明図である。

【図１０】ＧｍアンプＡ１０１の一例を示す説明図であ
る。

【図１１】容量Ｃ１０１の一例を示す説明図である。

【図１２】ＧｍアンプＡＭＰのその他の例を示す回路図
である。

【図１３】従来のＧｍ−Ｃフィルタの概略構成図であ
る。

【図１４】基準フィルタ５１の出力特性を表す説明図で
ある。

【図１５】基準フィルタ５１の動作説明に供する説明図
である。

【図１６】基準フィルタ５１の一例を示す説明図であ
る。

【図１７】ＰＬＬ回路のその他の例を示す回路図であ
る。

【図１８】電流／電圧制御型発振器６１の一例を示す回
路図である。

【符号の説明】

１０ＰＬＬ回路１１，１１ａデジタル制御回路１２バイアス電流制御回路１３，１３ａ調整フィルタ２０〜２８バイアス電流源２９〜３６スイッチ５１基準フィルタ５２位相比較器５３積分器５４，５５コンパレータ１０１設定回路ＡＭＰ１〜４ＧｍアンプＣ１，Ｃ２容量

フロントページの続き (56)参考文献特開平３−93309（ＪＰ，Ａ) 特開平４−103288（ＪＰ，Ａ) 特開平５−114835（ＪＰ，Ａ) 特開平５−114836（ＪＰ，Ａ) 特開平７−202632（ＪＰ，Ａ) 特開平７−312533（ＪＰ，Ａ) 特表昭61−501675（ＪＰ，Ａ) 米国特許5325317（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 11/04

Claims

(57)【特許請求の範囲】

【請求項１】容量と調整信号に応じて相互コンダクタ
ンスを制御可能に形成されたＧｍアンプとで構成され、
所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するため
の調整信号を形成する調整信号形成手段と、前記調整信号を形成するための設定信号を出力する調整
信号設定手段と、前記Ｇｍアンプの出力特性を設定するためのバイアス信
号を発生する自己調整用バイアス信号発生回路と、を備
え、前記調整信号形成手段は、前記調整信号設定手段で設定
される設定信号に基づき、前記自己調整用バイアス信号
発生回路から出力されるバイアス信号に比例した調整信
号を形成することを特徴とするＧｍ−Ｃフィルタ。
【請求項２】前記調整信号設定手段が出力する設定信
号は、少なくとも１ビット以上のデジタル設定信号であ
ることを特徴とする請求項１記載のＧｍ−Ｃフィルタ。
【請求項３】前記自己調整用バイアス信号発生回路
は、前記Ｇｍ−Ｃフィルタ回路に用いられているＧｍア
ンプと同じ構成のＧｍアンプと容量とからなり且つ基準
クロック信号が入力されるフィルタ回路と、該フィルタ
回路の出力信号と前記基準クロック信号との位相差を求
める位相比較器と、積分器とから構成されるＰＬＬ回路
で形成されることを特徴とする請求項１又は２記載のＧ
ｍ−Ｃフィルタ。
【請求項４】前記調整信号設定手段は、前記Ｇｍ−Ｃ
フィルタ回路の実際の出力特性に応じて前記設定信号を
設定することを特徴とする請求項１乃至３の何れかに記
載のＧｍ−Ｃフィルタ。
【請求項５】前記Ｇｍ−Ｃフィルタ回路は、複数のＧ
ｍアンプ又は複数の容量のうちの何れかを選択すること
により前記フィルタ特性を変更可能な回路であって、前
記Ｇｍアンプ又は前記容量を、これらが接続されている
回路から物理的に切断する切断手段を備えることを特徴
とする請求項１乃至４の何れかに記載のＧｍ−Ｃフィル
タ。
【請求項６】前記調整信号形成手段は、複数の電流源
のうちの何れかを選択して前記調整信号を形成するよう
にした手段であって、前記電流源を、これらが接続され
ている回路から物理的に切断する切断手段を備えること
を特徴とする請求項１乃至５の何れかに記載のＧｍ−Ｃ
フィルタ。