JP3371860B2 - Ａｔｍネットワークにおけるｃｄｖ制御方式 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はＡＴＭ（Ａｓｙｎｃ
ｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期
転送モード）ネットワークにおけるＣＤＶ（Ｃｅｌｌ
Ｄｅｌａｙ Ｖａｒｉａｔｉｏｎ：セル遅延揺らぎ）制
御方式に関し、特にＡＴＭネットワークに配備されるＣ
ＬＡＤ（Ｃｅｌｌ Ａｓｓｅｍｂｌｙ ａｎｄ Ｄｉｓ
ａｓｓｅｍｂｌｙ：セル組立・分解）装置においてＣＤ
Ｖを吸収するＣＤＶ制御方式に関する。 【０００２】 【従来の技術】ＡＴＭネットワークにおいて、音声など
のように一定時間間隔でトラフィックが発生するＣＢＲ
（Ｃｏｎｓｔａｎｔ Ｂｉｔ Ｒａｔｅ：固定伝送速
度）トラフィックの伝送を行う場合には、ＡＴＭネット
ワークの内部で発生するＣＤＶの影響により、セルの受
信側で音声などの再生ができなくなることがある。 【０００３】この問題を解決する手段として、従来技術
においては、セル受信側にネットワーク内部で発生した
ＣＤＶを吸収するためのバッファを用意して、一定時間
セルの蓄積を行い、付加遅延を加えることでＣＤＶを吸
収し、ＣＢＲとしての品質を保っていた。 【０００４】このようなＣＤＶを吸収する技術の一例と
して、特開平８−１６３１５０号公報記載の「ＣＢＲト
ラフィックのＣＤＶ制御方法及び装置」が知られてい
る。 【０００５】この公報では、図６に示すように、ＡＴＭ
スイッチの出力段にて、シェーピング手段を用いてＣＢ
ＲセルのＣＤＶを吸収する技術が記載されている。 【０００６】図６は、従来のＣＤＶ制御方式を示すブロ
ック図である。 【０００７】図６において、ＣＤＶを含んだ入力ＣＢＲ
セル流６３は、シェーピングＦＩＦＯ６４に一時的に蓄
積される。また、蓄積経過時間監視回路６１は、シェー
ピングＦＩＦＯ６４にセルが蓄積されてからの経過時間
を監視し、一定時間が経過するとシェーピング制御回路
６２にセル出力の開始指示を出す。そして、シェーピン
グ制御回路６２がシェーピングＦＩＦＯ６４に出力指示
を出すことにより、出力ＣＢＲセル流６５がシェーピン
グＦＩＦＯ６４から出力される。以上の動作を行うこと
により、出力ＣＢＲセル流６５はＣＤＶが除去されたセ
ル流となる。 【０００８】 【発明が解決しようとする課題】上述した従来のＣＤＶ
制御方式は、ＣＤＶを吸収するために、常に一定時間の
間、セルをＦＩＦＯメモリに蓄積する手法であるため、
ネットワーク内部でＣＤＶが発生していない時でも、定
常的にある定量のセル伝送遅延が発生するという問題が
あった。 【０００９】一般にＡＴＭネットワーク内部で発生する
ＣＤＶ値は予測が困難であるために、ＦＩＦＯメモリに
蓄積させるセルの量は、セル蓄積遅延によりネットワー
クに不具合が発生しない程度の値が一律に決定されてい
た。従って、通常のネットワーク運用時にＣＤＶ値が小
さい場合においても、常に不必要な遅延が付加されてし
まうという問題があった。 【００１０】本発明の目的は、上述した問題を解消する
ことにあり、ＡＴＭネットワークで発生するＣＤＶ値を
常時モニタし、ＣＤＶ吸収用バッファ内部に蓄積するセ
ルの量を、発生するＣＤＶ値によりダイナミックに変動
させて制御するＣＤＶ制御方式を提供することにある。 【００１１】 【課題を解決するための手段】本発明のＡＴＭネットワ
ークにおけるＣＤＶ制御方式は、ＡＴＭネットワークに
配備されるＣＬＡＤ装置において、前記ＣＬＡＤ装置
は、ＡＴＭネットワークとのインタフェース機能を有し
ＡＴＭセルの送受信機能を有するＡＴＭインタフェース
回路と、受信した前記ＡＴＭセルのＣＤＶを吸収するＣ
ＤＶ制御回路と、前記ＣＤＶ制御回路の出力するセルを
分解して端末回線インタフェース回路に出力すると共
に、前記端末回線インタフェース回路の出力をセルに組
み立てて前記ＡＴＭインタフェース回路に出力するＡＴ
Ｍセル組立・分解回路と、前記ＡＴＭセル組立・分解回
路に接続され端末装置とのインタフェース機能を有する
前記端末回線インタフェース回路と、前記ＣＬＡＤ装置
の全体を制御するＣＰＵと、前記ＣＰＵと前記ＣＬＡＤ
装置の各回路とを接続する制御バスとを備え、前記ＣＤ
Ｖ制御回路は、入力ＣＢＲセル流を受信するセル受信回
路と、前記セル受信回路の出力を一時蓄積するＦＩＦＯ
バッファと、前記ＦＩＦＯバッファからセルを取り出し
て出力ＣＢＲセル流を出力するセル送信回路と、前記セ
ル受信回路の受信したセル流のＣＤＶ値をモニタするＣ
ＤＶ監視回路と、前記ＣＤＶ監視回路の出力する前記Ｃ
ＤＶ値から前記ＦＩＦＯバッファへの入力セル及び前記
ＦＩＦＯバッファからの出力セルの量を制御するＦＩＦ
Ｏ制御回路とを備え、前記ＣＤＶ制御回路は、前記ＣＤ
Ｖ制御回路に入力された前記入力ＣＢＲセル流の受信が
開始される（ステップＳ１）と、前記ステップＳ１で受
信されたセルは前記ＦＩＦＯバッファに蓄積され（ステ
ップＳ２）、前記ＦＩＦＯ制御回路は、前記ＣＤＶ監視
回路からのＣＤＶ値をある一定時間（Ｔ）だけモニタし
て、Ｔ時間内で発生した最大のＣＤＶ値（ＣＤＶＸ）に
一定の値（Ｘ）を加えた時間分すなわちＣＤＶＸ＋Ｘ時
間分だけセルを前記ＦＩＦＯバッファに初期蓄積をする
ように前記ＦＩＦＯバッファを制御し、次に、前記ＦＩ
ＦＯ制御回路は、初期蓄積が完了したか否かをモニタし
（ステップＳ３）、初期蓄積が完了していなければ（ス
テップＳ３のＮＯ）ステップＳ２に戻って前記ＦＩＦＯ
バッファへのセル蓄積を継続し、また、初期蓄積が完了
していれば（ステップＳ３のＹＥＳ）、前記ＦＩＦＯバ
ッファへのセル蓄積を継続すると同時に前記セル送信回
路にあらかじめ定義された 一定レート（ＰＣＲ）にてセ
ル送出を開始し（ステップＳ４）、次に、前記ＦＩＦＯ
制御回路は、前記ＦＩＦＯバッファでセルのアンダーフ
ローもしくはオーバーフローが発生しているかをモニタ
し（ステップＳ５）、アンダーフローもしくはオーバー
フローが発生していた場合には（ステップＳ５のＹＥ
Ｓ）、前記ＦＩＦＯバッファをリセットして（ステップ
Ｓ６）、前記ＦＩＦＯバッファへの初期蓄積ステップ
（ステップＳ２）に戻り、前記ステップＳ５において、
前記ＦＩＦＯバッファにアンダーフローもしくはオーバ
ーフローが発生していない場合には（ステップＳ５のＮ
Ｏ）、前記ＦＩＦＯ制御回路は前記ＦＩＦＯバッファ内
部に実際に蓄積されているセル量をモニタし（ステップ
Ｓ７）、かつ、前記ＣＤＶ監視回路からの前記ＣＤＶ値
により、現在蓄積されているセル量が、現在のＣＤＶ値
から判断して最適か否かを判断し（ステップＳ８）、現
在平均的に前記ＦＩＦＯバッファ内に蓄積されているセ
ル量をＹとし、前記ＣＤＶ監視回路からのＣＤＶ値をＣ
ＤＶＺとする場合に、前記Ｙと前記ＣＤＶＺを比較し
て、前記Ｙが前記ＣＤＶＺよりも十分大きいと判断され
る場合に限り（ステップＳ８のＹＥＳ）、前記ＦＩＦＯ
バッファをリセットして（ステップＳ９）、前記ＦＩＦ
Ｏバッファへの初期蓄積ステップ（ステップＳ２）に戻
り、前記ステップＳ８で、現在蓄積されているセル量が
最適と判断される場合には（ステップＳ８のＮＯ）、前
記ステップＳ４に戻りセル蓄積を継続する、ことを特徴
とする。 【００１２】 【００１３】 【００１４】 【００１５】 【００１６】 【００１７】 【００１８】 【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。 【００１９】図１は本発明のＣＬＡＤ装置の一つの実施
の形態を示すブロック図である。 【００２０】ＣＬＡＤ装置は、非ＡＴＭデータをＡＴＭ
データに変換する、あるいは、その逆変換を行う装置で
あり、ＡＴＭネットワークとアナログ電話等の既存のネ
ットワークサービスとを結合するために、ＡＴＭネット
ワークに配備されるセル組立・分解装置である。 【００２１】図１に示す本実施の形態は、ＣＬＡＤ装置
１０の一つの実施の形態を示すものであり、ＡＴＭネッ
トワークとのインタフェース機能を有しＡＴＭセルの送
受信機能を有するＡＴＭインタフェース回路１１と、受
信したＡＴＭセルのＣＤＶを吸収するＣＤＶ制御回路１
２と、ＣＤＶ制御回路１２の出力するセルを分解して端
末回線インタフェース回路１４に出力すると共に、端末
回線インタフェース回路１４の出力をセルに組み立てて
ＡＴＭインタフェース回路１１に出力するＡＴＭセル組
立・分解回路１３と、ＡＴＭセル組立・分解回路１３に
接続され端末装置とのインタフェース機能を有する端末
回線インタフェース回路１４と、ＣＬＡＤ装置１０の全
体を制御するＣＰＵ１５と、ＣＰＵ１５とＣＬＡＤ装置
１０の各回路とを接続する制御バス１６とから構成され
ている。 【００２２】ＡＴＭネットワークからＡＴＭセルとして
入力されるＣＢＲセルは、ＡＴＭインタフェース回路１
１に入力され、ＣＤＶ制御回路１２にてＣＤＶが吸収さ
れてＡＴＭセル組立・分解回路１３に入力される。ＡＴ
Ｍセル組立・分解回路１３ではＣＤＶの無いセル流を分
解するため、端末回線インタフェース回路１４を経由し
て端末装置に出力されるデータは送信側で送出した非Ａ
ＴＭデータとして元通りに再生される。 【００２３】一方、端末装置から端末回線インタフェー
ス回路１４を介して入力される端末データとしてのＣＢ
Ｒデータは、ＡＴＭセル組立・分解回路１３にて一定の
レートでＡＴＭセル化され、ＡＴＭインタフェース回路
１１を介してＡＴＭネットワークに出力される。従っ
て、ＣＬＡＤ装置１０からＡＴＭネットワークに出力さ
れるＡＴＭセルとしてのＣＢＲセルには揺らぎは発生し
ない。 【００２４】図２は本発明のＣＤＶ制御回路の一例を示
す詳細ブロック図である。 【００２５】図２において、本発明のＣＤＶ制御回路１
２は、入力ＣＢＲセル流２４を受信するセル受信回路２
１と、セル受信回路２１の出力を一時蓄積するＦＩＦＯ
バッファ２２と、ＦＩＦＯバッファ２２からセルを取り
出して出力ＣＢＲセル流２５を出力するセル送信回路２
３と、セル受信回路２１の受信したセル流のＣＤＶ値を
モニタするＣＤＶ監視回路２６と、ＣＤＶ監視回路の出
力するＣＤＶ値からＦＩＦＯバッファ２２への入力セル
及びＦＩＦＯバッファ２２からの出力セルの量を制御す
るＦＩＦＯ制御回路２７とから構成されている。 【００２６】図２において、ＣＤＶを含んだ入力ＣＢＲ
セル流２４は、セル受信回路２１にて受信され、ＦＩＦ
Ｏ制御回路２７の制御によりＦＩＦＯバッファ２２に蓄
積される。ＣＤＶ監視回路２６は、セル受信回路２１で
のセル受信時刻により受信セルのＣＤＶ値を常時モニタ
しており、セル受信の度にＣＤＶ値をＦＩＦＯ制御回路
２７に送信する。ＦＩＦＯ制御回路２７は、ＣＤＶ監視
回路２６からのＣＤＶ値と、ＦＩＦＯバッファ２２内の
蓄積セル量を比較して、現在のＣＤＶ値での最適な蓄積
セル量になっているかを判断し、最適でない場合にはＦ
ＩＦＯバッファ２２内の蓄積セル量を調節する。ＦＩＦ
Ｏバッファ２２は、ＦＩＦＯ制御回路２７の指示によ
り、セル受信回路２１からのセルの蓄積、及び、セル送
信回路２３へのセル送信を行う。セル送信回路２３に送
信されたセルは、出力ＣＢＲセル流２５としてＣＤＶ制
御回路１２から出力される。 【００２７】次に、図１、図２および図３、図４を参照
して本実施の形態の動作をより詳細に説明する。 【００２８】図３は、本発明のＣＤＶ監視回路の動作を
説明するための説明図である。 【００２９】図４は、本発明のＣＤＶ制御回路の動作を
説明するフローチャートである。 【００３０】先ず、図３を参照してＣＤＶ監視回路の動
作を説明する。 【００３１】図３に示すように、揺らぎの無い入力ＣＢ
Ｒセル流（ａ）と、揺らぎの有る入力ＣＢＲセル流
（ｂ）では、セル到着時刻に差が生じる。揺らぎの無い
入力ＣＢＲセル流（ａ）が入力される場合、セルとセル
の間隔は、入力ＣＢＲセル流２４として定義されている
ＰＣＲ（Ｐｅａｋ Ｃｅｌｌ Ｒａｔｅ：ピークセル速
度）値の逆数、すなわち１／ＰＣＲとなる。また、揺ら
ぎの有る入力ＣＢＲセル流（ｂ）が入力される場合、セ
ルとセルの間隔は、セルの揺らぎの大きさにより決定さ
れ、このセル間隔の差がＣＤＶ値となる。図３の場合
は、１番目のセルの到着時刻は（ａ）と（ｂ）で同じで
あるが、２番目以降のセルの到着時刻はそれぞれ異な
り、（ｂ）においてはそれぞれＣＤＶ１、ＣＤＶ２、Ｃ
ＤＶ３が観測されている。 【００３２】ＣＤＶ監視回路２６は、セル受信回路２１
での各セルの受信時刻と、入力ＣＢＲセル流２４として
定義されているＰＣＲ値の逆数との時間差によりセル受
信毎にＣＤＶ値を監視している。図３（ｂ）の例の場合
は、１番目のセル受信時のＣＤＶ値は０、２番目のセル
受信時のＣＤＶ値はＣＤＶ１、３番目のセル受信時のＣ
ＤＶ値はＣＤＶ２、４番目のセル受信時のＣＤＶ値はＣ
ＤＶ３である。このように、ＣＤＶ監視回路２６は、入
力ＣＢＲセル流２４の到着時刻とあらかじめ定義された
ＰＣＲの値によりセル受信毎のＣＤＶ値を常時監視して
いる。 【００３３】次に、ＣＤＶ制御回路１２の全体の動作に
ついて図４を参照して説明する。 【００３４】図４において、ＣＤＶ制御回路１２に入力
された入力ＣＢＲセル流２４は、セル受信回路２１にて
受信が開始される（Ｓ１）。ステップＳ１で受信された
セルはＦＩＦＯバッファ２２に蓄積される（Ｓ２）。こ
こでＦＩＦＯ制御回路２７は、ＣＤＶ監視回路２６から
のＣＤＶ値をある一定時間（Ｔ）だけモニタして、Ｔ時
間内で発生した最大のＣＤＶ値（ＣＤＶＸ）に一定の値
（Ｘ）を加えた時間分すなわちＣＤＶＸ＋Ｘ時間分だけ
セルをＦＩＦＯバッファ２２に初期蓄積をするようにＦ
ＩＦＯバッファ２２を制御する。次に、ＦＩＦＯ制御回
路２７は、初期蓄積が完了したか否かをモニタし（Ｓ
３）、初期蓄積が完了していなければ（Ｓ３のＮＯ）ス
テップＳ２に戻ってＦＩＦＯバッファ２２へのセル蓄積
を継続し、また、初期蓄積が完了していれば（Ｓ３のＹ
ＥＳ）、ＦＩＦＯバッファ２２へのセル蓄積を継続する
と同時にセル送信回路２３にあらかじめ定義された一定
レート（ＰＣＲ）にてセル送出を開始する（Ｓ４）。 【００３５】次に、ＦＩＦＯ制御回路２７は、ＦＩＦＯ
バッファ２２でセルのアンダーフローもしくはオーバー
フローが発生しているかをモニタし（Ｓ５）、アンダー
フローもしくはオーバーフローが発生していた場合には
（Ｓ５のＹＥＳ）、ＦＩＦＯバッファ２２をリセットし
て（Ｓ６）、ＦＩＦＯバッファ２２への初期蓄積ステッ
プ（Ｓ２）に戻る。ＦＩＦＯバッファ２２でアンダーフ
ローもしくはオーバーフローが発生したということは、
入力ＣＢＲセル流２４に許容値以上のＣＤＶが発生した
ことを意味しているが、次回の初期蓄積ステップ（Ｓ
２）においては、今回よりも大きな初期蓄積量を設定す
るので、連続してＦＩＦＯバッファ２２でアンダーフロ
ーもしくはオーバーフローが発生することは無い。 【００３６】ステップＳ５において、ＦＩＦＯバッファ
２２にアンダーフローもしくはオーバーフローが発生し
ていない場合には（Ｓ５のＮＯ）、ＦＩＦＯ制御回路２
７はＦＩＦＯバッファ２２内部に実際に蓄積されている
セル量をモニタし（Ｓ７）、かつ、ＣＤＶ監視回路２６
からのＣＤＶ値により、現在蓄積されているセル量が、
現在のＣＤＶ値から判断して最適か否かを判断する（Ｓ
８）。つまり、現在平均的にＦＩＦＯバッファ２２内に
蓄積されているセル量をＹとし、ＣＤＶ監視回路２６か
らのＣＤＶ値をＣＤＶＺとする場合に、ＹとＣＤＶＺを
比較して、ＹがＣＤＶＺよりも十分大きいと判断される
場合に限り（Ｓ８のＹＥＳ）、ＦＩＦＯバッファ２２を
リセットして（Ｓ９）、ＦＩＦＯバッファ２２への初期
蓄積ステップ（Ｓ２）に戻る。ステップＳ８で、現在蓄
積されているセル量が最適と判断される場合には（Ｓ８
のＮＯ）、ステップＳ４に戻りセル蓄積を継続する。 【００３７】ステップＳ８での判断は、現状のＣＤＶ値
が十分小さいにもかかわらず、不必要なバッファ蓄積動
作を防止するために実行する。 【００３８】以上のような動作を行うことにより、時々
刻々と変化するＡＴＭネットワークのＣＤＶに、ダイナ
ミックに対応したＣＤＶ制御が可能となる。 【００３９】次に、本発明の第２の実施の形態について
図５を参照して説明する。 【００４０】図５は、本発明のＣＤＶ制御回路の第２の
実施の形態を示す詳細ブロック図である。 【００４１】図５において、ＣＤＶ制御回路２０は、図
２に示したＣＤＶ制御回路１２にＶＣ制御回路２８が追
加された構成となっている。従って、図５において図２
に示す構成要素に対応するものは同一の参照数字または
符号を付し、その説明を省略する。 【００４２】図５に示すＣＤＶ制御回路２０は、ＡＴＭ
ネットワークのＶＣ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅ
ｌ：仮想チャネル）毎に配備された場合を例示するもの
である。 【００４３】すなわち、ＶＣ制御回路２８の内部には、
ＶＣの通信チャネルすなわちＶＣコネクション毎のＶＣ
情報が格納されており、各ＶＣ単位にＦＩＦＯ制御方式
を変更することが可能となっている。コネクション種別
によっては、エンド−エンドでの伝送遅延より伝送品質
が優先される場合もあるし、また、その逆に、エンド−
エンドでの伝送品質よりも伝送遅延が優先される場合も
ある。ＦＩＦＯバッファ２２内に蓄積されるセル量を、
各コネクション毎のＶＣ情報によって制御することによ
り、従来の制御とは異なるＦＩＦＯ制御が可能となる。
例えば、電話通信を中継するコネクションの場合には、
エンド−エンドでの伝送遅延は、エコー発生の原因とな
り致命的な不具合となる。しかし、電話通信において
は、セルが極端に揺らいだ時の過渡期にセルが一時的に
欠如して伝送品質が劣化してもさほどの問題とはならな
い。つまり、伝送遅延が伝送品質に優先する例である。 【００４４】また、データ通信を行っているコネクショ
ンの場合には、伝送遅延はさほど重要な要素ではなく、
伝送品質が優先される。 【００４５】このように、ＶＣ制御回路２８にコネクシ
ョン毎のＶＣ情報を格納しておき、このＶＣ情報によっ
てＦＩＦＯ制御回路２７のＦＩＦＯ制御方式を変更でき
るため、コネクションの特性に応じたＦＩＦＯ制御を行
うことが可能となる。 【００４６】 【発明の効果】以上説明したように、本発明のＡＴＭネ
ットワークにおけるＣＤＶ制御方式は、ＡＴＭネットワ
ークから入力されるＣＤＶを含んだＣＢＲセル流の揺ら
ぎを効率的に吸収可能なＣＤＶ制御回路を備えることに
より、揺らぎ吸収能力向上と伝送遅延時間の短縮を両立
させることが可能となるという効果を有している。 【００４７】つまり、ＡＴＭネットワーク内部で発生し
たＣＤＶ値が小さいときには、揺らぎ吸収バッファ内に
蓄積させるセルの量を小さくして伝送遅延時間を小さく
し、また、ＡＴＭネットワーク内部で発生したＣＤＶ値
が大きいときには、揺らぎ吸収バッファ内に蓄積させる
セルの量を大きくして、セルの揺らぎが原因によるセル
廃棄を防止し、伝送品質を高めることが可能となるとい
う効果を有している。

【図面の簡単な説明】 【図１】本発明のＣＬＡＤ装置の一つの実施の形態を示
すブロック図である。 【図２】本発明のＣＤＶ制御回路の一例を示す詳細ブロ
ック図である。 【図３】本発明のＣＤＶ監視回路の動作を説明するため
の説明図である。 【図４】本発明のＣＤＶ制御回路の動作を説明するフロ
ーチャートである。 【図５】本発明のＣＤＶ制御回路の第２の実施の形態を
示す詳細ブロック図である。 【図６】従来のＣＤＶ制御方式を示すブロック図であ
る。 【符号の説明】 １０ ＣＬＡＤ装置 １１ ＡＴＭインタフェース回路 １２ ＣＤＶ制御回路 １３ ＡＴＭセル組立・分解回路 １４ 端末回線インタフェース回路 １５ ＣＰＵ １６ 制御バス ２０ ＣＤＶ制御回路 ２１ セル受信回路 ２２ ＦＩＦＯバッファ ２３ セル送信回路 ２４ 入力ＣＢＲセル流 ２５ 出力ＣＢＲセル流 ２６ ＣＤＶ監視回路 ２７ ＦＩＦＯ制御回路 ２８ ＶＣ制御回路

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 ＡＴＭネットワークに配備されるＣＬＡ
   Ｄ装置において、前記ＣＬＡＤ装置は、ＡＴＭネットワ
   ークとのインタフェース機能を有しＡＴＭセルの送受信
   機能を有するＡＴＭインタフェース回路と、受信した前
   記ＡＴＭセルのＣＤＶを吸収するＣＤＶ制御回路と、前
   記ＣＤＶ制御回路の出力するセルを分解して端末回線イ
   ンタフェース回路に出力すると共に、前記端末回線イン
   タフェース回路の出力をセルに組み立てて前記ＡＴＭイ
   ンタフェース回路に出力するＡＴＭセル組立・分解回路
   と、前記ＡＴＭセル組立・分解回路に接続され端末装置
   とのインタフェース機能を有する前記端末回線インタフ
   ェース回路と、前記ＣＬＡＤ装置の全体を制御するＣＰ
   Ｕと、前記ＣＰＵと前記ＣＬＡＤ装置の各回路とを接続
   する制御バスとを備え、前記ＣＤＶ制御回路は、入力Ｃ
   ＢＲセル流を受信するセル受信回路と、前記セル受信回
   路の出力を一時蓄積するＦＩＦＯバッファと、前記ＦＩ
   ＦＯバッファからセルを取り出して出力ＣＢＲセル流を
   出力するセル送信回路と、前記セル受信回路の受信した
   セル流のＣＤＶ値をモニタするＣＤＶ監視回路と、前記
   ＣＤＶ監視回路の出力する前記ＣＤＶ値から前記ＦＩＦ
   Ｏバッファへの入力セル及び前記ＦＩＦＯバッファから
   の出力セルの量を制御するＦＩＦＯ制御回路とを備え、
   前記ＣＤＶ制御回路は、前記ＣＤＶ制御回路に入力され
   た前記入力ＣＢＲセル流の受信が開始される（ステップ
   Ｓ１）と、前記ステップＳ１で受信されたセルは前記Ｆ
   ＩＦＯバッファに蓄積され（ステップＳ２）、前記ＦＩ
   ＦＯ制御回路は、前記ＣＤＶ監視回路からのＣＤＶ値を
   ある一定時間（Ｔ）だけモニタして、Ｔ時間内で発生し
   た最大のＣＤＶ値（ＣＤＶＸ）に一定の値（Ｘ）を加え
   た時間分すなわちＣＤＶＸ＋Ｘ時間分だけセルを前記Ｆ
   ＩＦＯバッファに初期蓄積をするように前記ＦＩＦＯバ
   ッファを制御し、次に、前記ＦＩＦＯ制御回路は、初期
   蓄積が完了したか否かをモニタし（ステップＳ３）、初
   期蓄積が完了していなければ（ステップＳ３のＮＯ）ス
   テップＳ２に戻って前記ＦＩＦＯバッファへのセル蓄積
   を継続し、また、初期蓄積が完了していれば（ステップ
   Ｓ３のＹＥＳ）、前記ＦＩＦＯバッファへのセル蓄積を
   継続すると同時に前記セル送信回路にあらかじめ定義さ
   れた一定レート（ＰＣＲ）にてセル送出を開始し（ステ
   ップＳ４）、次に、前記ＦＩＦＯ制御回路は、前記ＦＩ
   ＦＯバッ ファでセルのアンダーフローもしくはオーバー
   フローが発生しているかをモニタし（ステップＳ５）、
   アンダーフローもしくはオーバーフローが発生していた
   場合には（ステップＳ５のＹＥＳ）、前記ＦＩＦＯバッ
   ファをリセットして（ステップＳ６）、前記ＦＩＦＯバ
   ッファへの初期蓄積ステップ（ステップＳ２）に戻り、
   前記ステップＳ５において、前記ＦＩＦＯバッファにア
   ンダーフローもしくはオーバーフローが発生していない
   場合には（ステップＳ５のＮＯ）、前記ＦＩＦＯ制御回
   路は前記ＦＩＦＯバッファ内部に実際に蓄積されている
   セル量をモニタし（ステップＳ７）、かつ、前記ＣＤＶ
   監視回路からの前記ＣＤＶ値により、現在蓄積されてい
   るセル量が、現在のＣＤＶ値から判断して最適か否かを
   判断し（ステップＳ８）、現在平均的に前記ＦＩＦＯバ
   ッファ内に蓄積されているセル量をＹとし、前記ＣＤＶ
   監視回路からのＣＤＶ値をＣＤＶＺとする場合に、前記
   Ｙと前記ＣＤＶＺを比較して、前記Ｙが前記ＣＤＶＺよ
   りも十分大きいと判断される場合に限り（ステップＳ８
   のＹＥＳ）、前記ＦＩＦＯバッファをリセットして（ス
   テップＳ９）、前記ＦＩＦＯバッファへの初期蓄積ステ
   ップ（ステップＳ２）に戻り、前記ステップＳ８で、現
   在蓄積されているセル量が最適と判断される場合には
   （ステップＳ８のＮＯ）、前記ステップＳ４に戻りセル
   蓄積を継続する、ことを特徴とするＡＴＭネットワーク
   におけるＣＤＶ制御方式。