JP2002252643A - Atm_clad装置およびatm通信システムならびにcdvt制御方法 - Google Patents
Atm_clad装置およびatm通信システムならびにcdvt制御方法Info
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- JP2002252643A JP2002252643A JP2001049551A JP2001049551A JP2002252643A JP 2002252643 A JP2002252643 A JP 2002252643A JP 2001049551 A JP2001049551 A JP 2001049551A JP 2001049551 A JP2001049551 A JP 2001049551A JP 2002252643 A JP2002252643 A JP 2002252643A
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Abstract
(57)【要約】
【課題】ATMネットワークにおけるCDVを含んだC
BRセル流の通信において、ATMネットワークのCD
V値が小さい時には揺らぎ吸収バッファ内に蓄積させる
セルの量を少なくして伝送遅延時間を小さくし、ATM
ネットワークのCDV値が大きい時には揺らぎ吸収バッ
ファ内に蓄積させるセルの量を大きくしてセル揺らぎが
原因によるセル廃棄を防止し伝送品質を高める。 【解決手段】CBRセル流受信側ATM_CLAD装置
にて、ATMネットワーク内でOAMセルとして伝送さ
れるPMセルの監視によりネットワークのCDV値を常
時計算して、計算で得られたCDV値に基づいてCDV
T制御用FIFOバッファ内部に蓄積するセルの量をダ
イナミックに制御する。あるいは、CBRセル流送信側
にて送信CBRセル内部に遅延揺らぎ量計測用の情報を
混在させ、CBRセル流受信側(ATM_CLAD装置
等)にて、入力CBRセルの監視により得られるセル送
信時間情報に基づきネットワークのCDV値を常時計算
するようにし、このCDV値によりFIFOバッファ内
部に蓄積するセルの量をダイナミックに制御する。
BRセル流の通信において、ATMネットワークのCD
V値が小さい時には揺らぎ吸収バッファ内に蓄積させる
セルの量を少なくして伝送遅延時間を小さくし、ATM
ネットワークのCDV値が大きい時には揺らぎ吸収バッ
ファ内に蓄積させるセルの量を大きくしてセル揺らぎが
原因によるセル廃棄を防止し伝送品質を高める。 【解決手段】CBRセル流受信側ATM_CLAD装置
にて、ATMネットワーク内でOAMセルとして伝送さ
れるPMセルの監視によりネットワークのCDV値を常
時計算して、計算で得られたCDV値に基づいてCDV
T制御用FIFOバッファ内部に蓄積するセルの量をダ
イナミックに制御する。あるいは、CBRセル流送信側
にて送信CBRセル内部に遅延揺らぎ量計測用の情報を
混在させ、CBRセル流受信側(ATM_CLAD装置
等)にて、入力CBRセルの監視により得られるセル送
信時間情報に基づきネットワークのCDV値を常時計算
するようにし、このCDV値によりFIFOバッファ内
部に蓄積するセルの量をダイナミックに制御する。
Description
【0001】
【発明の属する技術分野】本発明は、ATMネットワー
クを介して音声や映像のように一定間隔でトラフィック
が発生するCBRトラフィックの伝送を行うATM通信
システムに関連し、特に、CBRトラフィックのCDV
T(Cell Delay Variation Tolerance :セル遅延変動耐
力)を制御するようにしたATM_CLAD装置(Cell
Assemble Deassemble)およびATM通信システムならび
にCDVT制御方法に関する。
クを介して音声や映像のように一定間隔でトラフィック
が発生するCBRトラフィックの伝送を行うATM通信
システムに関連し、特に、CBRトラフィックのCDV
T(Cell Delay Variation Tolerance :セル遅延変動耐
力)を制御するようにしたATM_CLAD装置(Cell
Assemble Deassemble)およびATM通信システムならび
にCDVT制御方法に関する。
【0002】
【従来の技術】ATM(Asynchronous Transfer Mode :
非同期転送モード )ネットワークにおいては、音声や映
像のような一定間隔でトラフィックが発生するCBR(C
onstant Bit Rate) トラフィックも伝送される。図6に
遅延揺らぎを許容しない端末(装置)1,4(以下では
CBR端末(装置)とも言う)が接続されたATMネッ
トワークを模式的に示す(CBR端末間の経路以外のA
TM交換機は図示省略)。図示したATMネットワーク
では、CBR端末1から送出されたCBRトラフィック
はこのCBR端末装置1が接続された送信側ATM_C
LAD装置2aからATM交換機3a,…,3nを介し
てATM_CLAD装置2bへと伝送され、ATM_C
LAD装置2bから受信側のCBR端末装置2に入力さ
れる。なお、通話等の双方向通信の場合であればCBR
端末装置2からCBR端末装置1へのCBRトラフィッ
クが発生する。
非同期転送モード )ネットワークにおいては、音声や映
像のような一定間隔でトラフィックが発生するCBR(C
onstant Bit Rate) トラフィックも伝送される。図6に
遅延揺らぎを許容しない端末(装置)1,4(以下では
CBR端末(装置)とも言う)が接続されたATMネッ
トワークを模式的に示す(CBR端末間の経路以外のA
TM交換機は図示省略)。図示したATMネットワーク
では、CBR端末1から送出されたCBRトラフィック
はこのCBR端末装置1が接続された送信側ATM_C
LAD装置2aからATM交換機3a,…,3nを介し
てATM_CLAD装置2bへと伝送され、ATM_C
LAD装置2bから受信側のCBR端末装置2に入力さ
れる。なお、通話等の双方向通信の場合であればCBR
端末装置2からCBR端末装置1へのCBRトラフィッ
クが発生する。
【0003】このように複数のATM交換ノードを介し
て行うCBRトラフィック伝送の場合、ATMネットワ
ーク内部で発生するCDV(Cell Delay Variation :セ
ル遅延揺らぎ)により、CBRセル受信側では音声等が
再生できなくなることがある。この問題を解決する一手
段として従来技術では、セル受信部にネットワーク内部
で発生したCDVを吸収する為のバッファを用いて、一
定時間セルの蓄積を行い付加遅延を加えることでCDV
を吸収しCBR通信としての品質を保っていた。
て行うCBRトラフィック伝送の場合、ATMネットワ
ーク内部で発生するCDV(Cell Delay Variation :セ
ル遅延揺らぎ)により、CBRセル受信側では音声等が
再生できなくなることがある。この問題を解決する一手
段として従来技術では、セル受信部にネットワーク内部
で発生したCDVを吸収する為のバッファを用いて、一
定時間セルの蓄積を行い付加遅延を加えることでCDV
を吸収しCBR通信としての品質を保っていた。
【0004】図7は、このような従来技術を説明するブ
ロック図である。図7において、CDVを含んだ入力C
BRセル流53は、シェーピングFIFO:54に一時
的に蓄積される。また、蓄積経過時間監視回路51は、
シェーピングFIFO:54にセルが蓄積されてからの
経過時間を監視し、一定時間が経過するとシェーピング
制御回路52にセル出力開始指示を出す。シェーピング
制御回路52は、シェーピングFIFO:54に出力指
示をして出力CBRセル流55が、シェーピングFIF
O:54から出力される。このような動作にて出力CB
Rセル流55はCDVが除去されたセル流となる。
ロック図である。図7において、CDVを含んだ入力C
BRセル流53は、シェーピングFIFO:54に一時
的に蓄積される。また、蓄積経過時間監視回路51は、
シェーピングFIFO:54にセルが蓄積されてからの
経過時間を監視し、一定時間が経過するとシェーピング
制御回路52にセル出力開始指示を出す。シェーピング
制御回路52は、シェーピングFIFO:54に出力指
示をして出力CBRセル流55が、シェーピングFIF
O:54から出力される。このような動作にて出力CB
Rセル流55はCDVが除去されたセル流となる。
【0005】また、特開平8−163150号公報に
は、上記と同様のシェーピング手段を用いてATM交換
ノード(ATMスイッチ)の出力段にてCBRセルのC
DVを吸収する方式が提案されている。
は、上記と同様のシェーピング手段を用いてATM交換
ノード(ATMスイッチ)の出力段にてCBRセルのC
DVを吸収する方式が提案されている。
【0006】この他、特開平9−233081号公報に
は、通信すべき遅延揺らぎを許容しない端末がそれぞれ
接続されたATMATM交換ノードの間の遅延揺らぎ量
を計測する計測手段と、少なくとも受信側端末に接続さ
れ、入力されたATMセルの該受信側端末への出力を遅
延させる遅延バッファと、計測された遅延揺らぎ量をも
とに、前記遅延バッファの遅延時間を制御し、該遅延バ
ッファに入力されたATMセルの遅延揺らぎを無くす保
証を行う制御手段とを具備したATM通信システムが開
示されている。
は、通信すべき遅延揺らぎを許容しない端末がそれぞれ
接続されたATMATM交換ノードの間の遅延揺らぎ量
を計測する計測手段と、少なくとも受信側端末に接続さ
れ、入力されたATMセルの該受信側端末への出力を遅
延させる遅延バッファと、計測された遅延揺らぎ量をも
とに、前記遅延バッファの遅延時間を制御し、該遅延バ
ッファに入力されたATMセルの遅延揺らぎを無くす保
証を行う制御手段とを具備したATM通信システムが開
示されている。
【0007】しかしながら、上に挙げた各方式はいずれ
もCDV吸収の為に、常に一定時間だけ、セルをFIF
Oバッファ(メモリ)に蓄積するようになっている為、
ATMネットワーク内部でCDVが発生していない時も
含めて、定常的に一定量のセル伝送遅延が発生すること
になる。
もCDV吸収の為に、常に一定時間だけ、セルをFIF
Oバッファ(メモリ)に蓄積するようになっている為、
ATMネットワーク内部でCDVが発生していない時も
含めて、定常的に一定量のセル伝送遅延が発生すること
になる。
【0008】例えば、上記特開平9−233081号公
報には、CBR端末からの呼接続要求に含まれパラメー
タから、一定のセル間隔値Tが判断され、このセル間隔
値Tと測定によって得られた揺らぎ量αとから演算式に
よって遅延バッファの遅延時間τを制御する例が説明さ
れている。遅延時間τは、ユーザセル流の通信開始当初
から強制的に遅延させるための一定時間であり、τ=n
×T+α×2、として決定される(nの値としては3乃
至4の値が適当とされている)。
報には、CBR端末からの呼接続要求に含まれパラメー
タから、一定のセル間隔値Tが判断され、このセル間隔
値Tと測定によって得られた揺らぎ量αとから演算式に
よって遅延バッファの遅延時間τを制御する例が説明さ
れている。遅延時間τは、ユーザセル流の通信開始当初
から強制的に遅延させるための一定時間であり、τ=n
×T+α×2、として決定される(nの値としては3乃
至4の値が適当とされている)。
【0009】すなわち、一般的にATMネットワーク内
部で発生するCDV値は受信装置では予測が困難である
ため、従来はFIFOメモリに蓄積させるセルの量は、
セル蓄積遅延によりアプリケーションにて不具合が発生
しない程度の値が一律に決定されていた。よって通常の
ネットワーク運用状態にてCDV値が小さい場合でも、
常に不必要な遅延が付加されてしまうという問題があっ
た。
部で発生するCDV値は受信装置では予測が困難である
ため、従来はFIFOメモリに蓄積させるセルの量は、
セル蓄積遅延によりアプリケーションにて不具合が発生
しない程度の値が一律に決定されていた。よって通常の
ネットワーク運用状態にてCDV値が小さい場合でも、
常に不必要な遅延が付加されてしまうという問題があっ
た。
【0010】
【発明が解決しようとする課題】本発明は、上記問題点
に対処すべくなされたもので、その目的は、ATMネッ
トワークにおけるCDVを含んだCBRセル流の通信に
際して、ATMネットワークのCDV値が小さい時には
揺らぎ吸収バッファ内に蓄積させるセルの量を少なくし
て伝送遅延時間を小さくし、また、ATMネットワーク
のCDV値が大きい時には、揺らぎ吸収バッファ内に蓄
積させるセルの量を多くして、既知技術同様にセル揺ら
ぎが原因によるセル廃棄を防止し、もって伝送品質を高
める事が可能なATM通信システムを提案することであ
る。
に対処すべくなされたもので、その目的は、ATMネッ
トワークにおけるCDVを含んだCBRセル流の通信に
際して、ATMネットワークのCDV値が小さい時には
揺らぎ吸収バッファ内に蓄積させるセルの量を少なくし
て伝送遅延時間を小さくし、また、ATMネットワーク
のCDV値が大きい時には、揺らぎ吸収バッファ内に蓄
積させるセルの量を多くして、既知技術同様にセル揺ら
ぎが原因によるセル廃棄を防止し、もって伝送品質を高
める事が可能なATM通信システムを提案することであ
る。
【0011】
【課題を解決するための手段】課題解決のため、請求項
1の本発明では、遅延揺らぎを許容しない端末間の通信
を含むATM通信を複数のATM交換ノードが接続され
たATMネットワークを介して行うATM通信システム
における受信側の前記遅延揺らぎを許容しない端末を接
続するATM_CLAD装置を、ATMネットワークの
CDV値を常時計算するCDV値監視回路と、少なくと
もCBRセルを蓄積し遅延して入力順にCBRセルを前
記遅延揺らぎを許容しない端末に出力するFIFOバッ
ファと、前記CDV監視回路から入力されたCDV値に
応じて前記FIFOバッファに蓄積すべき最適なセル蓄
積量を決定し前記FIFOバッファを制御するFIFO
制御回路とを備えた構成とする。
1の本発明では、遅延揺らぎを許容しない端末間の通信
を含むATM通信を複数のATM交換ノードが接続され
たATMネットワークを介して行うATM通信システム
における受信側の前記遅延揺らぎを許容しない端末を接
続するATM_CLAD装置を、ATMネットワークの
CDV値を常時計算するCDV値監視回路と、少なくと
もCBRセルを蓄積し遅延して入力順にCBRセルを前
記遅延揺らぎを許容しない端末に出力するFIFOバッ
ファと、前記CDV監視回路から入力されたCDV値に
応じて前記FIFOバッファに蓄積すべき最適なセル蓄
積量を決定し前記FIFOバッファを制御するFIFO
制御回路とを備えた構成とする。
【0012】請求項2の発明では、同様なATM_CL
AD装置を、ATMネットワークから伝送されたOAM
セルのうちPMセルを常時監視してPMセルの内部情報
よりATMネットワークのCDV値を常時計算するPM
セル監視回路と、少なくともCBRセルを蓄積し遅延し
て入力順にCBRセルを前記遅延揺らぎを許容しない端
末に出力するFIFOバッファと、前記PMセル監視回
路から入力されたCDV値に応じて前記FIFOバッフ
ァに蓄積すべき最適なセル蓄積量を決定し前記FIFO
バッファを制御するFIFO制御回路とを備えた構成と
する。
AD装置を、ATMネットワークから伝送されたOAM
セルのうちPMセルを常時監視してPMセルの内部情報
よりATMネットワークのCDV値を常時計算するPM
セル監視回路と、少なくともCBRセルを蓄積し遅延し
て入力順にCBRセルを前記遅延揺らぎを許容しない端
末に出力するFIFOバッファと、前記PMセル監視回
路から入力されたCDV値に応じて前記FIFOバッフ
ァに蓄積すべき最適なセル蓄積量を決定し前記FIFO
バッファを制御するFIFO制御回路とを備えた構成と
する。
【0013】請求項3の発明では、請求項2の装置にお
いて、前記FIFO制御回路が、前記PMセル監視回路
から得られるCDV値が小さい時には、前記FIFOバ
ッファに蓄積される量を小さくし、前記PMセル監視回
路から得られるCDV値が大きい時には、前記FIFO
バッファに蓄積される量を大きくするように前記FIF
Oバッファを制御するように構成する。
いて、前記FIFO制御回路が、前記PMセル監視回路
から得られるCDV値が小さい時には、前記FIFOバ
ッファに蓄積される量を小さくし、前記PMセル監視回
路から得られるCDV値が大きい時には、前記FIFO
バッファに蓄積される量を大きくするように前記FIF
Oバッファを制御するように構成する。
【0014】更に、上記各構成において、ATMネット
ワークに設定された自機へのVC情報を記憶し 各VC
単位でCBRフロー流に適するように前記FIFO制御
回路27の動作を制御するVC制御回路を更に備えた構
成とする。
ワークに設定された自機へのVC情報を記憶し 各VC
単位でCBRフロー流に適するように前記FIFO制御
回路27の動作を制御するVC制御回路を更に備えた構
成とする。
【0015】また、請求項5の発明では、ATM_CL
AD装置を、ATMネットワークに送出するCBRセル
に送出時間情報として現在時刻を混入させる時刻重畳回
路を含み構成する。なお、前記時刻重畳回路が、送出す
るCBRセルのセルヘッダ部分に前記送出時間情報を埋
め込むようにすることができる。
AD装置を、ATMネットワークに送出するCBRセル
に送出時間情報として現在時刻を混入させる時刻重畳回
路を含み構成する。なお、前記時刻重畳回路が、送出す
るCBRセルのセルヘッダ部分に前記送出時間情報を埋
め込むようにすることができる。
【0016】また、請求項7の発明では、ATM_CL
AD装置を、ATMネットワークを介して伝送される送
出時間情報として現在時刻を含んだCBRセルに混入さ
れた前記送信時間情報と当該CBRセル受信時の現在時
刻とからATMネットワークのCDV値を常時計算する
CDV値監視回路と、少なくともCBRセルを蓄積し遅
延して入力順にCBRセルを前記遅延揺らぎを許容しな
い端末に出力するFIFOバッファと、前記CDV値監
視回路から入力されるCDV値に応じて前記FIFOバ
ッファに蓄積すべき最適なセル蓄積量を決定し前記FI
FOバッファを制御するFIFO制御回路とを備えた構
成とする。また、ATMネットワークに設定された自機
へのVC情報を記憶し、各VC単位でCBRフロー流に
適するように前記FIFO制御回路27の動作を制御す
るVC制御回路を更に備えるようにしても良い。
AD装置を、ATMネットワークを介して伝送される送
出時間情報として現在時刻を含んだCBRセルに混入さ
れた前記送信時間情報と当該CBRセル受信時の現在時
刻とからATMネットワークのCDV値を常時計算する
CDV値監視回路と、少なくともCBRセルを蓄積し遅
延して入力順にCBRセルを前記遅延揺らぎを許容しな
い端末に出力するFIFOバッファと、前記CDV値監
視回路から入力されるCDV値に応じて前記FIFOバ
ッファに蓄積すべき最適なセル蓄積量を決定し前記FI
FOバッファを制御するFIFO制御回路とを備えた構
成とする。また、ATMネットワークに設定された自機
へのVC情報を記憶し、各VC単位でCBRフロー流に
適するように前記FIFO制御回路27の動作を制御す
るVC制御回路を更に備えるようにしても良い。
【0017】次に、請求項9の発明による、遅延揺らぎ
を許容しない端末間の通信を含むATM通信を複数のA
TM交換ノードを介して行うATM通信システムは、送
信側の前記遅延揺らぎを許容しない端末あるいはこの端
末が接続されたATM交換ノードのいずれかが、ATM
ネットワークに送出するCBRセルに送出時間情報とし
て現在時刻を混入させる時刻重畳回路を備え、対応し
て、受信側の前記遅延揺らぎを許容しない端末あるいは
この端末が接続されたATM交換ノードのいずれかが、
ATMネットワークから伝送されたCBRセルに混入さ
れた前記送信時間情報と現在時刻とからATMネットワ
ークのCDV値を常時計算するCDV値監視回路と、少
なくともCBRセルを蓄積し遅延して入力順にCBRセ
ルを前記遅延揺らぎを許容しない端末に出力するFIF
Oバッファと、前記CDV値監視回路から入力されるC
DV値に応じて前記FIFOバッファに蓄積すべき最適
なセル蓄積量を決定し前記FIFOバッファを制御する
FIFO制御回路とを含み構成されている。なお、前記
時刻重畳回路が、送出するCBRセルのセルヘッダ部分
に前記送出時間情報を埋め込むようにすることができ
る。
を許容しない端末間の通信を含むATM通信を複数のA
TM交換ノードを介して行うATM通信システムは、送
信側の前記遅延揺らぎを許容しない端末あるいはこの端
末が接続されたATM交換ノードのいずれかが、ATM
ネットワークに送出するCBRセルに送出時間情報とし
て現在時刻を混入させる時刻重畳回路を備え、対応し
て、受信側の前記遅延揺らぎを許容しない端末あるいは
この端末が接続されたATM交換ノードのいずれかが、
ATMネットワークから伝送されたCBRセルに混入さ
れた前記送信時間情報と現在時刻とからATMネットワ
ークのCDV値を常時計算するCDV値監視回路と、少
なくともCBRセルを蓄積し遅延して入力順にCBRセ
ルを前記遅延揺らぎを許容しない端末に出力するFIF
Oバッファと、前記CDV値監視回路から入力されるC
DV値に応じて前記FIFOバッファに蓄積すべき最適
なセル蓄積量を決定し前記FIFOバッファを制御する
FIFO制御回路とを含み構成されている。なお、前記
時刻重畳回路が、送出するCBRセルのセルヘッダ部分
に前記送出時間情報を埋め込むようにすることができ
る。
【0018】また、請求項11の本発明方法では、遅延
揺らぎを許容しない端末間の通信を含むATM通信を複
数のATM交換ノードを介して行うATM通信システム
におけるCDVT制御方法において、受信側の前記遅延
揺らぎを許容しない端末が接続されたATM_CLAD
装置が、ATMネットワークから伝送されたOAMセル
のうちPMセルを常時監視してPMセルの内部情報より
ATMネットワークのCDV値を常時計算し、このCD
V値に応じてFIFOバッファに蓄積すべき最適なセル
蓄積量を決定し前記FIFOバッファに少なくともCB
Rセルを蓄積し遅延した後に出力する。
揺らぎを許容しない端末間の通信を含むATM通信を複
数のATM交換ノードを介して行うATM通信システム
におけるCDVT制御方法において、受信側の前記遅延
揺らぎを許容しない端末が接続されたATM_CLAD
装置が、ATMネットワークから伝送されたOAMセル
のうちPMセルを常時監視してPMセルの内部情報より
ATMネットワークのCDV値を常時計算し、このCD
V値に応じてFIFOバッファに蓄積すべき最適なセル
蓄積量を決定し前記FIFOバッファに少なくともCB
Rセルを蓄積し遅延した後に出力する。
【0019】請求項12の本発明のCDVT制御方法で
は、送信側の前記遅延揺らぎを許容しない端末を接続す
るATM_CLAD装置が、ATMネットワークに送出
するCBRセルに送出時間情報として現在時刻を混入さ
せ、これと対応して、受信側の前記遅延揺らぎを許容し
ない端末あるいはこの端末が接続されたATM_CLA
D装置のいずれかが、ATMネットワークから伝送され
たCBRセルに混入された前記送信時間情報と現在時刻
とからATMネットワークのCDV値を常時計算し、こ
のCDV値に応じて前記FIFOバッファに蓄積すべき
最適なセル蓄積量を決定し前記FIFOバッファに少な
くともCBRセルを蓄積し遅延した後に出力する。な
お、上記送出時間情報は、CBRセルのセルヘッダ部分
に埋め込むようにすることができる。
は、送信側の前記遅延揺らぎを許容しない端末を接続す
るATM_CLAD装置が、ATMネットワークに送出
するCBRセルに送出時間情報として現在時刻を混入さ
せ、これと対応して、受信側の前記遅延揺らぎを許容し
ない端末あるいはこの端末が接続されたATM_CLA
D装置のいずれかが、ATMネットワークから伝送され
たCBRセルに混入された前記送信時間情報と現在時刻
とからATMネットワークのCDV値を常時計算し、こ
のCDV値に応じて前記FIFOバッファに蓄積すべき
最適なセル蓄積量を決定し前記FIFOバッファに少な
くともCBRセルを蓄積し遅延した後に出力する。な
お、上記送出時間情報は、CBRセルのセルヘッダ部分
に埋め込むようにすることができる。
【0020】
【発明の実施の形態】本発明は、CBRセル流受信側A
TM_CLAD装置にて、ATMネットワーク内でOA
M(Operations and Maintenance)セルとして伝送される
PM(Performance Monitorring) セルの監視によりネッ
トワークのCDV値を常時計算して、計算で得られたC
DV値に基づいてCDVT制御用バッファ内部に蓄積す
るセルの量をダイナミックに制御する事を特徴とする。
TM_CLAD装置にて、ATMネットワーク内でOA
M(Operations and Maintenance)セルとして伝送される
PM(Performance Monitorring) セルの監視によりネッ
トワークのCDV値を常時計算して、計算で得られたC
DV値に基づいてCDVT制御用バッファ内部に蓄積す
るセルの量をダイナミックに制御する事を特徴とする。
【0021】また、別な本発明は、ATM交換ノード間
の遅延揺らぎ量を計測する手段として、CBRセル流送
信側にて送信CBRセル(ユーザセル)のセルヘッダ部
分にセル送信時間情報を多重させる等の手段により、C
BRセル内部に遅延揺らぎ量計測用の情報を混在させ、
CBRセル流受信側(ATM_CLAD装置等)にて、
入力CBRセルの監視により得られるセル送信時間情報
に基づきネットワークのCDV値を常時計算して、計算
で得られたCDV値に基づいてCDVT制御用バッファ
内部に蓄積するセルの量をダイナミックに制御する事を
特徴とする。
の遅延揺らぎ量を計測する手段として、CBRセル流送
信側にて送信CBRセル(ユーザセル)のセルヘッダ部
分にセル送信時間情報を多重させる等の手段により、C
BRセル内部に遅延揺らぎ量計測用の情報を混在させ、
CBRセル流受信側(ATM_CLAD装置等)にて、
入力CBRセルの監視により得られるセル送信時間情報
に基づきネットワークのCDV値を常時計算して、計算
で得られたCDV値に基づいてCDVT制御用バッファ
内部に蓄積するセルの量をダイナミックに制御する事を
特徴とする。
【0022】なお、ATM通信網の保守運用のためのセ
ルであるOAMセルやOAM処理装置については、AT
M_CLAD装置に接続されたATM交換機にOAMセ
ルの抽出、挿入、およびOAMセルの処理動作を行うO
AMセル処理部が設けられているものとし、詳細説明は
省略する。例えば特開平10−126418号公報に
も、OAM処理装置の一例が開示されている。
ルであるOAMセルやOAM処理装置については、AT
M_CLAD装置に接続されたATM交換機にOAMセ
ルの抽出、挿入、およびOAMセルの処理動作を行うO
AMセル処理部が設けられているものとし、詳細説明は
省略する。例えば特開平10−126418号公報に
も、OAM処理装置の一例が開示されている。
【0023】〔第一実施例〕以下、実施例を挙げ図面を
参照して本発明について詳細に説明する。図1(a) は、
PMセルを監視することによりCDV値を得るようにし
た本発明の一実施例であるATMネットワークシステム
のATM交換ノード(ATM_CLAD装置)10の構
成を示すブロック図、図1(b) はそのCDVT制御回路
12の詳細構成を示すブロック図である。
参照して本発明について詳細に説明する。図1(a) は、
PMセルを監視することによりCDV値を得るようにし
た本発明の一実施例であるATMネットワークシステム
のATM交換ノード(ATM_CLAD装置)10の構
成を示すブロック図、図1(b) はそのCDVT制御回路
12の詳細構成を示すブロック図である。
【0024】図1(a) に示すように、ATM_CLAD
装置10は、ATMインタフェース回路11、CDVT
制御回路12、ATMセル組立・分解回路13、端末イ
ンタフェース回路14、CPU15、制御バス16を含
み構成されている。装置全体を制御するCPU15が、
制御バス16を介して他の各構成要素を集中的に制御す
る。
装置10は、ATMインタフェース回路11、CDVT
制御回路12、ATMセル組立・分解回路13、端末イ
ンタフェース回路14、CPU15、制御バス16を含
み構成されている。装置全体を制御するCPU15が、
制御バス16を介して他の各構成要素を集中的に制御す
る。
【0025】ATMインタフェース回路11は、ATM
_CLAD装置10とATM網とのインタフェース機能
を有し、ATMセルの送受信機能を有する。一方、端末
回線インタフェース回路14は、ATM_CLAD装置
10とCBR端末装置とのインタフェース機能を有して
おり、CBR端末装置とのTDMデータ送受信機能を有
している。
_CLAD装置10とATM網とのインタフェース機能
を有し、ATMセルの送受信機能を有する。一方、端末
回線インタフェース回路14は、ATM_CLAD装置
10とCBR端末装置とのインタフェース機能を有して
おり、CBR端末装置とのTDMデータ送受信機能を有
している。
【0026】端末装置より端末回線インタフェース部1
4を介して入力されたCBRデータは、ATMセル組立
・分解回路13において決められた一定レートにてAT
Mセル化され、ATMインタフェース回路11を介して
ATM網に順次出力される。よって、送信側となる場合
にATM_CLAD装置10から出力されるATMセル
(CBRセル)には、揺らぎは発生しない。
4を介して入力されたCBRデータは、ATMセル組立
・分解回路13において決められた一定レートにてAT
Mセル化され、ATMインタフェース回路11を介して
ATM網に順次出力される。よって、送信側となる場合
にATM_CLAD装置10から出力されるATMセル
(CBRセル)には、揺らぎは発生しない。
【0027】次に、ATM_CLAD装置10がCBR
セルを受信する場合には、ATM網からATMインタフ
ェース回路11を介して入力されたCBRセルは、後で
詳述するCDVT制御回路12にてCDVが吸収されA
TMセル組立・分解回路13に入力される。ATMセル
組立・分解回路13では、CDVが除去されたセル流を
セル分解する為、端末回線インタフェース14経由にて
TDMデータが元どおり再生される。
セルを受信する場合には、ATM網からATMインタフ
ェース回路11を介して入力されたCBRセルは、後で
詳述するCDVT制御回路12にてCDVが吸収されA
TMセル組立・分解回路13に入力される。ATMセル
組立・分解回路13では、CDVが除去されたセル流を
セル分解する為、端末回線インタフェース14経由にて
TDMデータが元どおり再生される。
【0028】図1(b) に、本実施例装置のCDVT制御
回路12の詳細ブロック図を示す。同図に示すように、
CDVT制御回路12は、ATMインタフェース回路1
1に接続されたセル受信回路21、このセル受信回路2
1に接続されたFIFOバッファ:22、FIFOバッ
ファ:22の出力に接続されたセル送信回路23、前記
セル受信回路の接続されOAMセルが入力されるPMセ
ル監視回路26、このPMセル監視回路26の出力に接
続されたFIFO制御回路27を含み構成されている。
前記FIFO制御回路27は前記FIFOバッファ:2
2と接続されてこれを制御する。
回路12の詳細ブロック図を示す。同図に示すように、
CDVT制御回路12は、ATMインタフェース回路1
1に接続されたセル受信回路21、このセル受信回路2
1に接続されたFIFOバッファ:22、FIFOバッ
ファ:22の出力に接続されたセル送信回路23、前記
セル受信回路の接続されOAMセルが入力されるPMセ
ル監視回路26、このPMセル監視回路26の出力に接
続されたFIFO制御回路27を含み構成されている。
前記FIFO制御回路27は前記FIFOバッファ:2
2と接続されてこれを制御する。
【0029】CDVT制御回路12には、ATMインタ
フェース回路11を経由して入力されるCBRセル、及
び、ATMネットワークから送信されるOAMセルが入
力される(受信)。CDVT制御回路12に入力される
CBRセル流は多くの場合CDVを含んだCBRセル流
である。
フェース回路11を経由して入力されるCBRセル、及
び、ATMネットワークから送信されるOAMセルが入
力される(受信)。CDVT制御回路12に入力される
CBRセル流は多くの場合CDVを含んだCBRセル流
である。
【0030】ATMインタフェース回路11から出力さ
れるCDVを含んだ入力CBRセル流24は、セル受信
回路21にて受信され、FIFO制御回路27の制御に
よりFIFOバッファ:22に蓄積される。PMセル監
視回路26は、セル受信回路21から入力されるOAM
セルの内、PMセルのみを常時モニタしておりATMネ
ットワークから伝送されてくるPMセルの内部情報より
ATMネットワークのCDV値を常時計算して、計算し
たCDV値をFIFO制御回路27に通知する。
れるCDVを含んだ入力CBRセル流24は、セル受信
回路21にて受信され、FIFO制御回路27の制御に
よりFIFOバッファ:22に蓄積される。PMセル監
視回路26は、セル受信回路21から入力されるOAM
セルの内、PMセルのみを常時モニタしておりATMネ
ットワークから伝送されてくるPMセルの内部情報より
ATMネットワークのCDV値を常時計算して、計算し
たCDV値をFIFO制御回路27に通知する。
【0031】FIFOバッファ:22は、FIFO制御
回路27の指示により、セル受信回路21からのセル蓄
積、及び、セル送信回路23へのセル送信を行う。セル
送信回路23に送信されたセルは、出力セル流25とし
て順にCDVT制御回路12から出力される。
回路27の指示により、セル受信回路21からのセル蓄
積、及び、セル送信回路23へのセル送信を行う。セル
送信回路23に送信されたセルは、出力セル流25とし
て順にCDVT制御回路12から出力される。
【0032】FIFO制御回路27は、PMセル監視回
路26からのCDV値情報と、FIFOバッファ:内2
2の蓄積セル量に基づいて分析を行い、現在のCDV値
に対してFIFOバッファの蓄積セル量が最適な値にな
っているかを判断し、最適で無い場合にはFIFOバッ
ファ:22内の蓄積セル量を調節する。
路26からのCDV値情報と、FIFOバッファ:内2
2の蓄積セル量に基づいて分析を行い、現在のCDV値
に対してFIFOバッファの蓄積セル量が最適な値にな
っているかを判断し、最適で無い場合にはFIFOバッ
ファ:22内の蓄積セル量を調節する。
【0033】〔実施例の動作の説明〕続いて、上述実施
例の動作について説明する。図2は、本実施例のCDV
T制御回路の動作を説明するフローチャートである。図
2を用いてCDVT制御回路12全体の動作を説明す
る。
例の動作について説明する。図2は、本実施例のCDV
T制御回路の動作を説明するフローチャートである。図
2を用いてCDVT制御回路12全体の動作を説明す
る。
【0034】図2のフローチャートの始まりにもあるよ
うに、ATMインタフェース回路11を介してCBRセ
ル流24が入力されると、セル受信回路21は受信を開
始し(ステップ;S1)、CBRセルが順次FIFOバ
ッファ:22に蓄積される(S2)。
うに、ATMインタフェース回路11を介してCBRセ
ル流24が入力されると、セル受信回路21は受信を開
始し(ステップ;S1)、CBRセルが順次FIFOバ
ッファ:22に蓄積される(S2)。
【0035】ここでFIFO制御回路27は、PM監視
回路26からのCDV値情報をある一定時間(T)だけ
モニタして、T時間内で発生した最大CDV値(CDV
X)に一定の値(X)を加えた時間分(CDVX+
X)、FIFOバッファ:22に初期蓄積をするように
FIFOバッファ:22を制御するようになっている。
回路26からのCDV値情報をある一定時間(T)だけ
モニタして、T時間内で発生した最大CDV値(CDV
X)に一定の値(X)を加えた時間分(CDVX+
X)、FIFOバッファ:22に初期蓄積をするように
FIFOバッファ:22を制御するようになっている。
【0036】次に、FIFO制御回路27は、初期蓄積
が完了したかどうかをモニタし(S3)、初期蓄積が完
了していなければ(S3:NO)、FIFOバッファ:
22へのセル蓄積を継続し、また、初期蓄積が完了して
いれば(S3:YES)、FIFOバッファ:22への
セル蓄積を継続するのと併行してセル送信回路23に対
してあらかじめ定義された一定レート(PCR)にてセ
ル送出を開始する(S4)。
が完了したかどうかをモニタし(S3)、初期蓄積が完
了していなければ(S3:NO)、FIFOバッファ:
22へのセル蓄積を継続し、また、初期蓄積が完了して
いれば(S3:YES)、FIFOバッファ:22への
セル蓄積を継続するのと併行してセル送信回路23に対
してあらかじめ定義された一定レート(PCR)にてセ
ル送出を開始する(S4)。
【0037】次に、FIFO制御回路27は、FIFO
バッファ:22でFIFOアンダーフローもしくは、F
IFOオーバーフローが発生していないかをモニタする
(S5)。
バッファ:22でFIFOアンダーフローもしくは、F
IFOオーバーフローが発生していないかをモニタする
(S5)。
【0038】FIFOアンダーフローもしくはオーバー
フローが発生していない場合(S5:NO)には、FI
FOバッファ:22内部に実際に蓄積されているセル量
をモニタし(S7)、かつ、現在蓄積されているセル量
とPMセル監視回路26からのCVD値情報により、F
IFO内蓄積セル数を変更する必要があるか(現在蓄積
されているセル量が、現在のCDV値から判断して最適
かどうか)を判断する(S8)。
フローが発生していない場合(S5:NO)には、FI
FOバッファ:22内部に実際に蓄積されているセル量
をモニタし(S7)、かつ、現在蓄積されているセル量
とPMセル監視回路26からのCVD値情報により、F
IFO内蓄積セル数を変更する必要があるか(現在蓄積
されているセル量が、現在のCDV値から判断して最適
かどうか)を判断する(S8)。
【0039】つまり現在平均的にFIFOバッファ:2
2内に蓄積されているセル量をYとして、PMセル監視
回路26からのCDV値をCDVZとする場合、YとC
DVZを比較する。そして、現在の蓄積セル量が適正な
場合には(S8:NO)、(ステップ;S4)に戻り処
理を継続する。
2内に蓄積されているセル量をYとして、PMセル監視
回路26からのCDV値をCDVZとする場合、YとC
DVZを比較する。そして、現在の蓄積セル量が適正な
場合には(S8:NO)、(ステップ;S4)に戻り処
理を継続する。
【0040】しかし、YがCDVZよりも十分大きいと
判断される場合(S8:YES)に限り、FIFOバッ
ファ:22のFIFO内蓄積セル数をリセットして(S
9)、〔ステップ;2〕に戻る(初期蓄積ルーチン)。
本動作は、現状のCDV値が十分小さいにもかかわら
ず、不必要なバッファ蓄積による余計な遅延動作を防止
する為に実施している。
判断される場合(S8:YES)に限り、FIFOバッ
ファ:22のFIFO内蓄積セル数をリセットして(S
9)、〔ステップ;2〕に戻る(初期蓄積ルーチン)。
本動作は、現状のCDV値が十分小さいにもかかわら
ず、不必要なバッファ蓄積による余計な遅延動作を防止
する為に実施している。
【0041】一方、〔ステップ;S5〕においてFIF
OバッファにFIFOアンダーフローもしくはオーバー
フローが発生していることが検出された場合(S5:Y
ES)であるが、この場合には、FIFOバッファ:2
2をリセット(S6)して〔ステップ;S2〕に戻る
(FIFOバッファ初期蓄積ルーチン)。
OバッファにFIFOアンダーフローもしくはオーバー
フローが発生していることが検出された場合(S5:Y
ES)であるが、この場合には、FIFOバッファ:2
2をリセット(S6)して〔ステップ;S2〕に戻る
(FIFOバッファ初期蓄積ルーチン)。
【0042】なお、この場合、FIFOアンダーフロー
もしくはFIFOオーバーフローが発生していると言う
事は、入力CBRセル流24に許容値以上のCDVが発
生した事を意味するが、次回の(新たな)FIFOバッ
ファ初期蓄積ルーチンにおいては、前回よりも大きな初
期蓄積量に設定変更されている為、連続的にFIFOア
ンダーフローもしくはオーバーフローが発生する事は無
い。
もしくはFIFOオーバーフローが発生していると言う
事は、入力CBRセル流24に許容値以上のCDVが発
生した事を意味するが、次回の(新たな)FIFOバッ
ファ初期蓄積ルーチンにおいては、前回よりも大きな初
期蓄積量に設定変更されている為、連続的にFIFOア
ンダーフローもしくはオーバーフローが発生する事は無
い。
【0043】実施例のDVT制御回路の上述した一連の
動作により、時々刻々と変化するATMネットワークの
CDVに、ダイナミックに対応可能なCDVT制御動作
が可能となる。
動作により、時々刻々と変化するATMネットワークの
CDVに、ダイナミックに対応可能なCDVT制御動作
が可能となる。
【0044】以上説明したように、本実施例のATM_
CLAD装置10は、ATMネットワークから伝達され
るCDVを含んだCBRセル流の揺らぎを効率的に吸収
可能なCDVT制御回路12を有することにより、揺ら
ぎ吸収能力向上と、伝送遅延時間の短縮を両立する事が
可能となる。つまり、ATMネットワークのCDV値が
小さい時には揺らぎ吸収バッファ内に蓄積させるセルの
量を小さくして伝送遅延時間を小さくし、また、ATM
ネットワークのCDV値が大きい時には、揺らぎ吸収バ
ッファ内に蓄積させるセルの量を大きくして、セル揺ら
ぎが原因によるセル廃棄を防止し、伝送品質を高める事
が可能となる。
CLAD装置10は、ATMネットワークから伝達され
るCDVを含んだCBRセル流の揺らぎを効率的に吸収
可能なCDVT制御回路12を有することにより、揺ら
ぎ吸収能力向上と、伝送遅延時間の短縮を両立する事が
可能となる。つまり、ATMネットワークのCDV値が
小さい時には揺らぎ吸収バッファ内に蓄積させるセルの
量を小さくして伝送遅延時間を小さくし、また、ATM
ネットワークのCDV値が大きい時には、揺らぎ吸収バ
ッファ内に蓄積させるセルの量を大きくして、セル揺ら
ぎが原因によるセル廃棄を防止し、伝送品質を高める事
が可能となる。
【0045】〔第二実施例〕続いて、本発明の他の実施
例について説明する。図3は、本発明の第二実施例のA
TM_CLAD装置(図1(a) と同等なため図省略)の
CDVT制御回路12Aの構成を示すブロック図であ
る。このCDVT制御回路12Aでは、前実施例のCD
VT制御回路に、更なる構成要素としてFIFO制御回
路27に接続されたVC制御回路28が追加されてい
る。なお、前実施例のCDVT制御回路(図1(b) )と
同一符号を付して示した同一部分については説明を省略
する。
例について説明する。図3は、本発明の第二実施例のA
TM_CLAD装置(図1(a) と同等なため図省略)の
CDVT制御回路12Aの構成を示すブロック図であ
る。このCDVT制御回路12Aでは、前実施例のCD
VT制御回路に、更なる構成要素としてFIFO制御回
路27に接続されたVC制御回路28が追加されてい
る。なお、前実施例のCDVT制御回路(図1(b) )と
同一符号を付して示した同一部分については説明を省略
する。
【0046】本実施例におけるVC制御回路28は、内
部には、各CBRフロー毎に設定されるVC(Vertual C
onnection)についてのVC情報が格納されており、後で
具体例で説明するように、各VC単位でCBRフロー流
に適したFIFO制御回路27の動作を制御する。すな
わち、CBRフロー流単位にFIFO制御方式を変更す
る事が可能となっている。
部には、各CBRフロー毎に設定されるVC(Vertual C
onnection)についてのVC情報が格納されており、後で
具体例で説明するように、各VC単位でCBRフロー流
に適したFIFO制御回路27の動作を制御する。すな
わち、CBRフロー流単位にFIFO制御方式を変更す
る事が可能となっている。
【0047】同じくCBRフロー流の通信であっても、
コネクション種別によっては、エンド−エンドでの伝送
遅延より伝送品質が優先される場合もあるし、また、そ
の逆で、エンド−エンドでの伝送品質より伝送遅延が優
先される場合もある。
コネクション種別によっては、エンド−エンドでの伝送
遅延より伝送品質が優先される場合もあるし、また、そ
の逆で、エンド−エンドでの伝送品質より伝送遅延が優
先される場合もある。
【0048】例えば、アプリケーション例が電話の場
合、エンド−エンドでの伝送遅延は、エコー発生の原因
となり致命的な不具合となる。しかしながら、電話通信
においては、セルが極端に揺らいだ場合の過渡期にセル
が一時的に欠如する事はさほど問題にはならない。つま
り、伝送遅延が伝送品質に優先する例である。これとは
逆に、アプリケーション例が、データ通信の場合、伝送
遅延はさほど重要な要素とはならない。
合、エンド−エンドでの伝送遅延は、エコー発生の原因
となり致命的な不具合となる。しかしながら、電話通信
においては、セルが極端に揺らいだ場合の過渡期にセル
が一時的に欠如する事はさほど問題にはならない。つま
り、伝送遅延が伝送品質に優先する例である。これとは
逆に、アプリケーション例が、データ通信の場合、伝送
遅延はさほど重要な要素とはならない。
【0049】第二実施例のCDVT制御回路12Aで
は、VC設定要求を受けた時に得られるVC情報を抽出
・格納しておき、FIFOバッファ:22内に蓄積され
るセル量の制御に、FIFO制御回路27Aを介して各
コネクション毎のVC情報を反映させてより適切に制御
する事により、従来の制御とは異なりVC毎に使用され
るアプリケーションに応じて、よりきめ細かなFIFO
バッファ制御が可能となる。
は、VC設定要求を受けた時に得られるVC情報を抽出
・格納しておき、FIFOバッファ:22内に蓄積され
るセル量の制御に、FIFO制御回路27Aを介して各
コネクション毎のVC情報を反映させてより適切に制御
する事により、従来の制御とは異なりVC毎に使用され
るアプリケーションに応じて、よりきめ細かなFIFO
バッファ制御が可能となる。
【0050】〔第三実施例〕以上の実施例で説明した本
発明では、遅延揺らぎ量を計測するためにPMセルを計
測用セルとして用いてFIFOバッファの制御を行って
いるが、続いて、ユーザセル以外の計測用セルを用いる
ことなく同様の効果を得るようにした発明について実施
例を挙げて説明する。
発明では、遅延揺らぎ量を計測するためにPMセルを計
測用セルとして用いてFIFOバッファの制御を行って
いるが、続いて、ユーザセル以外の計測用セルを用いる
ことなく同様の効果を得るようにした発明について実施
例を挙げて説明する。
【0051】図4は、本願他の発明の一実施例(第三実
施例)のATM CLOD装置10Aを示すブロック図
である。この実施例装置10Aは、CDVT制御回路1
2Bが異なる以外は、先の図1(a) で示した装置と同等
な構成であるから図1(a) と同一部分には同一符号を付
してその説明は省略する。
施例)のATM CLOD装置10Aを示すブロック図
である。この実施例装置10Aは、CDVT制御回路1
2Bが異なる以外は、先の図1(a) で示した装置と同等
な構成であるから図1(a) と同一部分には同一符号を付
してその説明は省略する。
【0052】図5に、本実施例装置のCDVT制御回路
12Bの詳細ブロック図を示す。このCDVT制御回路
12Bの構成要素のうちで、ATMインタフェース回路
11に接続されているセル受信回路21、このセル受信
回路21に接続されたFIFOバッファ:22、FIF
Oバッファ:22の出力に接続されたセル送信回路2
3、およびFIFO制御回路27については、先の図1
(b) に示したものと同等で符号も対応させてあり、その
詳細な説明は繰り返しを避け省略する。
12Bの詳細ブロック図を示す。このCDVT制御回路
12Bの構成要素のうちで、ATMインタフェース回路
11に接続されているセル受信回路21、このセル受信
回路21に接続されたFIFOバッファ:22、FIF
Oバッファ:22の出力に接続されたセル送信回路2
3、およびFIFO制御回路27については、先の図1
(b) に示したものと同等で符号も対応させてあり、その
詳細な説明は繰り返しを避け省略する。
【0053】CDVT制御回路12Bは、ATMセル組
立・分解回路13(図4)に接続されている時刻重畳回
路29と、その入力側が前記セル受信回路21に接続さ
れ出力が前記FIFO制御回路27に接続されたCDV
値監視回路30と備えている。CDV値監視回路30
は、明示しない遅延揺らぎ量計測用情報抽出手段および
遅延揺らぎ量算出手段で構成されている。
立・分解回路13(図4)に接続されている時刻重畳回
路29と、その入力側が前記セル受信回路21に接続さ
れ出力が前記FIFO制御回路27に接続されたCDV
値監視回路30と備えている。CDV値監視回路30
は、明示しない遅延揺らぎ量計測用情報抽出手段および
遅延揺らぎ量算出手段で構成されている。
【0054】時刻重畳回路29は、遅延揺らぎ量計測用
情報付加手段として機能し、送出するCBRセル(ユー
ザセル)に送出時間情報として現在時刻を混入させる。
本実施例では送出するCBRセルのヘッダ部にセル送信
時間情報を多重させる。また、CDV値監視回路30
は、ATMネットワークから伝送されたCBRセルに混
入された前記送信時間情報をヘッダ部から抽出し、この
送信時間情報と図示しないタイマから得られる現在時刻
とに基づいてATMネットワークのCDV値を常時計算
し、前記FIFO制御回路27へと通知する。
情報付加手段として機能し、送出するCBRセル(ユー
ザセル)に送出時間情報として現在時刻を混入させる。
本実施例では送出するCBRセルのヘッダ部にセル送信
時間情報を多重させる。また、CDV値監視回路30
は、ATMネットワークから伝送されたCBRセルに混
入された前記送信時間情報をヘッダ部から抽出し、この
送信時間情報と図示しないタイマから得られる現在時刻
とに基づいてATMネットワークのCDV値を常時計算
し、前記FIFO制御回路27へと通知する。
【0055】本実施例においても、ATMインタフェー
ス回路11から出力されるCDVを含んだ入力CBRセ
ル流24は、セル受信回路21にて受信され、FIFO
制御回路27の制御によりFIFOバッファ:22に蓄
積される。
ス回路11から出力されるCDVを含んだ入力CBRセ
ル流24は、セル受信回路21にて受信され、FIFO
制御回路27の制御によりFIFOバッファ:22に蓄
積される。
【0056】CDV値監視回路30は、ATMネットワ
ークから伝送されてセル受信回路21を介して入力され
るCBRセルの全て或いは適宜サンプリング間隔でモニ
タしてCBRセルのヘッダ部情報より前記送出時間情報
(当該セル送出時時刻)と現在時刻とから伝達時間を算
出・記憶し、伝達時間のバラツキからATMネットワー
クのCDV値を常時計算して、計算したCDV値をFI
FO制御回路27に通知する。
ークから伝送されてセル受信回路21を介して入力され
るCBRセルの全て或いは適宜サンプリング間隔でモニ
タしてCBRセルのヘッダ部情報より前記送出時間情報
(当該セル送出時時刻)と現在時刻とから伝達時間を算
出・記憶し、伝達時間のバラツキからATMネットワー
クのCDV値を常時計算して、計算したCDV値をFI
FO制御回路27に通知する。
【0057】FIFOバッファ:22は、FIFO制御
回路27の指示により、セル受信回路21からのセル蓄
積、及び、セル送信回路23へのセル送信を行う。セル
送信回路23に送信されたセルは、出力セル流25とし
て順にCDVT制御回路12から出力される。
回路27の指示により、セル受信回路21からのセル蓄
積、及び、セル送信回路23へのセル送信を行う。セル
送信回路23に送信されたセルは、出力セル流25とし
て順にCDVT制御回路12から出力される。
【0058】FIFO制御回路27は、CDV値監視回
路30からのCDV値情報と、FIFOバッファ:内2
2の蓄積セル量に基づいて分析を行い、現在のCDV値
に対してFIFOバッファの蓄積セル量が最適な値にな
っているかを判断し、最適で無い場合にはFIFOバッ
ファ:22内の蓄積セル量を調節する。
路30からのCDV値情報と、FIFOバッファ:内2
2の蓄積セル量に基づいて分析を行い、現在のCDV値
に対してFIFOバッファの蓄積セル量が最適な値にな
っているかを判断し、最適で無い場合にはFIFOバッ
ファ:22内の蓄積セル量を調節する。
【0059】本実施例におけるCDVT制御回路12B
の全体の動作は、ATMネットワークのCDV値がCD
V監視回路30から得られること以外は、先に図2のフ
ローチャートで説明したのと同様であるから、フローチ
ャートおよび繰り返しとなる説明は省略する。
の全体の動作は、ATMネットワークのCDV値がCD
V監視回路30から得られること以外は、先に図2のフ
ローチャートで説明したのと同様であるから、フローチ
ャートおよび繰り返しとなる説明は省略する。
【0060】以上説明したように、本実施例のATM_
CLAD装置にても、ATMネットワークのCDV値が
小さい時には揺らぎ吸収バッファ内に蓄積させるセルの
量を小さくして伝送遅延時間を小さくし、また、ATM
ネットワークのCDV値が大きい時には、揺らぎ吸収バ
ッファ内に蓄積させるセルの量を大きくして、セル揺ら
ぎが原因によるセル廃棄を防止し、伝送品質を高めると
の既述各実施例と同様の効果を得ることができる。
CLAD装置にても、ATMネットワークのCDV値が
小さい時には揺らぎ吸収バッファ内に蓄積させるセルの
量を小さくして伝送遅延時間を小さくし、また、ATM
ネットワークのCDV値が大きい時には、揺らぎ吸収バ
ッファ内に蓄積させるセルの量を大きくして、セル揺ら
ぎが原因によるセル廃棄を防止し、伝送品質を高めると
の既述各実施例と同様の効果を得ることができる。
【0061】特に、本実施例のような実施の形態によれ
ば、前述した実施の形態と違って、遅延揺らぎ量計測の
ためには計測用セルの送受信動作が不要であるから、O
AM処理装置を実装していなシステムにも運用できる効
果もある。また、従来のシステムでは必要となるパフォ
ーマンスセル発信部およびパフォーマンスセル評価部を
設ける必要がないため、従来のシステムに比して回路の
簡素化が可能となり、ATMネットワークにセル遅延計
測の為の余計な付加をかけずにすみATMネットワーク
リソースの有効活用に貢献することができるとの更なる
効果が得られる。
ば、前述した実施の形態と違って、遅延揺らぎ量計測の
ためには計測用セルの送受信動作が不要であるから、O
AM処理装置を実装していなシステムにも運用できる効
果もある。また、従来のシステムでは必要となるパフォ
ーマンスセル発信部およびパフォーマンスセル評価部を
設ける必要がないため、従来のシステムに比して回路の
簡素化が可能となり、ATMネットワークにセル遅延計
測の為の余計な付加をかけずにすみATMネットワーク
リソースの有効活用に貢献することができるとの更なる
効果が得られる。
【0062】なお、本実施例では、時刻重畳手段とCD
V値監視回路とを共に備えたCDVT制御回路(ATM
_CLAD装置)を示したが、送信側としてのみ用いる
ATM_CLAD装置であれば、少なくとも上述した時
刻重畳手段を備えていれば良くCDV値監視回路は省略
が可能である。一方、受信側で用いるのみのATM_C
LAD装置の場合には、上述CDV値監視回路を備えて
いれば良く時刻重畳手段は省略が可能である。
V値監視回路とを共に備えたCDVT制御回路(ATM
_CLAD装置)を示したが、送信側としてのみ用いる
ATM_CLAD装置であれば、少なくとも上述した時
刻重畳手段を備えていれば良くCDV値監視回路は省略
が可能である。一方、受信側で用いるのみのATM_C
LAD装置の場合には、上述CDV値監視回路を備えて
いれば良く時刻重畳手段は省略が可能である。
【0063】また、本実施例についても、第二実施例に
より説明したと同様に更にVC制御回路を設けるように
して、VC毎に使用されるアプリケーションによりFI
FO制御方式を決定する構成に発展させる事ができ、C
BRセル流受信時に第二実施例同様の効果が併せ得られ
る。こうした構成は、既に説明した部分の組み合わせで
あり理解容易あるから、例示・説明は省略する。
より説明したと同様に更にVC制御回路を設けるように
して、VC毎に使用されるアプリケーションによりFI
FO制御方式を決定する構成に発展させる事ができ、C
BRセル流受信時に第二実施例同様の効果が併せ得られ
る。こうした構成は、既に説明した部分の組み合わせで
あり理解容易あるから、例示・説明は省略する。
【0064】なお、上述実施例では、端末装置が直接接
続されるATM交換ノード(ATM_CLAD装置)に
本発明を適用しており、意図した効果が最も得られる
が、本発明をATMネットワーク中の中継ATM交換ノ
ードに対して適用することも考えられる。この場合にも
中継ATM交換ノードから下流側へと送出されるCBR
セル流の揺らぎ吸収と伝送遅延時間の短縮を両立した相
応の効果を得ることができる。また、例示CDVT制御
回路の受信関連部分をCBR端末に設けることも考えら
れ、同様の効果が得られる。
続されるATM交換ノード(ATM_CLAD装置)に
本発明を適用しており、意図した効果が最も得られる
が、本発明をATMネットワーク中の中継ATM交換ノ
ードに対して適用することも考えられる。この場合にも
中継ATM交換ノードから下流側へと送出されるCBR
セル流の揺らぎ吸収と伝送遅延時間の短縮を両立した相
応の効果を得ることができる。また、例示CDVT制御
回路の受信関連部分をCBR端末に設けることも考えら
れ、同様の効果が得られる。
【0065】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ATMネットワークから入力されるCDVを含ん
だCBRセル流の揺らぎを効率的に吸収可能なCDVT
制御回路を用いることにより、ATMネットワークにお
けるCBRセル流の揺らぎ吸収能力が向上してATMネ
ットワークのCDV値が大きい時にはセル揺らぎが原因
によるセル廃棄を防止し伝送品質を高める事ができ、同
時にATMネットワークのCDV値が小さい時には揺ら
ぎ吸収効果を保持しつつ伝送遅延時間を短縮することが
できる。すなわち、揺らぎ吸収能力の向上と伝送遅延時
間の短縮を両立する事が可能となる効果がある。
れば、ATMネットワークから入力されるCDVを含ん
だCBRセル流の揺らぎを効率的に吸収可能なCDVT
制御回路を用いることにより、ATMネットワークにお
けるCBRセル流の揺らぎ吸収能力が向上してATMネ
ットワークのCDV値が大きい時にはセル揺らぎが原因
によるセル廃棄を防止し伝送品質を高める事ができ、同
時にATMネットワークのCDV値が小さい時には揺ら
ぎ吸収効果を保持しつつ伝送遅延時間を短縮することが
できる。すなわち、揺らぎ吸収能力の向上と伝送遅延時
間の短縮を両立する事が可能となる効果がある。
【図1】(a) は、本発明のATM_CLAD装置の第一
実施例を示す構成ブロック図、(b) はそのCDVT制御
回路の詳細構成ブロック図である。
実施例を示す構成ブロック図、(b) はそのCDVT制御
回路の詳細構成ブロック図である。
【図2】第一実施例に係るCDVT制御回路の動作を説
明するフローチャートである。
明するフローチャートである。
【図3】第二実施例に係るCDVT制御回路の構成を示
すブロック図である。
すブロック図である。
【図4】本発明のATM_CLAD装置の第三実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図5】第三実施例に係るCDVT制御回路の構成を示
すブロック図である。
すブロック図である。
【図6】CBR端末装置が接続されたATMネットワー
クの模式的説明図である。
クの模式的説明図である。
【図7】CDVを吸収するための従来技術を示すブロッ
ク図である。
ク図である。
1,4…CBR端末装置 2a,2b…ATM_CLAD装置 3a,3n…ATM交換機 10,10A…ATM_CLAD装置 11…ATMインターフェイス回路 12…CDVT制御回路 12A,12B…CDVT制御回路 13…ATMセル組立・分解回路 14…端末回路インターフェイス回路 15…CPU 16…制御バス 21…セル受信回路 22…FIFOバッファ 23…セル送信回路 24,31…入力CBRセル流 25…出力CBRセル流 26…PMセル監視回路 27,27A…FIFO制御回路 28…VC制御回路 29…時刻重畳回路 30…CDV値監視回路
Claims (13)
- 【請求項1】 遅延揺らぎを許容しない端末間の通信を
含むATM通信を複数のATM交換ノードが接続された
ATMネットワークを介して行うATM通信システムに
おける受信側の前記遅延揺らぎを許容しない端末を接続
するATM_CLAD装置であって、 ATMネットワークのCDV値を常時計算するCDV値
監視回路と、 少なくともCBRセルを蓄積し遅延して入力順にCBR
セルを前記遅延揺らぎを許容しない端末に出力するFI
FOバッファと、 前記CDV監視回路から入力されたCDV値に応じて前
記FIFOバッファに蓄積すべき最適なセル蓄積量を決
定し前記FIFOバッファを制御するFIFO制御回路
と、を含み構成されたATM_CLAD装置。 - 【請求項2】 遅延揺らぎを許容しない端末間の通信を
含むATM通信を複数のATM交換ノードを介して行う
ATM通信システムににおける受信側の前記遅延揺らぎ
を許容しない端末を接続するATM_CLAD装置であ
って、 ATMネットワークから伝送されたOAMセルのうちP
Mセルを常時監視してPMセルの内部情報よりATMネ
ットワークのCDV値を常時計算するPMセル監視回路
と、 少なくともCBRセルを蓄積し遅延して入力順にCBR
セルを前記遅延揺らぎを許容しない端末に出力するFI
FOバッファと、 前記PMセル監視回路から入力されたCDV値に応じて
前記FIFOバッファに蓄積すべき最適なセル蓄積量を
決定し前記FIFOバッファを制御するFIFO制御回
路と、を含み構成されたATM_CLAD装置。 - 【請求項3】 前記FIFO制御回路が、前記PMセル
監視回路から得られるCDV値が小さい時には、前記F
IFOバッファに蓄積される量を小さくし、前記PMセ
ル監視回路から得られるCDV値が大きい時には、前記
FIFOバッファに蓄積される量を大きくするように前
記FIFOバッファを制御することを特徴とする請求項
2に記載のATM_CLAD装置。 - 【請求項4】 ATMネットワークに設定された自機へ
のVC情報を記憶し各VC単位でCBRフロー流に適す
るように前記FIFO制御回路27の動作を制御するV
C制御回路を更に備えたことを特徴とする請求項1〜3
のいずれか1項に記載のATM_CLAD装置。 - 【請求項5】 遅延揺らぎを許容しない端末間の通信を
含むATM通信を複数のATM交換ノードを介して行う
ATM通信システムににおける前記遅延揺らぎを許容し
ない端末を接続するATM_CLAD装置であって、 ATMネットワークに送出するCBRセルに送出時間情
報として現在時刻を混入させる時刻重畳回路を含み構成
されたATM_CLAD装置。 - 【請求項6】 前記時刻重畳回路は、送出するCBRセ
ルのセルヘッダ部分に前記送出時間情報を埋め込むこと
を特徴とする請求項5に記載のATM_CLAD装置。 - 【請求項7】 遅延揺らぎを許容しない端末間の通信を
含むATM通信を複数のATM交換ノードを介して行う
ATM通信システムににおける受信側の前記遅延揺らぎ
を許容しない端末を接続するATM_CLAD装置であ
って、 ATMネットワークを介して伝送される送出時間情報と
して現在時刻を含んだCBRセルに混入された前記送信
時間情報と当該CBRセル受信時の現在時刻とからAT
MネットワークのCDV値を常時計算するCDV値監視
回路と、 少なくともCBRセルを蓄積し遅延して入力順にCBR
セルを前記遅延揺らぎを許容しない端末に出力するFI
FOバッファと、 前記CDV値監視回路から入力されるCDV値に応じて
前記FIFOバッファに蓄積すべき最適なセル蓄積量を
決定し前記FIFOバッファを制御するFIFO制御回
路と、を含み構成されたATM_CLAD装置。 - 【請求項8】 ATMネットワークに設定された自機へ
のVC情報を記憶し、各VC単位でCBRフロー流に適
するように前記FIFO制御回路27の動作を制御する
VC制御回路を更に備えたことを特徴とする請求項7に
記載のATM_CLAD装置。 - 【請求項9】 遅延揺らぎを許容しない端末間の通信を
含むATM通信を複数のATM交換ノードを介して行う
ATM通信システムにおいて、 送信側の前記遅延揺らぎを許容しない端末あるいはこの
端末が接続されたATM_CLAD装置のいずれかが、 ATMネットワークに送出するCBRセルに送出時間情
報として現在時刻を混入させる時刻重畳回路を備え、 受信側の前記遅延揺らぎを許容しない端末あるいはこの
端末が接続されたATM_CLAD装置のいずれかが、 ATMネットワークから伝送されたCBRセルに混入さ
れた前記送信時間情報と現在時刻とからATMネットワ
ークのCDV値を常時計算するCDV値監視回路と、 少なくともCBRセルを蓄積し遅延して入力順にCBR
セルを前記遅延揺らぎを許容しない端末に出力するFI
FOバッファと、 前記CDV値監視回路から入力されるCDV値に応じて
前記FIFOバッファに蓄積すべき最適なセル蓄積量を
決定し前記FIFOバッファを制御するFIFO制御回
路とを含み構成されている、ことを特徴とするATM通
信システム。 - 【請求項10】 前記時刻重畳回路が、送出するCBR
セルのセルヘッダ部分に前記送出時間情報を埋め込むこ
とを特徴とする請求項9に記載のATM通信システム。 - 【請求項11】 遅延揺らぎを許容しない端末間の通信
を含むATM通信を複数のATM交換ノードを介して行
うATM通信システムにおけるCDVT制御方法であっ
て、 受信側の前記遅延揺らぎを許容しない端末が接続された
ATM_CLAD装置が、 ATMネットワークから伝送されたOAMセルのうちP
Mセルを常時監視して PMセルの内部情報よりATMネットワークのCDV値
を常時計算し、このCDV値に応じてFIFOバッファ
に蓄積すべき最適なセル蓄積量を決定し前記FIFOバ
ッファに少なくともCBRセルを蓄積し遅延した後に出
力することを特徴とするCDVT制御方法。 - 【請求項12】 遅延揺らぎを許容しない端末間の通信
を含むATM通信を複数のATM交換ノードを介して行
うATM通信システムにおけるCDVT制御方法であっ
て、 送信側の前記遅延揺らぎを許容しない端末を接続するA
TM_CLAD装置が、ATMネットワークに送出する
CBRセルに送出時間情報として現在時刻を混入させ、 受信側の前記遅延揺らぎを許容しない端末あるいはこの
端末が接続されたATM_CLAD装置のいずれかが、 ATMネットワークから伝送されたCBRセルに混入さ
れた前記送信時間情報と現在時刻とからATMネットワ
ークのCDV値を常時計算し、 このCDV値に応じて前記FIFOバッファに蓄積すべ
き最適なセル蓄積量を決定し前記FIFOバッファに少
なくともCBRセルを蓄積し遅延した後に出力すること
を特徴とするCDVT制御方法。 - 【請求項13】 前記送出時間情報を、CBRセルのセ
ルヘッダ部分に埋め込むことを特徴とする請求項12に
記載のCDVT制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001049551A JP2002252643A (ja) | 2001-02-26 | 2001-02-26 | Atm_clad装置およびatm通信システムならびにcdvt制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001049551A JP2002252643A (ja) | 2001-02-26 | 2001-02-26 | Atm_clad装置およびatm通信システムならびにcdvt制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002252643A true JP2002252643A (ja) | 2002-09-06 |
Family
ID=18910640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001049551A Pending JP2002252643A (ja) | 2001-02-26 | 2001-02-26 | Atm_clad装置およびatm通信システムならびにcdvt制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002252643A (ja) |
-
2001
- 2001-02-26 JP JP2001049551A patent/JP2002252643A/ja active Pending
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Legal Events
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040617 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041124 |