JP2002252643A - Ａｔｍ＿ｃｌａｄ装置およびａｔｍ通信システムならびにｃｄｖｔ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】ＡＴＭネットワークにおけるＣＤＶを含んだＣ
ＢＲセル流の通信において、ＡＴＭネットワークのＣＤ
Ｖ値が小さい時には揺らぎ吸収バッファ内に蓄積させる
セルの量を少なくして伝送遅延時間を小さくし、ＡＴＭ
ネットワークのＣＤＶ値が大きい時には揺らぎ吸収バッ
ファ内に蓄積させるセルの量を大きくしてセル揺らぎが
原因によるセル廃棄を防止し伝送品質を高める。 【解決手段】ＣＢＲセル流受信側ＡＴＭ＿ＣＬＡＤ装置
にて、ＡＴＭネットワーク内でＯＡＭセルとして伝送さ
れるＰＭセルの監視によりネットワークのＣＤＶ値を常
時計算して、計算で得られたＣＤＶ値に基づいてＣＤＶ
Ｔ制御用ＦＩＦＯバッファ内部に蓄積するセルの量をダ
イナミックに制御する。あるいは、ＣＢＲセル流送信側
にて送信ＣＢＲセル内部に遅延揺らぎ量計測用の情報を
混在させ、ＣＢＲセル流受信側（ＡＴＭ＿ＣＬＡＤ装置
等）にて、入力ＣＢＲセルの監視により得られるセル送
信時間情報に基づきネットワークのＣＤＶ値を常時計算
するようにし、このＣＤＶ値によりＦＩＦＯバッファ内
部に蓄積するセルの量をダイナミックに制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭネットワー
クを介して音声や映像のように一定間隔でトラフィック
が発生するＣＢＲトラフィックの伝送を行うＡＴＭ通信
システムに関連し、特に、ＣＢＲトラフィックのＣＤＶ
Ｔ(Cell Delay Variation Tolerance ：セル遅延変動耐
力）を制御するようにしたＡＴＭ＿ＣＬＡＤ装置(Cell
Assemble Deassemble)およびＡＴＭ通信システムならび
にＣＤＶＴ制御方法に関する。

【０００２】

【従来の技術】ＡＴＭ(Asynchronous Transfer Mode ：
非同期転送モード )ネットワークにおいては、音声や映
像のような一定間隔でトラフィックが発生するＣＢＲ(C
onstant Bit Rate) トラフィックも伝送される。図６に
遅延揺らぎを許容しない端末（装置）１，４（以下では
ＣＢＲ端末（装置）とも言う）が接続されたＡＴＭネッ
トワークを模式的に示す（ＣＢＲ端末間の経路以外のＡ
ＴＭ交換機は図示省略）。図示したＡＴＭネットワーク
では、ＣＢＲ端末１から送出されたＣＢＲトラフィック
はこのＣＢＲ端末装置１が接続された送信側ＡＴＭ＿Ｃ
ＬＡＤ装置２ａからＡＴＭ交換機３ａ，…，３ｎを介し
てＡＴＭ＿ＣＬＡＤ装置２ｂへと伝送され、ＡＴＭ＿Ｃ
ＬＡＤ装置２ｂから受信側のＣＢＲ端末装置２に入力さ
れる。なお、通話等の双方向通信の場合であればＣＢＲ
端末装置２からＣＢＲ端末装置１へのＣＢＲトラフィッ
クが発生する。

【０００３】このように複数のＡＴＭ交換ノードを介し
て行うＣＢＲトラフィック伝送の場合、ＡＴＭネットワ
ーク内部で発生するＣＤＶ(Cell Delay Variation ：セ
ル遅延揺らぎ）により、ＣＢＲセル受信側では音声等が
再生できなくなることがある。この問題を解決する一手
段として従来技術では、セル受信部にネットワーク内部
で発生したＣＤＶを吸収する為のバッファを用いて、一
定時間セルの蓄積を行い付加遅延を加えることでＣＤＶ
を吸収しＣＢＲ通信としての品質を保っていた。

【０００４】図７は、このような従来技術を説明するブ
ロック図である。図７において、ＣＤＶを含んだ入力Ｃ
ＢＲセル流５３は、シェーピングＦＩＦＯ：５４に一時
的に蓄積される。また、蓄積経過時間監視回路５１は、
シェーピングＦＩＦＯ：５４にセルが蓄積されてからの
経過時間を監視し、一定時間が経過するとシェーピング
制御回路５２にセル出力開始指示を出す。シェーピング
制御回路５２は、シェーピングＦＩＦＯ：５４に出力指
示をして出力ＣＢＲセル流５５が、シェーピングＦＩＦ
Ｏ：５４から出力される。このような動作にて出力ＣＢ
Ｒセル流５５はＣＤＶが除去されたセル流となる。

【０００５】また、特開平８−１６３１５０号公報に
は、上記と同様のシェーピング手段を用いてＡＴＭ交換
ノード（ＡＴＭスイッチ）の出力段にてＣＢＲセルのＣ
ＤＶを吸収する方式が提案されている。

【０００６】この他、特開平９−２３３０８１号公報に
は、通信すべき遅延揺らぎを許容しない端末がそれぞれ
接続されたＡＴＭＡＴＭ交換ノードの間の遅延揺らぎ量
を計測する計測手段と、少なくとも受信側端末に接続さ
れ、入力されたＡＴＭセルの該受信側端末への出力を遅
延させる遅延バッファと、計測された遅延揺らぎ量をも
とに、前記遅延バッファの遅延時間を制御し、該遅延バ
ッファに入力されたＡＴＭセルの遅延揺らぎを無くす保
証を行う制御手段とを具備したＡＴＭ通信システムが開
示されている。

【０００７】しかしながら、上に挙げた各方式はいずれ
もＣＤＶ吸収の為に、常に一定時間だけ、セルをＦＩＦ
Ｏバッファ（メモリ）に蓄積するようになっている為、
ＡＴＭネットワーク内部でＣＤＶが発生していない時も
含めて、定常的に一定量のセル伝送遅延が発生すること
になる。

【０００８】例えば、上記特開平９−２３３０８１号公
報には、ＣＢＲ端末からの呼接続要求に含まれパラメー
タから、一定のセル間隔値Ｔが判断され、このセル間隔
値Ｔと測定によって得られた揺らぎ量αとから演算式に
よって遅延バッファの遅延時間τを制御する例が説明さ
れている。遅延時間τは、ユーザセル流の通信開始当初
から強制的に遅延させるための一定時間であり、τ＝ｎ
×Ｔ＋α×２、として決定される（ｎの値としては３乃
至４の値が適当とされている）。

【０００９】すなわち、一般的にＡＴＭネットワーク内
部で発生するＣＤＶ値は受信装置では予測が困難である
ため、従来はＦＩＦＯメモリに蓄積させるセルの量は、
セル蓄積遅延によりアプリケーションにて不具合が発生
しない程度の値が一律に決定されていた。よって通常の
ネットワーク運用状態にてＣＤＶ値が小さい場合でも、
常に不必要な遅延が付加されてしまうという問題があっ
た。

【００１０】

【発明が解決しようとする課題】本発明は、上記問題点
に対処すべくなされたもので、その目的は、ＡＴＭネッ
トワークにおけるＣＤＶを含んだＣＢＲセル流の通信に
際して、ＡＴＭネットワークのＣＤＶ値が小さい時には
揺らぎ吸収バッファ内に蓄積させるセルの量を少なくし
て伝送遅延時間を小さくし、また、ＡＴＭネットワーク
のＣＤＶ値が大きい時には、揺らぎ吸収バッファ内に蓄
積させるセルの量を多くして、既知技術同様にセル揺ら
ぎが原因によるセル廃棄を防止し、もって伝送品質を高
める事が可能なＡＴＭ通信システムを提案することであ
る。

【００１１】

【課題を解決するための手段】課題解決のため、請求項
１の本発明では、遅延揺らぎを許容しない端末間の通信
を含むＡＴＭ通信を複数のＡＴＭ交換ノードが接続され
たＡＴＭネットワークを介して行うＡＴＭ通信システム
における受信側の前記遅延揺らぎを許容しない端末を接
続するＡＴＭ＿ＣＬＡＤ装置を、ＡＴＭネットワークの
ＣＤＶ値を常時計算するＣＤＶ値監視回路と、少なくと
もＣＢＲセルを蓄積し遅延して入力順にＣＢＲセルを前
記遅延揺らぎを許容しない端末に出力するＦＩＦＯバッ
ファと、前記ＣＤＶ監視回路から入力されたＣＤＶ値に
応じて前記ＦＩＦＯバッファに蓄積すべき最適なセル蓄
積量を決定し前記ＦＩＦＯバッファを制御するＦＩＦＯ
制御回路とを備えた構成とする。

【００１２】請求項２の発明では、同様なＡＴＭ＿ＣＬ
ＡＤ装置を、ＡＴＭネットワークから伝送されたＯＡＭ
セルのうちＰＭセルを常時監視してＰＭセルの内部情報
よりＡＴＭネットワークのＣＤＶ値を常時計算するＰＭ
セル監視回路と、少なくともＣＢＲセルを蓄積し遅延し
て入力順にＣＢＲセルを前記遅延揺らぎを許容しない端
末に出力するＦＩＦＯバッファと、前記ＰＭセル監視回
路から入力されたＣＤＶ値に応じて前記ＦＩＦＯバッフ
ァに蓄積すべき最適なセル蓄積量を決定し前記ＦＩＦＯ
バッファを制御するＦＩＦＯ制御回路とを備えた構成と
する。

【００１３】請求項３の発明では、請求項２の装置にお
いて、前記ＦＩＦＯ制御回路が、前記ＰＭセル監視回路
から得られるＣＤＶ値が小さい時には、前記ＦＩＦＯバ
ッファに蓄積される量を小さくし、前記ＰＭセル監視回
路から得られるＣＤＶ値が大きい時には、前記ＦＩＦＯ
バッファに蓄積される量を大きくするように前記ＦＩＦ
Ｏバッファを制御するように構成する。

【００１４】更に、上記各構成において、ＡＴＭネット
ワークに設定された自機へのＶＣ情報を記憶し 各ＶＣ
単位でＣＢＲフロー流に適するように前記ＦＩＦＯ制御
回路２７の動作を制御するＶＣ制御回路を更に備えた構
成とする。

【００１５】また、請求項５の発明では、ＡＴＭ＿ＣＬ
ＡＤ装置を、ＡＴＭネットワークに送出するＣＢＲセル
に送出時間情報として現在時刻を混入させる時刻重畳回
路を含み構成する。なお、前記時刻重畳回路が、送出す
るＣＢＲセルのセルヘッダ部分に前記送出時間情報を埋
め込むようにすることができる。

【００１６】また、請求項７の発明では、ＡＴＭ＿ＣＬ
ＡＤ装置を、ＡＴＭネットワークを介して伝送される送
出時間情報として現在時刻を含んだＣＢＲセルに混入さ
れた前記送信時間情報と当該ＣＢＲセル受信時の現在時
刻とからＡＴＭネットワークのＣＤＶ値を常時計算する
ＣＤＶ値監視回路と、少なくともＣＢＲセルを蓄積し遅
延して入力順にＣＢＲセルを前記遅延揺らぎを許容しな
い端末に出力するＦＩＦＯバッファと、前記ＣＤＶ値監
視回路から入力されるＣＤＶ値に応じて前記ＦＩＦＯバ
ッファに蓄積すべき最適なセル蓄積量を決定し前記ＦＩ
ＦＯバッファを制御するＦＩＦＯ制御回路とを備えた構
成とする。また、ＡＴＭネットワークに設定された自機
へのＶＣ情報を記憶し、各ＶＣ単位でＣＢＲフロー流に
適するように前記ＦＩＦＯ制御回路２７の動作を制御す
るＶＣ制御回路を更に備えるようにしても良い。

【００１７】次に、請求項９の発明による、遅延揺らぎ
を許容しない端末間の通信を含むＡＴＭ通信を複数のＡ
ＴＭ交換ノードを介して行うＡＴＭ通信システムは、送
信側の前記遅延揺らぎを許容しない端末あるいはこの端
末が接続されたＡＴＭ交換ノードのいずれかが、ＡＴＭ
ネットワークに送出するＣＢＲセルに送出時間情報とし
て現在時刻を混入させる時刻重畳回路を備え、対応し
て、受信側の前記遅延揺らぎを許容しない端末あるいは
この端末が接続されたＡＴＭ交換ノードのいずれかが、
ＡＴＭネットワークから伝送されたＣＢＲセルに混入さ
れた前記送信時間情報と現在時刻とからＡＴＭネットワ
ークのＣＤＶ値を常時計算するＣＤＶ値監視回路と、少
なくともＣＢＲセルを蓄積し遅延して入力順にＣＢＲセ
ルを前記遅延揺らぎを許容しない端末に出力するＦＩＦ
Ｏバッファと、前記ＣＤＶ値監視回路から入力されるＣ
ＤＶ値に応じて前記ＦＩＦＯバッファに蓄積すべき最適
なセル蓄積量を決定し前記ＦＩＦＯバッファを制御する
ＦＩＦＯ制御回路とを含み構成されている。なお、前記
時刻重畳回路が、送出するＣＢＲセルのセルヘッダ部分
に前記送出時間情報を埋め込むようにすることができ
る。

【００１８】また、請求項１１の本発明方法では、遅延
揺らぎを許容しない端末間の通信を含むＡＴＭ通信を複
数のＡＴＭ交換ノードを介して行うＡＴＭ通信システム
におけるＣＤＶＴ制御方法において、受信側の前記遅延
揺らぎを許容しない端末が接続されたＡＴＭ＿ＣＬＡＤ
装置が、ＡＴＭネットワークから伝送されたＯＡＭセル
のうちＰＭセルを常時監視してＰＭセルの内部情報より
ＡＴＭネットワークのＣＤＶ値を常時計算し、このＣＤ
Ｖ値に応じてＦＩＦＯバッファに蓄積すべき最適なセル
蓄積量を決定し前記ＦＩＦＯバッファに少なくともＣＢ
Ｒセルを蓄積し遅延した後に出力する。

【００１９】請求項１２の本発明のＣＤＶＴ制御方法で
は、送信側の前記遅延揺らぎを許容しない端末を接続す
るＡＴＭ＿ＣＬＡＤ装置が、ＡＴＭネットワークに送出
するＣＢＲセルに送出時間情報として現在時刻を混入さ
せ、これと対応して、受信側の前記遅延揺らぎを許容し
ない端末あるいはこの端末が接続されたＡＴＭ＿ＣＬＡ
Ｄ装置のいずれかが、ＡＴＭネットワークから伝送され
たＣＢＲセルに混入された前記送信時間情報と現在時刻
とからＡＴＭネットワークのＣＤＶ値を常時計算し、こ
のＣＤＶ値に応じて前記ＦＩＦＯバッファに蓄積すべき
最適なセル蓄積量を決定し前記ＦＩＦＯバッファに少な
くともＣＢＲセルを蓄積し遅延した後に出力する。な
お、上記送出時間情報は、ＣＢＲセルのセルヘッダ部分
に埋め込むようにすることができる。

【００２０】

【発明の実施の形態】本発明は、ＣＢＲセル流受信側Ａ
ＴＭ＿ＣＬＡＤ装置にて、ＡＴＭネットワーク内でＯＡ
Ｍ(Operations and Maintenance)セルとして伝送される
ＰＭ(Performance Monitorring) セルの監視によりネッ
トワークのＣＤＶ値を常時計算して、計算で得られたＣ
ＤＶ値に基づいてＣＤＶＴ制御用バッファ内部に蓄積す
るセルの量をダイナミックに制御する事を特徴とする。

【００２１】また、別な本発明は、ＡＴＭ交換ノード間
の遅延揺らぎ量を計測する手段として、ＣＢＲセル流送
信側にて送信ＣＢＲセル（ユーザセル）のセルヘッダ部
分にセル送信時間情報を多重させる等の手段により、Ｃ
ＢＲセル内部に遅延揺らぎ量計測用の情報を混在させ、
ＣＢＲセル流受信側（ＡＴＭ＿ＣＬＡＤ装置等）にて、
入力ＣＢＲセルの監視により得られるセル送信時間情報
に基づきネットワークのＣＤＶ値を常時計算して、計算
で得られたＣＤＶ値に基づいてＣＤＶＴ制御用バッファ
内部に蓄積するセルの量をダイナミックに制御する事を
特徴とする。

【００２２】なお、ＡＴＭ通信網の保守運用のためのセ
ルであるＯＡＭセルやＯＡＭ処理装置については、ＡＴ
Ｍ＿ＣＬＡＤ装置に接続されたＡＴＭ交換機にＯＡＭセ
ルの抽出、挿入、およびＯＡＭセルの処理動作を行うＯ
ＡＭセル処理部が設けられているものとし、詳細説明は
省略する。例えば特開平１０−１２６４１８号公報に
も、ＯＡＭ処理装置の一例が開示されている。

【００２３】〔第一実施例〕以下、実施例を挙げ図面を
参照して本発明について詳細に説明する。図１(a) は、
ＰＭセルを監視することによりＣＤＶ値を得るようにし
た本発明の一実施例であるＡＴＭネットワークシステム
のＡＴＭ交換ノード（ＡＴＭ＿ＣＬＡＤ装置）１０の構
成を示すブロック図、図１(b) はそのＣＤＶＴ制御回路
１２の詳細構成を示すブロック図である。

【００２４】図１(a) に示すように、ＡＴＭ＿ＣＬＡＤ
装置１０は、ＡＴＭインタフェース回路１１、ＣＤＶＴ
制御回路１２、ＡＴＭセル組立・分解回路１３、端末イ
ンタフェース回路１４、ＣＰＵ１５、制御バス１６を含
み構成されている。装置全体を制御するＣＰＵ１５が、
制御バス１６を介して他の各構成要素を集中的に制御す
る。

【００２５】ＡＴＭインタフェース回路１１は、ＡＴＭ
＿ＣＬＡＤ装置１０とＡＴＭ網とのインタフェース機能
を有し、ＡＴＭセルの送受信機能を有する。一方、端末
回線インタフェース回路１４は、ＡＴＭ＿ＣＬＡＤ装置
１０とＣＢＲ端末装置とのインタフェース機能を有して
おり、ＣＢＲ端末装置とのＴＤＭデータ送受信機能を有
している。

【００２６】端末装置より端末回線インタフェース部１
４を介して入力されたＣＢＲデータは、ＡＴＭセル組立
・分解回路１３において決められた一定レートにてＡＴ
Ｍセル化され、ＡＴＭインタフェース回路１１を介して
ＡＴＭ網に順次出力される。よって、送信側となる場合
にＡＴＭ＿ＣＬＡＤ装置１０から出力されるＡＴＭセル
（ＣＢＲセル）には、揺らぎは発生しない。

【００２７】次に、ＡＴＭ＿ＣＬＡＤ装置１０がＣＢＲ
セルを受信する場合には、ＡＴＭ網からＡＴＭインタフ
ェース回路１１を介して入力されたＣＢＲセルは、後で
詳述するＣＤＶＴ制御回路１２にてＣＤＶが吸収されＡ
ＴＭセル組立・分解回路１３に入力される。ＡＴＭセル
組立・分解回路１３では、ＣＤＶが除去されたセル流を
セル分解する為、端末回線インタフェース１４経由にて
ＴＤＭデータが元どおり再生される。

【００２８】図１(b) に、本実施例装置のＣＤＶＴ制御
回路１２の詳細ブロック図を示す。同図に示すように、
ＣＤＶＴ制御回路１２は、ＡＴＭインタフェース回路１
１に接続されたセル受信回路２１、このセル受信回路２
１に接続されたＦＩＦＯバッファ：２２、ＦＩＦＯバッ
ファ：２２の出力に接続されたセル送信回路２３、前記
セル受信回路の接続されＯＡＭセルが入力されるＰＭセ
ル監視回路２６、このＰＭセル監視回路２６の出力に接
続されたＦＩＦＯ制御回路２７を含み構成されている。
前記ＦＩＦＯ制御回路２７は前記ＦＩＦＯバッファ：２
２と接続されてこれを制御する。

【００２９】ＣＤＶＴ制御回路１２には、ＡＴＭインタ
フェース回路１１を経由して入力されるＣＢＲセル、及
び、ＡＴＭネットワークから送信されるＯＡＭセルが入
力される（受信）。ＣＤＶＴ制御回路１２に入力される
ＣＢＲセル流は多くの場合ＣＤＶを含んだＣＢＲセル流
である。

【００３０】ＡＴＭインタフェース回路１１から出力さ
れるＣＤＶを含んだ入力ＣＢＲセル流２４は、セル受信
回路２１にて受信され、ＦＩＦＯ制御回路２７の制御に
よりＦＩＦＯバッファ：２２に蓄積される。ＰＭセル監
視回路２６は、セル受信回路２１から入力されるＯＡＭ
セルの内、ＰＭセルのみを常時モニタしておりＡＴＭネ
ットワークから伝送されてくるＰＭセルの内部情報より
ＡＴＭネットワークのＣＤＶ値を常時計算して、計算し
たＣＤＶ値をＦＩＦＯ制御回路２７に通知する。

【００３１】ＦＩＦＯバッファ：２２は、ＦＩＦＯ制御
回路２７の指示により、セル受信回路２１からのセル蓄
積、及び、セル送信回路２３へのセル送信を行う。セル
送信回路２３に送信されたセルは、出力セル流２５とし
て順にＣＤＶＴ制御回路１２から出力される。

【００３２】ＦＩＦＯ制御回路２７は、ＰＭセル監視回
路２６からのＣＤＶ値情報と、ＦＩＦＯバッファ：内２
２の蓄積セル量に基づいて分析を行い、現在のＣＤＶ値
に対してＦＩＦＯバッファの蓄積セル量が最適な値にな
っているかを判断し、最適で無い場合にはＦＩＦＯバッ
ファ：２２内の蓄積セル量を調節する。

【００３３】〔実施例の動作の説明〕続いて、上述実施
例の動作について説明する。図２は、本実施例のＣＤＶ
Ｔ制御回路の動作を説明するフローチャートである。図
２を用いてＣＤＶＴ制御回路１２全体の動作を説明す
る。

【００３４】図２のフローチャートの始まりにもあるよ
うに、ＡＴＭインタフェース回路１１を介してＣＢＲセ
ル流２４が入力されると、セル受信回路２１は受信を開
始し（ステップ；Ｓ１）、ＣＢＲセルが順次ＦＩＦＯバ
ッファ：２２に蓄積される（Ｓ２）。

【００３５】ここでＦＩＦＯ制御回路２７は、ＰＭ監視
回路２６からのＣＤＶ値情報をある一定時間（Ｔ）だけ
モニタして、Ｔ時間内で発生した最大ＣＤＶ値（ＣＤＶ
Ｘ）に一定の値（Ｘ）を加えた時間分（ＣＤＶＸ＋
Ｘ）、ＦＩＦＯバッファ：２２に初期蓄積をするように
ＦＩＦＯバッファ：２２を制御するようになっている。

【００３６】次に、ＦＩＦＯ制御回路２７は、初期蓄積
が完了したかどうかをモニタし（Ｓ３）、初期蓄積が完
了していなければ（Ｓ３：ＮＯ）、ＦＩＦＯバッファ：
２２へのセル蓄積を継続し、また、初期蓄積が完了して
いれば（Ｓ３：ＹＥＳ）、ＦＩＦＯバッファ：２２への
セル蓄積を継続するのと併行してセル送信回路２３に対
してあらかじめ定義された一定レート（ＰＣＲ）にてセ
ル送出を開始する（Ｓ４）。

【００３７】次に、ＦＩＦＯ制御回路２７は、ＦＩＦＯ
バッファ：２２でＦＩＦＯアンダーフローもしくは、Ｆ
ＩＦＯオーバーフローが発生していないかをモニタする
（Ｓ５）。

【００３８】ＦＩＦＯアンダーフローもしくはオーバー
フローが発生していない場合（Ｓ５：ＮＯ）には、ＦＩ
ＦＯバッファ：２２内部に実際に蓄積されているセル量
をモニタし（Ｓ７）、かつ、現在蓄積されているセル量
とＰＭセル監視回路２６からのＣＶＤ値情報により、Ｆ
ＩＦＯ内蓄積セル数を変更する必要があるか（現在蓄積
されているセル量が、現在のＣＤＶ値から判断して最適
かどうか）を判断する（Ｓ８）。

【００３９】つまり現在平均的にＦＩＦＯバッファ：２
２内に蓄積されているセル量をＹとして、ＰＭセル監視
回路２６からのＣＤＶ値をＣＤＶＺとする場合、ＹとＣ
ＤＶＺを比較する。そして、現在の蓄積セル量が適正な
場合には（Ｓ８：ＮＯ）、（ステップ；Ｓ４）に戻り処
理を継続する。

【００４０】しかし、ＹがＣＤＶＺよりも十分大きいと
判断される場合（Ｓ８：ＹＥＳ）に限り、ＦＩＦＯバッ
ファ：２２のＦＩＦＯ内蓄積セル数をリセットして（Ｓ
９）、〔ステップ；２〕に戻る（初期蓄積ルーチン）。
本動作は、現状のＣＤＶ値が十分小さいにもかかわら
ず、不必要なバッファ蓄積による余計な遅延動作を防止
する為に実施している。

【００４１】一方、〔ステップ；Ｓ５〕においてＦＩＦ
ＯバッファにＦＩＦＯアンダーフローもしくはオーバー
フローが発生していることが検出された場合（Ｓ５：Ｙ
ＥＳ）であるが、この場合には、ＦＩＦＯバッファ：２
２をリセット（Ｓ６）して〔ステップ；Ｓ２〕に戻る
（ＦＩＦＯバッファ初期蓄積ルーチン）。

【００４２】なお、この場合、ＦＩＦＯアンダーフロー
もしくはＦＩＦＯオーバーフローが発生していると言う
事は、入力ＣＢＲセル流２４に許容値以上のＣＤＶが発
生した事を意味するが、次回の（新たな）ＦＩＦＯバッ
ファ初期蓄積ルーチンにおいては、前回よりも大きな初
期蓄積量に設定変更されている為、連続的にＦＩＦＯア
ンダーフローもしくはオーバーフローが発生する事は無
い。

【００４３】実施例のＤＶＴ制御回路の上述した一連の
動作により、時々刻々と変化するＡＴＭネットワークの
ＣＤＶに、ダイナミックに対応可能なＣＤＶＴ制御動作
が可能となる。

【００４４】以上説明したように、本実施例のＡＴＭ＿
ＣＬＡＤ装置１０は、ＡＴＭネットワークから伝達され
るＣＤＶを含んだＣＢＲセル流の揺らぎを効率的に吸収
可能なＣＤＶＴ制御回路１２を有することにより、揺ら
ぎ吸収能力向上と、伝送遅延時間の短縮を両立する事が
可能となる。つまり、ＡＴＭネットワークのＣＤＶ値が
小さい時には揺らぎ吸収バッファ内に蓄積させるセルの
量を小さくして伝送遅延時間を小さくし、また、ＡＴＭ
ネットワークのＣＤＶ値が大きい時には、揺らぎ吸収バ
ッファ内に蓄積させるセルの量を大きくして、セル揺ら
ぎが原因によるセル廃棄を防止し、伝送品質を高める事
が可能となる。

【００４５】〔第二実施例〕続いて、本発明の他の実施
例について説明する。図３は、本発明の第二実施例のＡ
ＴＭ＿ＣＬＡＤ装置（図１(a) と同等なため図省略）の
ＣＤＶＴ制御回路１２Ａの構成を示すブロック図であ
る。このＣＤＶＴ制御回路１２Ａでは、前実施例のＣＤ
ＶＴ制御回路に、更なる構成要素としてＦＩＦＯ制御回
路２７に接続されたＶＣ制御回路２８が追加されてい
る。なお、前実施例のＣＤＶＴ制御回路（図１(b) ）と
同一符号を付して示した同一部分については説明を省略
する。

【００４６】本実施例におけるＶＣ制御回路２８は、内
部には、各ＣＢＲフロー毎に設定されるＶＣ(Vertual C
onnection)についてのＶＣ情報が格納されており、後で
具体例で説明するように、各ＶＣ単位でＣＢＲフロー流
に適したＦＩＦＯ制御回路２７の動作を制御する。すな
わち、ＣＢＲフロー流単位にＦＩＦＯ制御方式を変更す
る事が可能となっている。

【００４７】同じくＣＢＲフロー流の通信であっても、
コネクション種別によっては、エンド−エンドでの伝送
遅延より伝送品質が優先される場合もあるし、また、そ
の逆で、エンド−エンドでの伝送品質より伝送遅延が優
先される場合もある。

【００４８】例えば、アプリケーション例が電話の場
合、エンド−エンドでの伝送遅延は、エコー発生の原因
となり致命的な不具合となる。しかしながら、電話通信
においては、セルが極端に揺らいだ場合の過渡期にセル
が一時的に欠如する事はさほど問題にはならない。つま
り、伝送遅延が伝送品質に優先する例である。これとは
逆に、アプリケーション例が、データ通信の場合、伝送
遅延はさほど重要な要素とはならない。

【００４９】第二実施例のＣＤＶＴ制御回路１２Ａで
は、ＶＣ設定要求を受けた時に得られるＶＣ情報を抽出
・格納しておき、ＦＩＦＯバッファ：２２内に蓄積され
るセル量の制御に、ＦＩＦＯ制御回路２７Ａを介して各
コネクション毎のＶＣ情報を反映させてより適切に制御
する事により、従来の制御とは異なりＶＣ毎に使用され
るアプリケーションに応じて、よりきめ細かなＦＩＦＯ
バッファ制御が可能となる。

【００５０】〔第三実施例〕以上の実施例で説明した本
発明では、遅延揺らぎ量を計測するためにＰＭセルを計
測用セルとして用いてＦＩＦＯバッファの制御を行って
いるが、続いて、ユーザセル以外の計測用セルを用いる
ことなく同様の効果を得るようにした発明について実施
例を挙げて説明する。

【００５１】図４は、本願他の発明の一実施例（第三実
施例）のＡＴＭ ＣＬＯＤ装置１０Ａを示すブロック図
である。この実施例装置１０Ａは、ＣＤＶＴ制御回路１
２Ｂが異なる以外は、先の図１(a) で示した装置と同等
な構成であるから図１(a) と同一部分には同一符号を付
してその説明は省略する。

【００５２】図５に、本実施例装置のＣＤＶＴ制御回路
１２Ｂの詳細ブロック図を示す。このＣＤＶＴ制御回路
１２Ｂの構成要素のうちで、ＡＴＭインタフェース回路
１１に接続されているセル受信回路２１、このセル受信
回路２１に接続されたＦＩＦＯバッファ：２２、ＦＩＦ
Ｏバッファ：２２の出力に接続されたセル送信回路２
３、およびＦＩＦＯ制御回路２７については、先の図１
(b) に示したものと同等で符号も対応させてあり、その
詳細な説明は繰り返しを避け省略する。

【００５３】ＣＤＶＴ制御回路１２Ｂは、ＡＴＭセル組
立・分解回路１３（図４）に接続されている時刻重畳回
路２９と、その入力側が前記セル受信回路２１に接続さ
れ出力が前記ＦＩＦＯ制御回路２７に接続されたＣＤＶ
値監視回路３０と備えている。ＣＤＶ値監視回路３０
は、明示しない遅延揺らぎ量計測用情報抽出手段および
遅延揺らぎ量算出手段で構成されている。

【００５４】時刻重畳回路２９は、遅延揺らぎ量計測用
情報付加手段として機能し、送出するＣＢＲセル（ユー
ザセル）に送出時間情報として現在時刻を混入させる。
本実施例では送出するＣＢＲセルのヘッダ部にセル送信
時間情報を多重させる。また、ＣＤＶ値監視回路３０
は、ＡＴＭネットワークから伝送されたＣＢＲセルに混
入された前記送信時間情報をヘッダ部から抽出し、この
送信時間情報と図示しないタイマから得られる現在時刻
とに基づいてＡＴＭネットワークのＣＤＶ値を常時計算
し、前記ＦＩＦＯ制御回路２７へと通知する。

【００５５】本実施例においても、ＡＴＭインタフェー
ス回路１１から出力されるＣＤＶを含んだ入力ＣＢＲセ
ル流２４は、セル受信回路２１にて受信され、ＦＩＦＯ
制御回路２７の制御によりＦＩＦＯバッファ：２２に蓄
積される。

【００５６】ＣＤＶ値監視回路３０は、ＡＴＭネットワ
ークから伝送されてセル受信回路２１を介して入力され
るＣＢＲセルの全て或いは適宜サンプリング間隔でモニ
タしてＣＢＲセルのヘッダ部情報より前記送出時間情報
（当該セル送出時時刻）と現在時刻とから伝達時間を算
出・記憶し、伝達時間のバラツキからＡＴＭネットワー
クのＣＤＶ値を常時計算して、計算したＣＤＶ値をＦＩ
ＦＯ制御回路２７に通知する。

【００５７】ＦＩＦＯバッファ：２２は、ＦＩＦＯ制御
回路２７の指示により、セル受信回路２１からのセル蓄
積、及び、セル送信回路２３へのセル送信を行う。セル
送信回路２３に送信されたセルは、出力セル流２５とし
て順にＣＤＶＴ制御回路１２から出力される。

【００５８】ＦＩＦＯ制御回路２７は、ＣＤＶ値監視回
路３０からのＣＤＶ値情報と、ＦＩＦＯバッファ：内２
２の蓄積セル量に基づいて分析を行い、現在のＣＤＶ値
に対してＦＩＦＯバッファの蓄積セル量が最適な値にな
っているかを判断し、最適で無い場合にはＦＩＦＯバッ
ファ：２２内の蓄積セル量を調節する。

【００５９】本実施例におけるＣＤＶＴ制御回路１２Ｂ
の全体の動作は、ＡＴＭネットワークのＣＤＶ値がＣＤ
Ｖ監視回路３０から得られること以外は、先に図２のフ
ローチャートで説明したのと同様であるから、フローチ
ャートおよび繰り返しとなる説明は省略する。

【００６０】以上説明したように、本実施例のＡＴＭ＿
ＣＬＡＤ装置にても、ＡＴＭネットワークのＣＤＶ値が
小さい時には揺らぎ吸収バッファ内に蓄積させるセルの
量を小さくして伝送遅延時間を小さくし、また、ＡＴＭ
ネットワークのＣＤＶ値が大きい時には、揺らぎ吸収バ
ッファ内に蓄積させるセルの量を大きくして、セル揺ら
ぎが原因によるセル廃棄を防止し、伝送品質を高めると
の既述各実施例と同様の効果を得ることができる。

【００６１】特に、本実施例のような実施の形態によれ
ば、前述した実施の形態と違って、遅延揺らぎ量計測の
ためには計測用セルの送受信動作が不要であるから、Ｏ
ＡＭ処理装置を実装していなシステムにも運用できる効
果もある。また、従来のシステムでは必要となるパフォ
ーマンスセル発信部およびパフォーマンスセル評価部を
設ける必要がないため、従来のシステムに比して回路の
簡素化が可能となり、ＡＴＭネットワークにセル遅延計
測の為の余計な付加をかけずにすみＡＴＭネットワーク
リソースの有効活用に貢献することができるとの更なる
効果が得られる。

【００６２】なお、本実施例では、時刻重畳手段とＣＤ
Ｖ値監視回路とを共に備えたＣＤＶＴ制御回路（ＡＴＭ
＿ＣＬＡＤ装置）を示したが、送信側としてのみ用いる
ＡＴＭ＿ＣＬＡＤ装置であれば、少なくとも上述した時
刻重畳手段を備えていれば良くＣＤＶ値監視回路は省略
が可能である。一方、受信側で用いるのみのＡＴＭ＿Ｃ
ＬＡＤ装置の場合には、上述ＣＤＶ値監視回路を備えて
いれば良く時刻重畳手段は省略が可能である。

【００６３】また、本実施例についても、第二実施例に
より説明したと同様に更にＶＣ制御回路を設けるように
して、ＶＣ毎に使用されるアプリケーションによりＦＩ
ＦＯ制御方式を決定する構成に発展させる事ができ、Ｃ
ＢＲセル流受信時に第二実施例同様の効果が併せ得られ
る。こうした構成は、既に説明した部分の組み合わせで
あり理解容易あるから、例示・説明は省略する。

【００６４】なお、上述実施例では、端末装置が直接接
続されるＡＴＭ交換ノード（ＡＴＭ＿ＣＬＡＤ装置）に
本発明を適用しており、意図した効果が最も得られる
が、本発明をＡＴＭネットワーク中の中継ＡＴＭ交換ノ
ードに対して適用することも考えられる。この場合にも
中継ＡＴＭ交換ノードから下流側へと送出されるＣＢＲ
セル流の揺らぎ吸収と伝送遅延時間の短縮を両立した相
応の効果を得ることができる。また、例示ＣＤＶＴ制御
回路の受信関連部分をＣＢＲ端末に設けることも考えら
れ、同様の効果が得られる。

【００６５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＡＴＭネットワークから入力されるＣＤＶを含ん
だＣＢＲセル流の揺らぎを効率的に吸収可能なＣＤＶＴ
制御回路を用いることにより、ＡＴＭネットワークにお
けるＣＢＲセル流の揺らぎ吸収能力が向上してＡＴＭネ
ットワークのＣＤＶ値が大きい時にはセル揺らぎが原因
によるセル廃棄を防止し伝送品質を高める事ができ、同
時にＡＴＭネットワークのＣＤＶ値が小さい時には揺ら
ぎ吸収効果を保持しつつ伝送遅延時間を短縮することが
できる。すなわち、揺らぎ吸収能力の向上と伝送遅延時
間の短縮を両立する事が可能となる効果がある。

【図面の簡単な説明】

【図１】(a) は、本発明のＡＴＭ＿ＣＬＡＤ装置の第一
実施例を示す構成ブロック図、(b) はそのＣＤＶＴ制御
回路の詳細構成ブロック図である。

【図２】第一実施例に係るＣＤＶＴ制御回路の動作を説
明するフローチャートである。

【図３】第二実施例に係るＣＤＶＴ制御回路の構成を示
すブロック図である。

【図４】本発明のＡＴＭ＿ＣＬＡＤ装置の第三実施例を
示す構成ブロック図である。

【図５】第三実施例に係るＣＤＶＴ制御回路の構成を示
すブロック図である。

【図６】ＣＢＲ端末装置が接続されたＡＴＭネットワー
クの模式的説明図である。

【図７】ＣＤＶを吸収するための従来技術を示すブロッ
ク図である。

【符号の説明】

１，４…ＣＢＲ端末装置 ２ａ，２ｂ…ＡＴＭ＿ＣＬＡＤ装置 ３ａ，３ｎ…ＡＴＭ交換機 １０，１０Ａ…ＡＴＭ＿ＣＬＡＤ装置 １１…ＡＴＭインターフェイス回路 １２…ＣＤＶＴ制御回路 １２Ａ，１２Ｂ…ＣＤＶＴ制御回路 １３…ＡＴＭセル組立・分解回路 １４…端末回路インターフェイス回路 １５…ＣＰＵ １６…制御バス ２１…セル受信回路 ２２…ＦＩＦＯバッファ ２３…セル送信回路 ２４，３１…入力ＣＢＲセル流 ２５…出力ＣＢＲセル流 ２６…ＰＭセル監視回路 ２７，２７Ａ…ＦＩＦＯ制御回路 ２８…ＶＣ制御回路 ２９…時刻重畳回路 ３０…ＣＤＶ値監視回路

Claims (13)

【特許請求の範囲】
1. 【請求項１】 遅延揺らぎを許容しない端末間の通信を
   含むＡＴＭ通信を複数のＡＴＭ交換ノードが接続された
   ＡＴＭネットワークを介して行うＡＴＭ通信システムに
   おける受信側の前記遅延揺らぎを許容しない端末を接続
   するＡＴＭ＿ＣＬＡＤ装置であって、 ＡＴＭネットワークのＣＤＶ値を常時計算するＣＤＶ値
   監視回路と、 少なくともＣＢＲセルを蓄積し遅延して入力順にＣＢＲ
   セルを前記遅延揺らぎを許容しない端末に出力するＦＩ
   ＦＯバッファと、 前記ＣＤＶ監視回路から入力されたＣＤＶ値に応じて前
   記ＦＩＦＯバッファに蓄積すべき最適なセル蓄積量を決
   定し前記ＦＩＦＯバッファを制御するＦＩＦＯ制御回路
   と、を含み構成されたＡＴＭ＿ＣＬＡＤ装置。
2. 【請求項２】 遅延揺らぎを許容しない端末間の通信を
   含むＡＴＭ通信を複数のＡＴＭ交換ノードを介して行う
   ＡＴＭ通信システムににおける受信側の前記遅延揺らぎ
   を許容しない端末を接続するＡＴＭ＿ＣＬＡＤ装置であ
   って、 ＡＴＭネットワークから伝送されたＯＡＭセルのうちＰ
   Ｍセルを常時監視してＰＭセルの内部情報よりＡＴＭネ
   ットワークのＣＤＶ値を常時計算するＰＭセル監視回路
   と、 少なくともＣＢＲセルを蓄積し遅延して入力順にＣＢＲ
   セルを前記遅延揺らぎを許容しない端末に出力するＦＩ
   ＦＯバッファと、 前記ＰＭセル監視回路から入力されたＣＤＶ値に応じて
   前記ＦＩＦＯバッファに蓄積すべき最適なセル蓄積量を
   決定し前記ＦＩＦＯバッファを制御するＦＩＦＯ制御回
   路と、を含み構成されたＡＴＭ＿ＣＬＡＤ装置。
3. 【請求項３】 前記ＦＩＦＯ制御回路が、前記ＰＭセル
   監視回路から得られるＣＤＶ値が小さい時には、前記Ｆ
   ＩＦＯバッファに蓄積される量を小さくし、前記ＰＭセ
   ル監視回路から得られるＣＤＶ値が大きい時には、前記
   ＦＩＦＯバッファに蓄積される量を大きくするように前
   記ＦＩＦＯバッファを制御することを特徴とする請求項
   ２に記載のＡＴＭ＿ＣＬＡＤ装置。
4. 【請求項４】 ＡＴＭネットワークに設定された自機へ
   のＶＣ情報を記憶し各ＶＣ単位でＣＢＲフロー流に適す
   るように前記ＦＩＦＯ制御回路２７の動作を制御するＶ
   Ｃ制御回路を更に備えたことを特徴とする請求項１〜３
   のいずれか１項に記載のＡＴＭ＿ＣＬＡＤ装置。
5. 【請求項５】 遅延揺らぎを許容しない端末間の通信を
   含むＡＴＭ通信を複数のＡＴＭ交換ノードを介して行う
   ＡＴＭ通信システムににおける前記遅延揺らぎを許容し
   ない端末を接続するＡＴＭ＿ＣＬＡＤ装置であって、 ＡＴＭネットワークに送出するＣＢＲセルに送出時間情
   報として現在時刻を混入させる時刻重畳回路を含み構成
   されたＡＴＭ＿ＣＬＡＤ装置。
6. 【請求項６】 前記時刻重畳回路は、送出するＣＢＲセ
   ルのセルヘッダ部分に前記送出時間情報を埋め込むこと
   を特徴とする請求項５に記載のＡＴＭ＿ＣＬＡＤ装置。
7. 【請求項７】 遅延揺らぎを許容しない端末間の通信を
   含むＡＴＭ通信を複数のＡＴＭ交換ノードを介して行う
   ＡＴＭ通信システムににおける受信側の前記遅延揺らぎ
   を許容しない端末を接続するＡＴＭ＿ＣＬＡＤ装置であ
   って、 ＡＴＭネットワークを介して伝送される送出時間情報と
   して現在時刻を含んだＣＢＲセルに混入された前記送信
   時間情報と当該ＣＢＲセル受信時の現在時刻とからＡＴ
   ＭネットワークのＣＤＶ値を常時計算するＣＤＶ値監視
   回路と、 少なくともＣＢＲセルを蓄積し遅延して入力順にＣＢＲ
   セルを前記遅延揺らぎを許容しない端末に出力するＦＩ
   ＦＯバッファと、 前記ＣＤＶ値監視回路から入力されるＣＤＶ値に応じて
   前記ＦＩＦＯバッファに蓄積すべき最適なセル蓄積量を
   決定し前記ＦＩＦＯバッファを制御するＦＩＦＯ制御回
   路と、を含み構成されたＡＴＭ＿ＣＬＡＤ装置。
8. 【請求項８】 ＡＴＭネットワークに設定された自機へ
   のＶＣ情報を記憶し、各ＶＣ単位でＣＢＲフロー流に適
   するように前記ＦＩＦＯ制御回路２７の動作を制御する
   ＶＣ制御回路を更に備えたことを特徴とする請求項７に
   記載のＡＴＭ＿ＣＬＡＤ装置。
9. 【請求項９】 遅延揺らぎを許容しない端末間の通信を
   含むＡＴＭ通信を複数のＡＴＭ交換ノードを介して行う
   ＡＴＭ通信システムにおいて、 送信側の前記遅延揺らぎを許容しない端末あるいはこの
   端末が接続されたＡＴＭ＿ＣＬＡＤ装置のいずれかが、 ＡＴＭネットワークに送出するＣＢＲセルに送出時間情
   報として現在時刻を混入させる時刻重畳回路を備え、 受信側の前記遅延揺らぎを許容しない端末あるいはこの
   端末が接続されたＡＴＭ＿ＣＬＡＤ装置のいずれかが、 ＡＴＭネットワークから伝送されたＣＢＲセルに混入さ
   れた前記送信時間情報と現在時刻とからＡＴＭネットワ
   ークのＣＤＶ値を常時計算するＣＤＶ値監視回路と、 少なくともＣＢＲセルを蓄積し遅延して入力順にＣＢＲ
   セルを前記遅延揺らぎを許容しない端末に出力するＦＩ
   ＦＯバッファと、 前記ＣＤＶ値監視回路から入力されるＣＤＶ値に応じて
   前記ＦＩＦＯバッファに蓄積すべき最適なセル蓄積量を
   決定し前記ＦＩＦＯバッファを制御するＦＩＦＯ制御回
   路とを含み構成されている、ことを特徴とするＡＴＭ通
   信システム。
10. 【請求項１０】 前記時刻重畳回路が、送出するＣＢＲ
    セルのセルヘッダ部分に前記送出時間情報を埋め込むこ
    とを特徴とする請求項９に記載のＡＴＭ通信システム。
11. 【請求項１１】 遅延揺らぎを許容しない端末間の通信
    を含むＡＴＭ通信を複数のＡＴＭ交換ノードを介して行
    うＡＴＭ通信システムにおけるＣＤＶＴ制御方法であっ
    て、 受信側の前記遅延揺らぎを許容しない端末が接続された
    ＡＴＭ＿ＣＬＡＤ装置が、 ＡＴＭネットワークから伝送されたＯＡＭセルのうちＰ
    Ｍセルを常時監視して ＰＭセルの内部情報よりＡＴＭネットワークのＣＤＶ値
    を常時計算し、このＣＤＶ値に応じてＦＩＦＯバッファ
    に蓄積すべき最適なセル蓄積量を決定し前記ＦＩＦＯバ
    ッファに少なくともＣＢＲセルを蓄積し遅延した後に出
    力することを特徴とするＣＤＶＴ制御方法。
12. 【請求項１２】 遅延揺らぎを許容しない端末間の通信
    を含むＡＴＭ通信を複数のＡＴＭ交換ノードを介して行
    うＡＴＭ通信システムにおけるＣＤＶＴ制御方法であっ
    て、 送信側の前記遅延揺らぎを許容しない端末を接続するＡ
    ＴＭ＿ＣＬＡＤ装置が、ＡＴＭネットワークに送出する
    ＣＢＲセルに送出時間情報として現在時刻を混入させ、 受信側の前記遅延揺らぎを許容しない端末あるいはこの
    端末が接続されたＡＴＭ＿ＣＬＡＤ装置のいずれかが、 ＡＴＭネットワークから伝送されたＣＢＲセルに混入さ
    れた前記送信時間情報と現在時刻とからＡＴＭネットワ
    ークのＣＤＶ値を常時計算し、 このＣＤＶ値に応じて前記ＦＩＦＯバッファに蓄積すべ
    き最適なセル蓄積量を決定し前記ＦＩＦＯバッファに少
    なくともＣＢＲセルを蓄積し遅延した後に出力すること
    を特徴とするＣＤＶＴ制御方法。
13. 【請求項１３】 前記送出時間情報を、ＣＢＲセルのセ
    ルヘッダ部分に埋め込むことを特徴とする請求項１２に
    記載のＣＤＶＴ制御方法。