JP3365936B2 - 増幅回路 - Google Patents
増幅回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は増幅回路に関し、さ
らに詳細には縦続接続された前段および後段の増幅器を
備え、後段の増幅器の電源電圧として前段の増幅器の電
源電圧以上の電源電圧が供給されて、後段の増幅器によ
り前段の増幅器の出力を増幅する増幅回路に関する。 【０００２】 【従来の技術】この種の従来の増幅回路として、例えば
演算増幅器などの出力インピーダンスが低く、かつ電源
電圧の低い電圧増幅器Ａと電圧増幅器Ａの後段に電圧利
得のある増幅器と電流利得のある電力増幅器Ｂを接続し
て電力増幅を行うものがある。従来のこの増幅回路の構
成を図２に示す。 【０００３】図２に示す従来の増幅回路は、電源電圧±
Ｖｃｃ１が供給されて入力信号電圧を演算増幅器１から
なる電圧増幅器Ａによって電圧増幅し、電源電圧±Ｖｃ
ｃ２（Ｖｃｃ２＞Ｖｃｃ１）が供給されて電圧増幅器Ａ
からの出力電圧を電力増幅器Ｂで電力増幅する。電力増
幅器Ｂはコンプリメンタリ型ＳＥＰＰ構成の、電圧利得
を有する電圧増幅段Ｃと電流増幅段Ｄとからなってい
る。電圧増幅段Ｃはインバーテッドダーリンと接続のト
ランジスタＱ１とＱ３およびインバーテッドダーリンと
接続のトランジスタＱ２とＱ４からなり電圧増幅器Ａの
出力電圧を電圧増幅し、電流増幅段ＤはトランジスタＱ
５とＱ６とからなり電圧増幅段Ｃの出力電圧を受けて電
流増幅する。 【０００４】図２において、抵抗Ｒｃと抵抗Ｒｄは電力
増幅器Ｂの局部帰還回路を構成し出力電圧を帰還点ｐへ
帰還し、抵抗Ｒａと抵抗Ｒｂは増幅回路全体の帰還回路
を構成し出力電圧を増幅回路Ａの反転入力端子へ帰還し
ている。一方、符号Ｖｂ１は電圧増幅段Ｃのバイアス回
路を示し、符号Ｖｂ２は電流増幅段Ｄのバイアス回路を
示している。 【０００５】上記のように、電源電圧の低い電圧増幅器
Ａを用いるとき、電圧増幅器Ａの出力電圧では電源電圧
の高い電流増幅段Ｄを十分にドライブしきれないので、
電力増幅器Ｂの電流増幅段Ｄの前段に電圧利得のある電
圧増幅段Ｃを設けている。 【０００６】 【発明が解決しようとする課題】しかしながら、上記し
たような従来の増幅回路において、それでもさらに電力
増幅器Ｂの出力電圧が飽和する入力電圧よりも高い電圧
で、電圧増幅器Ａが電力増幅器Ｂをオーバードライブし
たような場合においては、電力増幅器Ｂの出力は入力信
号に追従できず、過渡的な発振や、ラッチアップ、すな
わち電力増幅器Ｂの出力電圧が飽和してしまって所謂電
力増幅器Ｂの出力電圧が電源電圧に貼り付いて早期に戻
ってこなくなって、正常な増幅作用が行えなくなるとい
う問題点があった。 【０００７】本発明は電圧増幅器による電力増幅器のオ
ーバードライブがあったときにも過渡的な発振および電
力増幅器におけるラッチアップなどが防止できる増幅回
路を提供することを目的とする。 【０００８】 【課題を解決するための手段】本発明にかかる増幅回路
は、入力信号電圧を電圧増幅する電圧増幅器と、電圧増
幅器の電源電圧以上の電圧値の電源電圧が供給され、出
力電圧が帰還端子に帰還され、かつ入力端子と前記帰還
端子との間に前記電圧増幅器の出力電圧とバイアス回路
によるバイアス電圧との重畳電圧が印加されて、前記電
圧増幅器の出力電圧によって駆動される電力増幅器と、
を備えた増幅回路において、電力増幅器の入力端子と前
記帰還端子との間にリミッタを設けたことを特徴とす
る。 【０００９】本発明にかかる増幅回路によれば、リミッ
タを介した電圧増幅器の出力電圧によって電力増幅器が
駆動される。しかるに、電圧増幅器の出力電圧が電力増
幅器を飽和せない範囲ではリミッタは作用しない。電圧
増幅器の出力電圧が増大してオーバードライブ状態にな
ると電力増幅器の出力電圧が飽和し、帰還端子の電圧は
一定となって、オーバードライブによってリミッタが働
き電圧増幅器の出力電圧がリミットされて、過渡的な発
振および電力増幅器におけるラッチアップの発生が防止
される。 【００１０】 【発明の実施の形態】以下、本発明にかかる増幅回路を
実施の形態によって説明する。図１は本発明の実施の一
形態にかかる増幅回路の構成を示すブロック図である。 【００１１】本発明の実施の一形態にかかる増幅回路に
おいて、図２に示した従来の増幅回路と同一の構成要素
には同一の符号を付して示してある。 【００１２】本発明の実施の一形態にかかる増幅回路
は、安定化電源回路から出力される電源電圧±Ｖｃｃ１
が供給されて入力信号電圧を演算増幅器１からなる電圧
増幅器Ａによって電圧増幅し、電源電圧±Ｖｃｃ２（Ｖ
ｃｃ２＞Ｖｃｃ１）が供給されて電圧増幅器Ａからの出
力電圧を電流制限抵抗Ｒｍを介して出力し、電力増幅器
Ｂで電力増幅する。 【００１３】電力増幅器Ｂはコンプリメンタリ型ＳＥＰ
Ｐ構成の、電圧利得を有する電圧増幅段Ｃと電流増幅段
Ｄとからなっている。電圧増幅段Ｃはインバーテッドダ
ーリンと接続のトランジスタＱ１とＱ３およびインバー
テッドダーリンと接続のトランジスタＱ２とＱ４からな
り、バイアス回路Ｖｂ１の出力電圧に重畳された電圧増
幅器Ａの出力電圧を、トランジスタＱ１のベースと帰還
端子ｐとの間に接続されたダイオードＤ１とＤ２とから
なるリミッタＬ１と、帰還端子ｐとトランジスタＱ２の
ベースとの間に接続されたダイオードＤ３とＤ４からな
るリミッタＬ２とを、介して出力される電圧を電圧増幅
する。電流増幅段ＤはトランジスタＱ５とＱ６とからな
り、バイアス回路Ｖｂ２の出力電圧に重畳された電圧増
幅段Ｃの出力電圧を受けて電流増幅する。 【００１４】図１において、抵抗Ｒｃと抵抗Ｒｄは増幅
器Ｂの局部帰還回路を構成し出力電圧を帰還点ｐへ帰還
し、抵抗Ｒａと抵抗Ｒｂは増幅回路全体の帰還回路を構
成し出力電圧を増幅回路Ａの反転入力端子へ帰還してい
る。また、電圧増幅器１の出力端にはダイオードＤ１〜
Ｄ４に流れる電流を制限する抵抗Ｒｍが接続されてい
る。 【００１５】ここで、トランジスタＱ１のエミッタと帰
還端子ｐとの間に接続された抵抗Ｒ１の両端に発生する
電圧とトランジスタＱ１のＶＢＥとの和電圧は、無信号
時におけるダイオードＤ１とＤ２との順方向電圧の和の
電圧すなわちリミッタＬ１のリミット電圧よりも低くな
るように、トランジスタＱ１の動作電流をバイアス回路
Ｖｂ１の出力電圧によって設定し、帰還端子ｐとトラン
ジスタＱ２のエミッタとの間に接続された抵抗Ｒ２の両
端に発生する電圧とトランジスタＱ２のＶＢＥの電圧と
の和の電圧は、無信号時におけるダイオードＤ３とＤ４
との順方向電圧の和の電圧すなわちリミッタＬ２のリミ
ット電圧よりも低くなるように、トランジスタＱ２の動
作電流をバイアス回路Ｖｂ１の出力電圧によって設定し
てある。 【００１６】電力増幅器Ｂの出力電圧は抵抗Ｒｃおよび
Ｒｄの帰還回路を介して帰還点ｐに帰還されており、入
力信号を増幅した電圧増幅器１の出力電圧が、電力増幅
器Ｂを飽和させない出力電圧の範囲内では、ダイオード
Ｄ１〜Ｄ４はカットオフ状態であって、電力増幅器Ｂの
入力電圧にリミットはかからず、電圧増幅段Ｃおよび電
力増幅段Ｄは正常に作用する。 【００１７】ここで、電圧増幅器Ａの出力電圧が増大し
てオーバードライブ状態になると電力増幅器Ｂの出力電
圧が飽和する。電力増幅器Ｂの出力電圧が飽和すると抵
抗ＲｃおよびＲｄの帰還回路を介した帰還電圧が印加さ
れる帰還点ｐの電圧は一定に維持され、電圧増幅器Ａの
出力電圧によってオーバードライブされると、抵抗Ｒ１
の両端に発生する電圧がリミッタＬ１のリミット電圧を
超えた時点でダイオードＤ１とＤ２が導通状態になって
リミットがかかり、同様に抵抗Ｒ２の両端に発生する電
圧がリミッタＬ２のリミット電圧を超えた時点でダイオ
ードＤ３とＤ４が導通状態になってリミットがかかり、
ドライブ電流は抵抗Ｒｃ、抵抗Ｒｄに流れて、過渡的な
発振や、ラッチアップの発生が防止される。さらに、抵
抗Ｒｍによっても制限される。 【００１８】なお、上記した本発明の実施の位置形態に
かかる増幅回路において、Ｖｃｃ２＞Ｖｃｃ１とした
が、Ｖｃｃ２＝Ｖｃｃ１であって同じである。 【００１９】 【発明の効果】以上説明したように本発明にかかる増幅
回路によれば、電圧増幅器の出力電圧をリミットするリ
ミッタを介して電力増幅器を駆動するようにしたため、
電圧増幅器によって電力増幅器がオーバードライブされ
たときに、過渡的な発振や、ラッチアップが防止される
という効果が得られる。
らに詳細には縦続接続された前段および後段の増幅器を
備え、後段の増幅器の電源電圧として前段の増幅器の電
源電圧以上の電源電圧が供給されて、後段の増幅器によ
り前段の増幅器の出力を増幅する増幅回路に関する。 【０００２】 【従来の技術】この種の従来の増幅回路として、例えば
演算増幅器などの出力インピーダンスが低く、かつ電源
電圧の低い電圧増幅器Ａと電圧増幅器Ａの後段に電圧利
得のある増幅器と電流利得のある電力増幅器Ｂを接続し
て電力増幅を行うものがある。従来のこの増幅回路の構
成を図２に示す。 【０００３】図２に示す従来の増幅回路は、電源電圧±
Ｖｃｃ１が供給されて入力信号電圧を演算増幅器１から
なる電圧増幅器Ａによって電圧増幅し、電源電圧±Ｖｃ
ｃ２（Ｖｃｃ２＞Ｖｃｃ１）が供給されて電圧増幅器Ａ
からの出力電圧を電力増幅器Ｂで電力増幅する。電力増
幅器Ｂはコンプリメンタリ型ＳＥＰＰ構成の、電圧利得
を有する電圧増幅段Ｃと電流増幅段Ｄとからなってい
る。電圧増幅段Ｃはインバーテッドダーリンと接続のト
ランジスタＱ１とＱ３およびインバーテッドダーリンと
接続のトランジスタＱ２とＱ４からなり電圧増幅器Ａの
出力電圧を電圧増幅し、電流増幅段ＤはトランジスタＱ
５とＱ６とからなり電圧増幅段Ｃの出力電圧を受けて電
流増幅する。 【０００４】図２において、抵抗Ｒｃと抵抗Ｒｄは電力
増幅器Ｂの局部帰還回路を構成し出力電圧を帰還点ｐへ
帰還し、抵抗Ｒａと抵抗Ｒｂは増幅回路全体の帰還回路
を構成し出力電圧を増幅回路Ａの反転入力端子へ帰還し
ている。一方、符号Ｖｂ１は電圧増幅段Ｃのバイアス回
路を示し、符号Ｖｂ２は電流増幅段Ｄのバイアス回路を
示している。 【０００５】上記のように、電源電圧の低い電圧増幅器
Ａを用いるとき、電圧増幅器Ａの出力電圧では電源電圧
の高い電流増幅段Ｄを十分にドライブしきれないので、
電力増幅器Ｂの電流増幅段Ｄの前段に電圧利得のある電
圧増幅段Ｃを設けている。 【０００６】 【発明が解決しようとする課題】しかしながら、上記し
たような従来の増幅回路において、それでもさらに電力
増幅器Ｂの出力電圧が飽和する入力電圧よりも高い電圧
で、電圧増幅器Ａが電力増幅器Ｂをオーバードライブし
たような場合においては、電力増幅器Ｂの出力は入力信
号に追従できず、過渡的な発振や、ラッチアップ、すな
わち電力増幅器Ｂの出力電圧が飽和してしまって所謂電
力増幅器Ｂの出力電圧が電源電圧に貼り付いて早期に戻
ってこなくなって、正常な増幅作用が行えなくなるとい
う問題点があった。 【０００７】本発明は電圧増幅器による電力増幅器のオ
ーバードライブがあったときにも過渡的な発振および電
力増幅器におけるラッチアップなどが防止できる増幅回
路を提供することを目的とする。 【０００８】 【課題を解決するための手段】本発明にかかる増幅回路
は、入力信号電圧を電圧増幅する電圧増幅器と、電圧増
幅器の電源電圧以上の電圧値の電源電圧が供給され、出
力電圧が帰還端子に帰還され、かつ入力端子と前記帰還
端子との間に前記電圧増幅器の出力電圧とバイアス回路
によるバイアス電圧との重畳電圧が印加されて、前記電
圧増幅器の出力電圧によって駆動される電力増幅器と、
を備えた増幅回路において、電力増幅器の入力端子と前
記帰還端子との間にリミッタを設けたことを特徴とす
る。 【０００９】本発明にかかる増幅回路によれば、リミッ
タを介した電圧増幅器の出力電圧によって電力増幅器が
駆動される。しかるに、電圧増幅器の出力電圧が電力増
幅器を飽和せない範囲ではリミッタは作用しない。電圧
増幅器の出力電圧が増大してオーバードライブ状態にな
ると電力増幅器の出力電圧が飽和し、帰還端子の電圧は
一定となって、オーバードライブによってリミッタが働
き電圧増幅器の出力電圧がリミットされて、過渡的な発
振および電力増幅器におけるラッチアップの発生が防止
される。 【００１０】 【発明の実施の形態】以下、本発明にかかる増幅回路を
実施の形態によって説明する。図１は本発明の実施の一
形態にかかる増幅回路の構成を示すブロック図である。 【００１１】本発明の実施の一形態にかかる増幅回路に
おいて、図２に示した従来の増幅回路と同一の構成要素
には同一の符号を付して示してある。 【００１２】本発明の実施の一形態にかかる増幅回路
は、安定化電源回路から出力される電源電圧±Ｖｃｃ１
が供給されて入力信号電圧を演算増幅器１からなる電圧
増幅器Ａによって電圧増幅し、電源電圧±Ｖｃｃ２（Ｖ
ｃｃ２＞Ｖｃｃ１）が供給されて電圧増幅器Ａからの出
力電圧を電流制限抵抗Ｒｍを介して出力し、電力増幅器
Ｂで電力増幅する。 【００１３】電力増幅器Ｂはコンプリメンタリ型ＳＥＰ
Ｐ構成の、電圧利得を有する電圧増幅段Ｃと電流増幅段
Ｄとからなっている。電圧増幅段Ｃはインバーテッドダ
ーリンと接続のトランジスタＱ１とＱ３およびインバー
テッドダーリンと接続のトランジスタＱ２とＱ４からな
り、バイアス回路Ｖｂ１の出力電圧に重畳された電圧増
幅器Ａの出力電圧を、トランジスタＱ１のベースと帰還
端子ｐとの間に接続されたダイオードＤ１とＤ２とから
なるリミッタＬ１と、帰還端子ｐとトランジスタＱ２の
ベースとの間に接続されたダイオードＤ３とＤ４からな
るリミッタＬ２とを、介して出力される電圧を電圧増幅
する。電流増幅段ＤはトランジスタＱ５とＱ６とからな
り、バイアス回路Ｖｂ２の出力電圧に重畳された電圧増
幅段Ｃの出力電圧を受けて電流増幅する。 【００１４】図１において、抵抗Ｒｃと抵抗Ｒｄは増幅
器Ｂの局部帰還回路を構成し出力電圧を帰還点ｐへ帰還
し、抵抗Ｒａと抵抗Ｒｂは増幅回路全体の帰還回路を構
成し出力電圧を増幅回路Ａの反転入力端子へ帰還してい
る。また、電圧増幅器１の出力端にはダイオードＤ１〜
Ｄ４に流れる電流を制限する抵抗Ｒｍが接続されてい
る。 【００１５】ここで、トランジスタＱ１のエミッタと帰
還端子ｐとの間に接続された抵抗Ｒ１の両端に発生する
電圧とトランジスタＱ１のＶＢＥとの和電圧は、無信号
時におけるダイオードＤ１とＤ２との順方向電圧の和の
電圧すなわちリミッタＬ１のリミット電圧よりも低くな
るように、トランジスタＱ１の動作電流をバイアス回路
Ｖｂ１の出力電圧によって設定し、帰還端子ｐとトラン
ジスタＱ２のエミッタとの間に接続された抵抗Ｒ２の両
端に発生する電圧とトランジスタＱ２のＶＢＥの電圧と
の和の電圧は、無信号時におけるダイオードＤ３とＤ４
との順方向電圧の和の電圧すなわちリミッタＬ２のリミ
ット電圧よりも低くなるように、トランジスタＱ２の動
作電流をバイアス回路Ｖｂ１の出力電圧によって設定し
てある。 【００１６】電力増幅器Ｂの出力電圧は抵抗Ｒｃおよび
Ｒｄの帰還回路を介して帰還点ｐに帰還されており、入
力信号を増幅した電圧増幅器１の出力電圧が、電力増幅
器Ｂを飽和させない出力電圧の範囲内では、ダイオード
Ｄ１〜Ｄ４はカットオフ状態であって、電力増幅器Ｂの
入力電圧にリミットはかからず、電圧増幅段Ｃおよび電
力増幅段Ｄは正常に作用する。 【００１７】ここで、電圧増幅器Ａの出力電圧が増大し
てオーバードライブ状態になると電力増幅器Ｂの出力電
圧が飽和する。電力増幅器Ｂの出力電圧が飽和すると抵
抗ＲｃおよびＲｄの帰還回路を介した帰還電圧が印加さ
れる帰還点ｐの電圧は一定に維持され、電圧増幅器Ａの
出力電圧によってオーバードライブされると、抵抗Ｒ１
の両端に発生する電圧がリミッタＬ１のリミット電圧を
超えた時点でダイオードＤ１とＤ２が導通状態になって
リミットがかかり、同様に抵抗Ｒ２の両端に発生する電
圧がリミッタＬ２のリミット電圧を超えた時点でダイオ
ードＤ３とＤ４が導通状態になってリミットがかかり、
ドライブ電流は抵抗Ｒｃ、抵抗Ｒｄに流れて、過渡的な
発振や、ラッチアップの発生が防止される。さらに、抵
抗Ｒｍによっても制限される。 【００１８】なお、上記した本発明の実施の位置形態に
かかる増幅回路において、Ｖｃｃ２＞Ｖｃｃ１とした
が、Ｖｃｃ２＝Ｖｃｃ１であって同じである。 【００１９】 【発明の効果】以上説明したように本発明にかかる増幅
回路によれば、電圧増幅器の出力電圧をリミットするリ
ミッタを介して電力増幅器を駆動するようにしたため、
電圧増幅器によって電力増幅器がオーバードライブされ
たときに、過渡的な発振や、ラッチアップが防止される
という効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる増幅回路の構成
を示すブロック図である。 【図２】従来の増幅回路の構成を示すブロック図であ
る。 【符号の説明】 Ａ 電圧増幅器 Ｂ 電力増幅器 Ｃ 電圧増幅段 Ｄ 電流増幅段 １ 演算増幅器 Ｖｂ１およびＶｂ２ バイアス回路 Ｌ１およびＬ２ リミッタ Ｄ１〜Ｄ４ ダイオード Ｑ１〜Ｑ６ トランジスタ Ｒ１、Ｒ２、Ｒａ、Ｒｂ、ＲｃおよびＲｄ 抵抗
を示すブロック図である。 【図２】従来の増幅回路の構成を示すブロック図であ
る。 【符号の説明】 Ａ 電圧増幅器 Ｂ 電力増幅器 Ｃ 電圧増幅段 Ｄ 電流増幅段 １ 演算増幅器 Ｖｂ１およびＶｂ２ バイアス回路 Ｌ１およびＬ２ リミッタ Ｄ１〜Ｄ４ ダイオード Ｑ１〜Ｑ６ トランジスタ Ｒ１、Ｒ２、Ｒａ、Ｒｂ、ＲｃおよびＲｄ 抵抗
Claims (1)
- (57)【特許請求の範囲】 【請求項１】入力信号電圧を電圧増幅する電圧増幅器
と、 電圧増幅器の電源電圧以上の電圧値の電源電圧が供給さ
れ、出力電圧が帰還端子に帰還され、かつ入力端子と前
記帰還端子との間に前記電圧増幅器の出力電圧とバイア
ス回路によるバイアス電圧との重畳電圧が印加されて、
前記電圧増幅器の出力電圧によって駆動される電力増幅
器と、 を備えた増幅回路において、電力増幅器の入力端子と前記帰還端子との間にリミッタ
を設けた ことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25405597A JP3365936B2 (ja) | 1997-09-04 | 1997-09-04 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25405597A JP3365936B2 (ja) | 1997-09-04 | 1997-09-04 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188070A JPH1188070A (ja) | 1999-03-30 |
| JP3365936B2 true JP3365936B2 (ja) | 2003-01-14 |
Family
ID=17259613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25405597A Expired - Fee Related JP3365936B2 (ja) | 1997-09-04 | 1997-09-04 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3365936B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10039438C2 (de) * | 2000-08-11 | 2002-06-20 | Infineon Technologies Ag | Zweistufiger Operationsverstärker |
-
1997
- 1997-09-04 JP JP25405597A patent/JP3365936B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1188070A (ja) | 1999-03-30 |
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