JP3364114B2 - Active matrix type image display device and driving method thereof - Google Patents

Active matrix type image display device and driving method thereof

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Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、複数本の映像信号
線が設けられたアクティブマトリクス型画像表示装置、
及びその駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix image display device provided with a plurality of video signal lines,
And its driving method.

【０００２】[0002]

【従来の技術】駆動回路一体型のアクティブマトリクス
型液晶表示装置においては、ガラスや石英等からなる絶
縁性の基板上に、表示部と一体化してソースドライバや
ゲートドライバ等の駆動回路を構成する必要があり、通
常、ポリシリコンの薄膜ＭＯＳトランジスタ（以下、ポ
リシリコンＴＦＴと称する）で駆動回路を構成する。2. Description of the Related Art In an active matrix type liquid crystal display device integrated with a drive circuit, a drive circuit such as a source driver or a gate driver is formed integrally with a display portion on an insulating substrate made of glass or quartz. It is necessary, and normally, a driving circuit is constituted by a polysilicon thin film MOS transistor (hereinafter referred to as a polysilicon TFT).

【０００３】しかしながら、ポリシリコンＴＦＴを用い
た駆動回路は、単結晶シリコンを用いた駆動回路と比較
して、動作スピードが非常に遅いという欠点がある。特
に、表示部のソースバスラインを駆動するためのソース
ドライバにおいて、大画面・大容量の表示を行う場合、
ソースドライバを構成するシフトレジスタの動作スピー
ドが不足するので、ポリシリコンＴＦＴで構成したシフ
トレジスタのスピードを越えない範囲で駆動する方法
が、種々検討されている。However, the drive circuit using the polysilicon TFT has a drawback that the operation speed is very slow as compared with the drive circuit using the single crystal silicon. In particular, when displaying a large screen and a large capacity in the source driver for driving the source bus line of the display unit,
Since the operation speed of the shift register that constitutes the source driver is insufficient, various methods of driving within a range that does not exceed the speed of the shift register that is configured by the polysilicon TFT have been studied.

【０００４】図１８に、シフトレジスタに要求される動
作スピードを低減させる方法の一例である２系統のシフ
トレジスタを用いる駆動回路内蔵型のアクティブマトリ
クス型液晶表示装置を示す。図１８に基づいて、従来の
駆動回路内蔵型のアクティブマトリクス型液晶表示装置
の構造を説明する。FIG. 18 shows an active matrix type liquid crystal display device with a built-in drive circuit, which uses two systems of shift registers, which is an example of a method for reducing the operation speed required for the shift registers. The structure of a conventional active matrix type liquid crystal display device with a built-in drive circuit will be described with reference to FIG.

【０００５】図示するように、この液晶表示装置では、
絶縁性基板１０１の上にソースバスラインｓ1 〜ｓN と
ゲートバスラインｇ1 〜ｇM とが縦横に配線され表示部
１０２を構成している。表示部１０２が形成されている
基板１０１上で、ソースバスラインｓ1 〜ｓN の一端に
は、ソースバスラインｓ1 〜ｓN を駆動するためのソー
スドライバ１０３が形成され、ゲートバスラインｇ1 〜
ｇM の一端には、ゲートバスラインｇ1 〜ｇM を駆動す
るためのゲートドライバ１０４が形成されている。As shown, in this liquid crystal display device,
The source bus lines s 1 to s N and the gate bus lines g 1 to g M are wired vertically and horizontally on the insulating substrate 101 to form the display unit 102. On the substrate 101 to the display unit 102 is formed, on the one end of the source bus line s 1 ~s N, a source driver 103 for driving the source bus line s 1 ~s N is formed, the gate bus line g 1 ~
A gate driver 104 for driving the gate bus lines g 1 to g M is formed at one end of g M.

【０００６】表示部１０２において、ソースバスライン
ｓn （１≦ｎ≦Ｎ）とゲートバスラインｇm （１≦ｍ≦
Ｍ）とで囲まれた部分が表示の一単位である絵素１２０
となる。絵素１２０は、本発明の実施の形態の説明図で
ある図２を参照して説明すると、ソースバスラインＳn
とゲートバスラインＧm との交点に形成されたスイッチ
ング素子として機能する薄膜トランジスタ２０ａと、ソ
ースバスラインＳn から印加される映像信号電位Ｄ1,Ｄ
2,…を印加し液晶容量を駆動する絵素電極２０ｂと、こ
の絵素電極２０ｂと並列に設けられた電荷保持用容量２
０ｃとからなる。In the display section 102, the source bus line s n (1 ≦ n ≦ N) and the gate bus line g m (1 ≦ m ≦)
The element surrounded by M) and is a unit of display.
Becomes Pixel 120 will be described with reference to FIG. 2 is an explanatory view of an embodiment of the present invention, the source bus line S n
And a thin film transistor 20a functioning as a switching element formed at the intersection of the gate bus line G m and the video signal potentials D 1 and D applied from the source bus line S n.
A pixel electrode 20b for applying a liquid crystal capacitance by applying 2, ..., And a charge holding capacitor 2 provided in parallel with the pixel electrode 20b.
0c.

【０００７】ソースドライバ１０３は、図１８に示すよ
うに、ソースバスラインｓ1 〜ｓNに印加する映像信号V
ideoI・VideoII を入力するための２本の映像信号線１
３１ａ・１３１ｂと、映像信号線１３１ａ・１３１ｂと
各ソースバスラインｓ1 〜ｓN との間に形成されたアナ
ログスイッチ１３２からなるサンプリング回路と、アナ
ログスイッチ１３２の動作を制御する２系統のシフトレ
ジスタＳＲａ及びＳＲｂとで構成されている。As shown in FIG. 18, the source driver 103 has a video signal V applied to the source bus lines s 1 to s N.
Two video signal lines 1 for inputting video I / Video II
31a and 131b, a sampling circuit including an analog switch 132 formed between the video signal lines 131a and 131b and the source bus lines s 1 to s N, and two systems of shift registers that control the operation of the analog switch 132. It is composed of SRa and SRb.

【０００８】奇数番目のソースバスラインｓ1 〜ｓN-1
は、映像信号線１３１ａに接続され、映像信号VideoIが
印加される。偶数番目のソースバスラインｓ2 〜ｓ
N は、映像信号線１３１ｂに接続され、映像信号VideoI
I が印加される。アナログスイッチ１３２は、映像信号
線１３１ａ・１３１ｂからの映像信号VideoI・VideoII
をサンプリングするためのものである。Odd-numbered source bus lines s 1 to s N-1
Is connected to the video signal line 131a, and the video signal VideoI is applied. Even-numbered source bus lines s 2 to s
N is connected to the video signal line 131b, and the video signal VideoI
I is applied. The analog switch 132 uses the video signals VideoI and VideoII from the video signal lines 131a and 131b.
For sampling.

【０００９】２系統のシフトレジスタＳＲａ・ＳＲｂ
は、交互にソースバスラインｓ1 〜ｓN に接続されてお
り、シフトレジスタＳＲａは奇数番目のソースバスライ
ンｓ1〜ｓN-1 に対応するアナログスイッチ１３２の動
作（開閉）を制御し、シフトレジスタＳＲｂは偶数番目
のソースバスラインｓ2 〜ｓN に対応するアナログスイ
ッチ１３２の動作を制御している。Dual shift registers SRa and SRb
Are alternately connected to the source bus lines s 1 to s N , and the shift register SRa controls the operation (open / close) of the analog switch 132 corresponding to the odd-numbered source bus lines s 1 to s N-1 , The shift register SRb controls the operation of the analog switch 132 corresponding to the even-numbered source bus lines s 2 to s N.

【００１０】以上のソースドライバ１０３を構成する各
部がポリシリコン薄膜等で同一基板１０１上に形成され
ている。Each of the above parts constituting the source driver 103 is formed on the same substrate 101 by a polysilicon thin film or the like.

【００１１】図１９に、図１８に示すソースドライバ１
０３の駆動時におけるタイミングチャートを示す。図１
８及び図１９に基づいて、ソースドライバ１０３の駆動
時の動作を説明する。FIG. 19 shows the source driver 1 shown in FIG.
3 shows a timing chart when driving No. 03. Figure 1
8 and FIG. 19, the operation at the time of driving the source driver 103 will be described.

【００１２】２系統のシフトレジスタＳＲａ・ＳＲｂの
起動は、図１９に示すシフトスタート信号ＳＰで制御さ
れる。シフトレジスタＳＲａは、シフトクロック信号φ
A ・/φA により制御され、シフトレジスタＳＲｂは、
シフトクロック信号φB ・ /φB により制御される。シ
フトクロック信号φA とシフトクロック信号φB とに
は、１／４周期分（有効水平走査期間を有効ソースバス
ライン数で割った値であるサンプリング期間ｔ０）だけ
位相がずれた信号が入力される。これらのシフトクロッ
ク信号φA ・ /φA ・φB ・ /φB により、２つのシフ
トレジスタＳＲａ・ＳＲｂは、それぞれサンプリング期
間ｔ０だけ位相のずれた波形を順次アナログスイッチ１
３２へ出力する。Activation of the two systems of shift registers SRa and SRb is controlled by a shift start signal SP shown in FIG. The shift register SRa has a shift clock signal φ.
Controlled by A · / φ A , the shift register SRb is
Controlled by shift clock signals φ B · / φ B. As the shift clock signal φ A and the shift clock signal φ B , signals whose phases are shifted by 1/4 cycle (the sampling period t0 which is a value obtained by dividing the effective horizontal scanning period by the number of effective source bus lines) are input. It Due to these shift clock signals φ A , / φ A , φ B , / φ B , the two shift registers SRa, SRb sequentially output waveforms whose phases are shifted by the sampling period t0 to the analog switch 1 respectively.
To 32.

【００１３】２本の映像信号線１３１ａ・１３１ｂに
は、原映像信号Video をそれぞれ期間ｔ０だけ位相をず
らしてサンプリングした映像信号電位Ｄ1,Ｄ2,…を２ｔ
０の期間出力して形成された映像信号VideoI・VideoII
がそれぞれ入力される。映像信号VideoI及びVideoII の
作成方法は後述する。The two video signal lines 131a and 131b are sampled with the video signal potentials D1 , D2 , ...
Video signal formed by outputting for 0 period VideoI / VideoII
Are input respectively. The method of creating the video signals VideoI and VideoII will be described later.

【００１４】ここで、シフトレジスタＳＲａ・ＳＲｂの
１出力により制御される２個のアナログスイッチ１３２
は、それぞれ異なった映像信号線１３１ａ・１３１ｂに
接続されており、図１９に示す映像信号VideoI及びVide
oII のように、位相の異なった映像信号電位Ｄ1,Ｄ2,…
を順次サンプリングする。アナログスイッチ１３２は、
シフトレジスタＳＲａ・ＳＲｂの出力がハイレベルの期
間に導通するようになっており、シフトレジスタＳＲａ
・ＳＲｂの１出力により、それぞれ１個のアナログスイ
ッチ１３２が期間４ｔ０の間導通する。Here, two analog switches 132 controlled by one output of the shift registers SRa and SRb.
Are respectively connected to different video signal lines 131a and 131b, and the video signals VideoI and Vide shown in FIG.
Video signal potentials D 1, D 2, ...
Are sequentially sampled. The analog switch 132 is
The outputs of the shift registers SRa and SRb are made conductive during the high level period.
By one output of SRb, each one analog switch 132 becomes conductive for the period 4t0.

【００１５】アナログスイッチ１３２が導通している期
間に、映像信号VideoI・VideoII をサンプリングし、ソ
ースバスラインｓ1 〜ｓN を順次駆動する。アナログス
イッチ１３２は２本前のソースバスラインｓ1 〜ｓN に
接続されているアナログスイッチ１３２と同一の映像信
号線１３１ａ・１３１ｂに接続されているので、２本前
のソースバスラインｓ1 〜ｓN に接続されているアナロ
グスイッチ１３２と２ｔ０の期間重なって導通する。そ
の結果、最後の期間２ｔ０（２本前のソースバスライン
ｓ1 〜ｓN と重ならない期間）の間にサンプリングされ
た映像信号VideoI・VideoII がサンプリングされること
となる。上述のように駆動することによって、ソースバ
スラインｓ1 〜ｓN には、サンプリング期間ｔ０ずつず
れた映像信号電位Ｄ1,Ｄ2,…を印加することになる。While the analog switch 132 is conducting, the video signals VideoI and VideoII are sampled and the source bus lines s 1 to s N are sequentially driven. Since the analog switch 132 is connected to the same video signal lines 131a and 131b as the analog switch 132 connected to the source bus lines s 1 to s N two lines before, the source bus lines s 1 to s 1 to The analog switch 132 connected to s N overlaps for a period of 2t0 and is conductive. As a result, the video signals VideoI and VideoII sampled during the last period 2t0 (a period which does not overlap the source bus lines s 1 to s N two lines before) are sampled. By driving as described above, the video signal potentials D 1, D 2, ... Which are shifted by the sampling period t0 are applied to the source bus lines s 1 to s N.

【００１６】ここで、原映像信号Video を２種類の映像
信号VideoI・VideoII に変換する映像信号作成回路の一
例を図２０に示す。図２０を参照して、この映像信号作
成回路の構成を説明する。FIG. 20 shows an example of a video signal generation circuit for converting the original video signal Video into two types of video signals VideoI and VideoII. The configuration of this video signal generation circuit will be described with reference to FIG.

【００１７】図示するように、原映像信号Video が入力
され、入力された原映像信号VideoをＡ／Ｄ変換すると
共に、サンプリング期間ｔ０でサンプリングするＡ／Ｄ
変換回路１４１の出力側に、ガンマ（γ）補正回路１４
２が接続されている。ガンマ補正回路１４２は、Ａ／Ｄ
変換回路１４１からの出力を非線形変換することによっ
て、液晶表示装置において、原映像信号Video に対して
正しい輝度が再現できるように補正する回路である。As shown in the figure, an original video signal Video is input, the input original video signal Video is A / D converted, and A / D is sampled in a sampling period t0.
A gamma (γ) correction circuit 14 is provided on the output side of the conversion circuit 141.
2 is connected. The gamma correction circuit 142 uses an A / D
This is a circuit that performs non-linear conversion on the output from the conversion circuit 141 to correct the original video signal Video so that the correct luminance can be reproduced in the liquid crystal display device.

【００１８】ガンマ補正回路１４２の出力側には、ガン
マ補正回路１４２の出力信号をラッチするための２系統
のデータラッチ回路１４３ｂ・１４３ｃが接続されてい
る。データラッチ回路１４３ｂの出力側には、Ｄ／Ａ変
換回路１４４ｂを介してバッファアンプ回路１４５ｂが
接続されており、データラッチ回路１４３ｃの出力側に
は、Ｄ／Ａ変換回路１４４ｃを介してバッファアンプ回
路１４５ｃが接続されている。また、バッファアンプ回
路１４５ｂ・１４５ｃの出力である映像信号VideoI・Vi
deoII に基づいて、２系統の映像信号VideoI及びVideoI
I のレベル差を補正するゲイン・オフセット補正回路１
４６が設けられている。On the output side of the gamma correction circuit 142, two systems of data latch circuits 143b and 143c for latching the output signal of the gamma correction circuit 142 are connected. A buffer amplifier circuit 145b is connected to the output side of the data latch circuit 143b via a D / A conversion circuit 144b, and a buffer amplifier circuit 145b is connected to the output side of the data latch circuit 143c via a D / A conversion circuit 144c. The circuit 145c is connected. In addition, the video signals VideoI · Vi output from the buffer amplifier circuits 145b and 145c are output.
Based on deoII, two video signals VideoI and VideoI
Gain / offset correction circuit 1 that corrects the level difference of I
46 is provided.

【００１９】図２１に、上記映像信号作成回路の動作を
表すタイミングチャートを示す。図２１に基づいて、こ
の映像信号作成回路の動作を説明する。FIG. 21 is a timing chart showing the operation of the video signal generating circuit. The operation of the video signal generating circuit will be described with reference to FIG.

【００２０】まず、原映像信号Video がＡ／Ｄ変換回路
１４１に入力され、Ａ／Ｄ変換回路１４１によって、入
力された原映像信号Video をＡ／Ｄ変換すると共に、図
２１に示すように、サンプリング期間ｔ０でサンプリン
グし、映像信号電位Ｄ1 ・Ｄ2 ・…を出力する。Ａ／Ｄ
変換回路１４１からの出力は、ガンマ補正回路１４２に
入力され、ガンマ補正される。First, the original video signal Video is input to the A / D conversion circuit 141, and the input original video signal Video is A / D converted by the A / D conversion circuit 141, and as shown in FIG. The sampling is performed in the sampling period t0, and the video signal potentials D 1 , D 2 , ... Are output. A / D
The output from the conversion circuit 141 is input to the gamma correction circuit 142 and gamma corrected.

【００２１】次に、ガンマ補正回路１４１の出力は、２
系統のデータラッチ回路１４３ｂ・１４３ｃへ入力され
る。２系統のデータラッチ回路１４３ｂ・１４３ｃで
は、サンプリング期間ｔ０だけ位相のずれたクロック信
号ＣＫｂ及びＣＫｃにより、映像信号電位Ｄ1,Ｄ2,…が
サンプリング期間ｔ０の２倍の期間ラッチされる。この
とき、データラッチ回路１４３ｂには、図示するように
奇数番目の映像信号電位Ｄ1,Ｄ3,…がラッチされ、デー
タラッチ回路１４３ｃには、図示するように偶数番目の
映像信号電位Ｄ2,Ｄ4,…がラッチされる。Next, the output of the gamma correction circuit 141 is 2
The data is input to the system data latch circuits 143b and 143c. In the two-system data latch circuits 143b and 143c, the video signal potentials D1 , D2 , ... Are latched for twice the sampling period t0 by the clock signals CKb and CKc whose phases are shifted by the sampling period t0. At this time, the odd-numbered video signal potentials D 1, D 3, ... Are latched in the data latch circuit 143b as shown in the figure, and the even-numbered video signal potential D 2 is shown in the data latch circuit 143c as shown in the figure. , D 4, ... Are latched.

【００２２】２系統のデータラッチ回路１４３ｂ・１４
３ｃの出力は、各々対応するＤ／Ａ変換回路１４４ｂ・
１４４ｃに入力される。Ｄ／Ａ変換回路１４４ｂ・１４
４ｃは、クロック信号ＣＫｄ及びＣＫｅにより駆動さ
れ、その結果、映像信号電位Ｄ1,Ｄ2,…が、サンプリン
グｔ０だけ位相のずれたタイミングで各々対応するバッ
ファアンプ回路１４５ｂ・１４５ｃへ出力される。以上
のようにして、上述の２種類の映像信号VideoI・VideoI
I が得られる。Two systems of data latch circuits 143b.14
3c outputs the corresponding D / A conversion circuit 144b.
It is input to 144c. D / A conversion circuit 144b / 14
4c is driven by the clock signals CKd and CKe, and as a result, the video signal potentials D 1, D 2, ... Are output to the corresponding buffer amplifier circuits 145b and 145c at timings whose phases are shifted by the sampling t0. As described above, the above-mentioned two types of video signals VideoI / VideoI
I get.

【００２３】[0023]

【発明が解決しようとする課題】上記した従来の駆動回
路内蔵型のアクティブマトリクス型液晶表示装置では、
２つのシフトレジスタＳＲａ・ＳＲｂと、２系統の映像
信号線１３１ａ・１３１ｂとを保有した構造であり（図
１８参照）、この場合、基板外部に備えられる映像信号
作成回路においては、２系統の映像信号VideoI・VideoI
I を生成するために、映像信号の分割数分（ここでは
２）ずつのデータラッチ回路１４３ｂ・１４３ｃ、Ｄ／
Ａ変換回路１４４ｂ・１４４ｃ、バッファアンプ回路１
４５ｂ・１４５ｃが必要である（図２０参照）。In the above-mentioned conventional active matrix type liquid crystal display device with a built-in drive circuit,
The structure has two shift registers SRa and SRb and two systems of video signal lines 131a and 131b (see FIG. 18). In this case, in the video signal generating circuit provided outside the substrate, two systems of video are provided. Signal VideoI / VideoI
In order to generate I, data latch circuits 143b and 143c, D /
A conversion circuits 144b and 144c, buffer amplifier circuit 1
45b and 145c are required (see FIG. 20).

【００２４】ところで、この液晶表示装置において、走
査周波数が現状の半分でよい画像を表示させる場合、そ
の方法としては、単に、シフトレジスタＳＲａ・ＳＲｂ
に入力するシフトクロック信号φA ・ /φA ・φB ・ /
φB をそれぞれ半分の周波数にすることで容易に達成さ
れる。By the way, in the case of displaying an image in which the scanning frequency is half that of the current state in this liquid crystal display device, the method is simply to shift registers SRa and SRb.
Shift clock signal φ A・ / φ A・ φ B・ /
It is easily achieved by making φ B each half the frequency.

【００２５】しかしながら、このようにシフトクロック
信号φA ・ /φA ・φB ・ /φB をそれぞれ半分の周波
数にする方法では、映像信号作成回路等の外部回路の構
成が周波数にあったものとはならず、次のような不具合
がある。However, in such a method in which the shift clock signals φ A , / φ A , φ B , / φ B are each halved in frequency, the configuration of the external circuit such as the video signal generating circuit is suitable for the frequency. However, there are the following problems.

【００２６】即ち、走査周波数が現状の半分でよいとい
うことは、映像信号を２分割する必要がないと言うこと
であるから、基板外部に備えられる前述した映像信号作
成回路における、データラッチ回路、Ｄ／Ａ変換回路、
バッファアンプ回路をそれぞれ１つずつ、もしくはバッ
ファアンプ回路１つの構成とでき、回路規模を小さくす
ることによるコスト削減を可能にするものであるが、上
記のような方法では映像信号の系統数は減らないため、
コスト削減が望めない。That is, the fact that the scanning frequency is half that of the current state means that it is not necessary to divide the video signal into two. Therefore, the data latch circuit in the above-mentioned video signal generating circuit provided outside the substrate, D / A conversion circuit,
One buffer amplifier circuit or one buffer amplifier circuit can be configured to reduce the cost by reducing the circuit scale. However, the above method reduces the number of video signal systems. Because there is no
Can't expect cost reduction.

【００２７】また、映像信号を分割すると、各映像信号
に対応したバッファアンプ回路が必要であるが、バッフ
ァアンプ回路の数が増すと、アンプのオフセットバラツ
キに起因する縞が目立つという弊害があり、映像信号の
不要な分割は避けるべきである。Further, when the video signal is divided, a buffer amplifier circuit corresponding to each video signal is required. However, if the number of buffer amplifier circuits is increased, there is a problem that stripes due to offset variation of the amplifier become conspicuous. Unnecessary division of the video signal should be avoided.

【００２８】したがって、映像信号作成回路等の外部回
路は、走査周波数にあった最適なものとすることが望ま
しい。Therefore, it is desirable that the external circuit such as the video signal producing circuit is optimally suited to the scanning frequency.

【００２９】ところが、その反面、走査周波数に応じた
外部回路構成とすると、それによるコスト削減を図れる
ものの、アクティブマトリクス型液晶表示装置を構成す
る基板については、その設計からやり直す必要があり、
せっかくのコスト削減効果も相殺されてしまう。However, on the other hand, if the external circuit configuration is adapted to the scanning frequency, the cost can be reduced, but the design of the substrate constituting the active matrix type liquid crystal display device needs to be redone.
The cost reduction effect will be offset.

【００３０】本発明は、上記の問題点に鑑みなされたも
ので、例えば、画素数１０２４×７６８のＸＧＡ（exte
nded graphcs array）の規格で設計された液晶表示装置
を、ＮＴＳＣ（National Television Systems Committ
e）方式の映像信号を表示するテレビ受像機用の液晶表
示装置として共用する場合のように、走査周波数が異な
る用途に適用しようとした場合においても、外部回路の
構成をその異なる走査周波数にあった最適なものとしな
がら、かつ基板の共用化を図り、コスト削減を図ること
が可能な画像表示装置の駆動方法、及び画像表示装置を
提供することを目的としている。The present invention has been made in view of the above problems. For example, an XGA (exte
A liquid crystal display device designed according to the nded graphcs array (NTSC) standard
Even when it is intended to be applied to applications with different scanning frequencies, such as when it is used as a liquid crystal display device for a television receiver that displays the e) type video signal, the external circuit configuration does not match the different scanning frequencies. It is an object of the present invention to provide an image display device driving method and an image display device, which are optimal, and can share a substrate to reduce costs.

【００３１】[0031]

【課題を解決するための手段】上記課題を解決するため
に、本発明のアクティブマトリクス型画像表示装置の駆
動方法は、基板上に、複数のゲートバスラインと複数の
ソースバスラインとが互いに直交するように配設され、
該ソースバスラインを駆動するソース駆動回路に、該ソ
ースバスラインの各々に形成されたスイッチ手段と、各
スイッチ手段の開閉を制御する開閉制御部とを有し、か
つ、各スイッチ手段が複数本の映像信号線の１つずつに
順に接続されているアクティブマトリクス型画像表示装
置の駆動方法において、原映像信号の走査周波数に応じ
て映像信号の分割数が減少した場合、減少した分割数個
のグループが形成されるように複数本の上記映像信号線
をグループ化し、同じクループに属する映像信号線には
同一の映像信号を入力し、上記ソース駆動回路の開閉制
御部が複数系統のシフトレジスタから構成されている場
合、シフトレジスタの系統数に応じるシフトクロック信
号の分割数も映像信号線の分割数に応じて減じ、異なる
シフトレジスタに同じシフトクロック信号を入力して同
一駆動させることを特徴としている。In order to solve the above-mentioned problems, a driving method of an active matrix type image display device of the present invention is such that a plurality of gate bus lines and a plurality of source bus lines are orthogonal to each other on a substrate. Is arranged to
A source drive circuit that drives the source bus lines includes switch means formed in each of the source bus lines and an opening / closing control unit that controls opening / closing of each switch means, and each switch means has a plurality of switches. In the driving method of the active matrix type image display device sequentially connected to each of the video signal lines, if the number of divisions of the video signal is reduced according to the scanning frequency of the original video signal, Multiple video signal lines are grouped to form a group, the same video signal is input to the video signal lines belonging to the same group, and the switching control of the source drive circuit is performed.
If the control section is composed of multiple systems of shift registers
Shift clock signal according to the number of shift register systems
The number of divisions of the signal also decreases according to the number of divisions of the video signal line
Input the same shift clock signal to the shift register
It is characterized in Rukoto to first drive.

【００３２】このような駆動により、始めに基板が設計
された時の走査周波数よりも低い走査周波数の原映像信
号の表示に用いる場合でも、低い走査周波数に応じた映
像信号の分割数とできる。つまり、基板の共用化が、前
述の従来技術の項で示した映像信号作成回路等の外部の
回路構成（規模）をその低い走査周波数にあった最適な
ものとすることによるコスト削減を図ると共に、バッフ
ァアンプ回路数の増加によるアンプのオフセットバラツ
キに起因する縞の弊害を抑制しながら可能となる。By such driving, even when used for displaying an original video signal having a scanning frequency lower than the scanning frequency when the substrate was first designed, it is possible to set the number of divisions of the video signal according to the low scanning frequency. In other words, the sharing of the board achieves cost reduction by optimizing the external circuit configuration (scale) such as the video signal generating circuit described in the above-mentioned section of the prior art to suit the low scanning frequency. It is possible while suppressing the adverse effect of stripes due to the offset variation of the amplifier due to the increase in the number of buffer amplifier circuits.

【００３３】[0033]

【００３４】さらに、このような駆動により、シフトク
ロックの分割数を減少させず、各シフトレジスタをそれ
ぞれ別個に駆動する構成に比べて、外部の回路規模を小
さくすることができる。 Further, by such driving, the external circuit scale can be reduced as compared with the structure in which each shift register is driven separately without reducing the number of divisions of the shift clock.

【００３５】本発明のアクティブマトリクス型画像表示
装置の駆動方法は、上記の駆動方法において、シフトレ
ジスタの系統数に応じてシフトスタート信号の分割数も
映像信号線の分割数に応じて減じ、異なるシフトレジス
タに同じシフトスタート信号を入力することを特徴とし
ている。The driving method of the active matrix type image display device of the present invention is different from the above driving method in that the number of divisions of the shift start signal is also reduced according to the number of systems of the shift register according to the number of divisions of the video signal line. The feature is that the same shift start signal is input to the shift register.

【００３６】このような駆動により、シフトスタート信
号もシフトレジスタの系統数に応じて分割されているよ
うな構成の場合、シフトスタートの分割数を減少させ
ず、各シフトレジスタに個別のシフトスタートを供給す
る構成に比べて、外部の回路規模を小さくできるので、
上記の駆動方法よりもさらに外部の回路規模を小さくで
きる。When the shift start signal is also divided according to the number of systems of the shift register by such driving, the number of divisions of the shift start is not reduced and the individual shift start is performed in each shift register. Since the external circuit scale can be reduced compared to the supply configuration,
The external circuit scale can be further reduced as compared with the above driving method.

【００３７】[0037]

【００３８】[0038]

【００３９】本発明のアクティブマトリクス型画像表示
装置は、基板上に、複数のゲートバスラインと複数のソ
ースバスラインとが互いに直交するように配設され、該
ソースバスラインを駆動するソース駆動回路に、該ソー
スバスラインの各々に形成されたスイッチ手段と、各ス
イッチ手段の開閉を制御する開閉制御部とを有し、か
つ、各スイッチ手段が複数本の映像信号線の１つずつに
順に接続されているアクティブマトリクス型画像表示装
置において、複数の映像信号線を互いに非導通とし、各
々個別の映像信号を伝送する状態と、所定の映像信号線
同士を選択的に短絡させ、所定の映像信号線においては
同一の映像信号を伝送し得る状態とに切り換える第１の
切換手段が設けられると共に、上記ソース駆動回路の開
閉制御部が複数系統のシフトレジスタから構成されてお
り、かつ、各シフトレジスタにシフトクロック信号をそ
れぞれ供給する複数のシフトクロック信号線を互いに非
導通とし、各々個別のシフトクロック信号を伝送する状
態と、所定のシフトクロック信号線同士を選択的に短絡
させ、所定のシフトクロック信号線においては同一のシ
フトクロック信号を伝送し得る状態とに切り換える第２
の切換手段が設けられていることを特徴としている。In the active matrix type image display device of the present invention, a plurality of gate bus lines and a plurality of source bus lines are arranged on a substrate so as to be orthogonal to each other, and a source drive circuit for driving the source bus lines is provided. And a switch means formed on each of the source bus lines, and an opening / closing control section for controlling opening / closing of each switch means, and each switch means is arranged in order of one of a plurality of video signal lines. In a connected active matrix type image display device, a plurality of video signal lines are made non-conducting with each other, and individual video signal transmission states and predetermined video signal lines are selectively shorted The signal line is provided with first switching means for switching to a state in which the same video signal can be transmitted, and the source drive circuit is opened.
The close control unit is composed of multiple systems of shift registers.
In addition, the shift clock signal is supplied to each shift register.
Do not connect multiple shift clock signal lines to each
Conduction and transmission of individual shift clock signals
State, and the predetermined shift clock signal lines are selectively short-circuited
The same shift line is used for a given shift clock signal line.
Second switching to a state in which a soft clock signal can be transmitted
Is provided with a switching means .

【００４０】このような構成によれば、切換手段（第
１）により、必要に応じて所定の映像信号線同士を短絡
させた状態とできるので、該アクティブマトリクス型画
像表示装置を、設計時の走査周波数より低い走査周波数
の原映像信号の表示に用い、上記に記載の駆動方法を実
施する上で、ソース駆動回路への入力信号数を減少させ
ることができる。According to this structure, the predetermined video signal lines can be short-circuited by the switching means (first) if necessary, so that the active matrix image display device can be designed at the time of designing. The number of input signals to the source driving circuit can be reduced when the driving method described above is used by displaying an original video signal having a scanning frequency lower than the scanning frequency.

【００４１】[0041]

【００４２】さらに、このような構成によれば、切換手
段（第２）により、必要に応じて所定のシフトクロック
信号線同士を短絡させた状態とできるので、該アクティ
ブマトリクス型画像表示装置を、設計時の走査周波数よ
り低い走査周波数の原映像信号の表示に用い、上記に記
載の駆動方法を実施する上で、ソース駆動回路への入力
信号数をさらに減少させることができる。 Further, according to such a configuration, the switching means (second) can bring the predetermined shift clock signal lines into a short-circuited state if necessary, so that the active matrix image display device can be The number of input signals to the source driving circuit can be further reduced when the driving method described above is used by displaying an original video signal having a scanning frequency lower than the designed scanning frequency.

【００４３】本発明のアクティブマトリクス型画像表示
装置は、上記の構成において、各シフトレジスタにシフ
トスタート信号をそれぞれ供給する複数のシフトスター
ト信号線を互いに非導通とし、各々個別のシフトスター
ト信号を伝送する状態と、所定のシフトスタート信号線
同士を選択的に短絡させ、所定のシフトスタート信号線
においては同一のシフトスタート信号を伝送し得る状態
とに切り換える第３の切換手段が設けられていることを
特徴としている。In the active matrix type image display device of the present invention, in the above structure, the plurality of shift start signal lines for supplying the shift start signals to the respective shift registers are made non-conductive to each other, and the individual shift start signals are transmitted. Third switching means for switching between a state in which the shift start signal lines are turned on and a state in which predetermined shift start signal lines are selectively short-circuited and the same shift start signal can be transmitted in the predetermined shift start signal lines are provided. Is characterized by.

【００４４】このような構成によれば、切換手段（第
３）により、必要に応じて所定のシフトスタート信号線
同士を短絡させた状態とできるので、該アクティブマト
リクス型画像表示装置を、設計時の走査周波数より低い
走査周波数の原映像信号の表示に用い、上記に記載の駆
動方法を実施する上で、ソース駆動回路への入力信号数
をさらに減少させることができる。According to such a configuration, the predetermined shift start signal lines can be short-circuited by the switching means (third) if necessary, so that the active matrix image display device can be designed. It is possible to further reduce the number of input signals to the source driving circuit when the driving method described above is used by displaying an original video signal having a scanning frequency lower than the scanning frequency.

【００４５】[0045]

【００４６】[0046]

【００４７】本発明のアクティブマトリクス型画像表示
装置は、上記の構成において、上記の切換手段を構成す
る回路、ソース駆動回路、及び上記ゲートバスラインを
駆動するゲート駆動回路が、ソースバスライン及びゲー
トバスラインが形成されている基板と同じ基板上に形成
されていることを特徴としている。The active matrix type image display device of the present invention, in the above configuration, the circuit constituting the switching means, the source driver circuit, and a gate drive circuit for driving the gate bus lines, source bus lines and gate It is characterized in that it is formed on the same substrate as the substrate on which the bus line is formed.

【００４８】このような構成によれば、ソースバスライ
ン及びゲートバスラインが形成されている基板外に、切
換手段を構成する回路、ソース駆動回路、及び上記ゲー
トバスラインを駆動するゲート駆動回路が形成された構
成に比べて、製造コストの低減が図れる。また、本発明
のアクティブマトリクス型画像表示装置は、基板上に、
複数のゲートバスラインと複数のソースバスラインとが
互いに直交するように配設され、該ソースバスラインを
駆動するソース駆動回路に、該ソースバスラインの各々
に形成されたスイッチ手段と、各スイッチ手段の開閉を
制御する開閉制御部とを有し、かつ、各スイッチ手段が
複数本の映像信号線の１つずつに順に接続されているア
クティブマトリクス型画像表示装置において、原映像信
号を走査周波数に応じた数に分割することにより作成さ
れた各映像信号を分割映像信号とすると、原映像信号の
走査周波数が設計時の走査周波数である場合には、複数
の映像信号線を互いに非導通とし、各々個別の分割映像
信号を伝送する状態に切り換え、原映像信号の走査周波
数が設計時の走査周波数から低下して分割映像信号数が
減少した場合には、所定の映像信号線同士を選択的に短
絡させ、所定の映像信号線においては同一の分割映像信
号を伝送し得る状態に切り換える第１の切換手段が設け
られている構成とすることもできる。 また、本発明のア
クティブマトリクス型画像表示装置は、上記のアクティ
ブマトリクス型画像表示装置において、上記ソース駆動
回路の開閉制御部が複数系統のシフトレジスタから構成
され、各シフトレジスタにシフトクロック信号をそれぞ
れ供給する複数のシフトクロック信号線を互いに非導通
とし、各々個別のシフトクロック信号を伝送する状態
と、所定のシフトクロック信号線同士を選択的に短絡さ
せ、所定のシフトクロック信号線においては同一のシフ
トクロック信号を伝送し得る状態とに切り換える第２の
切換手段が設けられている構成とすることもできる。 ま
た、本発明のアクティブマトリクス型画像表示装置は、
上記のアクティブマトリクス型画像表示装置において、
各シフトレジスタにシフトスタート信号をそれぞれ供給
する複数のシフトスタート信号線を互いに非導通とし、
各々個別のシ フトスタート信号を伝送する状態と、所定
のシフトスタート信号線同士を選択的に短絡させ、所定
のシフトスタート信号線においては同一のシフトスター
ト信号を伝送し得る状態とに切り換える第３の切換手段
が設けられている構成とすることもできる。 また、本発
明のアクティブマトリクス型画像表示装置は、上記のア
クティブマトリクス型画像表示装置において、上記ソー
ス駆動回路の開閉制御部が複数系統のデコード回路から
構成され、各デコード回路にデコード信号をそれぞれ供
給する複数のデコード信号線を互いに非導通とし、各々
個別のデコード信号を伝送する状態と、所定のデコード
信号線同士を選択的に短絡させ、所定のデコード信号線
においては同一のデコード信号を伝送し得る状態とに切
り換える第４の切換手段が設けられている構成とするこ
ともできる。 このような構成によれば、切換手段（第
４）により、必要に応じて所定のデコード信号線同士を
短絡させた状態とできるので、該アクティブマトリクス
型画像表示装置を、設計時の走査周波数より低い走査周
波数の原映像信号の表示に用い、上記の駆動方法を実施
する上で、ソース駆動回路への入力信号数をさらに減少
させることができる。 また、本発明のアクティブマトリ
クス型画像表示装置は、上記のアクティブマトリクス型
画像表示装置において、上記の切換手段を構成する回
路、ソース駆動回路、及び上記ゲートバスラインを駆動
するゲート駆動回路が、ソースバスライン及びゲートバ
スラインが形成されている基板と同じ基板上に形成され
ている構成とすることもできる。 [0048] According to this structure, the outside of the substrate which are formed the source bus lines and gate bus lines, the circuit constituting the switching means, the source driver circuit, and a gate drive circuit for driving the gate bus lines The manufacturing cost can be reduced as compared with the formed structure. Also, the present invention
The active matrix image display device of
Multiple gate bus lines and multiple source bus lines
The source bus lines are arranged so as to be orthogonal to each other.
Each of the source bus lines is connected to a source driving circuit for driving.
Opening and closing the switch means formed on the
And an open / close control unit for controlling, and each switch means
Connected to each of the multiple video signal lines in order.
In the active matrix type image display device,
It is created by dividing the signal into a number according to the scanning frequency.
If each video signal that has been
If the scan frequency is the design scan frequency, multiple
The video signal lines of the
Switching to the signal transmission state, the scanning frequency of the original video signal
The number of divided video signals is
If the number decreases, the specified video signal lines can be selectively shortened.
The same divided video signal on the specified video signal line.
And a first switching means for switching to a state in which the signal can be transmitted.
It is also possible to have a configuration that is set. In addition, the
The active matrix image display device is
In the matrix display device, the above source drive
The circuit open / close controller consists of multiple shift registers
And each shift register has its own shift clock signal.
Supply multiple shift clock signal lines to each other
And the state of transmitting each individual shift clock signal
And selectively short the predetermined shift clock signal lines to each other.
The same shift on a given shift clock signal line.
Second switch to a state in which a clock signal can be transmitted
It is also possible to adopt a configuration in which switching means is provided. Well
Further, the active matrix type image display device of the present invention is
In the above active matrix type image display device,
Supply shift start signal to each shift register
To make multiple shift start signal lines non-conductive with each other,
And a state of transmitting each individual shift start signal, a predetermined
Selectively short the shift start signal lines of the
The same shift star in the shift start signal line
Switching means for switching to a state in which a transmission signal can be transmitted
Can be provided. Also,
The bright active matrix type image display device is
In the active matrix type image display device,
The open / close control section of the
It is configured to supply the decode signal to each decode circuit.
Supply multiple decode signal lines to each other to make them non-conductive,
Status of transmitting individual decode signals and predetermined decoding
Select the shorted signal lines to selectively decode them
Switch to a state in which the same decoded signal can be transmitted.
A configuration in which a fourth switching means for switching is provided
I can do it. According to such a configuration, the switching means (first
According to 4), if necessary, connect predetermined decode signal lines to each other.
Since it can be short-circuited, the active matrix
Type image display device with a scanning frequency lower than the designed scanning frequency.
Used to display the original video signal of wave number and implemented the above driving method
Further reduces the number of input signals to the source drive circuit
Can be made. In addition, the active matrix of the present invention
The box-type image display device is the active matrix type described above.
In the image display device, a circuit that constitutes the above switching means.
Drive circuit, source drive circuit, and gate bus line
The gate drive circuit for
Formed on the same substrate where the splines are formed
It is also possible to have a configuration that has.

【００４９】[0049]

【発明の実施の形態】DETAILED DESCRIPTION OF THE INVENTION

〔実施の形態１〕本発明の実施の一形態について説明す
れば、以下の通りである。図１に、本発明に係る、複数
系統の映像信号線を有する駆動回路内蔵型のアクティブ
マトリクス型液晶表示装置を示す。図１に基づいて、本
実施の形態の駆動回路内蔵型のアクティブマトリクス型
液晶表示装置（以下、単に液晶表示装置と称する）の構
造を説明する。[First Embodiment] The following will describe one embodiment of the present invention. FIG. 1 shows an active matrix type liquid crystal display device having a built-in drive circuit and having a plurality of video signal lines according to the present invention. The structure of an active matrix liquid crystal display device (hereinafter, simply referred to as a liquid crystal display device) having a built-in drive circuit according to the present embodiment will be described with reference to FIG.

【００５０】図示するように、この液晶表示装置は絶縁
性基板（以下、基板と称する）１の上にソースバスライ
ンＳ1 〜ＳN とゲートバスラインＧ1 〜ＧM とが縦横に
配線され表示部２を構成している。表示部２が形成され
ている基板１上で、ソースバスラインＳ1 〜ＳN の一端
には、ソースバスラインＳ1 〜ＳN を駆動するためのソ
ースドライバ（ソース駆動回路）３が形成され、ゲート
バスラインＧ1 〜ＧMの一端には、ゲートバスラインＧ
1 〜ＧM を駆動するためのゲートドライバ（ゲート駆動
回路）４が形成されている。上記ソースドライバ３とゲ
ートドライバ４とは、ソースバスラインＳ1 〜ＳN とゲ
ートバスラインＧ1 〜ＧM 、及び絵素２０が形成されて
いる基板１上に形成されている。[0050] As illustrated, the liquid crystal display device insulating substrate (hereinafter, referred to as substrate) source bus lines S 1 to S N and the gate bus line G 1 ~G M are wired vertically and horizontally on the 1 It constitutes the display unit 2. On the substrate 1, the display portion 2 is formed, on the one end of the source bus lines S 1 to S N, a source driver (source driver circuit) for driving the source bus lines S 1 to S N 3 is formed , to one end of the gate bus line G 1 ~G M, the gate bus line G
A gate driver for driving the 1 ~G M (gate driver circuit) 4 is formed. The above source driver 3 and the gate driver 4, and is formed on the substrate 1 where the source bus lines S 1 to S N and the gate bus line G 1 ~G M, and pixels 20 are formed.

【００５１】表示部２において、ソースバスラインＳn
（１≦ｎ≦Ｎ）とゲートバスラインＧm （１≦ｍ≦Ｍ）
とで囲まれた部分が表示の一単位である絵素２０とな
る。絵素２０は図２に示す絵素と同様の構成をしてお
り、ソースバスラインＳn とゲートバスラインＧm との
交点に形成されたスイッチング素子として機能する薄膜
トランジスタ２０ａと、ソースバスラインＳn から印加
される映像信号電位を印加し液晶容量を駆動する絵素電
極２０ｂと、この絵素電極２０ｂと並列に設けられた電
荷保持用容量２０ｃとからなる。In the display unit 2, the source bus line S n
(1 ≦ n ≦ N) and gate bus line G m (1 ≦ m ≦ M)
The portion surrounded by and becomes the picture element 20 which is one unit of display. The picture element 20 has the same structure as the picture element shown in FIG. 2, and includes a thin film transistor 20a functioning as a switching element formed at the intersection of the source bus line S n and the gate bus line G m , and the source bus line S. A picture element electrode 20b for applying a video signal potential applied from n to drive the liquid crystal capacity, and a charge holding capacity 20c provided in parallel with the picture element electrode 20b.

【００５２】ソースドライバ３は、図１に示すように、
ソースバスラインＳ1 〜ＳN に映像信号を入力するため
の８本の映像信号線３１ａ〜３１ｈ（任意の映像信号線
を指す場合は３１とする）と、映像信号線３１ａ〜３１
ｈと各ソースバスラインＳ1〜ＳN との間に、それぞれ
２本毎のソースバスラインＳ1 〜ＳN に対応して形成さ
れたサンプリング回路３３と、サンプリング回路３３の
動作を制御するシフトレジスタ部としての４系統のシフ
トレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤとで構成さ
れている。The source driver 3 is, as shown in FIG.
A source bus line S 1 to S N 8 video signal lines for inputting the video signal into 31 a to 31 h (to 31 when referring to any of the video signal lines), the video signal line 31a~31
A sampling circuit 33 formed between h and each of the source bus lines S 1 to SN corresponding to every two source bus lines S 1 to SN , and a shift for controlling the operation of the sampling circuit 33. It is composed of four shift registers SRA, SRB, SRC, and SRD as a register unit.

【００５３】ソースバスラインＳ1+8k（ｋ＝０，１，
２，…）は、映像信号線３１ａに、ソースバスラインＳ
2+8k（ｋ＝０，１，２，…）は、映像信号線３１ｂに、
ソースバスラインＳ3+8k（ｋ＝０，１，２，…）は、映
像信号線３１ｃに、ソースバスラインＳ4+8k（ｋ＝０，
１，２，…）は、映像信号線３１ｄにそれぞれ接続され
ている。また、ソースバスラインＳ5+8k（ｋ＝０，１，
２，…）は、映像信号線３１ｅに、ソースバスラインＳ
6+8k（ｋ＝０，１，２，…）は、映像信号線３１ｆに、
ソースバスラインＳ7+8k（ｋ＝０，１，２，…）は、映
像信号線３１ｇに、ソースバスラインＳ8+8k（ｋ＝０，
１，２，…）は、映像信号線３１ｈにそれぞれ接続され
ている。Source bus line S 1 + 8k (k = 0, 1,
2, ...) are connected to the video signal line 31a and the source bus line S
2 + 8k (k = 0,1,2, ...) is connected to the video signal line 31b.
The source bus line S 3 + 8k (k = 0, 1, 2, ...) Is connected to the video signal line 31c by the source bus line S 4 + 8k (k = 0,
, 1, ...) are respectively connected to the video signal lines 31d. Also, the source bus line S 5 + 8k (k = 0, 1,
2, ...) are connected to the video signal line 31e and the source bus line S.
6 + 8k (k = 0, 1, 2, ...) is connected to the video signal line 31f,
The source bus line S 7 + 8k (k = 0, 1, 2, ...) Is connected to the video signal line 31g by the source bus line S 8 + 8k (k = 0,
, 1, ...) are respectively connected to the video signal lines 31h.

【００５４】サンプリング回路３３は、図３に示すよう
に、２本の映像信号線３１ａ・３１ｂ、３１ｃ・３１
ｄ、３１ｅ・３１ｆ、或いは３１ｇ・３１ｈと、２本の
ソースバスラインＳn ・Ｓn+1 との間に形成された２つ
のアナログスイッチ３２・３２から構成されている。な
お、図３では、２本の映像信号線３１ａ・３１ｂについ
て示している。アナログスイッチ３２は、映像信号線３
１ａ〜３１ｈと各ソースバスラインＳ1 〜ＳN との間に
それぞれ設けられ、映像信号線３１ａ〜３１ｈに入力さ
れる映像信号をサンプリングするためのものである。As shown in FIG. 3, the sampling circuit 33 includes two video signal lines 31a, 31b, 31c and 31.
It is composed of two analog switches 32 and 32 formed between d, 31e and 31f or 31g and 31h and two source bus lines S n and S n + 1 . Note that FIG. 3 shows two video signal lines 31a and 31b. The analog switch 32 is the video signal line 3
Respectively provided between 1a~31h and the source bus lines S 1 to S N, it is for sampling the video signal input to the video signal lines 31 a to 31 h.

【００５５】４系統のシフトレジスタＳＲＡ〜ＳＲＤ
は、隣接する２本のソースバスラインＳ1 〜ＳN で組を
成す各サンプリング回路３３の駆動を制御するものであ
り、隣接するサンプリング回路３３は、異なる系統のシ
フトレジスタＳＲＡ・ＳＲＢ・ＳＲＣ・ＳＲＤにて駆動
される。シフトレジスタＳＲＡ〜ＳＲＤの駆動により、
サンプリング回路３３を構成する２つのアナログスイッ
チ３２の開閉が同時に行われる。Four shift registers SRA to SRD
Is for controlling the driving of each sampling circuit 33 that forms a set by two adjacent source bus lines S 1 to S N , and the adjacent sampling circuit 33 is connected to the shift registers SRA, SRB, SRC, It is driven by SRD. By driving the shift registers SRA to SRD,
The two analog switches 32 forming the sampling circuit 33 are simultaneously opened and closed.

【００５６】４系統のシフトレジスタＳＲＡ〜ＳＲＤに
はそれぞれ、図１に示すように、互いに位相が逆になる
シフトクロック信号を入力するための一対のシフトクロ
ック信号線３６ａ・３６ｂと、シフトスタート信号を入
力するためのシフトスタート信号線３５とが接続されて
いる。As shown in FIG. 1, each of the four shift registers SRA to SRD has a pair of shift clock signal lines 36a and 36b for inputting shift clock signals whose phases are opposite to each other, and a shift start signal. To the shift start signal line 35 for inputting.

【００５７】図４に各シフトレジスタＳＲＡ〜ＳＲＤを
構成するシフトレジスタの回路図を示す。図示するよう
に、１段のシフトレジスタが６つのインバータ１０〜１
５から構成されている。インバータ１０・１２・１４・
１５には、シフトクロック信号（図中、ＣＬＫ）とその
逆相の（図中、 /ＣＬＫ）とが入力し、前段から入力さ
れるデータ（１段目の場合はシフトスタート信号）をシ
フトクロック信号の１周期分ずつシフトさせて出力する
構成である。ここでは、図１に示すように、４系統のシ
フトレジスタＳＲＡ〜ＳＲＤが設けられると共に、２本
のソースバスラインＳn ・Ｓn+1 に接続された２つのア
ナログスイッチ３２・３２の駆動が同時に制御されるの
で、各シフトレジスタＳＲＡ〜ＳＲＤとも、Ｎ／８段ず
つ設けられている。FIG. 4 shows a circuit diagram of a shift register which constitutes each shift register SRA to SRD. As shown in the figure, a single-stage shift register has six inverters 10-1.
It is composed of 5. Inverter 10, 12, 14,
The shift clock signal (CLK in the figure) and its opposite phase (/ CLK in the figure) are input to 15 and the data (shift start signal in the case of the first step) input from the previous stage is input to the shift clock. The signal is shifted by one cycle and output. Here, as shown in FIG. 1, four systems of shift registers SRA to SRD are provided, and driving of two analog switches 32 and 32 connected to two source bus lines S n and S n + 1 is performed. Since they are simultaneously controlled, each shift register SRA to SRD is provided with N / 8 stages.

【００５８】次に、上記構成の液晶表示装置において、
走査周波数の異なる２種類の原映像信号Video と原映像
信号Video'を表示する場合の駆動をそれぞれ説明する。Next, in the liquid crystal display device having the above structure,
Driving when displaying two types of original video signals Video and Video 'having different scanning frequencies will be described.

【００５９】１）まず、図５を用いて、本来の設計にあ
った走査周波数の原映像信号Videoであり、設計通りに
８本の映像信号線３１ａ〜３１ｈにそれぞれ個別の映像
信号Video を入力する場合の駆動を説明する。1) First, referring to FIG. 5, the original video signal Video having the scanning frequency originally designed, and the individual video signals Video are input to the eight video signal lines 31a to 31h as designed. The driving in the case of doing will be described.

【００６０】図５に示すように、８本の映像信号線３１
ａ〜３１ｈには、原映像信号Videoを前述の従来技術の
項で説明した映像信号作成回路にて生成された、８分割
の映像信号Video1〜Video8を入力する。シフトレジスタ
ＳＲＡには、αＭＨｚのシフトクロック信号φＡ・ /φ
Ａを入力し、シフトレジスタＳＲＢには、シフトクロッ
ク信号φＢ・ /φＢが入力を、シフトレジスタＳＲＣに
は、シフトクロック信号φＣ・ /φＣを、シフトレジス
タＳＲＤには、シフトクロック信号φＤ・ /φＤを入力
する。また、４系統のシフトレジスタＳＲＡ〜ＳＲＤに
は、それぞれシフトスタート信号ＳＰＡ〜ＳＰＤを入力
する。As shown in FIG. 5, eight video signal lines 31 are provided.
To a to 31h, 8-divided video signals Video1 to Video8, which are generated from the original video signal Video by the video signal generation circuit described in the above-mentioned section of the prior art, are input. The shift register SRA has an αMHz shift clock signal φA · / φ
A, the shift clock signals φB / φB are input to the shift register SRB, the shift clock signals φC / φC are input to the shift register SRC, and the shift clock signals φD / φD are input to the shift register SRD. Enter. The shift start signals SPA to SPD are input to the four systems of shift registers SRA to SRD, respectively.

【００６１】図６に、シフトクロック信号φＡ・ /φＡ
・φＢ・ /φＢ・φＣ・ /φＣ・φＤ・ /φＤの位相
と、シフトスタート信号ＳＰＡ〜ＳＰＤの位相を示す。
シフトクロック信号φＡ・φＢ・φＣ・φＤは、順に位
相が１／４周期分である原映像信号Video のサンプリン
グ期間ｔ0 （有効水平走査期間を有効ソースバスライン
数で割った値）ずつずれている。シフトスタート信号Ｓ
ＰＢ〜ＳＰＤも、順に位相がｔ0 ずつずれている。FIG. 6 shows the shift clock signals φA. / ΦA
The phases of φB / φB / φC / φC / φD / φD and the phases of the shift start signals SPA to SPD are shown.
The shift clock signals φA, φB, φC, and φD are sequentially shifted by a sampling period t 0 (a value obtained by dividing the effective horizontal scanning period by the number of effective source bus lines) of the original video signal Video whose phase is 1/4 cycle. There is. Shift start signal S
The phases of PB to SPD are also sequentially shifted by t 0 .

【００６２】このようなシフトクロック信号φＡ・ /φ
Ａ・φＢ・ /φＢ・φＣ・ /φＣ・φＤ・ /φＤによ
り、４系統のシフトレジスタＳＲＡ〜ＳＲＤは、それぞ
れｔ0だけ位相のずれた波形を順次サンプリング回路３
３に出力する。これにより、サンプリング回路３３を構
成する２つのアナログスイッチ３２・３２が同時に４ｔ
0 期間導通されて２本の映像信号線３１・３１のデータ
をサンプリングし、ソースバスラインＳ1 〜ＳN を２本
ずつ順次駆動する。Such a shift clock signal φA · / φ
The A · φB · / φB · φC · / φC · φD · / φD, four systems shift register SRA~SRD are each t 0 only sequentially sampling circuit the phase-shifted waveform 3
Output to 3. As a result, the two analog switches 32, 32 forming the sampling circuit 33 are simultaneously operated for 4t.
The data is sampled on the two video signal lines 31 and 31 by conducting for 0 period, and the source bus lines S 1 to SN are sequentially driven two by two.

【００６３】２）次に、図７を用いて、設計時の走査周
波数の半分の走査周波数の原映像信号Video'を表示させ
る場合の駆動を説明する。2) Next, driving in the case of displaying the original video signal Video 'having a scanning frequency half the design scanning frequency will be described with reference to FIG.

【００６４】原映像信号Video'を、映像信号作成回路に
て走査周波数に応じて映像信号Video1' 〜Video4` に4
分割し、図７に示すように、これに合わせて、８本の映
像信号線３１ａ〜３１ｈを、各々２本からなる映像信号
線３１ａ・３１ｅ、映像信号線３１ｂ・３１ｆ、映像信
号線３１ｃ・３１ｇ、映像信号線３１ｄ・３１ｈにグル
ープ化し４つのグループを形成し、同一のグループには
同じ映像信号を入力する。即ち、映像信号線３１ａ・３
１ｅには映像信号Video1' を、映像信号線３１ｂ・３１
ｆには映像信号Video2' を、映像信号線３１ｃ・３１ｇ
には映像信号Video3' を、映像信号線３１ｄ・３１ｈに
は映像信号Video4' をそれぞれ入力する。The original video signal Video 'is converted into video signals Video1' to Video4 'by the video signal creation circuit according to the scanning frequency.
As shown in FIG. 7, it is divided into eight video signal lines 31a to 31h, each of which is divided into two video signal lines 31a and 31e, video signal lines 31b and 31f, and video signal line 31c. 31g and the video signal lines 31d and 31h are grouped to form four groups, and the same video signal is input to the same group. That is, the video signal lines 31a-3
The video signal Video1 'is connected to 1e by the video signal lines 31b and 31b.
Video signal Video2 'is input to f, and video signal lines 31c and 31g
To the video signal Video3 'and video signal lines 31d and 31h to the video signal Video4'.

【００６５】そして、シフトレジスタＳＲＡとシフトレ
ジスタＳＲＢには、シフトクロック信号φＡ' ・ /φ
Ａ' を入力し、シフトレジスタＳＲＣとシフトレジスタ
ＳＲＤには、シフトクロック信号φＡ' ・ /φＡ' と位
相が２ｔ0'異なるシフトクロック信号φＣ' ・ /φＣ'
を入力する（図８参照）。また、シフトレジスタＳＲＡ
とシフトレジスタＳＲＢには、シフトスタート信号ＳＰ
Ａ' を、シフトレジスタＳＲＣとシフトレジスタＳＲＤ
には、シフトスタート信号ＳＰＡ' と位相が２ｔ0'異な
るシフトスタート信号ＳＰＣ' を入力する。ここで、ｔ
0'は、原映像信号Video'のサンプリング期間（有効水平
走査期間を有効ソースバスライン数で割った値）であ
り、シフトクロック信号φＡ' ・/ φＡ' は、前述のシ
フトクロック信号φＡ・/ φＡと周期が異なるだけで位
相は同一である。このことは、他のシフトクロック信号
やシフトスタート信号においても同様である。Then, the shift register SRA and the shift register SRB have shift clock signals φA '.
A ′ is input to the shift register SRC and the shift register SRD, and the shift clock signals φA ′ · / φA ′ are different in phase by 2t 0 ′.
Is input (see FIG. 8). In addition, the shift register SRA
And the shift register SRB, the shift start signal SP
A'is the shift register SRC and the shift register SRD
A shift start signal SPC 'having a phase different from that of the shift start signal SPA' by 2t 0 'is input to the input terminal. Where t
0 ', the original image signal Video' is the sampling period (effective divided horizontal scanning period in the effective source bus line number value), the shift clock signal .phi.A '· / .phi.A' is the aforementioned shift clock signal .phi.A · / The phases are the same, only the period is different from φA. This also applies to other shift clock signals and shift start signals.

【００６６】このようなシフトクロック信号φＡ' ・ /
φＡ' ・φＣ' ・ /φＣ' により、４系統のシフトレジ
スタＳＲＡ〜ＳＲＤのうち、シフトレジスタＳＲＡとシ
フトレジスタＳＲＢとが同一駆動し、シフトレジスタＳ
ＲＣとシフトレジスタＳＲＤとが同一駆動する。シフト
レジスタＳＲＡ・ＳＲＢの組と、シフトレジスタＳＲＣ
・ＳＲＤの組とは、それぞれ２ｔ0' だけ位相のずれた
波形を順次サンプリング回路３３に出力する（図８参
照）。Such a shift clock signal φA './
.phi.A'.phi.C './. phi.C' drive the shift register SRA and the shift register SRB of the four systems of shift registers SRA to SRD to drive the same.
The RC and the shift register SRD drive the same. Shift register SRA / SRB pair and shift register SRC
・ The set of SRD is 2t 0 ' The waveforms whose phases are shifted by a certain amount are sequentially output to the sampling circuit 33 (see FIG. 8).

【００６７】これにより、隣接する２つのサンプリング
回路３３が同一駆動することとなり、あたかも、図９
（ａ）に示す液晶表示装置のように、４本の映像信号線
３１ａ〜３１ｄを有し、４本の映像信号線３１ａ〜３１
ｄから４つの映像信号Video1'〜Video4' をそれぞれ受
け取り、同図（ｂ）に示すように、隣接する４つのアナ
ログスイッチ３２・３２・３２・３２よりなるサンプリ
ング回路３７にて、４つずつ同時にサンプリングするよ
うに駆動していることと同じになる。As a result, the two adjacent sampling circuits 33 are driven in the same manner, as if it were as shown in FIG.
Like the liquid crystal display device shown in (a), it has four video signal lines 31a to 31d and four video signal lines 31a to 31d.
Each of the four video signals Video1 'to Video4' from d is received, and as shown in FIG. 7B, four sampling signals are simultaneously transmitted by the sampling circuit 37 including four adjacent analog switches 32, 32, 32, 32. It is the same as driving to sample.

【００６８】この場合、原映像信号Video'から４分割の
映像信号Video1' 〜Video4' を作成する映像信号生成回
路に必要なデータラッチ回路、Ｄ／Ａ変換回路、バッフ
ァアンプ回路はそれぞれ４個ずつであり、映像信号を作
成するための回路構成を簡素化してコスト削減が図れる
と共に、バッファアンプ回路数の増加によるオフセット
バラツキに起因した縞による表示品位の低下も阻止でき
る。In this case, four data latch circuits, four D / A conversion circuits, and four buffer amplifier circuits are required for a video signal generation circuit for generating four-divided video signals Video1 'to Video4' from the original video signal Video '. Therefore, it is possible to reduce the cost by simplifying the circuit configuration for creating the video signal, and it is possible to prevent the deterioration of the display quality due to the stripes caused by the offset variation due to the increase in the number of buffer amplifier circuits.

【００６９】以上のように、設計時の走査周波数よりも
遅い走査周波数の画像を表示する際は、遅い走査周波数
に応じた映像信号の分割数に合わせて映像信号線３１を
グループ化し、同じグループの映像信号線３１には同じ
映像信号を入力することで、原映像信号生成回路等の外
部回路を、原映像信号の走査周波数に応じた構成として
簡素化し、これによるコスト削減を図りながら、走査周
波数が違っていても基板の共有化が可能となり、新たな
基板の設計費等のコストの減少を図ることも可能とな
る。As described above, when displaying an image having a scanning frequency slower than the designed scanning frequency, the video signal lines 31 are grouped according to the number of divisions of the video signal according to the slow scanning frequency, and the same group is used. By inputting the same video signal to the video signal line 31, the external circuit such as the original video signal generation circuit is simplified as a structure according to the scanning frequency of the original video signal, and the scanning is performed while reducing the cost. Even if the frequencies are different, it is possible to share the board, and it is possible to reduce the cost such as the design cost of a new board.

【００７０】また、ここでは、映像信号線のグループ化
と共に、ソースドライバ３を構成する複数系統のシフト
レジスタＳＲＡ〜ＳＲＤもグループ化し、同じグループ
のシフトレジスタＳＲＡとシフトレジスタＳＲＢ、及び
同じグループのシフトレジスタＳＲＣとシフトレジスタ
ＳＲＤにはそれぞれ、同じシフトクロック信号φＡ・/
φＡ、シフトクロック信号φＣ・ /φＣ、及び同じシフ
トスタート信号ＳＰＡ、シフトスタート信号ＳＰＣを入
力して同一駆動させるようになっている。Further, here, together with the grouping of the video signal lines, the shift registers SRA to SRD of a plurality of systems forming the source driver 3 are also grouped, and the shift register SRA and the shift register SRB of the same group, and the shift of the same group. The same shift clock signal φA · / is applied to the register SRC and the shift register SRD, respectively.
.phi.A, the shift clock signal .phi.C ./. phi.C, and the same shift start signal SPA and shift start signal SPC are input for the same drive.

【００７１】これにより、シフトクロック信号やシフト
スタート信号の分割数を減少させず、各シフトレジスタ
ＳＲＡ〜ＳＲＤをそれぞれ別個に駆動する構成に比べ
て、外部の回路規模を小さくできるので、映像信号線３
１ａ〜３１ｈのみをグループ化する構成よりも、さらに
外部の回路規模を小さくできる。但し、必ずしも、シフ
トクロック信号やシフトスタート信号の分割数を減少さ
せる必要はなく、そのままの分割数でも同様の駆動はで
きる。また、この場合、分割数を減少させた場合に比
べ、シフトクロック信号の周波数が低くなるので、消費
電力が低くて済むといった利点がある。As a result, the external circuit scale can be reduced as compared with the configuration in which the shift registers SRA to SRD are individually driven without reducing the number of divisions of the shift clock signal and the shift start signal. Three
The external circuit scale can be further reduced as compared with the configuration in which only 1a to 31h are grouped. However, it is not always necessary to reduce the number of divisions of the shift clock signal or the shift start signal, and similar driving can be performed with the same number of divisions. Further, in this case, the frequency of the shift clock signal is lower than that in the case where the number of divisions is reduced, so that there is an advantage that power consumption is low.

【００７２】なお、基板設計時における、映像信号線の
総数をＦ本（上記では８本）、同時にサンプリングする
映像信号線をＰ（上記では２本）本ずつ、シフトレジス
タ部に入力されるシフトクロック信号の分割数をＸ（上
記では４分割）とすると、Ｆ，Ｐ，Ｘが整数で、Ｆ＞Ｐ
≧１、Ｆ≧Ｘ＞１を満たしておれば、このような駆動方
法が可能である。When designing the board, the total number of video signal lines F (8 in the above case) and the video signal lines to be sampled at the same time P (two in the above case) are input to the shift register section. When the number of divisions of the clock signal is X (4 divisions in the above), F, P and X are integers, and F> P
If ≧ 1 and F ≧ X> 1 are satisfied, such a driving method is possible.

【００７３】ただし、これらＦ，Ｐ，Ｘは、２のｊ乗
（ｊ≧２）、もしくは、２のｈ乗（ｈ≧１）に３を乗算
したものであり、Ｘ＝Ｆ／Ｐであることが、映像信号作
成回路等の外部回路を構成する上で望ましい。However, these F, P, and X are 2 to the j-th power (j ≧ 2) or 2 to the h-th power (h ≧ 1) multiplied by 3, and X = F / P. It is desirable to configure an external circuit such as a video signal generating circuit.

【００７４】また、ここでは、ソースドライバ３とゲー
トドライバ４とが基板１の上にモノリシックに形成され
た駆動回路内蔵型のアクティブマトリクス型液晶表示装
置を例示したが、本発明は、このような駆動回路内蔵
型、及び液晶を用いたものに限定されるものではない。In addition, here, an active matrix type liquid crystal display device with a built-in drive circuit in which the source driver 3 and the gate driver 4 are monolithically formed on the substrate 1 is illustrated, but the present invention is as follows. The invention is not limited to the drive circuit built-in type and the one using a liquid crystal.

【００７５】〔実施の形態２〕本発明の実施の他の形態
について図１０及び図１１に基づいて説明すれば、以下
のとおりである。尚、説明の便宜上、前記実施の形態に
て示した部材と同一の機能を有する部材には、同一の符
号を付記し、その説明を省略する。[Second Embodiment] The following will describe another embodiment of the present invention in reference to FIGS. 10 and 11. For convenience of explanation, members having the same functions as those shown in the above-mentioned embodiment are designated by the same reference numerals, and the description thereof will be omitted.

【００７６】上記した図１の液晶表示装置では、ソース
ドライバ３への外部からの入力信号線は、４系統のシフ
トレジスタＳＲＡ〜ＳＲＤの各２本ずつのシフトクロッ
ク信号線３６ａ・３６ｂ、及びシフトスタート信号線３
５、並びに８本の映像信号線３１ａ〜３１ｈにて、合計
２０にも及ぶ。外部の入力信号数が多いことは即ち、外
部との接続に対する信頼性の低下につながる。In the liquid crystal display device of FIG. 1 described above, the external input signal lines to the source driver 3 are two shift clock signal lines 36a and 36b for each of the four shift registers SRA to SRD and the shift signal lines. Start signal line 3
The total of 20 is provided by 5 and 8 video signal lines 31a to 31h. A large number of external input signals leads to a reduction in reliability of connection with the outside.

【００７７】そこで、本実施の形態の液晶表示装置で
は、図１０に示すように、８本の映像信号線３１ａ〜３
１ｈの入力側に、映像信号選択回路（第１の切換手段）
４０を設けている。Therefore, in the liquid crystal display device of the present embodiment, as shown in FIG. 10, eight video signal lines 31a to 3 are provided.
Video signal selection circuit (first switching means) on the input side of 1h
40 is provided.

【００７８】図１１に映像信号選択回路４０の回路構成
を示す。図示するように、映像信号選択回路４０は、８
本の映像信号線３１ａ〜３１ｈ間に設けられた８個の選
択スイッチＳＷ１〜ＳＷ８から構成されており、ソース
ドライバ３及びゲートドライバ４が形成されている基板
１上に形成されている（図１０参照）。FIG. 11 shows the circuit configuration of the video signal selection circuit 40. As shown in the figure, the video signal selection circuit 40 is
It is composed of eight selection switches SW1 to SW8 provided between the video signal lines 31a to 31h, and is formed on the substrate 1 on which the source driver 3 and the gate driver 4 are formed (FIG. 10). reference).

【００７９】スイッチＳＷ１は、ＯＮにより映像信号線
３１ａと映像信号線３１ｅとを短絡させ、スイッチＳＷ
２は、ＯＮにより映像信号線３１ｂと映像信号線３１ｆ
とを短絡させ、スイッチＳＷ３は、ＯＮにより映像信号
線３１ｃと映像信号線３１ｇと短絡させ、スイッチＳＷ
４は、ＯＮにより映像信号線３１ｄと映像信号線３１ｈ
とを短絡させる。When the switch SW1 is turned on, the video signal line 31a and the video signal line 31e are short-circuited, and the switch SW1 is turned on.
2, the video signal line 31b and the video signal line 31f are turned on.
Are short-circuited, and the switch SW3 is turned on to short-circuit the video signal line 31c and the video signal line 31g.
4 is a video signal line 31d and a video signal line 31h when turned on.
Short circuit and.

【００８０】また、スイッチＳＷ５〜ＳＷ８は、それぞ
れ映像信号線３１ｆ〜３１ｈのライン上に配設されてお
り、ＯＮの場合、映像信号線３１ｆ〜３１ｈの各入力端
子４１より入力された各映像信号をライン上に伝送する
一方、ＯＦＦの場合、映像信号線３１ｆ〜３１ｈの各入
力端子４１と各ラインとを遮断するようになっている。Further, the switches SW5 to SW8 are respectively arranged on the lines of the video signal lines 31f to 31h, and when ON, the video signals input from the input terminals 41 of the video signal lines 31f to 31h. On the other hand, when it is OFF, each input terminal 41 of the video signal lines 31f to 31h is disconnected from each line.

【００８１】そして、スイッチＳＷ１とスイッチＳＷ
５、スイッチＳＷ２とスイッチＳＷ６、スイッチＳＷ３
とスイッチＳＷ７、スイッチＳＷ４とスイッチＳＷ８が
それぞれ連動するようになっている。Then, the switch SW1 and the switch SW
5, switch SW2 and switch SW6, switch SW3
The switch SW7 and the switches SW4 and SW8 are interlocked with each other.

【００８２】この映像信号選択回路４０の各スイッチＳ
Ｗ１〜スイッチＳＷ８の切換は、基板外部から入力され
る選択信号SELECTにより行われ、選択信号SELECTが“Ｈ
ｉｇｈ”の場合、例えばスイッチＳＷ１〜ＳＷ４がＯＮ
すると共に、スイッチＳＷ５〜ＳＷ８がＯＦＦし、８本
の映像信号線３１ａ〜３１ｈが４つのグループに別れ
る。一方、選択信号SELECTが“Ｌｏｗ”の場合は、スイ
ッチＳＷ１〜ＳＷ４がＯＦＦすると共に、スイッチＳＷ
５〜ＳＷ８がＯＮし、８本の映像信号線３１ａ〜３１ｈ
はそれぞれ個別のものとなる。Each switch S of this video signal selection circuit 40
The switching of W1 to the switch SW8 is performed by the selection signal SELECT input from the outside of the substrate, and the selection signal SELECT is "H".
In the case of “high”, for example, the switches SW1 to SW4 are turned on.
At the same time, the switches SW5 to SW8 are turned off, and the eight video signal lines 31a to 31h are divided into four groups. On the other hand, when the selection signal SELECT is “Low”, the switches SW1 to SW4 are turned off and the switch SW is
5 to SW8 are turned on, and eight video signal lines 31a to 31h
Are individual.

【００８３】そしてまた、この映像信号選択回路４０
は、抵抗Ｒによってプルダウンされているので、設計時
の走査周波数にあった画像の表示に用いる通常使用時
（８本の映像信号線３１ａ〜３１ｈにすべて異なる映像
信号線を入力する場合）は、選択信号SELECTの入力端子
４２に対して配線しなくてもよくなっている。Also, the video signal selection circuit 40
Is pulled down by the resistor R, so that in normal use (when inputting different video signal lines to the eight video signal lines 31a to 31h) used for displaying an image matching the scanning frequency at the time of design, It is not necessary to wire to the input terminal 42 of the selection signal SELECT.

【００８４】したがって、このような映像信号選択回路
４０を具備させることにより、前述の実施の形態１にて
示したように、原映像信号の走査周波数に応じて映像信
号の分割数が変更する場合は、選択信号SELECTを入力す
るだけで、映像信号選択回路４０により８本の映像信号
線３１ａ〜３１ｈの所定のもの同士を短絡できるので、
ソースドライバ３への入力信号線数を１７に減少するこ
とができる。Therefore, when the video signal selection circuit 40 is provided, the number of divisions of the video signal is changed according to the scanning frequency of the original video signal, as shown in the first embodiment. Since the video signal selection circuit 40 can short-circuit predetermined ones of the eight video signal lines 31a to 31h only by inputting the selection signal SELECT,
The number of input signal lines to the source driver 3 can be reduced to 17.

【００８５】なお、ここでは、８本の映像信号線３１ａ
〜３１ｈに対してのみ映像信号選択回路４０を設けた
が、同様のものを、４系統のシフトレジスタＳＲＡ〜Ｓ
ＲＤのシフトクロック信号線３６ａ・３６ｂやシフトス
タート信号線３５の入力側にそれぞれ設けることもで
き、この場合、ソースドライバ３への信号入力数をさら
に減少させて、これによる信頼性の向上が可能となる。Here, eight video signal lines 31a are used.
The video signal selection circuit 40 is provided only for ~ 31h.
It may be provided on the input side of the shift clock signal lines 36a and 36b of the RD and the shift start signal line 35, respectively. In this case, the number of signal inputs to the source driver 3 can be further reduced to improve reliability. Becomes

【００８６】〔実施の形態３〕本発明の実施の他の形態
について図１２ないし図１７に基づいて説明すれば、以
下の通りである。尚、説明の便宜上、前記実施の形態１
・２にて示した部材と同一の機能を有する部材には、同
一の符号を付記し、その説明を省略する。[Third Embodiment] The following will describe another embodiment of the present invention in reference to FIGS. 12 to 17. For convenience of explanation, the first embodiment
The members having the same functions as the members shown in 2 are designated by the same reference numerals, and the description thereof will be omitted.

【００８７】図１２に、本発明に係る複数系統の映像信
号線を有する液晶表示装置を示す。図１２に基づいて、
本実施の形態の液晶表示装置の構造を説明する。FIG. 12 shows a liquid crystal display device having a plurality of systems of video signal lines according to the present invention. Based on FIG.
The structure of the liquid crystal display device of the present embodiment will be described.

【００８８】図示するように、この液晶表示装置は、前
述の実施の形態１の液晶表示装置のソースドライバ３の
４系統のシフトレジスタＳＲＡ〜ＳＲＤに代えて、４つ
のソースバスライン選択信号発生回路（以下、選択信号
発生回路と称する）２８ａ〜２８ｄと、該選択信号発生
回路２８ａ〜２８ｄに接続された各々Ｌ（ソースバスラ
インＳの総数Ｎを２進数表記したときの桁数）本からな
るソースバスライン選択信号線（以下、選択信号線と称
する）ＳＣＡ（ＳＣＡ1 〜ＳＣＡL ）〜ＳＣＤ（ＳＣＤ
1 〜ＳＣＤL ）と、全部でＮ／２個のソースバスライン
選択回路（以下、選択回路と称する）３０とが備えられ
ている。As shown in the figure, this liquid crystal display device includes four source bus line selection signal generation circuits instead of the four shift registers SRA to SRD of the source driver 3 of the liquid crystal display device according to the first embodiment. (Hereinafter referred to as selection signal generation circuit) 28a to 28d, and L (number of digits when the total number N of source bus lines S is expressed in binary number) connected to each of the selection signal generation circuits 28a to 28d. source bus line selection signal line (hereinafter, referred to as a selection signal line) SCA (SCA 1 ~SCA L) ~SCD (SCD
1 to SCD L ) and a total of N / 2 source bus line selection circuits (hereinafter, referred to as selection circuits) 30 are provided.

【００８９】選択信号発生回路２８ａ〜２８ｄはバイナ
リーカウンタからなり、それぞれ、クロック信号線３９
が設けられ、また、各選択回路３０には、所定の選択信
号発生回路２８ａ〜２８ｄにて生成されたソースバスラ
イン選択信号が選択信号線ＳＣＡ（ＳＣＡ1 〜ＳＣ
ＡL ）〜ＳＣＤ（ＳＣＤ1 〜ＳＣＤL ）を介して入力さ
れるようになっている。全部でＮ／２個の選択回路３０
は、４つの選択信号発生回路２８ａ〜２８ｄに対応し
て、各系統それぞれＮ／８個からなり、各選択回路３０
内に、デコード回路が備えられている。The selection signal generation circuits 28a to 28d are composed of binary counters, and each of them is provided with a clock signal line 39.
The source bus line selection signals generated by the predetermined selection signal generation circuits 28a to 28d are supplied to the selection signal lines SCA (SCA 1 to SC).
A L ) to SCD (SCD 1 to SCD L ) are input. N / 2 selection circuits 30 in total
Corresponding to the four selection signal generation circuits 28a to 28d, each system is composed of N / 8, and each selection circuit 30
A decoding circuit is provided inside.

【００９０】次に、上記構成の液晶表示装置において、
走査周波数の異なる２種類の原映像信号Video と原映像
信号Video'を表示する場合の駆動をそれぞれ説明する。Next, in the liquid crystal display device having the above structure,
Driving when displaying two types of original video signals Video and Video 'having different scanning frequencies will be described.

【００９１】１）まず、図１３を用いて、本来の設計に
あった走査周波数の原映像信号Video であり、設計通り
に８本の映像信号線３１ａ〜３１ｈにそれぞれ個別の映
像信号Video を入力する場合の駆動を説明する。1) First, referring to FIG. 13, the original video signal Video having the scanning frequency originally designed, and the individual video signal Video is input to the eight video signal lines 31a to 31h as designed. The driving in the case of doing will be described.

【００９２】図１３に示すように、８本の映像信号線３
１ａ〜３１ｈには、８分割の映像信号Video １〜Video
８を入力する。選択信号発生回路２８ａには、αＭＨｚ
のクロック信号φＡを入力し、選択信号発生回路２８ｂ
には、クロック信号φＢを入力し、選択信号発生回路２
８ｃには、クロック信号φＣを入力し、選択信号発生回
路２８ｄには、クロック信号φＤを入力する。As shown in FIG. 13, eight video signal lines 3
1a to 31h include 8 divided video signals Video 1 to Video
Enter 8. The selection signal generation circuit 28a has an α MHz
Clock signal φA is input to select signal generating circuit 28b.
A clock signal φB is input to the selection signal generation circuit 2
The clock signal φC is input to 8c, and the clock signal φD is input to the selection signal generating circuit 28d.

【００９３】図１４に、クロック信号φＡ・φＢ・φＣ
・φＤの位相を示す。シフトクロック信号φＡ・φＢ・
φＣ・φＤは、順に位相が１／４周期分である原映像信
号Video のサンプリング期間ｔ0 （有効水平走査期間を
有効ソースバスライン数で割った値）ずつずれている。FIG. 14 shows clock signals φA, φB, and φC.
-Indicates the phase of φD. Shift clock signal φA / φB /
φC and φD are sequentially shifted by a sampling period t 0 (a value obtained by dividing the effective horizontal scanning period by the number of effective source bus lines) of the original video signal Video whose phase is 1/4 cycle.

【００９４】このようなクロック信号φＡ・φＢ・φＣ
・φＤにより、４つの選択信号発生回路２８ａ〜２８ｄ
からは、図１４に示すソースバスライン選択信号φＡＤ
〜φＤＤが、選択信号線ＳＣＡ〜ＳＣＤを介して各選択
回路３０に入力する。Such clock signals φA, φB, φC
-By φD, four selection signal generation circuits 28a to 28d
From the source bus line selection signal φAD shown in FIG.
.Phi.DD is input to each selection circuit 30 via the selection signal lines SCA to SCD.

【００９５】これにより、各選択回路３０からは、それ
ぞれｔ0 だけ位相のずれた波形を順次サンプリング回路
３３に出力し（図１４参照）、サンプリング回路３３を
構成する２つのアナログスイッチ３２・３２（図３参
照）が同時に４ｔ0 期間導通されて２本の映像信号線の
データをサンプリングし、ソースバスラインＳ1 〜ＳN
を２本ずつ順次駆動する。As a result, from each selection circuit 30, waveforms whose phases are shifted by t 0 are sequentially output to the sampling circuit 33 (see FIG. 14), and the two analog switches 32 and 32 (which constitute the sampling circuit 33). (See FIG. 3) are simultaneously conducted for 4t 0 to sample the data of the two video signal lines, and the source bus lines S 1 to S N
Are sequentially driven two by two.

【００９６】２）次に、図１５を用いて、設計時の走査
周波数の半分の走査周波数の原映像信号Video'を表示さ
せる場合の駆動を説明する。2) Next, with reference to FIG. 15, driving in the case of displaying the original video signal Video ′ having a scanning frequency half the design scanning frequency will be described.

【００９７】原映像信号Video'を、映像信号作成回路に
て走査周波数に応じて映像信号Video1' 〜Video4` に4
分割し、図１５に示すように、これに合わせて、８本の
映像信号線３１ａ〜３１ｈを、各々２本からなる映像信
号線３１ａ・３１ｅ、映像信号線３１ｂ・３１ｆ、映像
信号線３１ｃ・３１ｇ、映像信号線３１ｄ・３１ｈにグ
ループ化し４つのグループを形成し、同一のグループに
は同じ映像信号を入力する。即ち、映像信号線３１ａ・
３１ｅには映像信号Video1' を、映像信号線３１ｂ・３
１ｆには映像信号Video2' を、映像信号線３１ｃ・３１
ｇには映像信号Video3' を、映像信号線３１ｄ・３１ｈ
には映像信号Video4' をそれぞれ入力する。The original video signal Video 'is converted into video signals Video1' to Video4 'by the video signal creation circuit according to the scanning frequency.
As shown in FIG. 15, it is divided into eight video signal lines 31a to 31h, each of which is divided into two video signal lines 31a and 31e, video signal lines 31b and 31f, and video signal line 31c. 31g and the video signal lines 31d and 31h are grouped to form four groups, and the same video signal is input to the same group. That is, the video signal line 31a
The video signal Video1 'is supplied to 31e, and the video signal line 31b-3
Video signal Video2 'is provided on 1f, and video signal lines 31c and 31
Video signal Video3 'is connected to g, and video signal lines 31d and 31h
Input the video signal Video4 'to each.

【００９８】そして、選択信号発生回路２８ａと選択信
号発生回路２８ｂには、同じクロック信号φＡ' を入力
し、選択信号発生回路２８ｃと選択信号発生回路２８ｄ
には、シフトクロック信号φＡ' と位相が２ｔ0'異なる
シフトクロック信号φＣ' を入力する( 図１６参照）。
ここで、ｔ0'は、原映像信号Video'のサンプリング期間
（有効水平走査期間を有効ソースバスライン数で割った
値）であり、シフトクロック信号φＡ' ・φＣ' は、前
述のシフトクロック信号φＡ・φＣ（図１４参照）と周
期が異なるだけで、位相は同一である。The same clock signal φA 'is input to the selection signal generation circuit 28a and the selection signal generation circuit 28b, and the selection signal generation circuit 28c and the selection signal generation circuit 28d are input.
A shift clock signal φC ′ whose phase is different from that of the shift clock signal φA ′ by 2t 0 ′ is input to (see FIG. 16).
Here, t 0 'is a sampling period of the original video signal Video' (a value obtained by dividing the effective horizontal scanning period by the number of effective source bus lines), and the shift clock signals φA 'and φC' are the shift clock signals described above. The phases are the same, except that the cycle differs from φA and φC (see FIG. 14).

【００９９】このようなクロック信号φＡ' ・φＣ' に
より、選択回路３０のＳＳＣＡ系統とＳＳＣＢ系統とが
同時にＯＮし、ＳＳＣＣ系統とＳＳＣＤ系統とが同時に
ＯＮし、ＳＳＣＡ系統とＳＳＣＢ系統からなる組と、Ｓ
ＳＣＣ系統とＳＳＣＤ系統とからなる組とが、それぞれ
２ｔ0'だけ位相のずれたＯＮ波形を順次サンプリング回
路３３に出力する（図１６参照）。Due to such clock signals φA ′ and φC ′, the SSCA system and the SSCB system of the selection circuit 30 are simultaneously turned on, the SSCC system and the SSCD system are simultaneously turned on, and a set composed of the SSCA system and the SSCB system is formed. , S
The set consisting of the SCC system and the SSCD system sequentially outputs ON waveforms whose phases are shifted by 2t 0 ′ to the sampling circuit 33 (see FIG. 16).

【０１００】これにより、隣接する２つのサンプリング
回路３３が同一駆動することとなり、あたかも、図１７
に示すアクティブマトリクス型液晶表示装置のように、
４本の映像信号線３１ａ〜３１ｄを有し、４本の映像信
号線３１ａ〜３１ｄから４つの映像信号Video 1'〜4'を
それぞれ受け取り、隣接する４つのアナログスイッチ３
２・３２・３２・３２よりなるサンプリング回路３７
（図９（ｂ）参照）にて、４つずつ同時にサンプリング
するように駆動していることと同じになる。As a result, the two adjacent sampling circuits 33 are driven in the same manner, as if it were as shown in FIG.
Like the active matrix type liquid crystal display device shown in
Four video signal lines 31a to 31d are provided, and four video signals Video1 'to 4'are respectively received from the four video signal lines 31a to 31d, and four adjacent analog switches 3 are provided.
Sampling circuit 37 consisting of 2, 32, 32, 32
(See FIG. 9B) This is the same as driving so that four samples are sampled simultaneously.

【０１０１】この場合も実施の形態１の場合と同様に、
原映像信号Video'から４分割の映像信号Video1' 〜Vide
o4' を作成する映像信号作成回路に必要なデータラッチ
回路、Ｄ／Ａ変換回路、バッファアンプ回路はそれぞれ
４個ずつであり、映像信号作成回路等の外部回路構成を
簡素化してコスト削減が図れると共に、バッファアンプ
回路数の増加によるオフセットバラツキに起因した縞に
よる表示品位の低下も阻止できる。その結果、実施の形
態１と同様の効果を奏する。Also in this case, as in the case of the first embodiment,
Original video signal Video 'divided into four video signals Video1' ~ Vide
There are four data latch circuits, four D / A conversion circuits, and four buffer amplifier circuits required for the video signal creation circuit that creates o4 ', and the cost can be reduced by simplifying the external circuit configuration such as the video signal creation circuit. At the same time, it is possible to prevent the display quality from deteriorating due to stripes due to offset variations due to an increase in the number of buffer amplifier circuits. As a result, the same effect as that of the first embodiment is achieved.

【０１０２】なお、ここでも、基板設計時における、映
像信号線の総数をＦ本（上記では８本）、同時にサンプ
リングする映像信号線をＰ（上記では２本）本ずつ、デ
コード部に入力されるクロック信号の分割数をＸ（上記
では４分割）とすると、Ｆ，Ｐ，Ｘが整数で、Ｆ＞Ｐ≧
１、Ｆ≧Ｘ＞１を満たしておれば、このような駆動方法
が可能であり、また、これらＦ，Ｐ，Ｘは２のｊ乗（ｊ
≧２）、もしくは、２のｈ乗（ｈ≧１）に３を乗算した
ものであり、Ｘ＝Ｆ／Ｐであることが外部回路を構成す
る上で望ましい。In this case, too, the total number of video signal lines at the time of board design is F (8 in the above) and P (2 in the above) simultaneously sampled are input to the decoding unit. When the number of divisions of the clock signal is X (4 divisions in the above), F, P, and X are integers, and F> P ≧
1 and F ≧ X> 1 are satisfied, such a driving method is possible, and these F, P, and X are 2 to the power of j (j
≧ 2) or 2 to the power of h (h ≧ 1) multiplied by 3, and it is desirable that X = F / P in order to configure an external circuit.

【０１０３】また、ここでも、ソースドライバ３とゲー
トドライバ４とが基板１の上にモノリシックに形成され
て駆動回路内蔵型のアクティブマトリクス型液晶表示装
置を例示したが、駆動回路内蔵型に限定されるものでは
ない。Also, here, the active matrix type liquid crystal display device in which the source driver 3 and the gate driver 4 are monolithically formed on the substrate 1 and the driving circuit is incorporated is shown, but the invention is not limited to the driving circuit incorporated type. Not something.

【０１０４】そしてさらに、８本の映像信号線３１ａ〜
３１ｈの入力側、及び選択信号発生回路２８ａ〜２８ｄ
にクロック信号を入力する４本のクロック信号線３９の
入力側に、前述の実施の形態２にて示した映像信号選択
回路４０と同様の切換手段（第４の切換手段）を設けて
ソースドライバ３への信号入力数を削減することで、前
述と同様に、アクティブマトリクス型液晶表示装置の信
頼性を高めることができる。Further, eight video signal lines 31a ...
31h input side and selection signal generation circuits 28a to 28d
A switching means (fourth switching means) similar to the video signal selection circuit 40 shown in the second embodiment is provided on the input side of the four clock signal lines 39 for inputting clock signals to the source driver. By reducing the number of signal inputs to 3, it is possible to improve the reliability of the active matrix type liquid crystal display device, as described above.

【０１０５】[0105]

【発明の効果】本発明のアクティブマトリクス型画像表
示装置の駆動方法は、以上のように、基板上に、複数の
ゲートバスラインと複数のソースバスラインとが互いに
直交するように配設され、該ソースバスラインを駆動す
るソース駆動回路に、該ソースバスラインの各々に形成
されたスイッチ手段と、各スイッチ手段の開閉を制御す
る開閉制御部とを有し、かつ、各スイッチ手段が複数本
の映像信号線の１つずつに順に接続されているアクティ
ブマトリクス型画像表示装置の駆動方法において、原映
像信号の走査周波数に応じて映像信号の分割数が減少し
た場合、減少した分割数個のグループが形成されるよう
に複数本の上記映像信号線をグループ化し、同じクルー
プに属する映像信号線には同一の映像信号を入力し、上
記ソース駆動回路の開閉制御部が複数系統のシフトレジ
スタから構成されている場合、シフトレジスタの系統数
に応じるシフトクロック信号の分割数も映像信号線の分
割数に応じて減じ、異なるシフトレジスタに同じシフト
クロック信号を入力して同一駆動させるものである。As described above, according to the driving method of the active matrix image display device of the present invention, a plurality of gate bus lines and a plurality of source bus lines are arranged on the substrate so as to be orthogonal to each other. A source drive circuit for driving the source bus line includes switch means formed in each of the source bus lines, and an open / close control section for controlling opening / closing of each switch means, and each switch means has a plurality of switches. In the driving method of the active matrix type image display device sequentially connected to each of the video signal lines, if the number of divisions of the video signal is reduced according to the scanning frequency of the original video signal, Group the above video signal lines so that a group is formed, input the same video signal to the video signal lines that belong to the same group , and
The open / close control unit of the source drive circuit has multiple shift registers.
Number of shift register systems
The number of divisions of the shift clock signal according to the
The same shift to different shift registers, depending on the divisor
A shall by the same drive input the clock signal.

【０１０６】これにより、基板の共用化が、前述の従来
技術の項で示した映像信号作成回路等の外部回路の構成
をその低い走査周波数にあった最適なものとしてのコス
ト削減と、バッファアンプ回路数の増加によるアンプの
オフセットバラツキに起因する縞の弊害も抑制しながら
可能となるので、ひいてはアクティブマトリクス型画像
表示装置における大幅なコスト削減を実現できるという
効果を奏する。As a result, the sharing of the substrate reduces the cost by optimizing the configuration of the external circuit such as the video signal generating circuit shown in the above-mentioned prior art section at the low scanning frequency, and the buffer amplifier. Since it is possible to suppress the adverse effect of stripes due to the offset variation of the amplifier due to the increase in the number of circuits, it is possible to realize a significant cost reduction in the active matrix type image display device.

【０１０７】[0107]

【０１０８】さらに、このような駆動により、シフトク
ロックの分割数を減少させず、各シフトレジスタをそれ
ぞれ別個に駆動する構成に比べて、外部の回路規模を小
さくすることができるという効果を奏する。 Further, by such driving, there is an effect that the external circuit scale can be reduced as compared with the configuration in which each shift register is driven separately without reducing the number of divisions of the shift clock.

【０１０９】本発明のアクティブマトリクス型画像表示
装置の駆動方法は、上記の駆動方法において、シフトレ
ジスタの系統数に応じてシフトスタート信号の分割数も
映像信号線の分割数に応じて減じ、異なるシフトレジス
タに同じシフトスタート信号を入力するものである。The driving method of the active matrix image display device of the present invention is different from the above driving method in that the number of divisions of the shift start signal is also reduced according to the number of systems of the shift register according to the number of divisions of the video signal line. The same shift start signal is input to the shift register.

【０１１０】このような駆動により、シフトスタート信
号もシフトレジスタの系統数に応じて分割されているよ
うな構成の場合、シフトスタートの分割数を減少させ
ず、各シフトレジスタに個別のシフトスタートを供給す
る構成に比べて、外部の回路規模を小さくできるので、
上記の駆動方法よりもさらに外部の回路規模を小さくす
ることができるという効果を奏する。When the shift start signal is also divided according to the number of systems of the shift register by such driving, the number of divisions of the shift start is not reduced and the individual shift start is performed in each shift register. Since the external circuit scale can be reduced compared to the supply configuration,
The effect that the external circuit scale can be made smaller than that of the above driving method is obtained.

【０１１１】[0111]

【０１１２】[0112]

【０１１３】本発明のアクティブマトリクス型画像表示
装置は、以上のように、基板上に、複数のゲートバスラ
インと複数のソースバスラインとが互いに直交するよう
に配設され、該ソースバスラインを駆動するソース駆動
回路に、該ソースバスラインの各々に形成されたスイッ
チ手段と、各スイッチ手段の開閉を制御する開閉制御部
とを有し、かつ、各スイッチ手段が複数本の映像信号線
の１つずつに順に接続されているアクティブマトリクス
型画像表示装置において、複数の映像信号線を互いに非
導通とし、各々個別の映像信号を伝送する状態と、所定
の映像信号線同士を選択的に短絡させ、所定の映像信号
線においては同一の映像信号を伝送し得る状態とに切り
換える第１の切換手段が設けられると共に、上記ソース
駆動回路の開閉制御部が複数系統のシフトレジスタから
構成されており、かつ、各シフトレジスタにシフトクロ
ック信号をそれぞれ供給する複数のシフトクロック信号
線を互いに非導通とし、各々個別のシフトクロック信号
を伝送する状態と、所定のシフトクロック信号線同士を
選択的に短絡させ、所定のシフトクロック信号線におい
ては同一のシフトクロック信号を伝送し得る状態とに切
り換える第２の切換手段が設けられている構成である。As described above, in the active matrix type image display device of the present invention, the plurality of gate bus lines and the plurality of source bus lines are arranged on the substrate so as to be orthogonal to each other, and the source bus lines are connected to each other. The source driving circuit to be driven has switch means formed in each of the source bus lines, and an opening / closing control section for controlling opening / closing of each switch means, and each switch means has a plurality of video signal lines. In an active matrix type image display device which is sequentially connected one by one, a plurality of video signal lines are made non-conducting with each other and individual video signals are transmitted, and predetermined video signal lines are selectively short-circuited. First source switching means is provided for switching the predetermined video signal line to a state in which the same video signal can be transmitted.
The open / close control unit of the drive circuit is composed of multiple systems of shift registers.
Are configured and each shift register has a shift
Shift clock signals that each supply a clock signal
Make lines non-conducting to each other, each with a separate shift clock signal
Of the specified shift clock signal line
Selectively short-circuit and put on the specified shift clock signal line.
The same shift clock signal can be transmitted.
This is a configuration in which a second switching means for exchanging is provided.

【０１１４】これによれば、設計時の走査周波数より低
い走査周波数の原映像信号の表示に用い、上記の駆動方
法を実施する上で、ソース駆動回路への入力信号数を減
少させることができるので、基板外部との接続に対する
信頼性を向上させることができる。その結果、上記の駆
動方法を好適に実現し得るアクティブマトリクス型画像
表示装置を提供できるという効果を奏する。According to this, it is possible to reduce the number of input signals to the source drive circuit when the original video signal having the scanning frequency lower than the designed scanning frequency is displayed and the above driving method is carried out. Therefore, the reliability of the connection with the outside of the substrate can be improved. As a result, there is an effect that it is possible to provide an active matrix type image display device capable of suitably realizing the above driving method.

【０１１５】[0115]

【０１１６】さらに、これによれば、設計時の走査周波
数より低い走査周波数の原映像信号の表示に用い、上記
の駆動方法を実施する上で、ソース駆動回路への入力信
号数を減少させることができるので、基板外部との接続
に対する信頼性を向上させることができる。その結果、
上記の駆動方法を好適に実現し得るアクティブマトリク
ス型画像表示装置を提供できるという効果を奏する。[0116] Furthermore, according to this, using the display of the original image signal of the lower scanning frequency than the scanning frequency in the designing, in practicing the method of driving the <br/>, number of input signals to the source driver circuit Can be reduced, so that the reliability with respect to the connection with the outside of the substrate can be improved. as a result,
It is possible to provide an active matrix type image display device which can preferably realize the above driving method.

【０１１７】本発明のアクティブマトリクス型画像表示
装置は、上記の構成において、各シフトレジスタにシフ
トスタート信号をそれぞれ供給する複数のシフトスター
ト信号線を互いに非導通とし、各々個別のシフトスター
ト信号を伝送する状態と、所定のシフトスタート信号線
同士を選択的に短絡させ、所定のシフトスタート信号線
においては同一のシフトスタート信号を伝送し得る状態
とに切り換える第３の切換手段が設けられている構成で
ある。In the active matrix type image display device of the present invention, in the above structure, the plurality of shift start signal lines for supplying the shift start signals to the respective shift registers are made non-conducting to each other and the respective shift start signals are transmitted. And a predetermined shift start signal line is selectively short-circuited with each other so that the same shift start signal can be transmitted through the predetermined shift start signal line. Is.

【０１１８】これによれば、設計時の走査周波数より低
い走査周波数の原映像信号の表示に用い、上記の駆動方
法を実施する上で、ソース駆動回路への入力信号数を減
少させることができるので、基板外部との接続に対する
信頼性を向上させることができる。その結果、上記の駆
動方法を好適に実現し得るアクティブマトリクス型画像
表示装置を提供できるという効果を奏する。According to this, it is possible to reduce the number of input signals to the source drive circuit when the original drive image signal having a scanning frequency lower than the designed scanning frequency is displayed and the above driving method is carried out. Therefore, the reliability of the connection with the outside of the substrate can be improved. As a result, there is an effect that it is possible to provide an active matrix type image display device capable of suitably realizing the above driving method.

【０１１９】[0119]

【０１２０】[0120]

【０１２１】本発明のアクティブマトリクス型画像表示
装置は、上記の構成において、上記の切換手段を構成す
る回路、ソース駆動回路、及び上記ゲートバスラインを
駆動するゲート駆動回路が、ソースバスライン及びゲー
トバスラインが形成されている基板と同じ基板上に形成
されている構成である。[0121] The active matrix type image display device of the present invention, in the above configuration, the circuit constituting the switching means, the source driver circuit, and a gate drive circuit for driving the gate bus lines, source bus lines and gate This is formed on the same substrate as the substrate on which the bus line is formed.

【０１２２】これにより、ソースバスライン及びゲート
バスラインが形成されている基板外に、切換手段を構成
する回路、ソース駆動回路、及び上記ゲートバスライン
を駆動するゲート駆動回路が形成された構成に比べて、
製造コストの低減が図れるので、ひいてはアクティブマ
トリクス型画像表示装置の価格を低減できるという効果
を奏する。また、本発明のアクティブマトリクス型画像
表示装置は、基板上に、複数のゲートバスラインと複数
のソースバスラインとが互いに直交するように配設さ
れ、該ソースバスラインを駆動するソース駆動回路に、
該ソースバスラインの各々に形成されたスイッチ手段
と、各スイッチ手段の開閉を制御する開閉制御部とを有
し、かつ、各スイッチ手段が複数本の映像信号線の１つ
ずつに順に接続されているアクティブマトリクス型画像
表示装置において、原映像信号を走査周波数に応じた数
に分割することにより作成された各映像信号を分割映像
信号とすると、原映像信号の走査周波数が設計時の走査
周波数である場合には、複数の映像信号線を互いに非導
通とし、各々個別の分割映像信号を伝送する状態に切り
換え、原映像信号の走査周波数が設計時の走査周波数か
ら低下して分割映像信号数が減少した場合には、所定の
映像信号線同士を選択的に短絡させ、所定の映像信号線
においては同一の分割映像信号を伝送し得る状態に切り
換える第１の切換手段が設けられている構成とすること
もできる。 また、本発明のアクティブマトリクス型画像
表示装置は、上記の構成において、上記ソース駆動回路
の開閉制御部が複数系統のシフトレジスタから構成さ
れ、各シフトレジスタにシフトクロック信号をそれぞれ
供給する複数のシフトクロック信号線を互いに非導通と
し、各々個別のシフトクロック信号を伝送する状態と、
所定のシフトクロック信号線同士を選択的に短絡させ、
所定のシフトクロック信号線においては同一のシフトク
ロック信号を伝送し得る状態とに切り換える第２の切換
手段が設けられている構成とすることもできる。 また、
本発明のアクティブマトリクス型画像表示装置は、上記
の構成において、各シフトレジスタにシフトスタート信
号をそれぞれ供給する複数のシフトスタート信号線を互
いに非導通とし、各々個別のシフトスタート信号を伝送
する状態 と、所定のシフトスタート信号線同士を選択的
に短絡させ、所定のシフトスタート信号線においては同
一のシフトスタート信号を伝送し得る状態とに切り換え
る第３の切換手段が設けられている構成とすることもで
きる。 また、本発明のアクティブマトリクス型画像表示
装置は、上記の構成において、上記ソース駆動回路の開
閉制御部が複数系統のデコード回路から構成され、各デ
コード回路にデコード信号をそれぞれ供給する複数のデ
コード信号線を互いに非導通とし、各々個別のデコード
信号を伝送する状態と、所定のデコード信号線同士を選
択的に短絡させ、所定のデコード信号線においては同一
のデコード信号を伝送し得る状態とに切り換える第４の
切換手段が設けられている構成とすることもできる。 こ
れによれば、設計時の走査周波数より低い走査周波数の
原映像信号の表示に用い、上記の駆動方法を実施する上
で、ソース駆動回路への入力信号数を減少させることが
できるので、基板外部との接続に対する信頼性を向上さ
せることができる。その結果、上記の駆動方法を好適に
実現し得るアクティブマトリクス型画像表示装置を提供
できるという効果を奏する。 また、本発明のアクティブ
マトリクス型画像表示装置は、上記の構成において、上
記の切換手段を構成する回路、ソース駆動回路、及び上
記ゲートバスラインを駆動するゲート駆動回路が、ソー
スバスライン及びゲートバスラインが形成されている基
板と同じ基板上に形成されている構成とすることもでき
る。 As a result, the circuit forming the switching means, the source drive circuit, and the gate drive circuit for driving the gate bus line are formed outside the substrate on which the source bus line and the gate bus line are formed. Compared to,
Since the manufacturing cost can be reduced, the price of the active matrix type image display device can be reduced. Further, the active matrix type image of the present invention
A display device has a plurality of gate bus lines and a plurality of gate bus lines on a substrate.
The source bus line of the
The source drive circuit that drives the source bus line,
Switch means formed on each of the source bus lines
And an opening / closing control unit that controls opening / closing of each switch unit.
And each switch means is one of a plurality of video signal lines
Active matrix images that are connected in sequence to each other
In the display device, the number of original video signals according to the scanning frequency
Each video signal created by dividing into
Signal, the scanning frequency of the original video signal is
In case of frequency, multiple video signal lines are not conducted to each other.
And switch to a state where individual divided video signals are transmitted.
In other words, if the scanning frequency of the original video signal is the scanning frequency at the design
If the number of divided video signals decreases due to
Select video signal lines by selectively shorting the video signal lines together
Switch to a state in which the same split video signal can be transmitted.
The first switching means for changing is provided.
You can also Further, the active matrix type image of the present invention
The display device has the above-mentioned configuration and the source drive circuit.
The open / close control unit consists of multiple shift registers.
Shift clock signal to each shift register.
The multiple shift clock signal lines that are supplied are not electrically connected to each other.
The state of transmitting each individual shift clock signal,
Selectively short-circuit the predetermined shift clock signal lines,
The same shift clock is used for a given shift clock signal line.
Second switching for switching to a state in which a lock signal can be transmitted
It is also possible to adopt a configuration in which means is provided. Also,
The active matrix type image display device of the present invention is
In this configuration, each shift register has a shift start signal.
Signals are supplied to each of the shift start signal lines.
It is made non-conductive, and each shift start signal is transmitted.
To the selected state and the specified shift start signal lines are selectively
To the same line on the specified shift start signal line.
Switch to a state in which one shift start signal can be transmitted
Alternatively, a third switching means may be provided.
Wear. Further, the active matrix image display of the present invention
In the above configuration, the device is configured to open the source drive circuit.
The close control unit is composed of multiple systems of decoding circuits.
A plurality of data signals that respectively supply the decoding signals to the code circuit.
Code signal lines are made non-conducting to each other, and each is individually decoded
Select the signal transmission status and the predetermined decode signal lines.
Selectively short-circuited and the same on the predetermined decode signal line
The fourth state of switching to a state in which the decoded signal of
It is also possible to adopt a configuration in which switching means is provided. This
According to this, the scanning frequency lower than the designed scanning frequency
Used to display the original video signal and implement the above driving method.
Can reduce the number of input signals to the source drive circuit.
Therefore, the reliability of the connection with the outside of the board is improved.
Can be made. As a result, the above driving method is suitable
Providing a realizable active matrix image display device
It has the effect of being able to. In addition, the active of the present invention
The matrix type image display device has the above-mentioned structure.
The circuit that constitutes the switching means, the source drive circuit, and
The gate drive circuit that drives the gate bus line is
Substrate and gate bus line are formed
It can also be configured to be formed on the same substrate as the plate
It

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の一形態を示すもので、アクティ
ブマトリクス型液晶表示装置の回路図である。FIG. 1 is a circuit diagram of an active matrix type liquid crystal display device according to an embodiment of the present invention.

【図２】図１に示す絵素の等価回路図である。FIG. 2 is an equivalent circuit diagram of the picture element shown in FIG.

【図３】図１に示すサンプリング回路の回路図である。FIG. 3 is a circuit diagram of the sampling circuit shown in FIG.

【図４】図１に示すシフトレジスタの回路図である。FIG. 4 is a circuit diagram of the shift register shown in FIG.

【図５】図１のアクティブマトリクス型液晶表示装置に
おいて、８本の映像信号線に８系統の映像信号が入力さ
れる場合の、ソースドライバへの各信号入力を示す説明
図である。5 is an explanatory diagram showing each signal input to a source driver in the active matrix liquid crystal display device of FIG. 1 when eight video signal lines are input to eight video signal lines. FIG.

【図６】図１のアクティブマトリクス型液晶表示装置
に、８系統の映像信号が入力されて駆動される場合のソ
ースドライバのタイミングチャートである。FIG. 6 is a timing chart of a source driver when eight system video signals are input to and driven by the active matrix type liquid crystal display device of FIG. 1.

【図７】図１のアクティブマトリクス型液晶表示装置に
おいて、８本の映像信号線に４系統の映像信号が入力さ
れる場合の、ソースドライバへの各信号入力を示す説明
図である。FIG. 7 is an explanatory diagram showing each signal input to the source driver in the active matrix liquid crystal display device of FIG. 1 when four video signal lines are input to eight video signal lines.

【図８】図１のアクティブマトリクス型液晶表示装置
に、４系統の映像信号が入力されて駆動される場合のソ
ースドライバのタイミングチャートである。FIG. 8 is a timing chart of a source driver in the case where four systems of video signals are input and driven in the active matrix type liquid crystal display device of FIG.

【図９】図７に示したソースドライバへの各信号入力に
より、図１のアクティブマトリクス型液晶表示装置が等
価となる疑似的なアクティブマトリクス型液晶表示装置
の回路図である。9 is a circuit diagram of a pseudo active matrix type liquid crystal display device which is equivalent to the active matrix type liquid crystal display device of FIG. 1 by inputting each signal to the source driver shown in FIG.

【図１０】本発明の実施の他の形態を示すもので、アク
ティブマトリクス型液晶表示装置の回路図である。FIG. 10 shows another embodiment of the present invention and is a circuit diagram of an active matrix type liquid crystal display device.

【図１１】図１０のアクティブマトリクス型液晶表示装
置に備えられた映像信号選択回路の回路図である。11 is a circuit diagram of a video signal selection circuit included in the active matrix liquid crystal display device of FIG.

【図１２】本発明の実施の他の形態を示すもので、アク
ティブマトリクス型液晶表示装置の回路図である。FIG. 12 shows another embodiment of the present invention and is a circuit diagram of an active matrix type liquid crystal display device.

【図１３】図１２のアクティブマトリクス型液晶表示装
置において、８本の映像信号線に８系統の映像信号が入
力される場合の、ソースドライバへの各信号入力を示す
説明図である。FIG. 13 is an explanatory diagram showing each signal input to the source driver in the active matrix liquid crystal display device of FIG. 12, when eight video signal lines are input to eight video signal lines.

【図１４】図１２のアクティブマトリクス型液晶表示装
置に、８系統の映像信号が入力されて駆動される場合の
ソースドライバのタイミングチャートである。FIG. 14 is a timing chart of a source driver when eight system video signals are input to and driven by the active matrix type liquid crystal display device of FIG.

【図１５】図１２のアクティブマトリクス型液晶表示装
置において、８本の映像信号線に４系統の映像信号が入
力される場合の、ソースドライバへの各信号入力を示す
説明図である。FIG. 15 is an explanatory diagram showing each signal input to the source driver in the active matrix liquid crystal display device of FIG. 12 when four system video signals are input to eight video signal lines.

【図１６】図１２のアクティブマトリクス型液晶表示装
置に、４系統の映像信号が入力されて駆動される場合の
ソースドライバのタイミングチャートである。16 is a timing chart of a source driver when four system video signals are input and driven in the active matrix type liquid crystal display device of FIG.

【図１７】図１５に示したソースドライバへの各信号入
力により、図１２のアクティブマトリクス型液晶表示装
置が等価となる疑似的なアクティブマトリクス型液晶表
示装置の回路図である。FIG. 17 is a circuit diagram of a pseudo active matrix liquid crystal display device in which the active matrix liquid crystal display device of FIG. 12 is equivalent by inputting each signal to the source driver shown in FIG.

【図１８】従来例のアクティブマトリクス型液晶表示装
置の回路図である。FIG. 18 is a circuit diagram of a conventional active matrix type liquid crystal display device.

【図１９】図１８のアクティブマトリクス型液晶表示装
置を駆動するためにソースドライバに入力される各信号
のタイミングチャートである。19 is a timing chart of signals input to a source driver for driving the active matrix liquid crystal display device of FIG.

【図２０】原映像信号を２つに分割して２系統の映像信
号を作成する映像信号作成回路のブロック図である。FIG. 20 is a block diagram of a video signal generation circuit that divides an original video signal into two to generate two systems of video signals.

【図２１】図２０に示す回路の動作時のタイミングチャ
ートである。FIG. 21 is a timing chart when the circuit shown in FIG. 20 operates.

【符号の説明】[Explanation of symbols]

１ 絶縁性基板（基板） ３ ソースドライバ（ソース駆動回路） ４ ゲートドライバ（ゲート駆動回路） ２０ 絵素 ３０ ソースバスライン選択回路（開閉制
御部・デコード回路） ２８ａ〜２８ｄ ソースバスライン選択信号発生回路 ３１ａ〜３１ｈ 映像信号線 ３２ アナログスイッチ（スイッチ手段） ３５ シフトスタート信号線 ３６ａ・３６ｂ シフトクロック信号線 ３９ クロック信号線 ４０ 映像信号選択回路（切換手段） ＳＣＡ〜ＳＣＤ ソースバスライン選択信号線（デコ
ード信号線） ＳＲＡ〜ＳＲＤ シフトレジスタ（開閉制御部）DESCRIPTION OF SYMBOLS 1 Insulating substrate (substrate) 3 Source driver (source drive circuit) 4 Gate driver (gate drive circuit) 20 Picture element 30 Source bus line selection circuit (open / close control unit / decode circuit) 28a to 28d Source bus line selection signal generation circuit 31a to 31h Video signal line 32 Analog switch (switch means) 35 Shift start signal lines 36a and 36b Shift clock signal line 39 Clock signal line 40 Video signal selection circuit (switching means) SCA to SCD source bus line selection signal line (decode signal) Line) SRA to SRD shift register (open / close control unit)

フロントページの続き (56)参考文献 特開 平10−260657（ＪＰ，Ａ) 特開 平１−123293（ＪＰ，Ａ) 特開 平３−132789（ＪＰ，Ａ) 特開 昭57−205789（ＪＰ，Ａ) 特開 平５−232899（ＪＰ，Ａ) 特開 平８−122748（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 H04N 5/66 - 5/70 Continuation of the front page (56) References JP-A-10-260657 (JP, A) JP-A-1-123293 (JP, A) JP-A-3-132789 (JP, A) JP-A-57-205789 (JP , A) JP-A-5-232899 (JP, A) JP-A-8-122748 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G09G 3/00-3/38 G02F 1/133 505-580 H04N 5/66-5/70

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】基板上に、複数のゲートバスラインと複数
のソースバスラインとが互いに直交するように配設さ
れ、該ソースバスラインを駆動するソース駆動回路に、
該ソースバスラインの各々に形成されたスイッチ手段
と、各スイッチ手段の開閉を制御する開閉制御部とを有
し、かつ、各スイッチ手段が複数本の映像信号線の１つ
ずつに順に接続されているアクティブマトリクス型画像
表示装置の駆動方法において、 原映像信号の走査周波数に応じて映像信号の分割数が減
少した場合、減少した分割数個のグループが形成される
ように複数本の上記映像信号線をグループ化し、同じク
ループに属する映像信号線には同一の映像信号を入力
し、 上記ソース駆動回路の開閉制御部が複数系統のシフトレ
ジスタから構成されている場合、シフトレジスタの系統
数に応じるシフトクロック信号の分割数も映像信号線の
分割数に応じて減じ、異なるシフトレジスタに同じシフ
トクロック信号を入力して同一駆動させ ることを特徴と
するアクティブマトリクス型画像表示装置の駆動方法。1. A source drive circuit for driving a source bus line, wherein a plurality of gate bus lines and a plurality of source bus lines are arranged on a substrate so as to be orthogonal to each other.
The source bus line has switch means formed therein, and an open / close control section for controlling the opening / closing of each switch means, and each switch means is connected to one of a plurality of video signal lines in order. In the method of driving the active matrix image display device, the number of the above-mentioned images is formed so that when the number of divisions of the video signal decreases in accordance with the scanning frequency of the original video signal, a group of the reduced number of divisions is formed. Group the signal lines and input the same video signal to the video signal lines that belong to the same group
And, Shifutore switching control section of the source driver circuit of a plurality of systems
Shift register system, if it consists of transistors
The number of divisions of the shift clock signal according to the number
Depending on the number of divisions, the same shift is applied to different shift registers.
A method for driving an active matrix image display device, which comprises inputting a clock signal and driving the same . 【請求項２】シフトレジスタの系統数に応じてシフトス
タート信号の分割数も映像信号線の分割数に応じて減
じ、異なるシフトレジスタに同じシフトスタート信号を
入力することを特徴とする請求項１記載のアクティブマ
トリクス型画像表示装置の駆動方法。2. A shift switch according to the number of shift register systems.
The number of divisions of the start signal is also reduced according to the number of divisions of the video signal line.
The same shift start signal to different shift registers.
The method for driving an active matrix type image display device according to claim 1, wherein the input is made . 【請求項３】基板上に、複数のゲートバスラインと複数
のソースバスラインとが互いに直交するように配設さ
れ、該ソースバスラインを駆動するソース駆動回路に、
該ソースバスラインの各々に形成されたスイッチ手段
と、各スイッチ手段の開閉を制御する開閉制御部とを有
し、かつ、各スイッチ手段が複数本の映像信号線の１つ
ずつに順に接続されているアクティブマトリクス型画像
表示装置において、 複数の映像信号線を互いに非導通とし、各々個別の映像
信号を伝送する状態と、所定の映像信号線同士を選択的
に短絡させ、所定の映像信号線においては同一 の映像信
号を伝送し得る状態とに切り換える第１の切換手段が設
けられると共に、 上記ソース駆動回路の開閉制御部が複数系統のシフトレ
ジスタから構成されており、かつ、各シフトレジスタに
シフトクロック信号をそれぞれ供給する複数のシフトク
ロック信号線を互いに非導通とし、各々個別のシフトク
ロック信号を伝送する状態と、所定のシフトクロック信
号線同士を選択的に短絡させ、所定のシフトクロック信
号線においては同一のシフトクロック信号を伝送し得る
状態とに切り換える第２の切換手段が設けられているこ
とを特徴とするアクティブマトリクス型画像表示装置。 3. A plurality of gate bus lines and a plurality of gate bus lines on a substrate.
The source bus line of the
The source drive circuit that drives the source bus line,
Switch means formed on each of the source bus lines
And an opening / closing control unit that controls opening / closing of each switch unit.
And each switch means is one of a plurality of video signal lines
Active matrix images that are connected in sequence to each other
In the display device, multiple video signal lines are made non-conducting to each other
Select the signal transmission state and the predetermined video signal lines
Is short-circuited, the same video signal in the predetermined video signal line
A first switching means for switching to a state in which the signal can be transmitted.
In addition, the switching control section of the source drive circuit described above is
Each shift register
Multiple shift clocks, each providing a shift clock signal
Make the lock signal lines non-conducting with each other and
The state of transmitting the lock signal and the specified shift clock signal
Signal lines are selectively short-circuited and the specified shift clock signal
Can transmit the same shift clock signal on signal line
Second switching means for switching to the state is provided.
And an active matrix type image display device. 【請求項４】各シフトレジスタにシフトスタート信号を
それぞれ供給する複数のシフトスタート信号線を互いに
非導通とし、各々個別のシフトスタート信号を伝送する
状態と、所定のシフトスタート信号線同士を選択的に短
絡させ、所定のシフトスタート信号線においては同一の
シフトスタート信号を伝送し得る状態とに切り換える第
３の切換手段が設けられていることを特徴とする請求項
３記載のアクティブマトリクス型画像表示装置。 4. A shift start signal is applied to each shift register.
Supply multiple shift start signal lines to each other
Non-conducting and transmitting individual shift start signal
Status, and select a short shift between the specified shift start signal lines.
The same on the specified shift start signal line.
Switching to a state in which a shift start signal can be transmitted
3. The switching means of 3 is provided.
3. The active matrix type image display device described in 3. 【請求項５】上記の切換手段を構成する回路、ソース駆
動回路、及び上記ゲートバスラインを駆動するゲート駆
動回路が、ソースバスライン及びゲートバスラインが形
成されている基板と同じ基板上に形成されていることを
特徴とする請求項３又は４記載のアクティブマトリクス
型画像表示装置。5. A circuit and a source driver constituting the above switching means.
Drive circuit and a gate drive for driving the gate bus line.
Source circuit and gate bus line
The active matrix image display device according to claim 3 or 4, wherein the active matrix image display device is formed on the same substrate as the formed substrate . 【請求項６】基板上に、複数のゲートバスラインと複数
のソースバスラインとが互いに直交するように配設さ
れ、該ソースバスラインを駆動するソース駆動回路に、
該ソースバスラインの各々に形成されたスイッチ手段
と、各スイッチ手段の開閉を制御する開閉制御部とを有
し、かつ、各スイッチ手段が複数本の映像信号線の１つ
ずつに順に接続されているアクティブマトリクス型画像
表示装置において、 原映像信号を走査周波数に応じた数に分割することによ
り作成された各映像信号を分割映像信号とすると、 原映像信号の走査周波数が設計時の走査周波数である場
合には、複数の映像信号線を互いに非導通とし、各々個
別の分割映像信号を伝送する状態に切り換え、原映像信
号の走査周波数が設計時の走査周波数から低下して分割
映像信号数が減少した場合には、所定の映像信号線同士
を選択的に短絡させ、所定の映像信号線においては同一
の分割映像信号を伝送し得る状態に切り換える第１の切
換手段 が設けられていることを特徴とするアクティブマ
トリクス型画像表示装置。6. A plurality of gate bus lines and a plurality of gate bus lines on a substrate.
The source bus line of the
The source drive circuit that drives the source bus line,
Switch means formed on each of the source bus lines
And an opening / closing control unit that controls opening / closing of each switch unit.
And each switch means is one of a plurality of video signal lines
Active matrix images that are connected in sequence to each other
In the display device, the original video signal is divided into a number according to the scanning frequency.
If each of the created video signals is a divided video signal, the scanning frequency of the original video signal is
If the video signal lines are not electrically connected to each other,
Switch to the state of transmitting another split video signal, and
No. scan frequency is lower than the scan frequency at the time of design
If the number of video signals has decreased,
Are selectively short-circuited, and the same on the specified video signal line
Switch to a state in which the divided video signal of
An active matrix type image display device, characterized in that a replacement means is provided. 【請求項７】上記ソース駆動回路の開閉制御部が複数系
統のシフトレジスタから構成され、各シフトレジスタに
シフトクロック信号をそれぞれ供給する複数のシフトク
ロック信号線を互いに非導通とし、各々個別のシフトク
ロック信号を伝送する状態と、所定のシフトクロック信
号線同士を選択的に短絡させ、所定のシフトクロック信
号線においては同一のシフトクロック信号を伝送し得る
状態とに切り換える第２の切換手段が設けられているこ
とを特徴とする請求項６記載のアクティブマトリクス型
画像表示装置。7. The source drive circuit comprises a plurality of switching control sections.
Each shift register consists of
Multiple shift clocks, each providing a shift clock signal
Make the lock signal lines non-conducting with each other and
The state of transmitting the lock signal and the specified shift clock signal
Signal lines are selectively short-circuited and the specified shift clock signal
Can transmit the same shift clock signal on signal line
7. The active matrix type image display device according to claim 6, further comprising a second switching means for switching to the state . 【請求項８】各シフトレジスタにシフトスタート信号を
それぞれ供給する複数のシフトスタート信号線を互いに
非導通とし、各々個別のシフトスタート信号を伝送する
状態と、所定のシフトスタート信号線同士を選択的に短
絡させ、所定のシフトスタート信号線においては同一の
シフトスタート信号を伝送し得る状態とに切り換える第
３の切換手段が設けられていることを特徴とする請求項
７記載のアクティブマトリクス型画像表示装置。8. A shift start signal is applied to each shift register.
Supply multiple shift start signal lines to each other
Non-conducting and transmitting individual shift start signal
Status, and select a short shift between the specified shift start signal lines.
The same on the specified shift start signal line.
Switching to a state in which a shift start signal can be transmitted
3. The switching means of 3 is provided.
7 active matrix type image display device according. 【請求項９】上記ソース駆動回路の開閉制御部が複数系
統のデコード回路から構成され、各デコード回路にデコ
ード信号をそれぞれ供給する複数のデコード信号線を互
いに非導通とし、各々個別のデコード信号を伝送する状
態と、所定のデコード信号線同士を選択的に短絡させ、
所定のデコード信号線においては同一のデコード信号を
伝送し得る状態とに切り換える第４の切換手段が設けら
れていることを特徴とする請求項６記載のアクティブマ
トリクス型画像表示装置。9. The switching control section of the source drive circuit comprises a plurality of systems.
It consists of a series of decoding circuits, and each decoding circuit has a
A plurality of decode signal lines that respectively supply the
In the state of non-conduction, each individual decode signal is transmitted.
State and a predetermined decode signal line are selectively short-circuited,
The same decode signal should be used on a predetermined decode signal line.
The active matrix image display device according to claim 6, further comprising fourth switching means for switching to a state in which transmission is possible. 【請求項１０】上記の切換手段を構成する回路、ソース
駆動回路、及び上記ゲートバスラインを駆動するゲート
駆動回路が、ソースバスライン及びゲートバスラインが
形成されている基板と同じ基板上に形成されていること
を特徴とする請求項６、７、８又は９記載のアクティブ
マトリクス型画像表示装置。 10. A circuit and a source constituting the switching means.
Drive circuit and gate for driving the gate bus line
The drive circuit has a source bus line and a gate bus line
Be formed on the same substrate as the substrate on which it is formed
The active according to claim 6, 7, 8 or 9.
Matrix type image display device.
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