JP3357048B2 - ホストプロセサにポータブルデータキャリアをインターフェイスする方法及びカプラ - Google Patents

ホストプロセサにポータブルデータキャリアをインターフェイスする方法及びカプラ

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Description

【発明の詳細な説明】 発明の背景 本発明は、例えばホストプロセサ、パーソナルコンピ
ュータ、販売時点情報管理（POS）装置などと組み合わ
されるユニバーサル非同期レシーバ／トランスミッタタ
ーミナル（UART）とポータブルデータキャリアとの間の
シリアル通信のための方法及びカプラに関するものであ
る。
従来技術の説明 ポータブルデータキャリアは、集積回路を内蔵するポ
ータブルな装置である。ポータブルデータキャリアの例
は、ICカード、データキー、スマートカード、スマート
コインなどである。集積回路チップの製造技術の最近の
進歩は、“スマートカード”として知られている、ペニ
ー硬貨より大きくないマイクロプロセサが埋め込まれた
多目的プラスチックカードに発展している。そのような
カード、その製造方法およびそのようなカードとホスト
ターミナルとの間の信号の転送方法はよく知られてい
る。
コンピュータロジック及びメモリが作り込まれている
ために、“スマートカード”は様々な分野に用途があ
る。“スマートカード”は、情報や権利を保護するため
の電子安全キー、医療や保険の記録、給与記録、資本移
転、財産管理などをモニタするためにポータブルファイ
ルなどのように、秘密データをエンコードするために使
用することができる。
例えば“スマートカード”のような集積回路内蔵のポ
ータブルデータキャリアの普及にもかかわらず、そのよ
うな装置をホストターミナルにシリアルに結合すると
き、カプラまたはスマートカードリーダがマイクロプロ
セサを有していなければならず、且つ、入力信号と出力
信号の“ビットバンギング（bit banging）”が入力及
び出力を処理する唯一の方法であると従来考えられてい
た。そのような構成では、入／出力信号の処理に加え
て、マイクロプロセサが、通信を可能にする主な制御と
インターフェイス信号を発生する必要が更にある。
ICカードのカプラは、多数の様々なシリアルI/Oチャ
ネル及び通信プロトコルを使用して、ホストプロセサす
なわちホストターミナル（以下単に『ホスト』と称す
る）にインターフェイスする。ホストからのコマンド
は、連続するバイトとしてシリアルI/Oチャネルを介し
てカプラに送られる。シリアルI/Oチャネルのハンドシ
ェークラインは、カプラへのコマンドの流れを制御する
のみでなくカプラ／カードインターフェイスを制御する
ためにもしばしばホストにより使用される。カプラ内の
ICカードの存在が、シリアルI/Oチャネルのハンドシェ
ークラインを使用しているホストに時々報告される。
現在入手可能な全てのカプラは、カードインターフェ
イスを制御しホストからのコマンドを受け入れる、8051
のようなプロセサを内蔵している。マイクロプロセサは
ホストプロセサからのキャラクタを受けて、ICカードに
再送信するので、性能上の不利益となっている。そのよ
うなカプラの主な不利益すなわち欠点は、カプラインタ
ーフェイス内のマイクロプロセサが、スマートカードを
ホストターミナルにインターフェイスする処理速度を低
下させることである。これは、ホストターミナルからの
送信に対して、マイクロプロセサが、ホストターミナル
からのコマンドを“聞き耳を立てて”いなければなら
ず、そして、スマートカードに送る前に、そのコマンド
を解釈してリフォーマットする必要があるためである。
同様なことが、スマートカードがホストターミナルにメ
ッセージを送る場合にも言える。マイクロプロセサは、
メッセージを受け、メッセージをリフォーマットし、そ
の後、リフォーマットされたメッセージを直接送信しな
ければならない。マイクロプロセサの使用を避けること
ができるシステムは、情報を２〜３倍速く処理するであ
ろう。
知られているシステムのもう１つの欠点は、カプラ内
にマイクロプロセサを内蔵させる必要があるために生じ
る価格である。マイクロプロセサの使用を避けることが
できるシステムは、価格について実質的な利益をもたら
すであろう。
発明の概要 そこで、本発明の第１の目的は、マイクロプロセサの
使用を回避した、ポータブルデータキャリアとホスト情
報処理ターミナルとの間のインターフェイスとしてのカ
プラを提供することである。
本発明のもう１つの目的は、ポータブルデータキャリ
アとホストプロセサとの間で通信されるキャラクタをカ
プラが受信して再送信することなく、シリアルI/O通信
チャネルを介してポータブルデータキャリアと通信する
手段を有する、ホストプロセサとポータブルデータキャ
リアとの間のインターフェイスとしてのカプラを提供す
ることである。
本発明の更にもう１つの目的は、シリアルI/O通信チ
ャネルのハンドシェークラインを使用するポータブルデ
ータキャリアインターフェイス信号を制御する、ホスト
プロセサとポータブルデータキャリアとの間のインター
フェイスとしてのカプラを提供することである。
本発明の更にもう１つの目的は、シリアルI/O通信チ
ャネルから寄生的に誘導される電力によりカプラが給電
される、ポータブルデータキャリアとホストプロセサと
の間のインターフェイスとしてのカプラを提供すること
である。
本発明の更にもう１つの目的は、ポータブルデータキ
ャリアの存在が検出されたときに必要な電気信号を可能
化する手段を有する、ホストプロセサとポータブルデー
タキャリアとの間のインターフェイスとしてのカプラを
提供することである。
本発明の更にもう１つの目的は、ポータブルデータキ
ャリアの存在が検出されたときにリセット（RESET）信
号のような電気信号列を出力する手段を有する、ホスト
プロセサとポータブルデータキャリアとの間のインター
フェイスとしてのカプラを提供することである。
本発明の更にもう１つの目的は、ホストプロセサから
の受信されて送信されたデータがポータブルデータキャ
リアから送信されたデータに関連されて、ポータブルデ
ータキャリアにより発生されたエラー信号が検出され
る、ホストプロセサとポータブルデータキャリアとの間
のインターフェイスとしてのカプラを提供することであ
る。
本発明の更にもう１つの目的は、ホストプロセサから
の受信データ及びホストプロセサから送信されたデータ
をポータブルデータキャリアによって送信されたデータ
と関連して、ホストプロセサがそれ自身の送信を受けて
通信中のエラーを検出する手段を有する、ホストプロセ
サとポータブルデータキャリアとの間のインターフェイ
スとしてのカプラを提供することである。
本発明の更にもう１つの目的は、ホストプロセサ通信
装置の従来のインターフェイスドライバ−レシーバ集積
回路の代わりとなる接続手段を有する、ホストプロセサ
とポータブルデータキャリアとの間のインターフェイス
としてのカプラを提供することである。
本発明の更にもう１つの目的は、各ポータブルデータ
キャリア及びローカルまたはホストのプロセサの通信
を、各他のポータブルデータキャリアまたはローカルま
たは遠隔のプロセサと組み合わせ、そして、その通信が
必要ならば当該他のポータブルデータキャリアまたはロ
ーカルまたは遠隔のプロセサにより受信可能な、１以上
のポータブルデータキャリアをインターフェイスする装
置を提供することである。
本発明の更にもう１つの目的は、カプラ内にマイクロ
プロセサを使用することを避け、且つ、ポータブルデー
タキャリアとホストプロセサとの間に通信されるキャラ
クタの再送信を避けた、ホストプロセサとポータブルデ
ータキャリアとの間のインターフェイスとしての低価格
のソリッドステイトカプラを提供することである。
本発明の好ましい実施例によるならば、ホストプロセ
サにポータブルデータキャリアをインターフェイスする
カプラは、ホストプロセサからのデータを受けるように
なされた第１ターミナル手段（U4−23）と、ポータブル
データキャリアからの入力データとホストプロセサから
の第１ターミナル手段で受けられたデータとを受けるよ
うになされた入／出力ターミナル手段（J4−９）と、前
記入／出力ターミナル手段に接続されており、ポータブ
ルデータキャリアからの入力データがホストプロセサに
転送されることを可能化する第２ターミナル手段（U4−
19）と、前記第１及び第２ターミナル手段と前記入／出
力ターミナル手段との間に接続されており、前記第１タ
ーミナル手段からの入力データを前記第２ターミナル手
段及び前記入／出力ターミナル手段に転送する制御手段
（83）とを具備する。
この実施例によれば、入力データは、第１及び第２タ
ーミナル手段の間で帰還してループをなしており、制御
手段（83）は、第２ターミナル手段及び入／出力ターミ
ナル手段にデータを切り換えるスイッチ手段を有してい
る。
ポータブルデータキャリアを受けるためのカードコネ
クタ手段が、ポータブルデータキャリアの前記カードコ
ネクタ手段への挿入に応答して前記制御手段にバイアス
電圧を供給するためにスイッチ手段を制御する手段と共
に、設けることができる。
システムの更に別の変形例では、ホストプロセサから
データを受けて、当該データを、前記ポータブルデータ
キャリアに接続されるようになされた入／出力ターミナ
ル手段に転送すると同時に受けたデータをホストプロセ
サに送り返す手段が設けられる。
システムは更に、ポータブルデータキャリアから入／
出力ターミナル手段にデータを接続する手段と、ポータ
ブルデータキャリアの入／出力ターミナル手段への接続
に応答して、ポータブルデータキャリアからホストプロ
セサへのデータの転送及びホストプロセサからポータブ
ルデータキャリアへのデータの転送を可能化する制御信
号を発生する手段とを具備している。フィードバック手
段が、ホストプロセサから受信したデータのホストプロ
セサへの送り返しを保証して、ホストプロセサ自体がそ
れ自体の送信を受けることができるようにしている。
本発明は更に、ポータブルデータキャリアをホストプ
ロセサに信号カプラを介してインターフェイスする方法
を提供する。該方法は、ポータブルデータキャリアを受
けるようになされたコネクタへのポータブルデータキャ
リアの挿入によりキャリア存在信号CRD PRS及び送信ク
リア（clear to send）信号CTSを発生し、送信クリア信
号のホストプロセサによる受信の後にホストプロセサか
らの送信要求（request to send）信号に応答してCRD O
N信号を発生し、前記CRD ON信号に応答して、ポータブ
ルデータキャリアに供給されるべきカード電圧CRD VCC
を発生し、前記ホストプロセサと前記ポータブルデータ
キャリアとの間でデータを送信し受信し、当該データの
送信／受信は、ホストプロセサからのデータを送り返し
て、当該ホストプロセサがそれ自体の送信を受信して、
通信中のエラーを検出することができることを含む。
方法の更に別の変形例は、カプラ内でクロック信号CR
D CLKを発生し、そのクロック信号をポータブルデータ
キャリアに供給することを更に含んでいる。
本発明の方法によるならば、複数ビットエラーを検出
するようにデータの受信キャラクタと送信キャラクタが
比較され、ポータブルデータキャリアにより送信された
キャラクタの再送信は、エラーを検出したとき、命令さ
れる。
本発明の具体的な構成によれば、カプラは、EIA−232
/V.28シリアルI/Oチャネルを介してホストプロセサに接
続される。そのEIA−232/V.28シリアルI/Oチャネルは、
送信クリア信号（CTS）、送信要求（RTS）、データセッ
トレディ（DSR）及びデータターミナルレディ（DTR）の
各信号及びデータ送信（TX）及びデータ受信（RX）を出
力する。ホストは、ユニバーサル非同期レシーバ／トラ
ンスミッタ（UART）を有する。当該ユニバーサル非同期
レシーバ／トランスミッタは、ハードウエアでもソフト
ウエアでもよく、データターミナル設備（DTE）装置で
あるとみなさる。一方、カプラはデータ通信設備（DC
E）装置として働く。RS−232及びデジタル総合サービス
網（ISDN）ブロトコルのようなシリアルリンクの他の形
式も使用することが可能である。
カプラは、I/CカードのI/OラインにTXライン及びRXラ
インを結合する手段を有する。エラー検出のために使用
されるようにTXライン及びRXラインTXの間にフィードバ
ック手段を設けてもよい。全２重方式ICカードの場合、
TXライン及びRXラインTXは、ICカードの対応するICカー
ドコンタクトに接続される。もちろん、コンタクトレン
ズインターフェイスも可能である。
本発明によるならば、カプラのカードコネクタ内のIC
カードの存在を検出する回路手段が設けられる。EIA−2
32/V.28リンクのカード存在CTSラインにその信号を結合
して、カードがカプラにあることを示すカード存在CTS
信号をホストに出力する回路手段が更に設けられる。ホ
ストは、DTS信号を強めまたはクリアして、カードRESET
ラインを上昇または低下させるようにカプラに命令し、
一方、カプラは、DTS信号の状態に応答して、RESETライ
ンを制御する出力を有している。RESETラインは、CARD
VCCにより認可される。
RTS信号は、CARD VCCを上昇または低下させるように
要求するためにホストオブザーバにより利用される。カ
プラは、RTS信号に応答してCARD VCCを制御する手段を
有している。更に、カプラは、RTSがアクティブのと
き、ICカードのCARD CLKコンタクトにクロック信号を可
能化する手段を有している。カプラは更に、RTSがアク
ティブのとき、ICカードのCARD VPPを可能化する手段を
有している。かくして、RTSは、CARD VCC、CARD VPP及
びCARD CLKを制御する。
カプラは、カプラパワーの状態を反映するようにDSR
を制御する手段を有することもできる。これは、動作し
ているカプラの存在を検出する診断ツールとして使用さ
れる。
CARD CLK、CARD VCC及びCARD VPPは、付加的なハンド
シェークラインを使用して独立して制御される。更に、
RTSがCARD VCCを上昇させることを要求しているとき
に、適当なRESETパルスをカードに出力する手段を含む
こともできる。
CARD VCC、CARD CLK及びCARD RESETは、カードが挿入
されたときカプラにより全て供給されてもよい。この実
施例は、カプラが現存のループインターフェイスを介し
てホストプロセサと通信するアクセス制御の場合に特に
用途がある。この場合、ハンドシェークラインは、アク
セス制御入力に接続される必要はない。カードの存在
は、カードのリセット応答（Answer−To−Reset）によ
りホストプロセサに通知される。
カプラへの電力は、外部電源、バッテリー、EIA−232
/V.28チャネルにより、または、EIA−232/V.28チャネル
から電力を寄生的に取り出して、供給することができ
る。後者の方法は、簡単で低価格な利点を有している
が、カプラを低電力ICカードに制約する。他の形式のシ
リアルI/Oチャネルも電力のために接続することもでき
る。
電力及び必要なEIA−232/V.28信号は、カプラをホス
トプロセサに接続するケーブルが、EIA−232/V.28ドラ
イバ／レシーバ集積回路を普通収容しているソケットに
直接接続して終端しているならば、カプラに供給するこ
とができる。この場合、信号レベルは、典型的にはTTL
であり、EIA−232/V.28ではない。そして、電力は直接
利用できる。これは、レベル変換のためのホストとカプ
ラの両方の回路を少なくし、特別な電源の必要性を軽減
するので、非常に低価格な選択である。また、これは、
パーソナルコンピュータのディスクドライブの区画内の
ような、現在のホストプロセサのハウジング内にカプラ
を追加できるので、好ましい方法である。
ISOは、独特なバイト再送信要求ビット（UGON ＋＋
＋＋）を使用するICカードのための通信プロトコルを標
準化している。キャラクタが誤って受信された場合、再
送信ビットがそのキャラクタのレシーバにより送出され
る。そのあと、トランスミッタは、誤ったキャラクタを
再送信する。しかし、そのプロトコルは、今日ほとんど
の非同期I/Oチャネル上で使用されている標準的なユニ
バーサル非同期レシーバ／トランスミッタとは両立しな
いように設計されている。
再送信ビットは、送信されたキャラクタの通常ストッ
プビットである間に送信されなければならない。普通の
ユニバーサル非同期レシーバ／トランスミッタ（UART）
は、その信号をスタートビットとしてみるかもしれず、
キャラクタ時間の全12単位時間が経過するまで、ホスト
に報告されないであろう。トランスミッタは、エラーレ
ポートが検出される前に新しいキャラクタの送信に入っ
てしまい、通信の衝突が生じるおそれがある。
本発明の特定な目的及び効果的な特徴によるならば、
TXラインとEIA−232/V.28ラインとの間のカプラ内にフ
ィードバックが設けられる。これは、ホストがそれ自体
の送信を受信することを可能にする。カードが再送信が
必要であることを通知するならば、再送信ビットが問題
のキャラクタの通常ストップビット内にあるので、UART
は、フレームエラーを報告する。更に、ライン上で二重
ビットエラーが生じ、ICカードがエラーを検出しない場
合でも、ホストは、受信したキャラクタと送信したキャ
ラクタとを比較してエラーを依然として検出することが
できる。これにより、ホストは、エラー検出について強
靱な手段を獲得する。カードから送信されたキャラクタ
にエラーがある場合には、ホストはパリティビットを使
用したエラー検出をすることができる。送信中にエラー
が検出されると、全コマンドを繰り返すことができ、有
効なデータを確保することができる。送信プロトコルが
ブロックエラー検出コードを含むならば、エラー検出及
び訂正が、ブロックレベルでの再送信により更に便利に
なる。
複数のカードが一緒に接続されて単一のシリアルI/O
チャネルを分割利用することができる。この場合、各カ
ードは、チャネル上の他のカード並びに（もしあるなら
ば）チャネル上のホストプロセサまたはローカルプロセ
サの送信を受信することができる。チャネル上のホスト
プロセサまたはローカルプロセサは、チャネル上のカー
ドまたは他のプロセサの送信を受信することができる。
通信チャネル上の衝突は、適切なICカード通信プロトコ
ルまたは追加のハンドシェークラインにより解決するこ
とができる。
図面の簡単な説明 本発明の上記した及びその他の目的及び効果は、添付
図面を参照して考察される好ましい実施例の詳細な説明
から、当業者には明らかになるであろう。添付図面にお
いて、同一の参照符号は、幾つかの図面にわたって同様
な部分を示している。
第１図は、本発明による代表的なシステム構成をブロ
ック図で示している。
第２図は、EIA−232/V.28レベル変換を有するシリア
ルI/O通信のためのホストプロセサ内の代表的なUART構
成を示している。
第３図は、本発明によるカプラのブロック図を示して
いる。
第４図は、ホストプロセサによる制御なしでカプラ可
能化パルス及びCARD RESETパルスがカプラで発生される
場合の本発明によるカプラのブロック図を示している。
第５図は、１つのカプラに２つのICカードインターフ
ェイスがある場合の本発明によるカプラのブロック図を
示している。
第６図は、本発明によるカプラの概略図を示してい
る。
第７図は、本発明により、TX信号の信号の完全性を損
なうことなく、EIA−232/V.28入力信号からカプラ動作
のための＋５ボルト及び±12ボルトを寄生的に供給する
ことができるカプラのための電源を示している。
第８図は、本発明のためのカードコネクタ回路ボード
及びケーブルコネクタの代表的なレイアウトを示してい
る。
第９図は、本発明において使用される代表的な非同期
キャラクタフレームを示している。
第10図は、ホストプロセサからカードI/Oラインへの
送信データとホストプロセサの受信データラインとの内
部接続が、エラー検出のためにどのように使用されるか
を図解した送信キャラクタのタイミング図である。
好ましい実施例の説明 第１図は、ホストプロセサ10としてのパーソナルコン
ピュータと、シリアルI/Oチャネルとして動作するRS232
ケーブル11を有するEIA−232/V.28シリアル通信ライン
と、カプラ12と、ポータブルデータキャリアとして動作
するICカード（ICC）13とを有する、代表的なシステム
構成を示している。ICC13は、ISO専門仕様7816に従って
配置されたマイクロプロセサ14を内蔵するプラスチック
カードである。ICC13は、コンタクトC1〜C8を有してお
り、その各々は、ISO7816に従って特定の信号のために
使用される。例えば、コンタクトC1は、直流5Vのカード
VCC電圧（CRD VCC）を受け、コンタクトC2は、カードリ
セット信号（CRD RESET）を受け、コンタクトC3は、カ
ードクロック信号（CRD CLK）を受ける。カードの入力
データ及び出力データは、カードのコンタクトC7を介し
て受信され送信される。コンタクトC1〜C8は、カプラ内
においてカードコネクタJ4のコンタクト端子に接続され
る。カードコネクタJ4は、カードが挿入されたとき、閉
位置に作動されるように普通に配置されたスイッチ15
（第６図に示す）を有している。そのスイッチ15は、ホ
ストプロセサ10にカード存在（CRD PRS）信号を出力す
る。ホストプロセサとの通信は、ホストプロセサ10に接
続されたRS232シリアル通信線を介して維持される。ホ
ストプロセサ10は、シリアル通信に適し、且つハードウ
エアでもソフトウエアでもよいUARTを通常含むどのよう
な形式のターミナルでもよい。第１図に示すように、ホ
スト10は、ディスプレイ16、データ入力キーボード17及
びプロセサ15を含むパーソナルコンピュータでもよい。
第２図は、ホストプロセサ10内の代表的なUART26の構
成を示している。8250UARTは、多くのパーソナルコンピ
ュータに共通しており、8250ユニバーサル非同期レシー
バ／トランスミッタに含まれるソフトウエアリスティン
グに対応するUARTである。UART26は、カードへのデータ
の送信の信号TXと、カードからのデータの受信の信号RX
と、カード存在信号CTSと、カードVCC及びCLK可能化信
号RTSと、カードリセット信号DTRと、カプラパワーOK信
号DSRとを含む代表的なシリアルI/O通信チャネル信号を
供給し受信する。後者の信号は、適宜である。制御信号
の意味は以下の通りである。
カードの存在 CTS＝０ Vccオン RTS＝０ カードのリセット DTR＝１ カプラアクティブ DSR＝０ UARTでの信号は、RS232レベルにあり、集積回路ボー
ドU4によりTTLレベルに変換される。回路ボードU4は、
マキシマムセミコンダクター（Maximum Semiconducto
r）から入手可能なMAX236でもよく、第２図に示すよう
な信号の適切な意味とラインとを確保するように図示の
ように接続された複数のインバータを有している。
第３図は、カプラ12の単純化したブロック図である。
第３図において左からカプラに入力する信号は、第２図
信号に対応する。第３図において右側でカプラ12から出
力される信号は、ICカード13とカード検出スイッチ15へ
の接続に対応する。ホストプロセサからの及びホストプ
ロセサへのTXデータ信号及びRXデータ信号をCARD I/O
に結合するために回路手段30が設けられている。
CARD VCC信号は、回路手段32から得られる。その回
路手段32は、ホストプロセサの制御の下に、CARD VPP
を可能化し、カードクロック信号CARD CLKを発生し可
能化する手段を有している。ブロック34で表される回路
は、カード検出スイッチ15の閉成でカードの存在を報告
して、CTSラインと回路32とに供給されるカード存在信
号CRD PRESを発生する。回路手段36は、データターミ
ナルレディ信号DTR及びCARD VCCに応答してカードリセ
ット信号CARD RESETを発生する。
第４図は、ホストプロセサによる制御なしに、カード
可能化制御及びCARD RESETパルスがカプラ12で発生さ
れる場合の変形例を示している。回路手段30は、ホスト
プロセサのTX及びRX信号を組み合わせて、CARD I/O信
号を発生する。その回路手段は、回路手段32により可能
化される。回路手段32は、上述したように、CARD VCC
及びCARD VPPを可能化し、CARD CLK信号を発生し可能
化する。回路32は、回路34により可能化され、その回路
34は、カードの存在に応答して、回路32及び36を可能化
する。カードが除かれるとき、全てのカードコンタクト
への電力供給を落とし、回路36は、制御された時間の
間、ローレベルのCARD RESETパルスを発生し、そし
て、カードが除かれるまで、ハイレベルのCARD RESET
状態を出力するように構成されている。
第５図を参照するならば、１つのカプラに第１及び第
２のICカードインターフェイスが設けられる場合のカプ
ラ12のブロック図が示されている。この場合、結合手段
30が、ホストプロセサのTX信号及びRX信号を結合して、
両方のカードI/O信号のI/Oラインに出力する。この場
合、各カードは、他方のカードとホストプロセサの送信
を受け、ホストプロセサは、（両方のカードが共に存在
すると仮定して）両方のカードの送信を受ける。
第６図を参照するならば、本発明の詳細な構成が図解
されている。カードクロック信号CRD CLKは、発振器40
により発生される。その発振器40は、抵抗42及び43の両
端に接続されたY1−3.5795MHz水晶発振子41を有する。
抵抗42の一端は、インバータ44のピン１に接続されてい
る。抵抗42の一端は更に、コンデンサ45の一端に接続さ
れ、そのコンデンサ45の他端は、接地の接続されてい
る。抵抗42及び43の接続点は、インバータ44の出力ピン
２とインバータ46の入力ピン３に接続されている。抵抗
43の他端は、コンデンサ47の一端に接続され、そのコン
デンサ47の他端は、接地に接続されている。水晶発振子
41、抵抗42、43、コンデンサ45、47、インバータ41、イ
ンバータ44のピン１及び２は、出力にクロックを発生す
る自走ピアース式水晶発振回路を構成しているインバー
タ44のピン２から得られる出力は、クロック信号をバッ
ファする場合にはインバータ46のピン３に供給され、ピ
ン４に現れるインバータ46の出力は、NANDゲート48の一
方の入力に供給される。NANDゲート48の他方の入力は、
送信要求信号RTSがJ2のピン３及び付属のインバータに
供給されたとき、CRD ONゲート信号を受ける。
U4のピン４に供給された送信要求信号RTSは、TTLレベ
ルに変換され、その出力は、U4のピン５からインバータ
50のピン５に供給される。ピン６のインバータ50の出力
はNANDゲート51の一方の入力に供給される。その信号が
供給されるNANDゲート51のピン２が直流5Vレベルで、ピ
ン１に直流5Vレベルのカード存在信号CRD PRSが供給さ
れると、そのときは、NANDゲート51のピン３は接地レベ
ルとなる。スマートカードは、コネクタに挿入されねば
ならず、そうすればゲート51のピン１に直流5Vレベルで
CRD PRS信号が現れる前に、スイッチ15が閉じる。NAND
ゲート51は、オープンドレイン装置であるので、プルア
ップ抵抗52がゲート51の出力ラインからVCCに接続され
ている。NANDゲート51の出力は、インバータ53のピン９
に接続され、そのインバータ53の出力は、ピン８にCRD
ON信号を出力する。
CRD ON信号は３つのことを行う。それは、パワーア
ップ可視表示器回路に供給される。そのために、CRD O
N信号は、インバータ54のピン13に供給される。インバ
ータ54の出力ピン12は、電流制限抵抗55を介してコネク
タJ3のピン４に接続されている。そのピン４は、発光ダ
イオードLEDに接続されている。その発光ダイオードLED
は、コネクタJ3のピン３を介してVCCに接続される。カ
ードのカードコネクタへの挿入およびそれに続くスイッ
チ15の閉成により、抵抗55とVCCとの間に接続された発
光ダイオードは、CRD ONが直流5Vレベルであることを
示す可視表示をする。これにより、スマートカードが給
電された可視表示をユーザに与える。第２に、CRD ON
信号は、NANDゲート48のピン５に供給される。これによ
り、ゲートはオンとなり、カードクロック出力信号CRD
CLKをライン57に出力する。カードクロックは、短絡
時の電流を制限する直列の負荷の電流制限抵抗58を介し
て供給される。NANDゲート48は、オープンドレイン装置
であるので、プルアップ抵抗59がNANDゲート48の出力ピ
ン６とCRD VCCとの間に接続され、VCCが直流5Vレベル
のときだけプルアップがアクティブである。インバータ
53から出力されるCRD ON信号の第３の機能は、CRD VC
C信号を発生することである。これは、レギュレータ70
で発生されるVCC電圧とは区別される。
この目的のために、CRD ON信号は、トランジスタ60
及び61、抵抗62、63及び64、及び電圧レギュレータ65を
有するCRD VCC回路に供給される。抵抗62の一端は、ト
ランジスタ60のベースに接続され、他端は、CRD ON信
号を受ける。トランジスタ60のコレクタは、抵抗63及び
64を介してトランジスタ61のエミッタに接続されてい
る。抵抗63及び64の接続点は、トランジスタ61のベース
に接続され、トランジスタ61のコレクタは、電圧レギュ
レータ65の入力に接続されている。その電圧レギュレー
タ65は、直流5Vの調整された出力CRD VCC信号を出力す
る。その出力CRD VCC信号は、J4のピン６及びICカード
のC1コンタクトに供給される。
CRD ONが接地レベルのとき、トランジスタ60は、カ
ットオフ状態であり、トランジスタ61のベースは、12ボ
ルト電源に接続された抵抗64により、直流＋12Vにプル
アップされる。この状態は、トランジスタ61をカットオ
フにし、何も生じない。直流5VレベルのCRD ON信号が
トランジスタ60のベースに印加されると、ベース電流が
制限され、トランジスタ60は導通状態に置かれる。一
方、トランジスタ61は直列抵抗63により接地にプルダウ
ンされ、トランジスタ61も導通状態に切り換わる。直流
12V信号がトランジスタ61のコレクタに現れ、電圧レギ
ュレータ65の入力に供給される。電圧レギュレータ65
は、12V直流電源電圧を直流＋5Vに調整して、CRD VCC
信号を発生する。この電圧が、上述したようにスマート
カード及び幾つかのプルアップ抵抗に供給される。
回路への給電は、電圧レギュレータ70を介して供給さ
れる。その電圧レギュレータ70は、直流7Vから直流30V
の電圧入力を受けて、直流5Vに電圧調整する。電圧レギ
ュレータ70への入力電圧は、ジャックJ1の外部プラグを
介して印加することができる。VCC電源70は、カプラ内
の他の回路に給電するが、スマートカードには給電しな
い。このため、VCCは、スイッチ15上のカードの１つの
コンタクトに供給され、他方のコンタクトは、抵抗71及
び72及びコンデンサ73を有するRC回路に接続されてい
る。コンデンサ73の一端は、抵抗71及び72の間の接続点
に接続され、他端は、抵抗の接地端に接続されている。
コネクタ内のカードの存在によりスイッチ15が閉じられ
ると、接続点74は、カード存在信号CRD PRSを出力す
る。そのカード存在信号CRD PRSは、NANDゲート51及び
インバータ75のピン11に供給される。インバータ75の出
力ピン10は、U4のピン７に接続されて、そこで、送信ク
リア信号CTSとしてRS232レベルに変換される。送信クリ
ア信号CTSは、U4のピン２から得られ、RS232ケーブルを
介してホストに供給される。スマートカードがカードコ
ネクタから取り出されると、CRD PRSラインは抵抗72に
より接地にプルダウンされる。
U4とコンデンサ76、77、78及び79は、RS232TTL電圧レ
ベルシフタを構成している。このレベルシフタは、U4の
端子18、７、６及び19上のTTLレベルを、U4の端子１、
２、３及び24上のRS232レベルにそれぞれ変換する４つ
のインバータ１、２、３及び４を有している。端子２
は、送信クリア信号CTSをホストに接続し、端子24は、
データ受信信号RSを、U4シフタを介してRX232レベルに
変換して、ホストに供給する。U4は更に、ホストからの
RS232レベル信号を、カプラで使用されるTTLレベルに変
換する３つのインバータ５、６及び７を有している。送
信要求信号RTSは、U4のピン４に印加され、その対応す
るTTLレベル出力は、ピン５からインバータ50の入力ピ
ン５に印加される。
ホストコンピュータからの送信要求信号RTSは、U4の
ピン４に入力され、TTLレベルに変換される。その信号
はU4のピン５に現れ、インバータ50のピン５に供給され
る。ピン６から得られるインバータ50の出力は、NANDゲ
ート51の一方の入力に供給され、その他方の入力は、カ
ード存在信号CRD PRSを受ける。NANDゲート51のピン２
が直流5Vレベルで、ピン１が直流5VレベルのCRD PRS信
号を受けるならば、そのときはNANDゲート51の出力は接
地になる。CRD PRS信号が得られる前に、スマートカー
ドはコネクタに挿入されねばならない。
ホストコンピュータからのデータターミナルレディ信
号DTRは、U4のピン16に供給され、TTLレベルに変換され
る。その信号は、U4のピン17から得られ、NANDゲート80
のピン９に供給される。NANDゲート80の他方の入力はVC
C信号を受ける。DTR信号の存在下で、ピン９は直流5Vレ
ベルにあり、ピン８の出力は、コネクタJ4の端子５に接
続された抵抗81を介して接地に維持される。その端子５
は、スマートカードのコンタクトC2に接続される。抵抗
81は、短絡時の電流を制限するように働く。NANDゲート
80のピン９が接地レベルにあるとき、ピン８には全く出
力は現れず、そして、CRD VCC電圧がオンになるなら
ば、CRD RSTラインは、抵抗82によりプルアップされ
る。
ホストコンピュータからの送信データTXは、ピン23に
供給され、TTLレベルに変換される。U4のピン22から得
られた信号は、３状態ドライバ83のピン１に供給され
る。その３状態ドライバ83の入力は、ピン２で接地さ
れ、ピン３の出力端子は、抵抗54を介してCRD VCCに接
続されている。端子22及びドライバ83のピン１がローレ
ベルすなわち接地レベルのとき、ドライバ83は可能化さ
れ、ローレベル信号を出力する。ドライバ83のピン１が
直流5Vレベルのとき、CRD VCCが存在するならば、ピン
３はプルアップされ、ドライバ83は開路スイッチとして
働く。ドライバ83の出力は、直列抵抗85を介して、コネ
クタJ4のスマートカードI/O端子９及びICカードのコン
タクトC7に供給される。ドライバ83の出力は更に、U4の
端子19に帰還され、ホストへ供給するためにRS232レベ
ルに変換される。これにより、ループ帰還路が形成さ
れ、カプラに送信されたどのようなデータもホストコン
ピュータ受信データ入力に戻される。スマートカードデ
ータ及びホストコンピュータからの送られたデータは、
ピン19に供給され、そこでRS232レベルに変換されホス
トコンピュータ受信データ入力に送られる。
第７図は、TX信号の信号完全性を破壊することなく、
EIA−232/V.28入力信号から、カプラ動作のための＋5V
及び±12Vを寄生的に供給する手段としての、カプラ12
のために電源を示す。そのために、ホストからの送信デ
ータTX及び送信要求信号RTSに加えて、カプラパワー信
号DSRが電圧レギュレータ21に供給され、その電圧レギ
ュレータ21は、カプラの動作のために、直流±12Vを供
給する。
第９図を参照するならば、８データビットと偶パリテ
ィビットと２つのストップビットを含む、ライン上の典
型的な非同期キャラクタフレームが示されている。ライ
ンは、普通、マーク（MARK）状態にあり、キャラクタの
開始は、スタートビットのためのスペース（SPACE）状
態に遷移して通知される。各ビットは１つの単位時間す
なわち1ETUを専有する。全キャラクタは、12ETUを専有
する。1ETUがスタートビットに、8ETUがデータビット
に、1ETUがパリティビットに、2ETUがストップビットに
使用される。
第10図は、ホストプロセサからカードI/Oラインへの
送信データとホストプロセサの受信データラインとの内
部接続が、エラー検出のためにどのように使用されるか
をタイミング図で図解したものである。１番目のタイミ
ング図すなわち図面の最上部では、ホストプロセサがTX
端子を介してカプラにキャラクタを送信している。２番
目のタイミング図は、ライン上のノイズがキャラクタを
害して１ビットを反転した後のキャラクタを示してい
る。これは、矢印で示した送信エラーとして表示してあ
る。このデータがポータブルカードで受信され、偶パリ
ティでテストされる。送信エラーのためにパリティテス
トを失敗し、カードは、I/Oライン上に、第３のタイミ
ング図に示すようにスタートビットの前縁の後の10.5ET
Uから11.5ETUまでエラー信号を出力する。第４のタイミ
ング図は、ホストプロセサにより受信されるキャラクタ
を示している。ホストプロセサが、受信したキャラクタ
が間違ったパリティを有しており、受信したキャラクタ
が送信したキャラクタに完全に一致せず、そして、受信
したキャラクタが２つのストップビットの期間中にスペ
ースを有するためにフレームエラー（FRAMING ERROR）
を生じるので、ホストプロセサは、キャラクタがカード
側で誤って受信されたかも知れないことを検出する。カ
ードのカードコネクタへの挿入で、送信クリア信号CTS
がホストに送られ、そのホストは、データターミナルレ
ディ信号DTRを発生し、その結果、カードリセット信号C
RD RST信号がポータブルデータカードに供給される。
データカードのI/OラインすなわちJ4の端子９が抵抗54
及び85を介してCRD VCCにプルアップされているので、
通信エラーのためのループバックテストは、J4に供給さ
れる送信要求信号RTSが存在し、カードがカードコネク
タまたはリーダに存在するときのみ、実行される。
以上、本発明を好ましい実施例について説明したが、
本発明の真の範囲及び全精神から離れることなく、変形
が可能であることは当業者には明らかであろう。従っ
て、添付の請求の範囲はそのような全変形例を含むこと
を意図しており、本発明の範囲を決定するには添付の請
求の範囲に基づくべきである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−79433（ＪＰ，Ａ) 特開 平１−213773（ＪＰ，Ａ) マイクロコンピュータ基礎講座（２) 「入力制御とシステム構成」，日本，オ ーム社，1982年 ３月20日，61−63頁 (58)調査した分野(Int.Cl.7，ＤＢ名) G06K 17/00 G06K 19/07 - 19/077

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】非同期データ通信のための非同期レシーバ
    トランスミッタ（10）にポータブルデータキャリア（1
    3）をインターフェイスするカプラ（12）であって、非
    同期レシーバトランスミッタから送信された非同期デー
    タを受けるようになされた第１ターミナル手段（U4−2
    3）と、ポータブルデータキャリア（13）を受けるよう
    になされたコネクタ手段（J4）と、ポータブルデータキ
    ャリア（13）からの非同期入力データと非同期レシーバ
    トランスミッタ（10）からの第１ターミナル手段で受け
    られた非同期データとを受けるようになされた入／出力
    ターミナル手段（J4−９）と、前記入／出力ターミナル
    手段に接続されており、ポータブルデータキャリアから
    の入力データが非同期レシーバトランスミッタ（10）に
    転送されることを可能化する第２ターミナル手段（U4−
    19）と、前記第１ターミナル手段（U4−23）と前記第２
    ターミナル手段（U4−19）と前記入／出力ターミナル手
    段（J4−９）との間に接続されており、前記第１ターミ
    ナル手段（U4−23）からの入力データを前記第２ターミ
    ナル手段（U4−19）及び前記入／出力ターミナル手段
    （J4−９）に転送する制御手段（83）とを具備してお
    り、受信した非同期データのキャラクタがエラーを含ん
    でいるとき、前記非同期レシーバトランスミッタにフレ
    ームエラー信号を発生させ、前記フレームエラー信号
    が、次のキャラクタの送信の直前にアクティブにされる
    ことを特徴とするカプラ。
  2. 【請求項２】第１ターミナル手段（U4−23）と第２ター
    ミナル手段（U4−19）の間で前記入力データを帰還する
    手段を更に具備しており、前記制御手段（83）は、前記
    第２ターミナル手段（U4−19）及び前記入／出力ターミ
    ナル手段（J4−９）にデータを切り換えるスイッチ手段
    （83）を有していることを特徴とする請求項１に記載の
    カプラ。
  3. 【請求項３】ポータブルデータキャリアを受けるための
    カードコネクタ手段と、ポータブルデータキャリアの前
    記カードコネクタ手段への挿入に応答して前記制御手段
    にバイアス電圧を供給するためにスイッチ手段を制御す
    る手段とを有していることを特徴とする請求項２に記載
    のカプラ。
  4. 【請求項４】非同期レシーバトランスミッタからデータ
    を受けて、当該データを、前記ポータブルデータキャリ
    アに接続されるようになされた入／出力ターミナル手段
    に転送すると同時に受けたデータを非同期レシーバトラ
    ンスミッタに送り返す手段を更に有していることを特徴
    とする請求項３に記載のカプラ。
  5. 【請求項５】ポータブルデータキャリアから入／出力デ
    ータターミナル手段にデータを転送する手段と、ポータ
    ブルデータキャリアの入／出力ターミナル手段への接続
    に応答して、ポータブルデータキャリアから非同期レシ
    ーバトランスミッタへのデータの転送及び非同期レシー
    バトランスミッタからポータブルデータキャリアへのデ
    ータの転送を可能化する制御信号を発生する手段とを更
    に具備していることを特徴とする、請求項４に記載の、
    非同期レシーバトランスミッタにポータブルデータキャ
    リアをインターフェイスするカプラ。
  6. 【請求項６】非同期レシーバトランスミッタから受けた
    データを非同期レシーバトランスミッタに送り返して、
    非同期レシーバトランスミッタ自体がそれ自体の送信を
    受けることができるようにするフィードバック手段を更
    に有していることを特徴とする請求項５に記載のカプ
    ラ。
  7. 【請求項７】非同期データ通信のための非同期レシーバ
    トランスミッタに、ポータブルデータキャリアを、当該
    ポータブルデータキャリアを付属のコネクタ内に受ける
    ようになされた信号カプラを介してインターフェイスす
    る方法にして、 前記ポータブルデータキャリアを受けるようになされた
    コネクタへのポータブルデータキャリアの挿入によりキ
    ャリア存在信号CRD PRS及び送信クリア信号CTSを発生
    し、 送信クリア信号CTSの非同期レシーバトランスミッタに
    よる受信の後に前記非同期レシーバトランスミッタから
    送信要求信号RTSを発生し、 前記非同期レシーバトランスミッタからの送信要求信号
    RTS送信クリア信号に応答してカードオン信号CRD ONを
    発生し、 前記カードオン信号CRD ONに応答して、ポータブルデ
    ータキャリアに供給されるべきカード電圧信号CRD VCC
    を発生し、 前記発生された信号及び前記ポータブルデータキャリア
    の前記コネクタへの挿入に応答して、前記非同期レシー
    バトランスミッタと前記ポータブルデータキャリアとの
    間でデータを送信し受信し、 当該データの送信／受信は、非同期レシーバトランスミ
    ッタからのデータを送り返して、当該非同期レシーバト
    ランスミッタがそれ自体の送信を受信して、キャラクタ
    単位にキャラクタ内の通信中のエラーを検出し、次のキ
    ャラクタの送信前にキャラクタエラーをアクティブにす
    ることができることを含むことを特徴とする方法。
  8. 【請求項８】カプラ内でクロック信号CRD CLKを発生
    し、そのクロック信号をポータブルデータキャリアに供
    給することを更に含むことを特徴とする請求項７に記載
    の方法。
  9. 【請求項９】データの受信キャラクタと送信キャラクタ
    とを比較して多重ビットエラーを検出することを更に含
    むことを特徴とする請求項８に記載の方法。
  10. 【請求項１０】エラーの検出で、ポータブルデータキャ
    リアにより、送信データの再送信を命令することを更に
    含むことを特徴とする請求項９に記載の方法。
  11. 【請求項１１】再送信信号を検出する手段を更に有する
    ことを特徴とする請求項10に記載の方法。
  12. 【請求項１２】前記制御手段は、ポータブルデータキャ
    リアのコネクタ手段への挿入に応答して、前記非同期レ
    シーバトランスミッタからの入力データがポータブルデ
    ータキャリアに転送されることを可能化し、同時に、前
    記第２ターミナル手段に前記入力データを戻して通信中
    のエラーの検出を可能にすることを特徴とする請求項１
    に記載のカプラ。
  13. 【請求項１３】ポータブルデータキャリアを受けて、当
    該ポータブルデータキャリアを第１、第２及び入／出力
    ターミナル手段に動作的に接続し、ポータブルデータキ
    ャリアの存在を検出するコネクタを更に具備することを
    特徴とする請求項12に記載のカプラ。
  14. 【請求項１４】非同期レシーバトランスミッタがそれ自
    体の送信を受信して、非同期レシーバトランスミッタと
    ポータブルデータキャリアとの間の通信中のエラーを検
    出できるようにするフィードバック手段を更に具備する
    ことを特徴とする請求項13に記載のカプラ。
  15. 【請求項１５】受信データの信号完全性を破壊すること
    なく、非同期レシーバトランスミッタから受けたデータ
    から、カプラ動作のための動作電圧レベルを寄生的に供
    給する手段を更に具備することを特徴とする請求項１に
    記載のカプラ。
  16. 【請求項１６】前記フレームエラー信号は単一ビットで
    あることを特徴とする請求項１に記載のカプラ。
  17. 【請求項１７】受信キャラクタと送信キャラクタとを比
    較して多重ビットエラーを検出する手段を更に含むこと
    を特徴とする請求項１に記載のカプラ。
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