JP3354938B2 - Ｈｄｔｖ用トレリス符号化変調システム - Google Patents
Ｈｄｔｖ用トレリス符号化変調システムInfo
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- JP3354938B2 JP3354938B2 JP50433596A JP50433596A JP3354938B2 JP 3354938 B2 JP3354938 B2 JP 3354938B2 JP 50433596 A JP50433596 A JP 50433596A JP 50433596 A JP50433596 A JP 50433596A JP 3354938 B2 JP3354938 B2 JP 3354938B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/3405—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power
- H04L27/3416—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/41—Structure of client; Structure of client peripherals
- H04N21/426—Internal components of the client ; Characteristics thereof
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- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multimedia (AREA)
- Artificial Intelligence (AREA)
- Error Detection And Correction (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 技術の背景 本発明はトレリス符号化変調（TCM）伝送および受信
システムに関するものであり、特に高精細度テレビ（HD
TV）の分野でのTCMの使用に関するものである。
システムに関するものであり、特に高精細度テレビ（HD
TV）の分野でのTCMの使用に関するものである。
トレリス符号化変調はデジタル伝送および受信システ
ムの性能を改良するための公知技術である。与えられた
電力レベルにおいてS/N性能の改良を達成する事がで
き、あるいは与えられたS/Nを達成するために必要な伝
送電力を改良する事ができる。本質的に、TCMはデータ
ビット入力シーケンスの各ｋ入力データビットをｋ＋ｎ
出力ビットに変換するためのマルチステート畳込みエン
コーダの使用を含み、従ってレートk/（ｋ＋ｎ）畳込み
エンコーダとも呼ばれる。次に出力ビットは、データ伝
送用に変調された搬送波の（2(k+n)値を有する）個別記
号シーケンスの中にマッピングされる。これらの記号は
例えば2(k+n)位相または振幅値を含む。入力データビッ
トを状態依存シーケンスとしてコーディングする事によ
り、許容伝送シーケンス間の最小限ユークリッド間隔の
増大が達成されるので、最大尤度デコーダ（例えばビタ
ビデコーダ）を使用する際にエラー確率の低下をもたら
す。
ムの性能を改良するための公知技術である。与えられた
電力レベルにおいてS/N性能の改良を達成する事がで
き、あるいは与えられたS/Nを達成するために必要な伝
送電力を改良する事ができる。本質的に、TCMはデータ
ビット入力シーケンスの各ｋ入力データビットをｋ＋ｎ
出力ビットに変換するためのマルチステート畳込みエン
コーダの使用を含み、従ってレートk/（ｋ＋ｎ）畳込み
エンコーダとも呼ばれる。次に出力ビットは、データ伝
送用に変調された搬送波の（2(k+n)値を有する）個別記
号シーケンスの中にマッピングされる。これらの記号は
例えば2(k+n)位相または振幅値を含む。入力データビッ
トを状態依存シーケンスとしてコーディングする事によ
り、許容伝送シーケンス間の最小限ユークリッド間隔の
増大が達成されるので、最大尤度デコーダ（例えばビタ
ビデコーダ）を使用する際にエラー確率の低下をもたら
す。
第１図は上述のタイプのシステムを全体として示す。
入力データ流の各ｋビットが、レートk/（ｋ＋ｎ）状態
依存シーケンス畳込みエンコーダ10によってｋ＋ｎ出力
ビットに変換される。次に（ｋ＋ｎ）出力ビットの各グ
ループがマッパー12によって2(k+n)記号のいずれか１つ
にマッピングされる。これらの記号は選択されてチャン
ネルを通してトランスミッター14によって伝送される。
受信器は、選択されたチャンネルを通して受信された信
号を中間周波数信号に変換するためのチューナ16を含
み、この中間周波数信号が復調器18によって復調されて
ベースバンドアナログ信号を発生する。このアナログ信
号がA/D20によって適当にサンプリングされて伝送され
た記号を回復し、次にこれらの記号がビダビデコーダ22
に伝送されてオリジナルｋデータビットを回復する。
入力データ流の各ｋビットが、レートk/（ｋ＋ｎ）状態
依存シーケンス畳込みエンコーダ10によってｋ＋ｎ出力
ビットに変換される。次に（ｋ＋ｎ）出力ビットの各グ
ループがマッパー12によって2(k+n)記号のいずれか１つ
にマッピングされる。これらの記号は選択されてチャン
ネルを通してトランスミッター14によって伝送される。
受信器は、選択されたチャンネルを通して受信された信
号を中間周波数信号に変換するためのチューナ16を含
み、この中間周波数信号が復調器18によって復調されて
ベースバンドアナログ信号を発生する。このアナログ信
号がA/D20によって適当にサンプリングされて伝送され
た記号を回復し、次にこれらの記号がビダビデコーダ22
に伝送されてオリジナルｋデータビットを回復する。
米国特許第5,087,975号は、テレビ信号を逐次Ｍ−レ
ベル記号の形で標準型6MHzテレビチャンネルを通して伝
送するための残留側波帯（VSB）システムを開示してい
る。記号レートは好ましくは約684H（約10.76メガ記号
／秒）に固定され、ここにＨはNTSC水平走査周波数であ
る。またこの特許は、受信器中のNTSC同一チャネル妨害
を低減させるため12記号クロック間隔のフィードバック
遅れを有する受信器くし形フィルタの使用を記載してい
る。受信器くし形フィルタの操作を容易にするため、12
記号クロック間隔のフィードバック遅れを有するモジュ
ロフィルタによってソースデータがプリコーディングさ
れる。特許システムの受信器においては、受信された信
号の処理のために、くし形フィルタによるS/N性能の劣
化を防止するため、顕著なNTSC同一チャネル妨害の存在
しない場合には、くし形フィルタの代わりに相補型モジ
ュロポストエンコーダを使用する事ができる。
ベル記号の形で標準型6MHzテレビチャンネルを通して伝
送するための残留側波帯（VSB）システムを開示してい
る。記号レートは好ましくは約684H（約10.76メガ記号
／秒）に固定され、ここにＨはNTSC水平走査周波数であ
る。またこの特許は、受信器中のNTSC同一チャネル妨害
を低減させるため12記号クロック間隔のフィードバック
遅れを有する受信器くし形フィルタの使用を記載してい
る。受信器くし形フィルタの操作を容易にするため、12
記号クロック間隔のフィードバック遅れを有するモジュ
ロフィルタによってソースデータがプリコーディングさ
れる。特許システムの受信器においては、受信された信
号の処理のために、くし形フィルタによるS/N性能の劣
化を防止するため、顕著なNTSC同一チャネル妨害の存在
しない場合には、くし形フィルタの代わりに相補型モジ
ュロポストエンコーダを使用する事ができる。
本発明の目的は、NTSC同一チャネル妨害の低減による
S/N性能の改良を達成するため、TCMテクニックと受信器
くし形フィルタとを含むデジタル伝送および受信システ
ムを提供するにある。
S/N性能の改良を達成するため、TCMテクニックと受信器
くし形フィルタとを含むデジタル伝送および受信システ
ムを提供するにある。
本発明のさらに他の目的は、性能の顕著な劣化を伴な
う事なく受信器の複雑性が低減された前記の型のデジタ
ル伝送および受信システムを提供するにある。
う事なく受信器の複雑性が低減された前記の型のデジタ
ル伝送および受信システムを提供するにある。
本発明のさらに他の目的はデジタルテレビ信号の新規
なフレーム構造および同期化システムを提供するにあ
る。
なフレーム構造および同期化システムを提供するにあ
る。
図面の簡単な説明 以下、本発明を図面に示す実施例について詳細に説明
するが本発明はこれに限定されない。図において、 第１図は最適MLSEビタビデコーダを使用する通常のTC
Mシステムのシステムブロックダイヤグラム、 第2A図は本発明によるビタビ復号を使用するTCMシス
テムを含むテレビ信号トランスミッターおよび受信器の
システムブロックダイヤグラム、 第2B図は第2A図の受信器の他の実施態様のシステムブ
ロックダイヤグラム、 第３図は第２図のトランスミッターにおいて実施され
る記号インターリーブを示すダイヤグラム、 第４図は第２図の回路32と34とをさらに詳細に示すブ
ロックダイヤグラム、 第５図は第４図のマッパー49の操作を示すダイヤグラ
ム、 第６図は第４図の畳込みエンコーダ32bの動作を示す
表、 第７図は第６図の表に基づくトレリス状態遷移ダイヤ
グラム、 第８図は第２図の回路42、44、46および48をさらに詳
細に示すブロックダイヤグラム、 第９図は第８図の最適MLSEビタビデコーダ46A−46Lの
機能ブロックダイヤグラム、 第10図はビットY1、Y2の評価を回復するため第８図の
ビタビデコーダ46A−46Lの代わりに使用される回路を示
すダイヤグラム、 第11図は第８図のビタビデコーダ46A−46Lの機能ブロ
ックダイヤグラム、 第12図は第２図の受信器のくし形フィルタ42によって
導入される効果を含む本発明のTCMエンコーダの操作を
示す表、 第13図は、くし形フィルタ42の中に２つのサブセット
を結合する合成効果と、生起するコセットとを示す法、 第14図は第13図の表に生じた７コセットを示す表、 第15図は第12図の表に基づくトレリス状態遷移ダイヤ
グラム、 第16図は第15図のトレリスダイヤグラムに基づいてプ
ログラミングされたビタビデコーダの機能ブロックダイ
ヤグラム、 第17図は伝送されたビットX1とX2の評価を回復するた
めに第16図のビタビデコーダを使用する状態を示すブロ
ックダイヤグラム、 第18図はセグメント同期間隔後の第４図のディレー素
子48、54及び56の状態を示すダイヤグラム、 第19図はセグメント同期信号の近傍における第４図の
マルチプレクサ62の出力において展開された信号の書式
を示すダイヤグラム、 第20図はデータセグメントおよびフレーム同期信号を
処理するように変更された第８図のくし形フィルタ42の
ブロックダイヤグラム、 第21図はデータセグメントおよびフレーム同期信号を
処理するように変更された第８図のポストコーダ48A−4
8Lのブロックダイヤグラム、 第22図はフレーム同期信号の近傍における第４図のマ
ルチプレクサ62の出力において展開された信号の書式を
示すダイヤグラム、 第23図は記号あたり３ビットの形の入力データを加え
る事によってビットレート伝達の増大された本発明の実
施態様のダイヤグラム、 第24A図と第24B図は本発明のQAMシステムに応用した
実施態様のダイヤグラム、また 第25A図と第25B図は第23図と第24図に図示された本発
明の実施態様の受信器中にそれぞれ使用されるポストコ
ーダ構造を示すダイヤグラムである。
するが本発明はこれに限定されない。図において、 第１図は最適MLSEビタビデコーダを使用する通常のTC
Mシステムのシステムブロックダイヤグラム、 第2A図は本発明によるビタビ復号を使用するTCMシス
テムを含むテレビ信号トランスミッターおよび受信器の
システムブロックダイヤグラム、 第2B図は第2A図の受信器の他の実施態様のシステムブ
ロックダイヤグラム、 第３図は第２図のトランスミッターにおいて実施され
る記号インターリーブを示すダイヤグラム、 第４図は第２図の回路32と34とをさらに詳細に示すブ
ロックダイヤグラム、 第５図は第４図のマッパー49の操作を示すダイヤグラ
ム、 第６図は第４図の畳込みエンコーダ32bの動作を示す
表、 第７図は第６図の表に基づくトレリス状態遷移ダイヤ
グラム、 第８図は第２図の回路42、44、46および48をさらに詳
細に示すブロックダイヤグラム、 第９図は第８図の最適MLSEビタビデコーダ46A−46Lの
機能ブロックダイヤグラム、 第10図はビットY1、Y2の評価を回復するため第８図の
ビタビデコーダ46A−46Lの代わりに使用される回路を示
すダイヤグラム、 第11図は第８図のビタビデコーダ46A−46Lの機能ブロ
ックダイヤグラム、 第12図は第２図の受信器のくし形フィルタ42によって
導入される効果を含む本発明のTCMエンコーダの操作を
示す表、 第13図は、くし形フィルタ42の中に２つのサブセット
を結合する合成効果と、生起するコセットとを示す法、 第14図は第13図の表に生じた７コセットを示す表、 第15図は第12図の表に基づくトレリス状態遷移ダイヤ
グラム、 第16図は第15図のトレリスダイヤグラムに基づいてプ
ログラミングされたビタビデコーダの機能ブロックダイ
ヤグラム、 第17図は伝送されたビットX1とX2の評価を回復するた
めに第16図のビタビデコーダを使用する状態を示すブロ
ックダイヤグラム、 第18図はセグメント同期間隔後の第４図のディレー素
子48、54及び56の状態を示すダイヤグラム、 第19図はセグメント同期信号の近傍における第４図の
マルチプレクサ62の出力において展開された信号の書式
を示すダイヤグラム、 第20図はデータセグメントおよびフレーム同期信号を
処理するように変更された第８図のくし形フィルタ42の
ブロックダイヤグラム、 第21図はデータセグメントおよびフレーム同期信号を
処理するように変更された第８図のポストコーダ48A−4
8Lのブロックダイヤグラム、 第22図はフレーム同期信号の近傍における第４図のマ
ルチプレクサ62の出力において展開された信号の書式を
示すダイヤグラム、 第23図は記号あたり３ビットの形の入力データを加え
る事によってビットレート伝達の増大された本発明の実
施態様のダイヤグラム、 第24A図と第24B図は本発明のQAMシステムに応用した
実施態様のダイヤグラム、また 第25A図と第25B図は第23図と第24図に図示された本発
明の実施態様の受信器中にそれぞれ使用されるポストコ
ーダ構造を示すダイヤグラムである。
好ましい実施態様の説明 第2A図は前記の'975特許に開示された型のマルチレベ
ルVSB HDTV伝送および受信システムに応用されたTCMシ
ステムを示す。本発明の好ましい実施態様においてはマ
ルチレベルVSB HDTV伝送および受信システムへの応用
が説明されているが、本発明はさらに一般的性質のもの
であって、低解像度ビデオシステムおよび非ビデオベー
スデータシステムを含めて他の型の伝送および受信シス
テムにも応用する事ができる。また、例えば直交振幅変
調（QAM）を使用する技術などの他の変調技術を使用す
る事ができる。
ルVSB HDTV伝送および受信システムに応用されたTCMシ
ステムを示す。本発明の好ましい実施態様においてはマ
ルチレベルVSB HDTV伝送および受信システムへの応用
が説明されているが、本発明はさらに一般的性質のもの
であって、低解像度ビデオシステムおよび非ビデオベー
スデータシステムを含めて他の型の伝送および受信シス
テムにも応用する事ができる。また、例えば直交振幅変
調（QAM）を使用する技術などの他の変調技術を使用す
る事ができる。
第2A図について述べれば、データソース24は一連のデ
ータバイトを含み、このデータバイトは例えば圧縮HDTV
信号、NTSC解像の圧縮テレビ信号またはその他任意のデ
ジタル信号を含む。データバイトは好ましくは、逐次フ
レームの中に配置され、各フレームが交代ベースで262
および263データセグメントを含み、各データセグメン
トは、約10.76メガ記号／秒の記号レートで発生する684
の２ビット記号を含む。またソース24からのデータバイ
トは複数のタイミング信号を生じ、フォワードエラー補
正コーディングのためにリード・ソロモンエンコーダ26
に加えられ、そこからバイトインターリーバ28に加えら
れる。バイトインターリーバ28はシステムのバーストの
ノイズの可能性を低減させるために、１つのフレーム全
体においてデータバイトを順序付ける。
ータバイトを含み、このデータバイトは例えば圧縮HDTV
信号、NTSC解像の圧縮テレビ信号またはその他任意のデ
ジタル信号を含む。データバイトは好ましくは、逐次フ
レームの中に配置され、各フレームが交代ベースで262
および263データセグメントを含み、各データセグメン
トは、約10.76メガ記号／秒の記号レートで発生する684
の２ビット記号を含む。またソース24からのデータバイ
トは複数のタイミング信号を生じ、フォワードエラー補
正コーディングのためにリード・ソロモンエンコーダ26
に加えられ、そこからバイトインターリーバ28に加えら
れる。バイトインターリーバ28はシステムのバーストの
ノイズの可能性を低減させるために、１つのフレーム全
体においてデータバイトを順序付ける。
インターリーバ28から出た交錯されたデータバイトは
記号インターリーバ30に加えられ、この記号インターリ
ーバは好ましい実施態様においては、記号レートで２出
力ビット流X1、X2を生じ、各ビット対X1、X2が１つのデ
ータ記号に対応する。さらに詳しくは、受信器中にくし
形フィルタが存在するので（さらに詳細に後述する）、
第３図に図示のようにそれぞれ57記号を含む12のサブセ
グメントＡ−Ｌの各データセグメントの２ビット記号を
インターリーブする事が好ましい。各サブセグメント、
例えば／ベータセグメントＡは、相互に12記号間隔で分
離された57記号、例えばA0−A56を含む。記号インター
リーバ30は、各データバイトの加えられた２ビット記号
をそれぞれのサブセグメントの４逐次記号として順序付
ける事によって、このように成す。従って例えば、イン
ターリーバ30に加えられた第１データバイトの４つの２
ビット記号がサブセグメントＡの出力記号A0、A1、A2お
よびA3として与えられ、加えられた第２データバイトの
４つの２ビット記号がサブセグメントＢの出力記号B0、
B1、B2およびB3として与えられなどである。このように
して加えデータバイトの記号がエンコーダまたは受信器
中において１単位として処理される。
記号インターリーバ30に加えられ、この記号インターリ
ーバは好ましい実施態様においては、記号レートで２出
力ビット流X1、X2を生じ、各ビット対X1、X2が１つのデ
ータ記号に対応する。さらに詳しくは、受信器中にくし
形フィルタが存在するので（さらに詳細に後述する）、
第３図に図示のようにそれぞれ57記号を含む12のサブセ
グメントＡ−Ｌの各データセグメントの２ビット記号を
インターリーブする事が好ましい。各サブセグメント、
例えば／ベータセグメントＡは、相互に12記号間隔で分
離された57記号、例えばA0−A56を含む。記号インター
リーバ30は、各データバイトの加えられた２ビット記号
をそれぞれのサブセグメントの４逐次記号として順序付
ける事によって、このように成す。従って例えば、イン
ターリーバ30に加えられた第１データバイトの４つの２
ビット記号がサブセグメントＡの出力記号A0、A1、A2お
よびA3として与えられ、加えられた第２データバイトの
４つの２ビット記号がサブセグメントＢの出力記号B0、
B1、B2およびB3として与えられなどである。このように
して加えデータバイトの記号がエンコーダまたは受信器
中において１単位として処理される。
インターリーバ30からの２ビット記号の流が、下記に
詳細に説明するように、３出力ビットへの変換のためプ
リコーダおよびトレリスエンコーダ32に結合される。ユ
ニット32は12記号ディレーを特徴とするので、このユニ
ットは12平行エンコーダを含み、各エンコーダが記号ク
ロックレートの1/12で作動し、インターリーバ30によっ
て発生される各サブセグメントがそれぞれ１つの並列セ
グメントによって処理されるとみなされる。ユニット32
の出力において展開された３ビット記号流が記号マッパ
ーまたは同期インサータ34に加えられ、次に複数の８レ
バー記号として伝送されるためにVSBモジュレータ36に
加えられる。
詳細に説明するように、３出力ビットへの変換のためプ
リコーダおよびトレリスエンコーダ32に結合される。ユ
ニット32は12記号ディレーを特徴とするので、このユニ
ットは12平行エンコーダを含み、各エンコーダが記号ク
ロックレートの1/12で作動し、インターリーバ30によっ
て発生される各サブセグメントがそれぞれ１つの並列セ
グメントによって処理されるとみなされる。ユニット32
の出力において展開された３ビット記号流が記号マッパ
ーまたは同期インサータ34に加えられ、次に複数の８レ
バー記号として伝送されるためにVSBモジュレータ36に
加えられる。
伝送された信号が、第１図のブロック16、18、20に対
応するチューナ、復調器およびA/Dを含む受信器40によ
って受信される。ユニット40の出力はマルチビット（例
えば８−10ビット）８水準記号の流を含み、これらの記
号が成分50a,50b,50c、50dおよびセレクタスイッチ50に
よって（スイッチ50を作動する回路の実施例については
米国特許第5,260,793号を参照）、くし形フィルタ42と
第１ビタビデコーダ44とを含む第１処理パスに加えら
れ、次に第２ビタビデコーダ46とポストコーダ48とを含
む第２処理パスに加えられる。各処理パスは、スイッチ
成分50bと50cとの間に結合された等化器38を含む。ビタ
ビデコーダ44とポストコーダ48との出力はそれぞれビッ
ト流X1、X2の再構成を含む。セレクタスイッチ50の成分
50dは加えられたビット流対X1、X2の一方を記号デイン
ターリーバ52に加え、このデインターリーバがオリジナ
ルデータバイトを再構成する。次にこれらのデータバイ
トを受信器の他の部分に対する応用のために、バイトデ
インターリーバ54によってデインターリービングし、ま
たリード・ソロモンデコーダ56によってエラー補正す
る。
応するチューナ、復調器およびA/Dを含む受信器40によ
って受信される。ユニット40の出力はマルチビット（例
えば８−10ビット）８水準記号の流を含み、これらの記
号が成分50a,50b,50c、50dおよびセレクタスイッチ50に
よって（スイッチ50を作動する回路の実施例については
米国特許第5,260,793号を参照）、くし形フィルタ42と
第１ビタビデコーダ44とを含む第１処理パスに加えら
れ、次に第２ビタビデコーダ46とポストコーダ48とを含
む第２処理パスに加えられる。各処理パスは、スイッチ
成分50bと50cとの間に結合された等化器38を含む。ビタ
ビデコーダ44とポストコーダ48との出力はそれぞれビッ
ト流X1、X2の再構成を含む。セレクタスイッチ50の成分
50dは加えられたビット流対X1、X2の一方を記号デイン
ターリーバ52に加え、このデインターリーバがオリジナ
ルデータバイトを再構成する。次にこれらのデータバイ
トを受信器の他の部分に対する応用のために、バイトデ
インターリーバ54によってデインターリービングし、ま
たリード・ソロモンデコーダ56によってエラー補正す
る。
第2A図の他の実施態様を第2B図に示す。この実施態様
は、唯一のビタビデコーダ45が備えられている事以外
は、第2A図のシステムと全体として同一である。さらに
詳しくは、ビタビデコーダ45はセレクタスイッチ50から
の制御信号に感応して、第１処理パスが選択された時に
ビタビデコーダ44の機能を実施するための第１構成をと
り、第２処理パスが選択された時にはビタビデコーダ46
の機能を実施するために第２構成をとる。
は、唯一のビタビデコーダ45が備えられている事以外
は、第2A図のシステムと全体として同一である。さらに
詳しくは、ビタビデコーダ45はセレクタスイッチ50から
の制御信号に感応して、第１処理パスが選択された時に
ビタビデコーダ44の機能を実施するための第１構成をと
り、第２処理パスが選択された時にはビタビデコーダ46
の機能を実施するために第２構成をとる。
第４図について述べれば、ユニット32はモジュロ−
２、フィードバックプリコーダ32aを含み、インターリ
ーバ30から記号（各記号はビットX1、X2として識別され
る）を受けて出力ビットY1、Y2を展開する。さらに詳し
くは、プリコーダ32aはモジュロ−２加算器44を含み、
この加算器はビットX2を受けるために接続された第１入
力と加算器出力に接続された第２入力とを有し、この加
算器出力はマルチプレクサ46と12−記号ディレー素子47
とによって出力ビットY2を発生する。またディレー素子
47の出力はマルチプレクサ46によってその入力に逆結合
される。加算器44の出力ビットY2はビットZ2として記号
マッパー49の一方の入力に対して加えられ、このマッパ
ー49は第５図においてさらに詳細に図示されている。
２、フィードバックプリコーダ32aを含み、インターリ
ーバ30から記号（各記号はビットX1、X2として識別され
る）を受けて出力ビットY1、Y2を展開する。さらに詳し
くは、プリコーダ32aはモジュロ−２加算器44を含み、
この加算器はビットX2を受けるために接続された第１入
力と加算器出力に接続された第２入力とを有し、この加
算器出力はマルチプレクサ46と12−記号ディレー素子47
とによって出力ビットY2を発生する。またディレー素子
47の出力はマルチプレクサ46によってその入力に逆結合
される。加算器44の出力ビットY2はビットZ2として記号
マッパー49の一方の入力に対して加えられ、このマッパ
ー49は第５図においてさらに詳細に図示されている。
プリコーダ32aからのコード化されていないビットY1
は、出力ビットZ1およびZ0への変換のためレート1/2、
４−状態フィードバック畳込みエンコーダ32bに加えら
れる。畳込みエンコーダ32bは、ビットY1を直接に記号
マッパー49の第２入力に対してビットZ1として加えまた
モジュロ−２加算器52の一方の入力に対して加えるため
の信号パス51を含む。加算器52の出力はマルチプレクサ
53を通して12−記号ディレー素子54の入力に加えられ、
その出力は記号マッパー49の第３入力に対して加えら
れ、また第２マルチプレクサ55を通して212−記号ディ
レー素子56の入力に加えられる。ディレー素子56の出力
は加算器52の第２入力に対して加えられる。またディレ
ー素子54と56の出力はそれぞれの入力に対して、マルチ
プレクサ53と55を通して逆結合される。各ディレー素子
47、54および56は記号レート（約10.76M記号／秒）でク
ロックされる。各サブセグメントＡ−Ｌ（第３図）が、
それぞれの動作を特徴づける12−記号ディレー素子の故
に、プリコーダ32aと畳込みエンコーダ32bとによって独
立に処理される事が理解されよう。
は、出力ビットZ1およびZ0への変換のためレート1/2、
４−状態フィードバック畳込みエンコーダ32bに加えら
れる。畳込みエンコーダ32bは、ビットY1を直接に記号
マッパー49の第２入力に対してビットZ1として加えまた
モジュロ−２加算器52の一方の入力に対して加えるため
の信号パス51を含む。加算器52の出力はマルチプレクサ
53を通して12−記号ディレー素子54の入力に加えられ、
その出力は記号マッパー49の第３入力に対して加えら
れ、また第２マルチプレクサ55を通して212−記号ディ
レー素子56の入力に加えられる。ディレー素子56の出力
は加算器52の第２入力に対して加えられる。またディレ
ー素子54と56の出力はそれぞれの入力に対して、マルチ
プレクサ53と55を通して逆結合される。各ディレー素子
47、54および56は記号レート（約10.76M記号／秒）でク
ロックされる。各サブセグメントＡ−Ｌ（第３図）が、
それぞれの動作を特徴づける12−記号ディレー素子の故
に、プリコーダ32aと畳込みエンコーダ32bとによって独
立に処理される事が理解されよう。
畳込みエンコーダ32bは本発明の主旨の範囲内におい
て第４図に図示の形と相違するその他種々の形をとる事
ができる。例えば、エンコーダ状態の数は図示の状態と
相違する事ができ、開示されたフィードバック構造では
なくフィードフォワードアーキテクチャを使用する事が
でき、またフィードバック構造またはフィードフォワー
ド構造において非システマティックコーディングを使用
する事ができる。
て第４図に図示の形と相違するその他種々の形をとる事
ができる。例えば、エンコーダ状態の数は図示の状態と
相違する事ができ、開示されたフィードバック構造では
なくフィードフォワードアーキテクチャを使用する事が
でき、またフィードバック構造またはフィードフォワー
ド構造において非システマティックコーディングを使用
する事ができる。
マルチプレクサ46、53および55は同期挿入を可能とす
るように設定され、その間にそれぞれのＢ入力が選択さ
れる。他のすべての時間中に、マルチプレクサのＡ入力
が選択される。マルチプレクサのＡ入力が選択された時
の回路の操作を考慮し、またプリコーダ32aの効果をし
ばらく無視すれば、畳込みエンコーダ32bとマッパー49
（下記においてトレリスエンコーダ（TE）60と呼ぶ）の
操作は第６図の表に図示される。この表の第１列は任意
時間ｎにおける畳込みエンコーダ32bのディレー素子5
6、54の４可能状態Q1 Q0を表わす。これらの状態は0
0、01、10および11である。第２列は時間ｎにおけるエ
ンコーダ32bの状態Q1 Q0のそれぞれのビットY2Y1の可
能値を示す。第３列は時間ｎにおけるビットY2Y1とエン
コーダ状態Q1 Q0の各組合わせに対する時間ｎの出力ビ
ット値Z2Z1Z0の値を示す。例えば、エンコーダ32bが状
態Q1Q2＝01にある時、ビットY2Y1＝10であれば出力ビッ
トZ2Z2Z0＝101となる。表のラベルＲ（ｎ）の第４列
は、出力ビットZ2Z1Z0に対応して記号マッパー49によっ
て与えられた記号の振幅を示す（第５図参照）。３出力
ビットがあるので、８記号レベル（−7,−5,−3,−1,＋
1,＋3,＋５および７）が与えられる。例えば、出力ビッ
トZ2Z1Z0に対して記号マッパー49によって記号レベル＋
３が発生される。最後に表の第５列は時間（ｎ＋１）に
おけるエンコーダ32bの状態を示す。各ディレー素子5
4、56が12−記号長であるので、各サブセグメントＡ−
Ｌの記号について時間ｎと（ｎ＋１）とにおいてエンコ
ーダ32bの状態Q1 Q0の逐次エンコーダ状態遷移を示す
事が理解されよう。
るように設定され、その間にそれぞれのＢ入力が選択さ
れる。他のすべての時間中に、マルチプレクサのＡ入力
が選択される。マルチプレクサのＡ入力が選択された時
の回路の操作を考慮し、またプリコーダ32aの効果をし
ばらく無視すれば、畳込みエンコーダ32bとマッパー49
（下記においてトレリスエンコーダ（TE）60と呼ぶ）の
操作は第６図の表に図示される。この表の第１列は任意
時間ｎにおける畳込みエンコーダ32bのディレー素子5
6、54の４可能状態Q1 Q0を表わす。これらの状態は0
0、01、10および11である。第２列は時間ｎにおけるエ
ンコーダ32bの状態Q1 Q0のそれぞれのビットY2Y1の可
能値を示す。第３列は時間ｎにおけるビットY2Y1とエン
コーダ状態Q1 Q0の各組合わせに対する時間ｎの出力ビ
ット値Z2Z1Z0の値を示す。例えば、エンコーダ32bが状
態Q1Q2＝01にある時、ビットY2Y1＝10であれば出力ビッ
トZ2Z2Z0＝101となる。表のラベルＲ（ｎ）の第４列
は、出力ビットZ2Z1Z0に対応して記号マッパー49によっ
て与えられた記号の振幅を示す（第５図参照）。３出力
ビットがあるので、８記号レベル（−7,−5,−3,−1,＋
1,＋3,＋５および７）が与えられる。例えば、出力ビッ
トZ2Z1Z0に対して記号マッパー49によって記号レベル＋
３が発生される。最後に表の第５列は時間（ｎ＋１）に
おけるエンコーダ32bの状態を示す。各ディレー素子5
4、56が12−記号長であるので、各サブセグメントＡ−
Ｌの記号について時間ｎと（ｎ＋１）とにおいてエンコ
ーダ32bの状態Q1 Q0の逐次エンコーダ状態遷移を示す
事が理解されよう。
マッパー49の出力において展開される８−レベル記号
はゼロレベルに対して対称的であることが理解できる。
受信器における信号取得を容易にするため、各記号を与
えられた量（例えば、＋１単位）だけ片寄らせて実際に
パイロット成分を成す事が好ましい。次に、記号とパイ
ロット成分をマルチプレクサ62を通して変調器36に加え
（第２図）、そこで、前記の'975特許に記載のようにし
て伝送のために選択された搬送波を搬送波阻止伝送VSB
形式に変調する。マッパー49の出力がRAM64の入力に加
えられ、RAM64の出力がマルチプレクサ62の第２入力に
加えられる。マルチプレクサ62の第３入力がセグメント
およびフレーム同期信号のソース66から加えられる。
はゼロレベルに対して対称的であることが理解できる。
受信器における信号取得を容易にするため、各記号を与
えられた量（例えば、＋１単位）だけ片寄らせて実際に
パイロット成分を成す事が好ましい。次に、記号とパイ
ロット成分をマルチプレクサ62を通して変調器36に加え
（第２図）、そこで、前記の'975特許に記載のようにし
て伝送のために選択された搬送波を搬送波阻止伝送VSB
形式に変調する。マッパー49の出力がRAM64の入力に加
えられ、RAM64の出力がマルチプレクサ62の第２入力に
加えられる。マルチプレクサ62の第３入力がセグメント
およびフレーム同期信号のソース66から加えられる。
さらに第５図の記号マッパー49について述べれば、８
記号レベルが４サブセットa,b,cおよびｄに分割され、
各サブセットは出力ビットZ1、Z0の特定状態によって識
別される。従って、出力ビットZ1 Z0＝00は記号サブセ
ットｄを選択し、Z1 Z0＝01は記号サブセットｃを選択
し、Z1 Z0＝10は記号サブセットｂを選択し、またZ1
Z0＝11はサブセットａ選択する。各サブセットの中にお
いて、それぞれの記号振幅は８ユニットの大きさによっ
て変動する。また逐次記号レベル（−7,−５）、（−3,
−１）、（＋1,＋３）および（＋5,＋７）が出力ビット
Z2Z1の共通状態によって選択される。従って例えば、出
力ビットZ2 Z1＝00が記号振幅レベル−７と−５とを選
択するなどとなる。記号マッパー49の前述の両方の属性
が下記に詳細に説明するように、受信器の複雑さを低減
させるに役立つ。
記号レベルが４サブセットa,b,cおよびｄに分割され、
各サブセットは出力ビットZ1、Z0の特定状態によって識
別される。従って、出力ビットZ1 Z0＝00は記号サブセ
ットｄを選択し、Z1 Z0＝01は記号サブセットｃを選択
し、Z1 Z0＝10は記号サブセットｂを選択し、またZ1
Z0＝11はサブセットａ選択する。各サブセットの中にお
いて、それぞれの記号振幅は８ユニットの大きさによっ
て変動する。また逐次記号レベル（−7,−５）、（−3,
−１）、（＋1,＋３）および（＋5,＋７）が出力ビット
Z2Z1の共通状態によって選択される。従って例えば、出
力ビットZ2 Z1＝00が記号振幅レベル−７と−５とを選
択するなどとなる。記号マッパー49の前述の両方の属性
が下記に詳細に説明するように、受信器の複雑さを低減
させるに役立つ。
第７図は第６図の表から誘導された畳込みエンコーダ
32bの状態遷移ダイヤグラムである。このダイヤグラム
はエンコーダの４状態およびその間の種々の遷移を示
す。さらに詳しくは、各状態は２つの平行分岐を有し、
各分岐が同一または他の状態まで延在する。これらの分
岐は状態遷移を生じる入力ビットY2 Y1とマッパー49の
得られた出力Ｒとによってラベル付けされる。下記に詳
細に説明するように、この状態ダイヤグラムは、当業者
に公知のようにビットY2およびY1の評価を回復するよう
に受信器中の最適最大限尤度シーケンス評価（MLSE）ビ
タビデコーダを設計するために使用する事ができる。
32bの状態遷移ダイヤグラムである。このダイヤグラム
はエンコーダの４状態およびその間の種々の遷移を示
す。さらに詳しくは、各状態は２つの平行分岐を有し、
各分岐が同一または他の状態まで延在する。これらの分
岐は状態遷移を生じる入力ビットY2 Y1とマッパー49の
得られた出力Ｒとによってラベル付けされる。下記に詳
細に説明するように、この状態ダイヤグラムは、当業者
に公知のようにビットY2およびY1の評価を回復するよう
に受信器中の最適最大限尤度シーケンス評価（MLSE）ビ
タビデコーダを設計するために使用する事ができる。
第８図は本発明の受信器復号アスペクトをさらに詳細
に説明する。チューナ、復調器、A/Dからのマルチビッ
ト値40が、くし形フィルタ42と等化器38とを含む第１処
理パスを通して第１デマルチプレクサ70に加えられ、ま
た等化器38を含む第２処理パスを通して第２デマルチプ
レクサ72に加えられる。くし形フィルタ42はフィードフ
ォワードフィルタを含み、このフィルタは線形加算器74
と12の記号ディレー素子76とを含む。前記の特許'795に
おいて詳細に説明されているように、このフィルタは、
各受信記号から、12記号間隔前に受信された記号を減算
する事によってNTSC同一チャネル妨害を低減させるよう
に作動する。トランスミッターの中で与えられる記号交
錯の故に、くし形フィルタは独立に各サブセグメントに
対して、A1−A0、B1−B0の形の逐次コーミングされた出
力を生じるように作動する。これらのコーミングされた
出力がデマルチプレクサ70によって、それぞれサブセグ
メントＡ−Ｌの１つに対応する12の個別出力に多重分離
される。各コーミングされた出力がデマルチプレクサ70
によってビタビデコーダ44A−44Lに加えられ、これらの
デコーダはそれぞれ記号クロックレート（fs）の1/12の
レートで作動される。各デコーダ44A−44Lが入力ビット
X1X2の評価を含む一対の出力復号ビットを生じ、これら
の復号ビットが第３図に図示のマルチプレクサ78によっ
てイナターリーブされたビット流に多重化される。
に説明する。チューナ、復調器、A/Dからのマルチビッ
ト値40が、くし形フィルタ42と等化器38とを含む第１処
理パスを通して第１デマルチプレクサ70に加えられ、ま
た等化器38を含む第２処理パスを通して第２デマルチプ
レクサ72に加えられる。くし形フィルタ42はフィードフ
ォワードフィルタを含み、このフィルタは線形加算器74
と12の記号ディレー素子76とを含む。前記の特許'795に
おいて詳細に説明されているように、このフィルタは、
各受信記号から、12記号間隔前に受信された記号を減算
する事によってNTSC同一チャネル妨害を低減させるよう
に作動する。トランスミッターの中で与えられる記号交
錯の故に、くし形フィルタは独立に各サブセグメントに
対して、A1−A0、B1−B0の形の逐次コーミングされた出
力を生じるように作動する。これらのコーミングされた
出力がデマルチプレクサ70によって、それぞれサブセグ
メントＡ−Ｌの１つに対応する12の個別出力に多重分離
される。各コーミングされた出力がデマルチプレクサ70
によってビタビデコーダ44A−44Lに加えられ、これらの
デコーダはそれぞれ記号クロックレート（fs）の1/12の
レートで作動される。各デコーダ44A−44Lが入力ビット
X1X2の評価を含む一対の出力復号ビットを生じ、これら
の復号ビットが第３図に図示のマルチプレクサ78によっ
てイナターリーブされたビット流に多重化される。
またユニット40からのインターリーブ記号がデマルチ
プレクサ72によって12の別個のサブセグメントＡ−Ｌに
多重分離され、各サブセグメントは対応のビタビデコー
ダ46A−46Lに加えられる。従って、ソース24からの各オ
リジナルデータバイトがユニットとしてそれぞれ対応の
デコーダ46A−46Bによって処理される事が理解されよ
う。例えば、記号A3 A2 A1 A0によって示されるデー
タバイトがデコーダ46Aによって処理されるなどであ
る。もちろん、処理された記号が予めフィルタ42によっ
てコーミングされた事以外はデコーダ44A−44Lについて
も同様である。
プレクサ72によって12の別個のサブセグメントＡ−Ｌに
多重分離され、各サブセグメントは対応のビタビデコー
ダ46A−46Lに加えられる。従って、ソース24からの各オ
リジナルデータバイトがユニットとしてそれぞれ対応の
デコーダ46A−46Bによって処理される事が理解されよ
う。例えば、記号A3 A2 A1 A0によって示されるデー
タバイトがデコーダ46Aによって処理されるなどであ
る。もちろん、処理された記号が予めフィルタ42によっ
てコーミングされた事以外はデコーダ44A−44Lについて
も同様である。
各デコーダ46A−46Lは、fs/12レートで作動しまた当
業者に公知のようにビットY2およびY1の評価を回復する
ために最適MLSEビタビ復号を成すように第７図の状態ダ
イヤグラムによってプログラミングされた実質的に同等
のデバイスを含む。さらに詳しくは、各デコーダ46A−4
6Lは、代表的には適当にプログラミングされたROMを使
用して４分岐マトリックスを発生するようにプログラミ
ングされ、それぞれ受信された記号レベル（すなわち、
８−10ビット値）と各記号サブセットa,b,c,dの２つの
サブセットレベルの最寄りのレベルとの差異を代表す
る。第９図はLSI・ロジック・コーポレーションによっ
て製造されたビタビデコーダを示し、このデコーダは各
デコーダ46A−46Lの機能を実施するようにプログラミン
グする事ができる。このデコーダは分岐メトリックス発
生ROM84を含み、この分岐メトリックス発生ROMは受信記
号に応答して４分岐メトリックスを発生して加算・比較
・選択（ACS）ユニット86に加える。ACSユニット86はパ
スメトリックス記憶メモリ88に対して双方向結合され、
またトレースバックメモリ90に供給する。一般に、ACS
ユニット86は発生器84によって発生された分岐メトリッ
クスをメモリ88中に記憶された先行パルスＵ形メトリッ
クスに加えて、新パスメトリックスを発生し、同一状態
から派生するパスメトリックスを比較して、記憶のため
に最低パスメトリックスを有するパスを選択する。トレ
ースバックメモリ90は、複数の分岐が展開された後に、
残存パスを選択し、残存パスを発生したであろうビット
Y2およびY1の評価を発生する。
業者に公知のようにビットY2およびY1の評価を回復する
ために最適MLSEビタビ復号を成すように第７図の状態ダ
イヤグラムによってプログラミングされた実質的に同等
のデバイスを含む。さらに詳しくは、各デコーダ46A−4
6Lは、代表的には適当にプログラミングされたROMを使
用して４分岐マトリックスを発生するようにプログラミ
ングされ、それぞれ受信された記号レベル（すなわち、
８−10ビット値）と各記号サブセットa,b,c,dの２つの
サブセットレベルの最寄りのレベルとの差異を代表す
る。第９図はLSI・ロジック・コーポレーションによっ
て製造されたビタビデコーダを示し、このデコーダは各
デコーダ46A−46Lの機能を実施するようにプログラミン
グする事ができる。このデコーダは分岐メトリックス発
生ROM84を含み、この分岐メトリックス発生ROMは受信記
号に応答して４分岐メトリックスを発生して加算・比較
・選択（ACS）ユニット86に加える。ACSユニット86はパ
スメトリックス記憶メモリ88に対して双方向結合され、
またトレースバックメモリ90に供給する。一般に、ACS
ユニット86は発生器84によって発生された分岐メトリッ
クスをメモリ88中に記憶された先行パルスＵ形メトリッ
クスに加えて、新パスメトリックスを発生し、同一状態
から派生するパスメトリックスを比較して、記憶のため
に最低パスメトリックスを有するパスを選択する。トレ
ースバックメモリ90は、複数の分岐が展開された後に、
残存パスを選択し、残存パスを発生したであろうビット
Y2およびY1の評価を発生する。
前記の分析において入力ビット流に対するプリコーダ
32aの効果が無視されていた事を想起しよう。プリコー
ダの機能は下記に詳細に説明するが、ここでは入力ビッ
トX2がモジュロ−２プリコーダの操作の故にビットY2と
相違する事を認識すれば十分である。第８図の各ビタビ
デコーダ46A−46Lの出力はビットY2の評価のみを含み、
入力ビットX2を含まない。従って、各デコーダ46A−46L
から入力ビットX1およびX2の評価を回復するためには受
信器中に相補形モジュロ−２ポストコーダ48A−48Lを使
用する。各ポストコーダ48A−48Lは、入力ビットY1と出
力ビットX1との間の直接パスと、フィードフォワード回
路とを含み、このフィードフォワード回路においては、
出力ビットY2が直接ににモジュロ−２加算器92の一方の
入力に加えられ、１−記号ディレー素子94を介して加算
器92の他方の入力に加えられる。加算器92の出力は入力
ビットX2の評価を含む。最後に、ポストコーダ48A−48L
からの復号ビットX1、X2が第３図に図示のようにマルチ
プレクサ96によって交錯ビット流に多重化される。
32aの効果が無視されていた事を想起しよう。プリコー
ダの機能は下記に詳細に説明するが、ここでは入力ビッ
トX2がモジュロ−２プリコーダの操作の故にビットY2と
相違する事を認識すれば十分である。第８図の各ビタビ
デコーダ46A−46Lの出力はビットY2の評価のみを含み、
入力ビットX2を含まない。従って、各デコーダ46A−46L
から入力ビットX1およびX2の評価を回復するためには受
信器中に相補形モジュロ−２ポストコーダ48A−48Lを使
用する。各ポストコーダ48A−48Lは、入力ビットY1と出
力ビットX1との間の直接パスと、フィードフォワード回
路とを含み、このフィードフォワード回路においては、
出力ビットY2が直接ににモジュロ−２加算器92の一方の
入力に加えられ、１−記号ディレー素子94を介して加算
器92の他方の入力に加えられる。加算器92の出力は入力
ビットX2の評価を含む。最後に、ポストコーダ48A−48L
からの復号ビットX1、X2が第３図に図示のようにマルチ
プレクサ96によって交錯ビット流に多重化される。
本発明の他の実施態様において、各ビタビデコーダ46
A−46Lの代わりに第10図に図示のようにスライサ98が使
用されて、受信信号が比較的高いS/Nレシオを特徴とす
る場合に受信器コストを低下させる。これは、一般に地
上伝送より高いS/Nレシオを示すケーブル伝送の場合に
しばしば見られるケースである。従ってTCMコード化利
得と受信器の複雑性およびコストとの間のトレードオフ
が成される。第10図について述べれば、スライサ93は３
スライスレベル（−４、０および＋４）を特徴とする。
スライサによって、−４より負のレベルはビットY2Y1＝
00として復号され、−４と０との間のレベルはビットY2
Y1＝01として復号され、０と＋４との間のレベルはビッ
トY2Y1＝10として復号され、＋４より正のレベルはビッ
トY2Y1＝11として復号される。前述のようにビットY2Y1
はそれぞれのポストコーダ48A−48LによってビットX1X2
の評価に変換される。第５図のマッパー49について述べ
れば、逐次記号レベルが前述のようにビットZ1Z0の共通
値によって代表されているので、スライサ98が受信記号
の適正な復号を実施する事が理解されよう。従って本発
明のこの実施態様は、実際上、８レベルTCMシステムと
同等のビットレートを生じるがTCMコード化利得が達成
されないのでS/N性能の低い４−レベル伝送／受信シス
テムを提供する。
A−46Lの代わりに第10図に図示のようにスライサ98が使
用されて、受信信号が比較的高いS/Nレシオを特徴とす
る場合に受信器コストを低下させる。これは、一般に地
上伝送より高いS/Nレシオを示すケーブル伝送の場合に
しばしば見られるケースである。従ってTCMコード化利
得と受信器の複雑性およびコストとの間のトレードオフ
が成される。第10図について述べれば、スライサ93は３
スライスレベル（−４、０および＋４）を特徴とする。
スライサによって、−４より負のレベルはビットY2Y1＝
00として復号され、−４と０との間のレベルはビットY2
Y1＝01として復号され、０と＋４との間のレベルはビッ
トY2Y1＝10として復号され、＋４より正のレベルはビッ
トY2Y1＝11として復号される。前述のようにビットY2Y1
はそれぞれのポストコーダ48A−48LによってビットX1X2
の評価に変換される。第５図のマッパー49について述べ
れば、逐次記号レベルが前述のようにビットZ1Z0の共通
値によって代表されているので、スライサ98が受信記号
の適正な復号を実施する事が理解されよう。従って本発
明のこの実施態様は、実際上、８レベルTCMシステムと
同等のビットレートを生じるがTCMコード化利得が達成
されないのでS/N性能の低い４−レベル伝送／受信シス
テムを提供する。
第８図に戻れば、くし形フィルタ42は所望のNTSC同一
チャネル妨害低減効果を有するが、このフィルタはデコ
ーダ44A−44Lの複雑さを増大し、この場合、ビットX1お
よびX2を回復するために最適MLSEビタビデコーディング
が使用される。さらに詳しくは、最適MLSEビタビデコー
ダはエンコーダの状態のみならず、くし形フィルタ42の
ディレー素子76の状態を考慮しなければならない。４エ
ンコーダ状態と各状態に入るための可能な４通路が存在
するので（すなわち、エンコーダ32bの各状態に対して
ディレー素子76の４可能状態が存在するので）、最適デ
コーダは16−状態トレリスを処理しなければならない。
さらに、デコーダは各状態に入る４分岐を考慮しなけれ
ばならないが、２分岐のみが各エンコーダ状態に入る。
このようなエンコーダが第11図に図示され、このエンコ
ーダは性質上複雑であるがその設計は比較的まっすぐで
ある。さらに詳しくは、このデコーダの機能は第９図の
デコーダと類似であるが（従って同一参照数字を使
用）、４分岐ではなく15分岐を発生する必要があるの
で、その複雑さははるかに増大する。分岐メトリックス
は受信記号レベルとくし形フィルタ42の出力における15
可能コンステレーション点のそれぞれとの差異を代表す
る（すなわち、８−レベル記号の線形組合わせが15可能
出力レベルを生じる）。
チャネル妨害低減効果を有するが、このフィルタはデコ
ーダ44A−44Lの複雑さを増大し、この場合、ビットX1お
よびX2を回復するために最適MLSEビタビデコーディング
が使用される。さらに詳しくは、最適MLSEビタビデコー
ダはエンコーダの状態のみならず、くし形フィルタ42の
ディレー素子76の状態を考慮しなければならない。４エ
ンコーダ状態と各状態に入るための可能な４通路が存在
するので（すなわち、エンコーダ32bの各状態に対して
ディレー素子76の４可能状態が存在するので）、最適デ
コーダは16−状態トレリスを処理しなければならない。
さらに、デコーダは各状態に入る４分岐を考慮しなけれ
ばならないが、２分岐のみが各エンコーダ状態に入る。
このようなエンコーダが第11図に図示され、このエンコ
ーダは性質上複雑であるがその設計は比較的まっすぐで
ある。さらに詳しくは、このデコーダの機能は第９図の
デコーダと類似であるが（従って同一参照数字を使
用）、４分岐ではなく15分岐を発生する必要があるの
で、その複雑さははるかに増大する。分岐メトリックス
は受信記号レベルとくし形フィルタ42の出力における15
可能コンステレーション点のそれぞれとの差異を代表す
る（すなわち、８−レベル記号の線形組合わせが15可能
出力レベルを生じる）。
第12図の表は、くし形フィルタ42の出力からビットX1
およびX2を回復するために使用されるビタビデコーダ44
A−44Lの複雑さとコストを低減させる本発明による技術
を示す。この単純化は、第４図に図示のようにプリコー
ダビットX2によって可能となり、デコーダの基礎を成す
トレリスダイヤグラムを構成する際にくし形フィルタ42
のディレー素子76からの状態情報の一部を無視する事に
よって達成される。さらに詳しくは、下記に詳細に説明
するように、本発明のこのアスペクトによればくし形フ
ィルタのディレー素子76の８可能状態のサブセットa,b,
c,dを識別する情報のみを考慮する事によってデコーデ
ィング単純化が達成される。ディレー素子76の出力を参
照文字Ｖで代表するとすれば、エンコーダとチャンネル
の結合状態はQ1（ｎ）Q0（ｎ）V1V0（ｎ）によって代表
され、ここにサブセットV1V0（ｎ）＝サブセットZ1Z
0（ｎ−１）とする。すなわち、ディレー素子76の状態
は先行記号のサブセットによって代表される。
およびX2を回復するために使用されるビタビデコーダ44
A−44Lの複雑さとコストを低減させる本発明による技術
を示す。この単純化は、第４図に図示のようにプリコー
ダビットX2によって可能となり、デコーダの基礎を成す
トレリスダイヤグラムを構成する際にくし形フィルタ42
のディレー素子76からの状態情報の一部を無視する事に
よって達成される。さらに詳しくは、下記に詳細に説明
するように、本発明のこのアスペクトによればくし形フ
ィルタのディレー素子76の８可能状態のサブセットa,b,
c,dを識別する情報のみを考慮する事によってデコーデ
ィング単純化が達成される。ディレー素子76の出力を参
照文字Ｖで代表するとすれば、エンコーダとチャンネル
の結合状態はQ1（ｎ）Q0（ｎ）V1V0（ｎ）によって代表
され、ここにサブセットV1V0（ｎ）＝サブセットZ1Z
0（ｎ−１）とする。すなわち、ディレー素子76の状態
は先行記号のサブセットによって代表される。
いま第12図の表について述べれば、第１列は時間ｎに
おけるエンコーダとチャンネルの結合状態Q1Q0V1V0を示
す（ディレー素子76の状態を示すサブセット情報のみを
使用）。図示のように８可能状態0000、0010、0100、01
10、1001、1011、1101および1111が存在する（すべての
場合にQ1＝V0である事に注意）。これらの８状態は、任
意時間（ｎ＋１）におけるエンコーダ32bの状態Q1Q0と
ディレー素子76の出力Ｖの対応のサブセットV1V0を与え
る第６図の表の最後の２列から誘導される。時間（ｎ＋
１）におけるV1V0サブセットは時間ｎにおける出力ビッ
トZ1 Z0と同一である事を注意しよう（第６図の表の第
３列参照）。第12図の表において各状態Q1Q0V1V0は、入
力ビットX1の各可能値に対して１度づつ（表の第３列参
照）、２回づつ表示されている。表の第４列は、時間ｎ
において各エンコーダ／チャンネル状態と入力ボートX1
の各値に対するサブセットZ1Z0を示す。これらの値は関
係Z1＝X1およびZ0＝Q0に基づいて誘導される。この表の
第１列のサブセットV1V0と第４列のサブセットZ1Z0は共
に、第５図のマッパー49に示され、この表のそれぞれ第
２列と第５列とに示されたサブセット識別子（ａ−ｄ）
によって識別される。
おけるエンコーダとチャンネルの結合状態Q1Q0V1V0を示
す（ディレー素子76の状態を示すサブセット情報のみを
使用）。図示のように８可能状態0000、0010、0100、01
10、1001、1011、1101および1111が存在する（すべての
場合にQ1＝V0である事に注意）。これらの８状態は、任
意時間（ｎ＋１）におけるエンコーダ32bの状態Q1Q0と
ディレー素子76の出力Ｖの対応のサブセットV1V0を与え
る第６図の表の最後の２列から誘導される。時間（ｎ＋
１）におけるV1V0サブセットは時間ｎにおける出力ビッ
トZ1 Z0と同一である事を注意しよう（第６図の表の第
３列参照）。第12図の表において各状態Q1Q0V1V0は、入
力ビットX1の各可能値に対して１度づつ（表の第３列参
照）、２回づつ表示されている。表の第４列は、時間ｎ
において各エンコーダ／チャンネル状態と入力ボートX1
の各値に対するサブセットZ1Z0を示す。これらの値は関
係Z1＝X1およびZ0＝Q0に基づいて誘導される。この表の
第１列のサブセットV1V0と第４列のサブセットZ1Z0は共
に、第５図のマッパー49に示され、この表のそれぞれ第
２列と第５列とに示されたサブセット識別子（ａ−ｄ）
によって識別される。
第８図に戻れば、各デコーダ44A−44Lに加えられるく
し形フィルタ42の線形加算器74の出力は文字Ｕで識別さ
れ、受信記号の値マイナス先行記号の値を含む。この値
は第12図の表の第６列において、ＺサブセットZ1Z0とＶ
サブセットV1V0の差としてサブセット識別子（ａ−ｂ）
によって表示されている。従って例えば、表の第１行の
時間ｎにおけるＵサブセットは（ｄ−ｄ）であり、第５
行の場合は（ｃ−ｄ）などである。第13図において、Ｕ
サブセットの可能値が各Ｖサブセット（a,b,cおよび
ｄ）を各Ｚサブセット（a,b,cおよびｄ）から引く事に
よって誘導される。さらに詳しくは、各可能Ｚサブセッ
トが第13図の上欄にそって、それぞれのサブセットのレ
ベルに対応して黒丸で示されている。例えばサブセット
ａは８レベルのレベル−１と＋７を含み、サブセットｂ
はレベル−３と＋５を含むなどである。同様に各可能Ｖ
サブセットが第13図の左方余白にそって識別されてい
る。各Ｖサブセットを各Ｚサブセットから引いてＵサブ
セット（Ｕ＝Ｚ−Ｖ）を得た結果を第13図の内側に示
す。例えば、Ｕサブセット（ａ−ａ）（第12図の表の最
後の行を参照）は、サブセットレベル−１と＋７をサブ
セットレベル−１と−７から引く事によって誘導され、
第13図の左上隅に示すような３レベル＋８、０、−８を
生じる。同様に、Ｕサブセット（ａ−ｂ）（第12図の表
の第８列を参照）は、ｂサブセットレベル−３と＋５を
サブセットレベル−１、特に＋７から引く事によって誘
導され、これは図示のように３レベル＋10、＋2,−６を
生じるなどである。
し形フィルタ42の線形加算器74の出力は文字Ｕで識別さ
れ、受信記号の値マイナス先行記号の値を含む。この値
は第12図の表の第６列において、ＺサブセットZ1Z0とＶ
サブセットV1V0の差としてサブセット識別子（ａ−ｂ）
によって表示されている。従って例えば、表の第１行の
時間ｎにおけるＵサブセットは（ｄ−ｄ）であり、第５
行の場合は（ｃ−ｄ）などである。第13図において、Ｕ
サブセットの可能値が各Ｖサブセット（a,b,cおよび
ｄ）を各Ｚサブセット（a,b,cおよびｄ）から引く事に
よって誘導される。さらに詳しくは、各可能Ｚサブセッ
トが第13図の上欄にそって、それぞれのサブセットのレ
ベルに対応して黒丸で示されている。例えばサブセット
ａは８レベルのレベル−１と＋７を含み、サブセットｂ
はレベル−３と＋５を含むなどである。同様に各可能Ｖ
サブセットが第13図の左方余白にそって識別されてい
る。各Ｖサブセットを各Ｚサブセットから引いてＵサブ
セット（Ｕ＝Ｚ−Ｖ）を得た結果を第13図の内側に示
す。例えば、Ｕサブセット（ａ−ａ）（第12図の表の最
後の行を参照）は、サブセットレベル−１と＋７をサブ
セットレベル−１と−７から引く事によって誘導され、
第13図の左上隅に示すような３レベル＋８、０、−８を
生じる。同様に、Ｕサブセット（ａ−ｂ）（第12図の表
の第８列を参照）は、ｂサブセットレベル−３と＋５を
サブセットレベル−１、特に＋７から引く事によって誘
導され、これは図示のように３レベル＋10、＋2,−６を
生じるなどである。
第13図に示す16Uサブセットを検討すれば明かなよう
に、それぞれのＵサブセットは下記においてコセットと
呼ばれる７共通サブセットの１つに対応する。これらの
７コセットは第14図においては、コセットＡ（Ｕサブセ
ットａ−a,b−b,c−ｃおよびｄ−ｄ）、コセットB1（Ｕ
サブセットｂ−a,c−ｂおよびｄ−ｃ）、コセットC1
（Ｕサブセットｃ−ａおよびｄ−ｂ）、コセットC2（Ｕ
サブセットａ−ｃおよびｂ−ｄ）、コセットD1（Ｕサブ
セットｄ−ａ）およびコセットC2（Ｕサブセットａ−b,
b−ｃおよびｃ−ｄ）として識別されている。各Ｕサブ
セットのコセットは第12図の表の第７列に示されてい
る。各コセットが15可能の３レベルを含む事を注意しよ
う。
に、それぞれのＵサブセットは下記においてコセットと
呼ばれる７共通サブセットの１つに対応する。これらの
７コセットは第14図においては、コセットＡ（Ｕサブセ
ットａ−a,b−b,c−ｃおよびｄ−ｄ）、コセットB1（Ｕ
サブセットｂ−a,c−ｂおよびｄ−ｃ）、コセットC1
（Ｕサブセットｃ−ａおよびｄ−ｂ）、コセットC2（Ｕ
サブセットａ−ｃおよびｂ−ｄ）、コセットD1（Ｕサブ
セットｄ−ａ）およびコセットC2（Ｕサブセットａ−b,
b−ｃおよびｃ−ｄ）として識別されている。各Ｕサブ
セットのコセットは第12図の表の第７列に示されてい
る。各コセットが15可能の３レベルを含む事を注意しよ
う。
第６図の表の最後の２列に対応する第12図の表の最後
の列は時間（ｎ＋１）におけるエンコーダ／チャンネル
の状態Q1Q0V1V0を示す。次にこの表の第１列と最後の列
とを使用して、第15図に図示のように結合エンコーダ／
チャンネルのトレリス状態遷移ダイヤグラムを構成する
事ができる。この図において、V0はQ1に対して冗長であ
るので無視された。従ってトレリス状態遷移ダイヤグラ
ムは８状態を含み、各状態から２分岐が出る。各分岐
は、それぞれの遷移と組合わされて入力ビットX1および
コセットA,B1,B2,C1,C2,D1およびD2によってラベル付け
されている。そこで第15図のトレリスダイヤグラムを使
用して、くし形フィルタ42の加算器74の出力Ｕから入力
ビットX1を評価するための（各デコーダ44A−44Lに対す
る）低複雑さビタビデコーダの基礎を与える事ができ
る。このデコーダは第11図の最適ビタビデコーダの他の
実施態様を成し、第16図に図示のビタビデコーダの形を
とる事ができる。このビダビデコーダを実現するために
使用されるデバイスは第９図および第10図に図示のデコ
ーダにおいて使用されるデバイスと類似であり、従って
分岐メトリックス発生器84、ACSユニット86、パスメト
リック記憶メモリ88およびトレースバックメモリ90を含
む。第16図のデコーダの場合、分岐メトリック発生器84
は、それぞれくし形フィルタ42の加算器74の出力におけ
る記号レベルＵと７コセットA,B1,B2,C1,C2,D1およびD2
のそれぞれ３有効レベルの最寄りのレベルとの間の二乗
ユークリッド間隔を代表する７分岐メトリックを発生す
るようにプログラミングされている。例えば、レベルＵ
＝（−６）と仮定して、７分岐メトリックは下記のよう
に誘導される:A＝22＝4;B1＝42＝16;B2＝42＝16;C1＝42
＝16;C2＝42＝16;D1＝０およびD2＝０。これらの分岐メ
トリックおよび第15図のトレリスダイヤグラムに基づい
て、デコーダはビットX1の評価と対応のコセット識別と
を与え、これはデコーダによって成された存続パス決定
から知られる。
の列は時間（ｎ＋１）におけるエンコーダ／チャンネル
の状態Q1Q0V1V0を示す。次にこの表の第１列と最後の列
とを使用して、第15図に図示のように結合エンコーダ／
チャンネルのトレリス状態遷移ダイヤグラムを構成する
事ができる。この図において、V0はQ1に対して冗長であ
るので無視された。従ってトレリス状態遷移ダイヤグラ
ムは８状態を含み、各状態から２分岐が出る。各分岐
は、それぞれの遷移と組合わされて入力ビットX1および
コセットA,B1,B2,C1,C2,D1およびD2によってラベル付け
されている。そこで第15図のトレリスダイヤグラムを使
用して、くし形フィルタ42の加算器74の出力Ｕから入力
ビットX1を評価するための（各デコーダ44A−44Lに対す
る）低複雑さビタビデコーダの基礎を与える事ができ
る。このデコーダは第11図の最適ビタビデコーダの他の
実施態様を成し、第16図に図示のビタビデコーダの形を
とる事ができる。このビダビデコーダを実現するために
使用されるデバイスは第９図および第10図に図示のデコ
ーダにおいて使用されるデバイスと類似であり、従って
分岐メトリックス発生器84、ACSユニット86、パスメト
リック記憶メモリ88およびトレースバックメモリ90を含
む。第16図のデコーダの場合、分岐メトリック発生器84
は、それぞれくし形フィルタ42の加算器74の出力におけ
る記号レベルＵと７コセットA,B1,B2,C1,C2,D1およびD2
のそれぞれ３有効レベルの最寄りのレベルとの間の二乗
ユークリッド間隔を代表する７分岐メトリックを発生す
るようにプログラミングされている。例えば、レベルＵ
＝（−６）と仮定して、７分岐メトリックは下記のよう
に誘導される:A＝22＝4;B1＝42＝16;B2＝42＝16;C1＝42
＝16;C2＝42＝16;D1＝０およびD2＝０。これらの分岐メ
トリックおよび第15図のトレリスダイヤグラムに基づい
て、デコーダはビットX1の評価と対応のコセット識別と
を与え、これはデコーダによって成された存続パス決定
から知られる。
しかしこの場合、なお入力ビットX2の評価を与える必
要があり、これは第16図のビタビデコーダによって与え
られるコセット情報に対応して実施する事ができる。こ
のようにビットX2を評価する能力は、第４図においてプ
リコーダ32aを入力ビットX2のパスの中に備える事によ
って容易になる。さらに詳しくは、プリコーダ32aは、
入力ビットX2（ｎ）＝１の場合常にプリコーダの対応出
力ビットY2（ｎ）が先行出力ビットY2（ｎ−１）と相違
するように構成されている事を注意しよう。すなわち、
Y2（ｎ）Y2（ｎ−１）であれば、X2（ｎ）＝１であ
る。またもしX2（ｎ）＝０であれば、対応の出力ビット
Y2（ｎ）は先行出力ビットY2（ｎ−１）に等しい。すな
わち、Y2（ｎ）＝Y2（ｎ−１）なら、X2（ｘ）＝０とな
る。また第５図のマッパー49について述べれば、Z2（す
なわちY2）＝１の時、正レベル記号が与えられ、またZ2
＝Y2＝０の場合、負レベル記号が与えられる事が明かで
ある。
要があり、これは第16図のビタビデコーダによって与え
られるコセット情報に対応して実施する事ができる。こ
のようにビットX2を評価する能力は、第４図においてプ
リコーダ32aを入力ビットX2のパスの中に備える事によ
って容易になる。さらに詳しくは、プリコーダ32aは、
入力ビットX2（ｎ）＝１の場合常にプリコーダの対応出
力ビットY2（ｎ）が先行出力ビットY2（ｎ−１）と相違
するように構成されている事を注意しよう。すなわち、
Y2（ｎ）Y2（ｎ−１）であれば、X2（ｎ）＝１であ
る。またもしX2（ｎ）＝０であれば、対応の出力ビット
Y2（ｎ）は先行出力ビットY2（ｎ−１）に等しい。すな
わち、Y2（ｎ）＝Y2（ｎ−１）なら、X2（ｘ）＝０とな
る。また第５図のマッパー49について述べれば、Z2（す
なわちY2）＝１の時、正レベル記号が与えられ、またZ2
＝Y2＝０の場合、負レベル記号が与えられる事が明かで
ある。
第17図に図示のようにビットX2を評価するために前記
の各特性が使用される。くし形フィルタ42の加算器74の
出力における記号レベルＵがディレー100（ビタビデコ
ーダ44A−44Lのディレーと一致するように選択されたデ
ィレー）を通して複数の、この場合７のスライサ102に
加えられる。ビタビデコーダ44A−44Lの出力におけるコ
セット識別信号がスライサ102の第２入力に加えられ
る。この場合、スライサ102によって、くし形フィルタ4
2からのＵ記号レベルがそれぞれのビタビデコーダ44A−
44Lによって識別されるコセットA,B1,B2,C1,C2,D1また
はD2の外側レベルの１つ（例えばコセットＡのレベル＋
８または−８）に近いか（この場合、ビットX2は１とし
て復号される）、またはＵ記号レベルが識別されたコセ
ットレベル（例えばコセットＡのレベル０）に近いか
（この場合ビットX2は０として復号される）を特定する
事により、ビットX2の評価が展開される。前記は、プリ
コーダ32aの出力における逐次Y2ビットが値Y2（ｎ）＝
１またはY2（ｎ−１）＝０によって特徴づけられる場合
にのみ各コセットの正外側レベル（例えば、コセットＡ
の＋８）が生じ、逐次Y2ビットが値Y2（ｎ）＝０または
Y2（ｎ−１）＝１を有する場合にのみ各コセットの負外
側レベル（例えば、コセットＡの−８）が生じ、また逐
次Y2ビットが値Y2（ｎ）＝１およびY2（ｎ−１）＝１ま
たはY2（ｎ）＝０およびY2（ｎ−１）＝０を有する場合
にのみ各コセットの中間レベル（例えば、コセットＡの
０）が生じるという事実に基づいている。前２つの場
合、X2（ｎ）＝１［Y2（ｎ）Y2（ｎ−１）であるか
ら］、また最後の場合、X2（ｎ）＝０［Y2（ｎ）＝Y
2（ｎ−１）であるから］。
の各特性が使用される。くし形フィルタ42の加算器74の
出力における記号レベルＵがディレー100（ビタビデコ
ーダ44A−44Lのディレーと一致するように選択されたデ
ィレー）を通して複数の、この場合７のスライサ102に
加えられる。ビタビデコーダ44A−44Lの出力におけるコ
セット識別信号がスライサ102の第２入力に加えられ
る。この場合、スライサ102によって、くし形フィルタ4
2からのＵ記号レベルがそれぞれのビタビデコーダ44A−
44Lによって識別されるコセットA,B1,B2,C1,C2,D1また
はD2の外側レベルの１つ（例えばコセットＡのレベル＋
８または−８）に近いか（この場合、ビットX2は１とし
て復号される）、またはＵ記号レベルが識別されたコセ
ットレベル（例えばコセットＡのレベル０）に近いか
（この場合ビットX2は０として復号される）を特定する
事により、ビットX2の評価が展開される。前記は、プリ
コーダ32aの出力における逐次Y2ビットが値Y2（ｎ）＝
１またはY2（ｎ−１）＝０によって特徴づけられる場合
にのみ各コセットの正外側レベル（例えば、コセットＡ
の＋８）が生じ、逐次Y2ビットが値Y2（ｎ）＝０または
Y2（ｎ−１）＝１を有する場合にのみ各コセットの負外
側レベル（例えば、コセットＡの−８）が生じ、また逐
次Y2ビットが値Y2（ｎ）＝１およびY2（ｎ−１）＝１ま
たはY2（ｎ）＝０およびY2（ｎ−１）＝０を有する場合
にのみ各コセットの中間レベル（例えば、コセットＡの
０）が生じるという事実に基づいている。前２つの場
合、X2（ｎ）＝１［Y2（ｎ）Y2（ｎ−１）であるか
ら］、また最後の場合、X2（ｎ）＝０［Y2（ｎ）＝Y
2（ｎ−１）であるから］。
最後に、第11図に図示のようにくし形フィルタ42の出
力を処理するために最適MLSEビタビデコーダが使用され
る時、入力ビットX2のパスの中のプリコーダ32aの介在
は評価されるビットX2のパスの中に相補型ポストコーダ
104の合体を必要とする事が理解されよう。第17図の回
路の場合、評価されるビットX2が直接に発生されるので
あるから、相補型ポストコーダは必要とされない。
力を処理するために最適MLSEビタビデコーダが使用され
る時、入力ビットX2のパスの中のプリコーダ32aの介在
は評価されるビットX2のパスの中に相補型ポストコーダ
104の合体を必要とする事が理解されよう。第17図の回
路の場合、評価されるビットX2が直接に発生されるので
あるから、相補型ポストコーダは必要とされない。
前述のように、ソース24によって与えられるデータは
好ましくはそれぞれ684記号の複数のデータセグメント
を含む逐次データフレームの中に配置されるが、フレー
ムあたり相異なる数のデータセグメントとデータセグメ
ントあたり相異なる数の記号を有する構造については本
発明の下記のアスペクトを適用する事もできる。また各
フレームの第１データセグメントの中に、１つまたは複
数の疑似乱数シーケンスを含むフレーム動機信号を合体
し、また各データセグメントの最初の４記号位置にデー
タセグメント同期信号を合体する事が望ましい。第４図
に戻れば、フレームおよびセグメント同期信号は、マル
チプレクサ62の出力のデータ流の中に適当時間に、フレ
ームおよびデータセグメント同期発生器66によって挿入
する事ができる。これらの間隔において、プリコーダ32
aのマルチプレクサ46のＢ入力と、畳込みエンコーダ32b
のマルチプレクサ53、55のＢ入力が選択される。また、
各フレームの最後のデータセグメントの最後の12記号が
メモリ64の中に読み込まれ、またマルチプレクサ62の出
力においてフレーム同期セグメントの最後の12記号間隔
の中に複写される。下記においてさらに詳細に説明する
ように、前記の構造は、受信器の中において、各サブセ
グメントＡ−Ｌ（第３図）からの記号が同一サブセグメ
ントからの記号のみによって処理されるように成す。
好ましくはそれぞれ684記号の複数のデータセグメント
を含む逐次データフレームの中に配置されるが、フレー
ムあたり相異なる数のデータセグメントとデータセグメ
ントあたり相異なる数の記号を有する構造については本
発明の下記のアスペクトを適用する事もできる。また各
フレームの第１データセグメントの中に、１つまたは複
数の疑似乱数シーケンスを含むフレーム動機信号を合体
し、また各データセグメントの最初の４記号位置にデー
タセグメント同期信号を合体する事が望ましい。第４図
に戻れば、フレームおよびセグメント同期信号は、マル
チプレクサ62の出力のデータ流の中に適当時間に、フレ
ームおよびデータセグメント同期発生器66によって挿入
する事ができる。これらの間隔において、プリコーダ32
aのマルチプレクサ46のＢ入力と、畳込みエンコーダ32b
のマルチプレクサ53、55のＢ入力が選択される。また、
各フレームの最後のデータセグメントの最後の12記号が
メモリ64の中に読み込まれ、またマルチプレクサ62の出
力においてフレーム同期セグメントの最後の12記号間隔
の中に複写される。下記においてさらに詳細に説明する
ように、前記の構造は、受信器の中において、各サブセ
グメントＡ−Ｌ（第３図）からの記号が同一サブセグメ
ントからの記号のみによって処理されるように成す。
さらに詳しくは、セグメント同期間隔中に、４特定同
期記号S0、S1、S2およびS3がデータ流の中に発生器66と
マルチプレクサ62によって挿入され、同時にソース24か
らの入力データが一時的に中断される。また、ディレー
素子48、54および56の出力がそれぞれの入力にフィード
バックされるので、各ディレー素子は第18図に図示のよ
うに直接にセグメント同期間隔に従い、この場合これら
のディレー素子の状態はサブセグメントＥからの記号に
よって定義される。セグメント同期信号S0、S1、S2およ
びS3の近傍における複合信号が第19図に図示され、この
場合、同期信号を含むデータセグメントが時間ｎに生
じ、先行および後続セグメントがそれぞれ時間（ｎ−
１）および（ｎ＋１）に生じる。この図に関連して、複
合データ流の中に同期記号を合体するにも関わらず、サ
ブセグメント整合性が保持される（同一サブセグメント
からのすべての記号が相互に12記号間隔によって離間さ
れている）事を注意しよう。
期記号S0、S1、S2およびS3がデータ流の中に発生器66と
マルチプレクサ62によって挿入され、同時にソース24か
らの入力データが一時的に中断される。また、ディレー
素子48、54および56の出力がそれぞれの入力にフィード
バックされるので、各ディレー素子は第18図に図示のよ
うに直接にセグメント同期間隔に従い、この場合これら
のディレー素子の状態はサブセグメントＥからの記号に
よって定義される。セグメント同期信号S0、S1、S2およ
びS3の近傍における複合信号が第19図に図示され、この
場合、同期信号を含むデータセグメントが時間ｎに生
じ、先行および後続セグメントがそれぞれ時間（ｎ−
１）および（ｎ＋１）に生じる。この図に関連して、複
合データ流の中に同期記号を合体するにも関わらず、サ
ブセグメント整合性が保持される（同一サブセグメント
からのすべての記号が相互に12記号間隔によって離間さ
れている）事を注意しよう。
第20図は本発明の同期挿入アスペクトによる操作のた
めに変形された第８図のくし形フィルタ42の実施態様を
示す。この変形は、くし形フィルタの出力を直接に受け
るためのＡ入力と、加算器112の出力を受けるためのＢ
入力とを有するマルチプレクサ110を配備する。加算器1
12の一方の入力は直接にくし形フィルタの出力に接続さ
れているが、その他方の入力は12記号ディレー素子114
を通してくし形フィルタ出力に接続されている。記号間
隔13−16（すなわち、12記号クロックによって遅延され
た同期間隔）中にマルチプレクサ110のＢ入力が選択さ
れ、さもなければＡ入力が選択される。
めに変形された第８図のくし形フィルタ42の実施態様を
示す。この変形は、くし形フィルタの出力を直接に受け
るためのＡ入力と、加算器112の出力を受けるためのＢ
入力とを有するマルチプレクサ110を配備する。加算器1
12の一方の入力は直接にくし形フィルタの出力に接続さ
れているが、その他方の入力は12記号ディレー素子114
を通してくし形フィルタ出力に接続されている。記号間
隔13−16（すなわち、12記号クロックによって遅延され
た同期間隔）中にマルチプレクサ110のＢ入力が選択さ
れ、さもなければＡ入力が選択される。
操作に際して、同期間隔中のくし形フィルタ42の出力
は下記を含む。
は下記を含む。
S0−Ａ（ｎ−１） S1−Ｂ（ｎ−１） S2−Ｃ（ｎ−１） S3−Ｄ（ｎ−１） この情報がマルチプレクサ110のＡ入力を通してデコ
ーダに加えられるが、有意義データを代表しないので、
デコーダによって無視される。しかし、時間ｎにおいて
発生するデータセグメントの次の記号（すなわち、サブ
セグメントＥからの記号）と共に、同一セグメントから
の記号が一緒に適正にコーミングされ、マルチプレクサ
110のＡ入力を通してデコーダに与えられる。時間（ｎ
＋１）に生じるデータセグメントの最初の４記号に際し
て、マルチプレクサ110のＢ入力が選択される。この期
間中にくし形フィルタ42の出力は下記の通りである。
ーダに加えられるが、有意義データを代表しないので、
デコーダによって無視される。しかし、時間ｎにおいて
発生するデータセグメントの次の記号（すなわち、サブ
セグメントＥからの記号）と共に、同一セグメントから
の記号が一緒に適正にコーミングされ、マルチプレクサ
110のＡ入力を通してデコーダに与えられる。時間（ｎ
＋１）に生じるデータセグメントの最初の４記号に際し
て、マルチプレクサ110のＢ入力が選択される。この期
間中にくし形フィルタ42の出力は下記の通りである。
Ａ（ｎ＋１）−S0 Ｂ（ｎ＋１）−S1 Ｃ（ｎ＋１）−S2 Ｄ（ｎ＋１）−S3 これらの値が加算器112の中において同期間隔中にく
し形フィルタの４出力と結合され、ディレー114の中に
記憶されて下記の４逐次出力を生じる。
し形フィルタの４出力と結合され、ディレー114の中に
記憶されて下記の４逐次出力を生じる。
Ａ（ｎ＋１）−Ａ（ｎ−１）、Ｂ（ｎ＋１）−Ｂ（ｎ
−１）、Ｃ（ｎ＋１）−Ｃ（ｎ−１）およびＤ（ｎ＋
１）−Ｄ（ｎ−１）。これらの各出力は所望なら同一サ
ブセグメントからのコーミングされたデータ記号を代表
する。その後、再びマルチプレクサ110のＡ入力が選択
され、正規処理が進行する。
−１）、Ｃ（ｎ＋１）−Ｃ（ｎ−１）およびＤ（ｎ＋
１）−Ｄ（ｎ−１）。これらの各出力は所望なら同一サ
ブセグメントからのコーミングされたデータ記号を代表
する。その後、再びマルチプレクサ110のＡ入力が選択
され、正規処理が進行する。
第21図は、本発明の同期挿入アスペクトによる操作の
ために変形された本発明の受信器中に使用されるポスト
コーダ、例えば第８図と第10図のポストコーダ48A−48L
の実施態様を示す。この変形ポストコーダはモジュロ加
算器120とフィードフォワードディレー122とを含むが、
さらに、ディレー122の出力を同期間隔中にその入力に
逆結合しまたポストコーダ入力信号をディレー122を通
して加算器120の入力に加えるためのマルチプレクサ124
を含む。その結果、ポストコーダの出力が無視される同
期間隔後に、各変形ポストコーダ48A−48Lがそれぞれの
ディレー122の中に、所望のように組合わされたサブセ
グメントからの記号を記憶する。
ために変形された本発明の受信器中に使用されるポスト
コーダ、例えば第８図と第10図のポストコーダ48A−48L
の実施態様を示す。この変形ポストコーダはモジュロ加
算器120とフィードフォワードディレー122とを含むが、
さらに、ディレー122の出力を同期間隔中にその入力に
逆結合しまたポストコーダ入力信号をディレー122を通
して加算器120の入力に加えるためのマルチプレクサ124
を含む。その結果、ポストコーダの出力が無視される同
期間隔後に、各変形ポストコーダ48A−48Lがそれぞれの
ディレー122の中に、所望のように組合わされたサブセ
グメントからの記号を記憶する。
フレーム同期挿入および処理は、データセグメント同
期について前述したのとまったく同様に実施される。さ
らに詳しくは、フレーム同期間隔中に、すなわち各フレ
ームの第１データセグメント中に、まず発生器66とマル
チプレクサ62が作動されて、第22図に図示のようにフレ
ーム同期記号V0−V671をフレーム同期セグメントS0の最
初の672記号位置に挿入する。フレーム同期セグメント
の最後の12記号がRAM64によってデータ流の中に挿入さ
れ、（予めRAM64の中に書込まれている）先行フレーム
の最後のデータセグメントS312の最後の12記号を含む。
また、フレーム同期間隔中にマルチプレクサ46、53、55
のＢ入力が選択されるので、次ののデータセグメントS1
のセグメント同期間隔の末期にディレー素子48、54、56
が第18図に図示の状態をとる。次にこの状態が前述のよ
うにまた第22図に図示のように形成される。
期について前述したのとまったく同様に実施される。さ
らに詳しくは、フレーム同期間隔中に、すなわち各フレ
ームの第１データセグメント中に、まず発生器66とマル
チプレクサ62が作動されて、第22図に図示のようにフレ
ーム同期記号V0−V671をフレーム同期セグメントS0の最
初の672記号位置に挿入する。フレーム同期セグメント
の最後の12記号がRAM64によってデータ流の中に挿入さ
れ、（予めRAM64の中に書込まれている）先行フレーム
の最後のデータセグメントS312の最後の12記号を含む。
また、フレーム同期間隔中にマルチプレクサ46、53、55
のＢ入力が選択されるので、次ののデータセグメントS1
のセグメント同期間隔の末期にディレー素子48、54、56
が第18図に図示の状態をとる。次にこの状態が前述のよ
うにまた第22図に図示のように形成される。
第20図と第21図の回路は、前述のように、各サブセグ
メントＡ−Ｌの記号が同一サブセグメントの記号のみに
よって処理されるように作動する。フレーム同期セグメ
ントS0中のこれらの２つの回路の出力は有意義データを
代表しないので、次の処理中に無視される。
メントＡ−Ｌの記号が同一サブセグメントの記号のみに
よって処理されるように作動する。フレーム同期セグメ
ントS0中のこれらの２つの回路の出力は有意義データを
代表しないので、次の処理中に無視される。
前述のように、本発明のシステムは、例えばビットレ
ートの増大のために種々のマッピングコンステレーショ
ンについて使用され、またQAMなどの種々の変調スキー
ムについて使用される。第23図は、各記号が前述のよう
な２ビットではなく３ビットを代表するシステムに本発
明を応用した実施例を示す。図示のように、３入力デー
タビットX1、X2およびX3が記号レートで与えられ、ビッ
トX3とX2は、モジュロ４ コンバイナー44"を含むモジ
ュロ４ プリコーダ32a'によって、ビットY3およびY2に
変換されて、16水準記号マッパー49'に対してビットZ3
およびZ2として加えられる。データビットX1はビットZ1
としてマッパー49'の第３入力に加えられ、また畳込み
エンコーダ32bに加えられ、このエンコーダがビットZ0
を展開してマッパー49'の第４入力に加えられる。前記
と同様にして、ビットZ1Z0はサブセットa,b,c,dを識別
し、各サブセットは４記号レベルを含む。また、各サブ
セットの中において、それぞれの記号振幅が８ユニット
の大きさだけ相違し、また逐次記号レベル（例えば、−
15,−13）がビットZ3、Z2、Z1の共通状態によって選択
される。従って第23図の回路によって発生される信号は
前記の技術によって復号される。この実施例において、
最適MLSEデコーダ（すなわち、プリコーダを考慮せず、
くし形フィルタの出力の復号に使用されるデコーダ）は
エンコーダの８倍の数の状態を有することになる。モジ
ュロ４ プリコーダを介入させれば、デコーダをエンコ
ーダの２倍の状態を有するトレリス上で作動させ、しか
もコード化されてないビットをエラーの伝搬なしで復号
する事ができる。
ートの増大のために種々のマッピングコンステレーショ
ンについて使用され、またQAMなどの種々の変調スキー
ムについて使用される。第23図は、各記号が前述のよう
な２ビットではなく３ビットを代表するシステムに本発
明を応用した実施例を示す。図示のように、３入力デー
タビットX1、X2およびX3が記号レートで与えられ、ビッ
トX3とX2は、モジュロ４ コンバイナー44"を含むモジ
ュロ４ プリコーダ32a'によって、ビットY3およびY2に
変換されて、16水準記号マッパー49'に対してビットZ3
およびZ2として加えられる。データビットX1はビットZ1
としてマッパー49'の第３入力に加えられ、また畳込み
エンコーダ32bに加えられ、このエンコーダがビットZ0
を展開してマッパー49'の第４入力に加えられる。前記
と同様にして、ビットZ1Z0はサブセットa,b,c,dを識別
し、各サブセットは４記号レベルを含む。また、各サブ
セットの中において、それぞれの記号振幅が８ユニット
の大きさだけ相違し、また逐次記号レベル（例えば、−
15,−13）がビットZ3、Z2、Z1の共通状態によって選択
される。従って第23図の回路によって発生される信号は
前記の技術によって復号される。この実施例において、
最適MLSEデコーダ（すなわち、プリコーダを考慮せず、
くし形フィルタの出力の復号に使用されるデコーダ）は
エンコーダの８倍の数の状態を有することになる。モジ
ュロ４ プリコーダを介入させれば、デコーダをエンコ
ーダの２倍の状態を有するトレリス上で作動させ、しか
もコード化されてないビットをエラーの伝搬なしで復号
する事ができる。
第24A図と第24B図は本発明をQAMモジュレータに応用
した場合を示す。第24A図に示すように、３入力ビットX
1、X2およびX3が与えられ、ビットX3とX2はそれぞれモ
ジュロ−２ プリコーダ32a"および32a'"によって個別
にプリコーディングされて出力ビットZ3とZ2を生じ、ビ
ットX1は畳込みエンコーダ32bに加えられて出力ビットZ
1とZ0とを発生する。出力ビットZ3Z1Z2Z0は記号マッパ
ー49"に加えられて、それぞれサブセットａ−ｄの１つ
に属する16求積関連記号（第24b図）を発生し、QAMモジ
ュレータ36'に加えられる。前述に関連して、ビットZ1Z
0がそれぞれの記号サブセットａ−ｄを識別する事を注
意しよう。プリコーダを使用しない最適デコーディング
はエンコーダの23＝８倍の数の状態を有するデコーダを
必要とするであろう。プリコーダを使用する場合、デコ
ーダは２倍の数の状態のみを有するであろう。
した場合を示す。第24A図に示すように、３入力ビットX
1、X2およびX3が与えられ、ビットX3とX2はそれぞれモ
ジュロ−２ プリコーダ32a"および32a'"によって個別
にプリコーディングされて出力ビットZ3とZ2を生じ、ビ
ットX1は畳込みエンコーダ32bに加えられて出力ビットZ
1とZ0とを発生する。出力ビットZ3Z1Z2Z0は記号マッパ
ー49"に加えられて、それぞれサブセットａ−ｄの１つ
に属する16求積関連記号（第24b図）を発生し、QAMモジ
ュレータ36'に加えられる。前述に関連して、ビットZ1Z
0がそれぞれの記号サブセットａ−ｄを識別する事を注
意しよう。プリコーダを使用しない最適デコーディング
はエンコーダの23＝８倍の数の状態を有するデコーダを
必要とするであろう。プリコーダを使用する場合、デコ
ーダは２倍の数の状態のみを有するであろう。
第23図と第24図に示すシステムの受信器は全体として
第８図に示す形をとる。第23図のシステムの場合、第25
A図に図示のようなモジュロ４ コンバイナ92'を含むモ
ジュロ４ ポストコーダ48A'が各モジュロ−２ポストコ
ーダ48Aの代わりに使用され、第24A図お第24B図のシス
テムの場合、第25B図に図示のような一対のモジュロ−
２ポストコーダ48A"と48A"'が各モジュロ−２ ポスト
コーダ48Aの代わりに使用される。
第８図に示す形をとる。第23図のシステムの場合、第25
A図に図示のようなモジュロ４ コンバイナ92'を含むモ
ジュロ４ ポストコーダ48A'が各モジュロ−２ポストコ
ーダ48Aの代わりに使用され、第24A図お第24B図のシス
テムの場合、第25B図に図示のような一対のモジュロ−
２ポストコーダ48A"と48A"'が各モジュロ−２ ポスト
コーダ48Aの代わりに使用される。
本発明は前記の説明のみに限定されるものでなく、そ
の主旨の範囲内において任意に変更実施できる。
の主旨の範囲内において任意に変更実施できる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−209306（ＪＰ，Ａ) 特開 平５−218978（ＪＰ，Ａ) 特開 平５−260104（ＪＰ，Ａ) 特開 平７−298222（ＪＰ，Ａ) 特開 平７−170216（ＪＰ，Ａ) 特開 平７−170300（ＪＰ，Ａ) 特開 平７−17030（ＪＰ，Ａ) 特開 平５−114923（ＪＰ，Ａ) 特開 平６−120994（ＪＰ，Ａ) 特許2665124（ＪＰ，Ｂ２) 米国特許5311547（ＵＳ，Ａ) 米国特許5600677（ＵＳ，Ａ) 米国特許5636251（ＵＳ，Ａ) 米国特許5583889（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 H04L 25/00 H04N 7/00 H04L 1/00
Claims (12)
- 【請求項１】それぞれマルチステート畳込みエンコーダ
を含むコーダを使用して２以上のデータビットX1、X1,
−XNをコーティングすることによって生成された３以上
のビットZ0、Z2、Z2、−ZNをそれぞれ代表する複数の規
則的に離間された記号を含む受信データ信号を、展開す
るための手段と、 前記受信データ信号を特徴づける同一チャネル妨害を低
減させるためのマルチステート線形くし形フィルタと、 データビットX1を評価し、且つ、前記線形くし形フィル
タの特定数の予想出力を代表する個別値の複数のコセッ
トの１つを識別するビタビデコーダを含む復号手段と、 前記畳込みエンコーダの状態の組合わせと前記線形くし
形フィルタの状態の少なくとも部分的な代表との間の最
尤度遷移シーケンスの特定に応答して、データビットX2
を評価するため前記線形くし形フィルタでろ過された信
号と前記個別値の前記識別されたコセットとに応答する
手段と、 を備えていることを特徴とするデータ受信器。 - 【請求項２】前記線形くし形フィルタの出力が15の相異
なる個別値によって代表され、また前記複数のコセット
がそれぞれ前記15の相異なる個別値の３値の相異なる組
合わせを含み、データビットX2を評価するための前記手
段は、前記線形くし形フィルタの出力の信号レベルが識
別されたコセットの３個別値の中間値に近いかまたは外
側値の１つに近いかを確定するための手段を含むことを
特徴とする請求項１に記載の受信器。 - 【請求項３】マルチステート畳込みコーダを使用して第
１データビットX1をコーティングしてビットZ0、Z1を導
出しまたモジュロ−２プリコーダを使用して第２データ
ビットX2をコーディングしてビットZ2を導出することに
よって生成された３ビットZ0、Z1、Z2をそれぞれ代表す
る複数の規則的に離間された記号を含む受信データ信号
を展開するための手段であって、ここにビットZ0、Z1が
前記記号のそれぞれのサブセット（ａ−ｄ）を識別し、
前記それぞれのサブセット（ａ−ｄ）がそれぞれ２つの
等間隔で離間された記号値を含み、またビットZ1、Z2が
それぞれ２つの隣接記号値を含む前記記号のそれぞれの
対を識別する、前記受信データ信号を展開するための手
段と、 前記受信データ信号を決定するNTSC同一チャネル妨害を
低減させるためのマルチステート線形くし形フィルタ
と、 前記畳込みエンコーダの状態の組合わせと前記線形くし
形フィルタの状態のサブセットとの間の最尤度遷移シー
ケンスの特定に応答して、前記線形くし形フィルタによ
ってろ過されたデータ信号からデータビットX1、X2を評
価するためのビタビデコーダであって、線形くし形フィ
ルタの出力と対応の３値コセットの最も近い値との間隔
をそれぞれ代表する複数の分岐メトリックを発生する分
岐メトリック発生器を含み、且つ、前記各コセットは２
つの前記サブセットの記号の値の線形差を代表するよう
に成されており、さらに、データビットX1を評価し且つ
前記コセットの対応のコセットを識別するための手段を
含むビタビデコーダを含む第１復号手段と、 前記受信データ信号からのデータビットX1、X2を評価す
るための第２復号手段と、 前記評価されたデータビットX1、X2を供給するために前
記第１復号手段または前記第２復号手段を選択するため
の選択手段と、 を備えていることを特徴とするデータ受信器。 - 【請求項４】データビットX2を評価するために、前記線
形くし形フィルタでろ過された信号と前記識別されたコ
セットとに応答する手段を含むことを特徴とする請求項
３に記載の受信器。 - 【請求項５】データビットX2を評価するための前記手段
は、前記線形くし形フィルタの出力の信号レベルが識別
されたコセットの３値の中間値に近いかまたは外側値の
１つに近いかを確定するための手段を含むことを特徴と
する請求項４に記載の受信器。 - 【請求項６】前記線形くし形フィルタの状態が３ビット
値V0、V1、V2によって代表され、また前記サブセットが
前記３ビット値のビットV1を含むことを特徴とする請求
項４又は５に記載の受信器。 - 【請求項７】前記第１および第２復号手段が、前記選択
手段に応答して前記第１復号手段の機能を実行するため
のコンフィギュレーションをとりまたは前記第２復号手
段の機能を実行するためのコンフィギュレーションをと
るビタビデコーダ手段を含むことを特徴とする請求項４
又は５に記載の受信器。 - 【請求項８】マルチステート畳込みエンコーダによって
発生され且つマルチステートチャンネルを通じて受信さ
れた信号を復号するためのビタビデコーダにおいて、前
記ビタビデコーダは、前記受信信号に応答して複数の分
岐メトリックを発生するための分岐メトリック発生器
と、前記畳込みエンコーダの状態の組合わせと前記線形
くし形フィルタの状態のサブセットとの間の最尤度遷移
シーケンスを特定するため前記分岐メトリックに応答す
る手段とを備えていることを特徴とするビタビデコー
ダ。 - 【請求項９】前記の各分岐メトリックは、前記受信信号
の値と各Ｎ値コセットの最も近い値との間隔を代表する
ことを特徴とする請求項８に記載のデコーダ。 - 【請求項１０】前記特定するための手段は、前記受信信
号の第１データ成分を直接に評価し且つ前記コセットの
対応コセットを識別するための手段を含むことを特徴と
する請求項９に記載のデコーダ。 - 【請求項１１】前記受信信号と前記識別されたコセット
に応答してその第２データ成分を評価するための手段を
含むことを特徴とする請求項10に記載のデコーダ。 - 【請求項１２】前記の各コセットは３データ値を含み、
また前記の第２データ成分を評価する前記手段は、前記
受信信号のレベルが識別されたコセットの３値の中間値
に近いかまたはその外側値の１つに近いかを確定するた
めの手段を含むことを特徴とする請求項11に記載のデコ
ーダ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/272,181 | 1994-07-08 | ||
| US08/272,181 US5583889A (en) | 1994-07-08 | 1994-07-08 | Trellis coded modulation system for HDTV |
| PCT/US1995/008174 WO1996002100A1 (en) | 1994-07-08 | 1995-06-29 | Trellis coded modulation system for hdtv |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10502776A JPH10502776A (ja) | 1998-03-10 |
| JP3354938B2 true JP3354938B2 (ja) | 2002-12-09 |
Family
ID=23038750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50433596A Expired - Lifetime JP3354938B2 (ja) | 1994-07-08 | 1995-06-29 | Ｈｄｔｖ用トレリス符号化変調システム |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US5583889A (ja) |
| JP (1) | JP3354938B2 (ja) |
| KR (1) | KR100234865B1 (ja) |
| CN (1) | CN1088301C (ja) |
| BR (1) | BR9507201A (ja) |
| CA (1) | CA2181539C (ja) |
| WO (1) | WO1996002100A1 (ja) |
Families Citing this family (222)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5666170A (en) * | 1995-07-12 | 1997-09-09 | Thomson Consumer Electronics, Inc. | Apparatus for decoding video signals encoded in different formats |
| JP3171772B2 (ja) * | 1995-08-23 | 2001-06-04 | 沖電気工業株式会社 | ビタビ復号方法及びビタビ復号装置 |
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