KR100898967B1 - Ａｔｓｃ ｈｄｔｖ 수신기에서 트렐리스 디코더 트레이스백 출력을 이용한 결정 피드백 이퀄라이저 데이터 생성을 이용한 수신기 및 텔레비전 수신기 - Google Patents

Ａｔｓｃ ｈｄｔｖ 수신기에서 트렐리스 디코더 트레이스백 출력을 이용한 결정 피드백 이퀄라이저 데이터 생성을 이용한 수신기 및 텔레비전 수신기 Download PDF

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Abstract

트렐리스 디코더를 결정 장치로서 이용함으로서 ATSC 잔류 측파대(VSB) 수신기에서 aq 결정 피드백 이퀄라이저의 에러를 감소시키기 위한 장치가 제공된다. DFE에 대한 피드백 시스템은 각 비트(S0-S3)에 대한 논리 회로(1310, 1320, 1330)의 도움으로 트렐리스 디코더의 트레이스백 경로 메모리로부터 재구성된다. 이에 더해서, 동기화 심볼이 피드백 심볼 스트림으로 삽입된다.
트렐리스 디코더, 결정 장치, ATSC 잔류 측파대, 피드백 이퀄라이저, 논리 회로,

Description

ＡＴＳＣ ＨＤＴＶ 수신기에서 트렐리스 디코더 트레이스백 출력을 이용한 결정 피드백 이퀄라이저 데이터 생성을 이용한 수신기 및 텔레비전 수신기{Generation of decision feedback equalizer data using trellis decoder traceback output in an ＡＴＳＣ ＨＤＴＶ receiver}
(관련 출원에 대한 상호 참조문헌)
본 특허출원에 개시된 발명은 본 특허출원과 동시에 출원된 M.Ghosh 등의 미합중국 특허출원[대리인 관리번호 제PHILO601408호] 명칭 "ATSC VSB 수신기의 결정 피드백 이퀄라이저에서 에러 전파를 감소시키기 위한 시스템 및 방법("System and Method for Reducing Error Propagation in a Decision Feedback Equalizer of an ATSC VSB Receiver")에 개시된 발명과 관련되어 있다. 또한 본 특허출원에 개시된 발명은 본 특허출원과 동시에 출원된 D.birru의 미합중국 특허출원[대리인 관리번호 제PHIL0601429호] 명칭 "트렐리스로 코딩된 시스템을 위한 투 스테이지 이퀄라이저(a Two Stage Equalizer for Trellis coded System)"와 관련되어 있다. 이들 관련된 특허출원들은 본 발명의 양수인에게 공동으로 양도되어 있다. 이 관련된 발명 출원들의 개시는 본 특허출원에 참조되어 본 출원에 전부 설명되는 것으로서 여기에 기재되어 있는 것이다.
(이 발명의 기술 분야)
본 발명은 일반적으로는, 디지털 통신 장치에 관한 것으로서, 특히, 트렐리스 디코더로 부터 심볼 스트림 정보를 이용함으로써 ATSC VSB 수신기에서 결정 피드백 이퀄라이저의 에러를 감소시키기 위한 시스템 및 방법에 관한 것이다.
디지털 고화질 텔레비전(HDTV) 그랜드 얼라이언스(Grand alliance)는 텔레비전 산업에서 텔레비전 제조 및 연구 기관의 일 그룹이다. 수년간의 상호협력에 따른 노력의 결과로 그랜드 얼라이언스는 디지털 HDTV 시스템에 대한 표준을 개발 및 제안하였다. 그랜드 얼라이언스 표준은 연방 통신 위원회(Federal Communications Commission : FCC)에 의해서 HDTV에 대한 공식 방송 표준으로서 (몇 가지를 변경하여)채택되었다. 이러한 표준은 고급 텔레비전 시스템 위원회 디지털 텔레비전 표준("ATSC 표준")으로서 공지되어 있다.
지상 방송 채널 상에서 HDTV 송신에 대한 ATSC 표준은, 속도가 10.76 MHz인 팔(8) 레벨 잔류 측파대(VSB) 심볼 스트림으로서 변조된 열 두개(12)의 독립된 시간다중화된 트렐리스-코딩된 데이터 스트림의 열로서 이루어지는 신호를 이용한다. 이러한 신호는, 표준 VHF 또는 UHF 지상 텔레비전 채널에 대응하며, 이 채널 상에서 신호가 방송되는, 육(6) MHz 주파수 대역으로 변환된다.
ATSC 표준은 HDTV 신호의 이(2) 비트 데이터 심볼을 요청하여 팔(8) 레벨 (즉, 삼(3) 비트) 일차원 배열에 따라서 트렐리스 인코드된다. 각 데이터 심볼의 일 비트는 프리-코딩되며, 다른 것은 네 개(4)의 상태 트렐리스 코드에 따라 두개의 코딩된 비트를 생성하는 1/2 인코딩 속도에 의존한다. 인터리빙의 목적으로, 열 두개(12)의 일치하는 인코더 및 프리-코더가 매 12 연속되는 데이터 심볼마다 연속으로 동작한다. 심볼(0, 12, 24, 36,...)은 하나의 계열로서 인코드된다. 심볼(1, 13, 25, 37,...)은 제 2 계열로서 인코드된다. 심볼(2, 14, 26, 38,...)은 제 3 계열로서 인코드된다. 이와 같이 전체 열 두개(12)의 계열에 대해서 인코드된다. 그러므로, ATSC 표준은, 상기 신호에서 열 두개(12)의 계열의 시간 분할 인터레이스된 데이터 심볼에 대해서 HDTV 수신기의 열 두개(12)의 트렐리스를 요청한다. HDTV 수신기내의 각각의 트렐리스 디코더는 코딩된 데이터 심볼의 스트림에서 매 열 두번째 데이터 심볼을 디코딩한다.
ATSC 표준 수신기에서 트렐리스 디코더들은 8-VSB 심볼로 변환되기 직전에 트렐리스 인코드되며, 변조되며 방송된 원래의 디지털 데이터를 검색하기 위해서 사용된다. 트렐리스 코딩의 사용은 신호에서 수신된 신호의 잡음비를 개선시키며, 열 두개(12)의 독립적인 스트림을 시간다중화하는 것은 동일 주파수에 있는 아날로그 NTSC(National Television System Committee) 방송으로부터 공동-채널 간섭의 가능성을 감소시킨다. 약자 NTSC는 미국 텔레비전 시스템 위원회를 말한다.
네 개(4)의 상태 트렐리스 코드에 대한 각각의 트렐리스 디코더는 공지된 비터비(Viterbi) 디코딩 알고리즘에 따라서 동작한다. 각각의 디코더는 분기(branch) 메트릭 생성기 유닛, 가산-비교-선택 유닛, 및 경로-메모리 유닛을 포함한다. 예를 들면, 1987년 2월, IEEE 통신 메가진, 제25권, 제5-21면, G.Ungerboeck의 "Trellis-coded Modulation With Redundant Signal Set, Part Ⅰ, Introduction; Part Ⅱ, State of the art"를 참조해 볼 수 있다.
잡음에 손상되는 것에 더해서, 송신된 신호는 결정적 채널 왜곡 및 다중 경로 간섭에 의해서 야기되는 왜곡에도 영향을 받는다. 결국, 적응 채널 이퀄라이저는 일반적으로 이러한 영향을 보상하기 위해서 트렐리스 디코더의 정면에서 사용된다. 목표는, 가능한 만큼, 송신기의 열 두개(12)의 트렐리스 인코더에 의해서 생성된 심볼 스트림을 닮은 심볼 스트림을 생성하는 것이다.
공통적으로 사용되는 하나의 이퀄라이저 구성은 결정 피드백 이퀄라이저(DFE)라고 하는 제 2의 이퀄라이저를 사용한다. 이러한 구성에서, 컨벌루션 또는 순방향 이퀄라이저(FE)는 DFE에 의해서 보충된다. DFE에 대한 입력은 완전한 이퀄라이저(FE 및 DFE)의 현재 출력 심볼의 원래의 송신된 값의 추정이다. 결정 피드백 이퀄라이저(DFE)의 출력은 연속해서 출력 심볼을 생성하기 위해서 순방향 이퀄라이저(FE)의 출력에 가산된다. 전형적인 실행에서, 이러한 출력 심볼의 추정은 이퀄라이저 출력을 단순히 "슬라이싱"함으로서 얻을 수 있다. "슬라이싱"이라는 용어는 실제 출력의 심볼 값에 가장 근접한 (8-VSB ATSC 표준에 의해서 규정된 팔(8) 레벨의) 허용된 심볼 값을 취하는 프로세스를 일컫는다. 결정 피드백 이퀄라이저(DFE)에서 "슬라이스된" 심볼을 이용하는 것은 덜 복잡한 근접 최적 에러율 성능을 제공한다. 그러나, 이러한 방법에서는, 에러를 슬라이싱 함으로서 야기되는 에러 전파의 문제가 생길 수 있다. HDTV 신호에 대한 이퀄라이저 후에 전형적인 심볼 에러율이 이십 퍼센트(20%)까지 설정될 수 있으므로, 이것은 DFE 필터 탭의 수가 클 때 심각한 문제가 될 수 있다.
이퀄라이저 후에, HDTV 신호는 송신기에서 수행된 1/2 속도 트렐리스 코딩에 기초하여 심볼 스트림을 디코딩하기 위해서 비터비 알고리즘을 이용하는 트렐리스 디코더에서 디코딩된다. 전술된 바와 같이, ATSC 표준은 열 두개(12)의 트렐리스 인코더 및 디코더가 시간다중화되는 방식으로 병렬로 사용되는 것을 규정한다. 트렐리스 디코딩에는 신호의 송신 에러를 더 수정하기 위해서 바이트 디-인터리빙 및 리드 솔로몬 디코딩이 따른다.
종래의 시스템 및 방법에서는, ATSC VSB 수신기에서 사용되는 결정 피드백 이퀄라이저에서 에러 전파를 감소시킬 필요가 있다.
(이 발명의 요약)
종래 기술의 전술된 결함을 해결하기 위해서, 본 발명의 시스템 및 방법은 트렐리스 디코더로 부터 심볼 스트림 정보를 이용함으로서 ATSC VSB 수신기에서 결정 피드백 이퀄라이저의 에러 전파를 감소시킨다.
적응 채널 이퀄라이저로부터의 출력 심볼들은 트렐리스 디코더에 입력된다. 트렐리스 디코더는 "슬라이싱"과 같은 것을 만드는 "하드" 결정에 반대되는 것으로서 원래 송신된 심볼 값에 가장 유사한 심볼 값을 결정하는 "소프트" 결정을 이용한다. 소프트 결정 방법은 주어진 값을 갖는 심볼에 이어지는 심볼이 트렐리스 인코더에 의해서 가정하는 것이 허용되는 제한된 값 세트를 고려하게 된다. 소프트 결정 방법은 현재의 심볼을 고려하기만 하는 하드 결정에 의해서 획득될 수 있는 것 보다 더 신뢰성 있는 실제 값의 추정을 획득하도록 이러한 부가적인 정보를 이용한다.
본 발명의 시스템 및 방법은 결정 피드백 이퀄라이저(DFE)에 대한 입력으로서 사용되는 이퀄라이저 출력의 추정을 생성하기 위해서 트렐리스 디코더로부터 정보를 이용한다. 본 발명의 시스템 및 방법은 필수적으로 트렐리스 디코더를 이퀄라이저에 결합하여 결정 피드백 이퀄라이저(DFE)에 의해서 필요로 하는 실제의 심볼값의 추정을 제공한다. 이미 수신된 심볼로 이루어지며 규정된 길이를 갖는 경로 상에서 트레이스-백을 수행하는, 비터비 알고리즘의 특성으로 인해서, 추정은 현재의 심볼은 물론이고, 이러한 경로를 구성하는 이전의 모든 심볼에 대해서도 제공된다. 비터비 알고리즘이 가우스 채널 잡음의 상태 하에서 송신된 심볼 데이터의 값에 대한 최적의 추정을 제공하는 것으로 공지되어 있지만, 그러한 방법은 이퀄라이저 출력의 간단한 슬라이싱을 이용하여 가능했던 것 보다 결정 피드백 이퀄라이저(DFE)에 입력되는 더 신뢰성 있는 데이터를 야기한다. 이것은 다시 이퀄라이저 성능을 더 양호하게 하며, 따라서 트렐리스 디코더에 입력되는 데이터를 더 신뢰성 있게 만든다.
관련된 방법은 제 2 이퀄라이저를 이용하며, 그 결정 피드백 이퀄라이저(DFE) 입력은 이퀄라이저 적응을 위한 트레이닝 열은 물론이고 이러한 트렐리스 디코더의 출력이다. 트렐리스 디코더가 심볼 데이터의 최적의 추정을 제공하므로, 그 출력은 단지 추정일 뿐이고 공지된 트레이닝 열의 경우에서와 같이 송신된 데이터의 이전의 지식을 구성하지 않는다 할지라도 트레이닝 열로서 신뢰성 있게 사용될 수 있다.
열 두개(12)의 시간다중화된 비터비 디코더로 이루어지는 ATSC 트렐리스 디코더 시스템은 매우 복잡하며 실행해야 하는 상당한 하드웨어를 필요로 한다. 또한, 적응성 채널 이퀄라이저는, 일반적으로, 그 이퀄라이저를 실행하는데 필요한 하드웨어의 양에 있어서 디지털 데이터 복조기 중에서 가장 복잡한 구성요소이다. 그러므로 가장 비싼 구성요소이기도 하다.
본 발명의 원리에 따른 트렐리스 디코더는 복수의 인터리브된 데이터 심볼 계열의 각각을 디코딩하기 위해서 적응되며, 각 계열은 허용되는 트렐리스 코드값의 다중-레벨 배열에 따라서 트렐리스 인코드되어 있다. 그러한 디코더는 각각의 계열에 대해서 각각의 트렐리스 상태의 분기 메트릭스를 그러한 계열의 연속되는 데이터 심볼에 대해서 연속해서 결정된 것으로서 도출하기 위한 분기 메트릭스 생성기를 포함한다. 상기 분기 메트릭 및 트렐리스 상태 정보는, 각 계열 내에서 연속해서 수신된 데이터 심볼들에 따라서 각 계열에 대해 연속해서 업데이트되는 최상의 메트릭 경로들을 결정하는 가산-비교-선택(ACS) 유닛에 공급된다. 또한 디코더는 연속되는 경로 메모리 단들을 포함하며, 각 단의 출력은 다음에 이어지는 단의 입력이 되며, 각 단은 그 전단으로부터 수신하여 상기 각각의 계열의 미리 수신된 데이터 심볼에 대해서 트렐리스를 통해서 최상의 메트릭을 갖는 경로를 식별하는 포인터를 저장하며, 제 1 단은 ACS 유닛으로부터 수신하며 상기 각각의 계열의 현재 수신된 데이터 심볼들에 대해서 트렐리스를 통해서 최상의 메트릭을 갖는 경로를 식별하는 포인터를 저장한다. 최종 메모리 단은 그에 따라서 그 안에 모든 경로 메모리 단들의 저장된 트렐리스 상태들의 계열들의 각각에서 데이터 심볼들 중 가장 이른 것에 대응하는 트렐리스 상태들에 대해서 포인터를 저장하게 될 것이며, 그 트렐리스 상태들로 부터 상기 가장 이른 데이터 심볼의 완전히 디코딩된 값이 표시된다.
본 발명의 한가지 특징에 따라서, 디코더는 ATSC 표준의 네 개(4)의 상태 코드를 포함하여, 어떤 트렐리스 코드에 대해서, 트렐리스 상태들이 복수의 서로 다른 그룹으로 분할되어 주어진 그룹에서 임의의 시간에 존재하는 상태들이 그 동일 그룹내의 이전의 트렐리스 상태들로부터 야기될 수 있다는 사실을 이용한다. 그에 더해서, 임의의 기존 상태는 소수의 가능한 이전 것의 상태들로부터 도출될 수 있을 뿐이다. 그러한 두 가지 특징들을 갖는 코드들은 "양호하게 정의된" 코드들이라고 한다. 특히, 양호하게 정의된 코드들 중 더 큰 수에서, 가능한 이전 것의 상태의 수는 트렐리스 코딩된 입력 비트들의 수에 의존한다. 그러한 수는 ATSC 표준 및 현재 사용되는 복수의 트렐리스 코드들에서 일(1)이며, 따라서 그러한 코드들에서 가능한 이전 것의 상태들의 수는 단지 이(2) 이다. ATSC 표준의 네 개(4)의 상태 트렐리스 코드는 양호하게 정의된 코드의 일 예로서, 이에 따라서 두개의 ACS 서브-유닛을 제공하여 제 1 및 제 2 그룹 중 각각의 것에서 단지 두개의 트렐리스 상태들에 대해서 최상의 메트릭 경로 데이터를 각각 도출한다. 따라서 각각의 그러한 ACS 서브-유닛은 설계 및 동작에서 훨씬 더 간단한 것으로서 상기 양 그룹들에 대한 단일 ACS 서브-유닛이 될 수 있다. 이러한 방법은 임의의 수의 상태의 양호하게 정의된 코드들에 대해서 취해질 수 있다. 예를 들면, 팔(8) 상태 코드로 각각 두개(2)의 상태인 네 개의 그룹이 가능하며, 네 개의 ACS 유닛은 각각 그러한 한 개의 그룹을 처리하게 된다.
본 발명의 또 다른 특징에 따라서, 경로 메모리 유닛은 단일 랜덤 엑세스 메모리(RAM)에서 연속되는 저장 섹션들에 의해서 구성되는데, 이는 경로 메모리 유닛의 단순화가 유사한 양만큼 요구된 입력/출력을 감소시키기 때문이다.
본 발명에서 개발된 "양호하게 정의된" 코드의 또 다른 특징은 트렐리스 코드의 각 상태에 대해 요구되는 경로 메모리의 단순화이다. 임의의 기존의 상태가 가능한 이전 것의 상태의 단지 작은 수 "s"로 부터 도달하였으므로, 포인터를 모든 가능한 이전 것의 상태로 저장하는 것은 필요하지 않다. 대신에, 포인터가 저장되는데 이는 가능한 이전 것의 상태들의 작은 세트 사이에서 구별된다. 이것은 적어도 log2s와 같은 복수의 메모리 소자만을 요구한다. 포인터를 이전 것의 상태로 명백하게 결정하기 위해서 특정 세트들을 식별하는 정보가 사용된다. 이것은 포인터를 이전 것의 상태로 결정하는데 요구되는 여분의 논리에서 작은 패널티가 지불될 수 있음을 의미한다. 그러나, 양호하게 정의된 코드의 제 2 조건, 즉 주어진 그룹에서 임의의 시간에 존재하는 것들이 그 동일 그룹에서 이전 상태들로부터 야기된 코드 상태들의 고유의 그룹들의 조건은, 여분의 논리가 종래의 경로 메모리 유닛을 실행하는데 요구되는 것 보다 실제로 더 간단하게 되는 것을 보장한다. 그러한 단순화는 네 개(4)의 상태 코드의 경우에 인수 이(2) 만큼 감소되도록 하며, 팔(8) 상태 코드의 경우에 인수 삼(3) 만큼 감소되도록 한다. 그러므로 메모리 용량의 저장은 상당하다.
네 개(4)의 상태 ATSC 코드에 대해서 특정한 본 발명의 또 다른 특징은, 모든 단에서 가능한 이전 것의 상태들 중에서 포인터를 선택하는데 요구되는 경로 메모리 논리가 단순화되어 전체 경로의 각 트레이스백 부분의 계산을 위해서 요구되는 조합 논리의 전파 지연이 인수 이(2) 만큼 감소된다는 것이다. 이것은 트렐리스 디코더가 동작될 수 있으며 더 적은 논리 소자들을 야기하는 속도에 대해서 중요한 장점들을 갖는다.
본 발명에 따른 HDTV 수신기는, 각각 연속되는 데이터 세그먼트들을 포함하는 연속되는 데이터 프레임들을 갖는 디지털 HDTV 신호를 수신하도록 적응되며, 각각의 세그먼트는 연속되는 데이터 심볼들을 포함하며, 이 데이터 심볼들은 허용되는 코드값들의 다중 레벨 배열을 갖는 코드에 따라서 인코드되는 각각의 트렐리스인 복수의 데이터 스트림들을 형성하도록 인터리브된다. 그러한 수신기는 전술된 바와 같이 트렐리스 디코더를 포함한다.
본 발명의 한가지 목적은 트렐리스 디코더로부터 심볼 스트림 정보를 이용함으로서 ATSC VSB 수신기에서 결정 피드백 이퀄라이저의 에러를 감소시키기 위한 시스템 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 트렐리스 디코더에서 심볼들에 대한 "최상의 추측" 값들을 디코딩하기 위한 시스템 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 ATSC VSB 수신기에서 트렐리스 디코더로부터 결정 피드백 이퀄라이저로 심볼들에 대한 "최상의 추측" 값들을 전달하는 시스템 및 방 법을 제공하는 것이다.
본 발명의 또 다른 목적은 트렐리스 디코더로부터 심볼에 대한 "최상의 추측" 값들을 이용하는 결정 피드백 이퀄라이저를 갖는 ATSC VSB 수신기의 채널 균등화를 수행하기 위한 시스템 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제 1 이퀄라이저 유닛 및 제 1 트렐리스 디코더의 제 1 조합 및 제 2 이퀄라이저 유닛 및 제 2 트렐리스 디코더의 제 2 조합을 이용함으로서 ATSC VSB 수신기의 결정 피드백 이퀄라이저 에러를 감소시키기 위한 시스템 및 방법을 제공하는 것이다.
전술된 것은 본 발명의 특징 및 기술적인 장점들을 보다 넓게 개요를 설명한 것으로서 당업자라면 다음에 설명되는 본 발명의 상세한 설명을 더 잘 이해할 수 있을 것이다. 본 발명의 부가적인 특징 및 장점들이 이하 설명되는데 이는 발명의 청구범위의 대상이 된다. 당업자라면 본 발명의 동일 목적을 수행하기 위해서 다른 구성을 수정하거나 또는 설계하기 위한 기초로서 개시된 개념 및 특정 실시예를 쉽게 사용할 수 있음을 알 수 있다. 당업자라면 그러한 균등한 구성이 가장 넓은 형태로 볼 때 본 발명의 사상 및 범위와 다르지 않음을 알 수 있다.
본 발명의 상세한 설명을 논하기에 앞서서, 본 문헌에서 계속해서 사용되는 특정 단어 및 구에 대한 정의를 설명하는 것이 좋을 것이다. 즉, 용어 "포함하는(include, comprise)" 및 그 파생어들은 제한 없이 포함하는 것을 의미하며, 용어 "또는(or)"는 및/또는 에 해당하는 의미를 포함하는 것이며, 구 "-와 연관되는(associated with, associated therewith)" 및 그 파생어들은 포함하는, -내 에 포함되어 지는, -와 상호접속되는, 포함하고 있는, -내에 포함되는, -에 또는 -와 접속되는, -에 또는 -와 결합하는, -와 통하는, -와 상호동작하는, 인터리브되는, -을 나란히 놓는, -에 근접하는, -에 또는 -에서 속박되는, -을 갖는, -을 소유하는 등, 및 용어 "제어기", "프로세서", 또는 "장치"는 적어도 하나의 동작을 제어하는 임의의 장치, 시스템 또는 그 부품을 의미하며, 그러한 장치는 하드웨어, 펌웨어 또는 소프트웨어, 또는 그러한 것 중 적어도 두개의 결합에서 수행될 수 있다. 특정 제어기와 연관된 기능성은 국부적으로 또는 원격으로 집중되거나, 또는 분산된다. 특히, 제어기는 하나 이상의 데이터 프로세서들, 및 연관된 입력/출력 장치 및 메모리를 포함할 수 있는데, 이는 하나 이상의 응용 프로그램들 및/또는 동작 시스템 프로그램을 실행한다. 어떤 단어들 및 구들에 대한 정의는 본 특허 문헌 내내 제공된다. 당업자라면 대부분의 경우는 아니라 할지라도, 많은 경우에, 그러한 정의들이 그와 같이 정의된 단어 및 구를 장래에 이용하는 것은 물론이고 이전에 이용하는 것에도 적용됨을 알 수 있다.
본 발명 및 그 장점을 더 완전히 이해하기 위해서, 첨부된 도면을 통해서 설명된 다음 설명을 참조할 수 있으며, 여기서 동일 번호는 동일 객체를 지정한다. 즉,
도 1은 예시적인 고화질 텔레비전(HDTV) 송신기의 블록도
도 2는 예시적인 고화질 텔레비전(HDTV) 수신기의 블록도
도 3은 인터리브된 데이터 심볼들의 열 두개(12)의 그룹에 대한 열 두개(12)개의 병렬 트렐리스 인코더 및 프리-코더 유닛들을 포함하는 트렐리스 인코더의 블록도
도 4는 하나의 예시적인 트렐리스 인코더 및 프리-코더 유닛(도 3에 도시된 열 두개(12)의 그러한 유닛들 중 하나) 및 팔(8) 레벨 심볼 맵퍼의 블록도
도 4a는 배열 코드값들 R의 네 개(4)의 서브셋들 a, b, c, d를 도시한 도면
도 5a, 5b 및 5c는 도 4에 도시된 것으로서 예시적인 ATSC 트렐리스 인코더에 적용되는 트렐리스도, 상태도, 및 트렐리스 코드 값 표를 도시한 도면
도 6은 예시적인 ATSC 트렐리스 디코더의 블록도
도 7은 순방향 이퀄라이저(FE) 필터 및 결정 피드백 이퀄라이저(DFE) 필터를 포함하는 적응성 채널 이퀄라이저의 블록도;
도 8은 적응성 채널 이퀄라이저에서 사용하기 위한 적응성 무한 임펄스 응답(FIR) 필터의 블록도
도 9는 순방향 이퀄라이저(FE)를 트렐리스 디코더로 접속하며 트렐리스 디코더를 결정 피드백 이퀄라이저(DFE) 필터에 접속하는 것을 도시하는 본 발명의 블록도
도 10은 트렐리스 디코더를 결정 피드백 이퀄라이저(DFE) 필터에 접속하는 것을 더 상세히 보여주는 본 발명에 따른 블록도
도 11은 ATSC 트렐리스 디코더의 예시적인 트레이스백 논리 유닛의 블록도
도 12는 ATSC 트렐리스 디코더의 경로 메모리 유닛(PMU)의 예시적인 랜덤 엑 세스 메모리(RAM) 실행에 대한 블록도
도 13은 ATSC 트렐리스 디코더의 생존 경로를 위한 심볼 스트림을 재구성하는 것이 가능한 본 발명의 데이터 신호 선택 회로의 블록도
도 14는 생존 경로에 대한 재구성된 심볼 스트림을 결정 피드백 이퀄라이저(DFE) 유닛에 제공하는 것이 가능한 본 발명의 논리 회로의 블록도
도 15는 본 발명의 방법의 유리한 실시예를 도시한 순서도.
후술되는, 도 1 내지 15 및 본 특허 문헌에서 본 발명의 원리를 기술하는데 사용되는 여러 실시예들은 단지 예에 불과하며 어떤 방법으로도 본 발명의 범위를 제한하기 위한 것이 아니다. 이어지는 예시된 실시예의 설명에서, 본 발명은 고화질 텔레비전 시스템에 통합되거나 또는 그에 관해서 사용된다. 당업자라면 본 발명의 예시된 실시예가 디지털 데이터를 변조 및 복조하기 위해서 다른 유사한 형태의 시스템들에서 사용하기 위해서 쉽게 변형될 수 있음을 알 수 있다.
도 1은 예시적인 고화질 텔레비전(HDTV) 송신기(100)의 블록도를 도시한다. MPEG 호환성 데이터 패킷은 순방향 에러 교정(FEc)을 위해서 리드 솔로몬(RS) 인코더(110)에 의해서 인코드된다. 각 데이터 필드의 연속적인 세그먼트에서 데이터 패킷들은 데이터 인터리버(120)에 의해서 인터리브되며, 인터리브된 데이터 패킷들은 트렐리스 인코더 유닛(130)에 의해서 더 인터리브 및 인코드된다. 트렐리스 인코더 유닛(130)은 각 심볼에 대해서 세 개(3)의 비트를 표시하는 데이터 심볼의 스트림을 생성한다. 세 개의 비트 중 하나는 프리-코딩되며 다른 두개의 비트들은 네 개(4)의 상태 트렐리스 인코딩에 의해서 생성된다.
후에 더 상세히 설명되는 것처럼, 트렐리스 인코더 유닛(130)은 열 두개의 인터리브된 코딩된 데이터 열을 제공하기 위해서 열 두개(12)의 병렬 트렐리스 인코더 및 프리-코더 유닛들을 포함한다. 각 트렐리스 인코더의 인코드된 세 개(3) 비트 및 프리-코더 유닛은 멀티플렉서(140)내의 필드 및 세그먼트 동기화 비트 열과 결합된다. 파일럿 신호가 파일럿 삽입 유닛(150)에 의해서 삽입된다. 데이터 스트림은 이어서 VSB 변조기(160)에 의해서 잔류 측파대(VSB) 압축 캐리어 팔(8) 레벨 변조가 이루어진다. 데이터 스트림은 결국 변환기(170)에 의해서 무선 주파수(RF)로 업-변환된다.
도 2는 예시적인 고화질 텔레비전(HDTV) 수신기(200)의 블록도를 도시한다. 수신된 RF 신호는 튜너(210)에 의해서 중간 주파수(IF)로 다운-변환된다. 신호는 이어서 IF 필터 및 검출기(220)에 의해서 필터되고 디지털 형태로 변환된다. 검출된 신호는 이어서 각각 팔(8) 레벨 배열에서 하나의 레벨을 표시하는 데이터 심볼의 스트림의 형태가 된다. 상기 신호는 이어서 NTS 거절 필터(230)에 의해서 필터되어 이퀄라이저 및 위상 트랙커 유닛(240)에 의해서 이퀄라이제이션 및 위상 트랙킹된다. 재생된 인코딩된 데이터 심볼은 이어서 트렐리스 디코더 유닛(250)에 의해서 트렐리스 디코딩된다. 또한 디코딩된 데이터 심볼은 이어서 데이터 디-인터리버(260)에 의해서 디-인터리브된다. 데이터 심볼은 이어서 리드 솔로몬 디코더(270)에 의해서 리드 솔로몬 디코딩된다. 이것은 송신기(100)에 의해서 송신된 MPEG 호환성 데이터 패킷을 재생한다.
도 3은 데이터 인터리버(120)로 부터 인터리브된 데이터가 트렐리스 인코딩 프로세스 동안에 더 인터리브되는 방법을 도시한다. 트렐리스 인코더 유닛(130)의 디멀티플렉서(130)는 열 두개(12)의 연속되는 트렐리스 인코더 및 프리-코더 유닛(320a, 320b, 320c,...320k, 및 320L) 중에서 열 두개(12)의 데이터 심볼로된 각각의 연속되는 계열을 분배한다. 열 두개(12)의 연속되는 트렐리스 인코더 및 프리-코더 유닛의 인코드된 출력은 이어서 멀티플렉서(330)에 의해서 시분할 다중화되어 단일 데이터 스트림을 형성한다. 단일 데이터 스트림은 트렐리스 인코더 유닛(130)의 팔(8) 레벨 심볼 맵퍼(430)에 전달된다.
도 4는 예시적인 트렐리스 인코더 및 프리-코더 유닛(320a) 및, 팔(8) 레벨 심볼 맵퍼(430)에 대한 출력의 블록도를 도시한다. 도 4에는 트렐리스 인코더 및 프리-코더 유닛(320a)을 팔(8) 레벨 심볼 맵퍼(430)에 결합하는 멀티플렉서(330)가 도시되지 않는다. 트렐리스 인코더 및 프리-코더 유닛(320a)은 프리-코더(410) 및 트렐리스 인코더(420)를 포함한다. 인코드되는 각각의 데이터 심볼은 두개의 비트, X1, 및 X2를 포함한다. 비트 X2는 프리-코드된 비트 Y2를 도출하기 위해서 하나의 비트 레지스터(440)를 포함하는 프리-코더(410)에 의해서 프리-코드된다. 비트 Y2는 트렐리스 인코더(420)에 의해서 더 변경되지 않으며 비트 Z2로서 출력된다.
다른 입력 비트, X1은 프리-코더(410)를 통과하지 않는다. 비트 X1(또한 비 트 Y1으로 지정됨)은 트렐리스 인코더(420)를 통과한다. 트렐리스 인코더(420)는 일 비트 데이터 레지스터(450, 460)를 이용하여 속도 1/2 트렐리스 코드에 따라서 비트 X1을 인코드한다. 그 결과는 비트 Z0 및 비트 Z1로서 출력된다. 그러므로, 세 개의 비트(즉, 비트 Z1, 및 비트 Z2)는 트렐리스 인코더(420)에 의해서 팔(8) 레벨 심볼 맵퍼(430)로 출력된다. 팔(8) 레벨 심볼 맵퍼(430)는 세 개의 비트를 허용 가능한 코드값의 팔(8) 레벨 배열의 값 R로 변환한다. R에 대한 허용 가능한 코드값들은 -7, -5, -3, -1, +1, +3, +5, +7 이다. 이러한 값들은 팔(8) 레벨 심볼 맵퍼(430)에 도시된 세 개의 비트 조합에 대응한다.
전술된 프로세스는 열 두개의 인터리브된 데이터 심볼 계열 각각에 대해서 수행된다. 팔(8) 레벨 심볼 맵퍼(430)는 주어진 세 개의 입력 비트 세트에 대한 정확한 R 코드값을 선택하기 위한 룩-업 테이블을 포함한다. 팔(8) 레벨 배열은 비트 Z1 및 Z0에 대한 네 개의 가능한 서브셋은 갖으며, 각각의 서브셋은 프리-코드된 비트 Z2가 제로("0") 또는 일("1")인지에 따라서 듀얼 가능한 배열 값을 갖는다. 이러한 서브셋 및 대응하는 배열 값은 도 4a에 도시된다. 또 다른 인코더의 세부점 및 그 동작은 ATSC 표준의 부록 D에 주어진다. 트렐리스 인코딩 및 디코딩에 포함되는 논리 동작의 기본 설명에서, 1986년, 뉴욕, 맥으로 힐, 제 2 판, 제562-571면, H. Taub 의, "Principles of communication Systems"를 참조해 볼 수 있다.
단일 트렐리스 디코더가 HDTV 신호로부터 획득된 열 두개의 인터리브된 데이 터 심볼의 계열을 디코딩하는 방법을 이해하기 위해서, 도 5a의 네 개(4)의 상태 트렐리스도를 참조해 볼 수 있다. 도 5a 및 도 5b의 대응하는 상태도는 트렐리스 인코더(420)에 보충하는 도 4의 프리-코더(410)를 무시하는데, 그 이유는 프리-코딩이 ATSC 표준에서 기술되는 매우 간단한 역(inverse)을 가지고 있기 때문이다. 도 5a의 트렐리스도는 연속되는 심볼 주기로 도 4의 코딩되지 않은 비트 X1의 연속되는 값들에 관한 것이다. 두개의 액티브 레지스터(450, 460)는 임의의 심볼 주기 동안에 네 개(4)의 가능한 코드 상태 "00", "01", "10", "11"을 결정하는 비트 값을 갖는다. 다음 X1 비트가 제로('0")이면, 현재의 코드 상태는 실선으로 표시된 연속되는 상태로 변경되고 현재 상태를 버리게 되며, X1 비트가 일("1")이면, 현재 상태는 점선으로 표시된 연속되는 상태로 변경되고 현재 상태를 버린다. 디코더의 출력은 상태 변경 라인의 끝에서 각 경우에 표시된 Z1, Z0 서브셋이다.
따라서, 예를 들어, 현재의 코드 상태 D1, D0 및 다음 X1 비트가 제로("0")이면, 다음 코드 상태 D1, D0는 "10"가 되며 디코더의 Z1, Z0 출력 서브셋은 "01"가 된다. 디코더에 의해서 수신된 프리-코딩된 비트 Z2는 전술된 바와 같이, 트렐리스 상태들 사이에서 각각의 전이로부터 나올 수 있는 두개의 가능한 출력들 사이를 구분하는데 사용된다. 코딩되지 않은 입력 비트 X1로 부터 나오는 가능한 코딩된 출력 서브셋들 Z1, Z0, 및 현재(PS) 및 다음(NS) 코드 상태들 D1, D0 사이의 가능한 전이가 도 5c의 표에 도시된다. 임의의 주어진 코드 상태(즉, 레지스터(450, 460)내의 비트의 값들 D1, D0)에서, 제로("0") 또는 일("1")인지에 따라서, 단지 두개의 가능한 전이들이 입력 비트 X1에 의해서 생성될 수 있다. 도5a에 도시된 바와 같이, 특정 초기 코드 상태 D1, D0(전형적으로는 "00")가 주어지는데, 입력 비트 X1의 특정 열은 트렐리스도를 통해서 특정 경로를 선택한다. 도 4a에 도시되며 도 5a에서 상태 전이 라인 상에 표시되는 전술된 네 개의 서브셋, a, b, c 및 d를 구성하는 출력 Z1, Z0의 네 개의 가능한 값들이 있다. 코드 상태 및 가능한 전이들은 도 5b의 상태도에 도시된다. 여기서 각각의 전이 라인은 다음과 같이 표시된다. 즉,
(X1)/(Z1Z0) (1)
여기서 X1은 입력 비트 값이며, Z1,Z0는 최종 코딩된 출력 서브셋이다.
트렐리스 디코더는 송신된 열의 수신된 잡음-오염된 인코딩된 버전으로부터 송신된 데이터 심볼의 열을 재구성해야 한다. 제 1 단계는 수신된 심볼에 의해서 표시된 코드 서브셋을 식별하는 것이다. 그러한 서브셋에 대응하는 두개의 배열 포인트들의 가장 근접한 선택은, 두개의 배열 포인트들 사이의 정확히 반을 하나의 레벨에서 설정한 임계치를 갖는 검출기를 통해서 수신된 심볼을 통과시킴으로서 이루어진다. 이러한 방식에서 정확한 결정은 송신된 인코딩된 심볼에 대한 것으로서 이루어질 수 있다.
코딩된 심볼들의 수신된 열을 평가하기 위해서, 트렐리스도를 통한 경로들은 정확히 결정되어야 한다. 필수적으로, 트렐리스도를 통해서 존재하는 모든 가능한 경로들 중에서 실제 수신된 심볼 열에 "가장 가까운" 것이 선택되어야 한다. 이것은 초기에는 불규칙한 계산 횟수를 요청하는 것처럼 보이지만, 비터비 알고리즘을 이용함으로서 상당히 단순화가 이루어진다. 이것은 1979년, 뉴욕, 맥그로 힐, 비터비 등에 의한 "Principles of Digital communication and coding"에 기술되어 있다. 비터비 알고리즘에 따라서, 모든 트렐리스 디코딩 프로세스의 단에서 생존 경로의 수는 트렐리스 코드의 트렐리스 상태들의 총 수와 같다. 즉, 실제로 수신된 열에 가장 가까운 매치로 이루어지는, 하나의 생존 경로는, 트렐리스의 다음 상태로 계속된다. 이것은 수신된 열과 트렐리스내의 특정 분기 사이의 매치가 메트릭으로 기술될 수 있으며, 분기 메트릭스가 부가된다는 사실에 기초해 있다. 하나의 경로의 누적 메트릭은 경로 메트릭이라고 하며, 그 경로에 대한 모든 분기 메트릭스의 합이다. 각각의 분기 메트릭은 도 5a내의 트렐리스도내의 특정 분기에 대응하는 출력과 그 분기에 대응하는 실제 수신된 심볼값 사이의 차에 대응한다.
따라서, 비터비 디코더는 수신된 비트 값과 모든 트렐리스 경로들의 비트 값들 사이의 각 비트 주기에서 거리("분기 메트릭")를 계산하는 분기 메트릭 생성기(BMG) 유닛을 요청하며 그러한 비트 주기 동안에 존재하는 코드 상태에 다가간다. 분기 메트릭스는 누적된 경로 메트릭스를 유지하는 가산-비교-선택(ACS) 유닛에 공급되는데, 이는 각각의 코드 상태에 대한 것이다. 또한 ACS 유닛은 각각의 연속되는 새로운 코드 상태에 대해서, 그 상태에 대해서 최소의(즉, 최상의) 경로 메트릭을 갖는 경로를 결정하며 이 경로는 그러한 코드 상태에 대해서 새로운 경로를 정의하는 경로 메모리 유닛(PMU)내에서 포인터의 형태로 선택 및 저장된다. 그 것은 그러한 코드 상태에 대해서 가장 유사한(생존자) 트렐리스 경로를 구성한다. 마지막으로, 트레이스백 유닛은 누적된 생존자 경로들을 따라서 트레이스 백하며 따라서 가장 유사한 송신된 데이터 열을 구성하는 비트의 열을 결정한다. 트레이스백 단계의 수는 디코딩 깊이라고 하며, 트레이스백 경로에서 가장 오래된 비트는 디코딩된 비트로서 출력된다. 그러므로 트레이스백 유닛은 가장 최근의 트레이스백 단계의 전술된 수를 저장하며, 이는 포인터 또는 "결정 벡터"의 형태이다.
전술된 바에 따라서, 모든 목적지 상태에 대해서(도 5a의 우측의) ACS 유닛은 적당한 분기 메트릭을 결정하여 이미 누적된 경로 메트릭에 추가하며 그 목적지 상태에서 종료되며, 이어서 가장 작은 최종 경로 메트릭을 갖는 것을 생존 경로로서 선택하는 이전의 상태들로 돌아간다.
생존 경로를 야기하는 상태 전이의 설명은, 이어지는 각각의 연속되는 수신된 심볼에 이어서 하나의 열에 저장되어야 함을 알 수 있다. 이것은 현재의 상태에 다가가는 누적된 경로 메트릭과, 또한 현재의 상태에 도달하기 위해서 모든 이전의 상태들 사이의 정밀한 전이 순서로 이루어진다. 명백히, 주어진 상태로 이끄는 모든 가능한 전이를 저장하는 것은 불가능하다. 서브-최적의 솔루션은 현재의 상태에 앞서는 규정된 상태의 개수까지 모든 전이를 저장하는 것이다. 현재의 전이에서 존재하는 모든 상태들 중에서 최상의 메트릭을 가져온 가장 이른 분기에 대응하는 경로 메모리 유닛(PMU)에 저장된 포인터에 대응하는 트렐리스 상태 전이는 디코딩된 심볼을 결정하는데 사용된다. 그러한 디코딩된 심볼은 프리-코딩된 비트 및 서브셋 a, b, c 및 d 중 어느 것이 전술된 인코드된 비트에 대응하는지를 식별함으로서 설 명된다. 이러한 트렐리스 디코딩 전략은 이미 공지되어 있으며 이미 참조된 텍스트북에 비터비에 의해서 그리고 1990년 글로비컴, H. Lou 등에 의한 기술 논문 명칭 "a Programmable Parallel Processor architecture For a Viterbi Detector"에 기술되어 있다.
각각의 생존 경로 메트릭의 전이 히스토리는 경로 메모리 유닛(PMU)에 저장된다. 논리 함수로부터 메모리 기반 함수를 분리시키는 PMU의 간소화된 실행이 1981년, 9월 IEEE 통신, 제 com-29권, 제 9 호, C. M. Rader에 의한 기술 논문 명칭, "Memory Management in a Viterbi Decoder"에 기술되어 있다. 기본적으로, 그 아이디어는 현재의 상태에 최상으로 대응하는 과거 상태 전이 순서를 계산하는 것이다. 모든 상태에 대해서 저장될 필요가 있는 것은 최상으로 대응하는 이전 상태에 대한 선택적인 포인터이다. 이러한 포인터들은 PMU의 가장 이른 단에서 선택된 분기를 식별하고 결국 완전한 열에서 초기에 디코딩된 심볼을 식별하는데 순차적으로 사용될 수 있다.
도 6은 예시적인 ATSC 트렐리스 디코더(250)의 블록도를 도시한다. 트렐리스 디코더 유닛(250)은 분기 메트릭 생성기(BMG) 유닛(610), 가산-비교-선택(ACS) 유닛(620), 경로 메모리 유닛(PMU)(630), 트레이스백 유닛(640), 및 서브셋 비트 지연 유닛(650)을 포함한다. 또한 트렐리스 디코더 유닛(250)은 서브셋 비트 멀티플렉서(670) 및 출력 디코드 논리 유닛(680)을 포함한다. 분기 메트릭 생성기(BMG) 유닛(610)내의 용어 "met_a", "met_b", "met_c" 및 "met_d"은 각각의 서브셋(a, b, c, d)에 대응하는 현재의 입력 심볼에 대한 분기 메트릭을 일컫는다. 분기 메트릭 생성기(BMG) 유닛(610)내의 용어 "sub_a", "sub_b", "sub_c" 및 "sub_d"은 각각의 서브셋(a, b, c, d)에 대응하는 현재의 입력 심볼에 대한 서브셋(코딩되지 않은) 비트를 일컫는다. 가산-비교-선택(ACS) 유닛(620)에서 용어 "svr0", "svr1", "svr2", 및 "svr3"은 각각의 가능한 현재의 상태에 대응하는 생존자 경로를 위한 이전의 트렐리스 상태에 대한 포인터를 일컫는다. 가산-비교-선택(ACS) 유닛(620)에서 용어 "SVR"은 가장 낮은 누적 메트릭을 갖는 생존 경로를 일컫는다. 각각의 생존자 경로에서 이전 상태에 대한 포인터 "svr0", "svr1", "svr2", 및 "svr3"는 각각 하나(1) 또는 두개(2)의 비트를 이용하여 실행될 수 있다.
여기서 기술된 트렐리스 디코더 유닛(250)의 성분 구성요소들은 단지 예시적이며, 여기서 주어진 기능 설명으로 부터 당업자라면 각각의 이러한 트렐리스 디코더 유닛(250)의 성분 구성요소의 여러 논리 회로 수행이 채용될 수 있음을 알 수 있다.
BMG 유닛(610)의 입력은 도 2의 디지털 수신기를 참조하여 전술된 송신된 팔(8) 레벨 VSB 신호의 복조 및 검출로부터 나오는 디지털화된 기저대역 데이터 심볼 스트림이다. 채널 왜곡 또는 잡음이 없는 이상적인 완벽한 송신에서, 스트림내의 각각의 심볼은 도 4에서 심볼 맵퍼(430)에 의해서 도시된 바와 같이, 8-VSB 복조기의 배열을 이루는 여덟(8) 불연속 레벨 중 하나에 있을 수 있다. 그러나, 실제로는, 송신 채널의 잡음은 각 심볼의 값에 영향을 미친다. 잡음이 매우 낮으면, 검출된 심볼값(삼(3) 비트)은 다른 일곱(7)개의 레벨 중 어느 하나에 비해서 실제로 송신된 심볼의 레벨에 더 가까우며, 따라서 원리적으로 단순한 여덟(8)개의 레벨 슬라이싱에 의해서 획득될 수 있다. 그러나, 잡음 레벨이 어떤 값을 초과하면, 검출된 심볼 레벨은 여덟(8)개의 배열 값 중 부정확한 것에 더 가깝게 될 수 있다. 각각의 인코드된 심볼의 값이 이전의 심볼값들은 물론이고 현재의 심볼값에 의존하는, 트렐리스 디코딩이 수신기 비트 에러율에 상당한 개선을 가져오는 것은 이러한 조건하에서이다.
도 7은 이퀄라이저 및 위상 트랙커 유닛(240)에서 사용하기 위한 종래 기술의 적응성 채널 이퀄라이저(700)의 블록도를 도시한다. 종래 기술의 적응성 채널 이퀄라이저 유닛(700)은 순방향 이퀄라이저(FE) 필터(710) 및 결정 피드백 이퀄라이저(DFE) 필터(720)를 포함한다. 순방향 이퀄라이저(FE) 필터(710)로부터의 출력은 가산기 유닛(730)에서 결정 피드백 이퀄라이저(DFE) 필터(720)으로 부터의 출력에 가산되어 적응성 채널 이퀄라이저 유닛(700)의 출력을 형성한다.
순방향 이퀄라이저(FE) 필터(710)는 보상되지 않은 채널 심볼 데이터를 그 입력으로서 수용한다. 대조적으로, 결정 피드백 이퀄라이저(DFE) 필터(720)는 그 심볼이 잡음에 의해서 오염되기 전에 채널 상에서 송신된 심볼의 "추정"를 그 입력에 대해서 요구한다.
이미 공지된 바와 같이, DFE 필터(720)는 이퀄라이저 출력을 단순히 "슬라이싱"함으로서 출력 심볼의 추정을 수신할 수 있다. "슬라이싱"이라는 용어는 실제 출력의 심볼값에 가장 가까운 (8-VSB ATSC 표준에 의해서 규정된 8-레벨의) 허용된 심볼값을 취하는 프로세스를 일컫는다. 도 7에 도시된 실시예에서, 레벨 슬라이서(740)는 멀티플렉서(750)를 통해서 DFE 필터(720)에 "슬라이스된" 심볼을 제공한다. 이처럼 DFE 필터(720)의 출력 심볼의 추정을 제공하는 방법은 에러를 슬라이싱 함으로서 야기되는 에러 전파로부터 손상을 받는다.
이미 공지된 바와 같이, DFE 필터(720)는 "트레인된 모드" 또는 "블라인드" 모드에서 적응될 수 있다. "트레인된 모드"에서, DFE 필터(720)는 어떤 공지된 시간에 (멀티플렉서(750)를 통해서) 공지된 심볼들의 "트레이닝 열"을 수신한다. DFE 필터(720)는 공지된 트레이닝 열을 "트레인된 적응을 위한 이퀄라이저 에러"와 비교한다. 트레인된 적응을 위한 이퀄라이저 에러는 공지된 트레이닝 열로 부터 이퀄라이저 출력을 감산함으로서 획득된다. DFE 필터(720)는 이어서 그 동작을 조정하여 이퀄라이저 출력이 트레이닝 신호의 공지된 열에 매치되게 한다.
대안적으로, DFE 필터(720)는 "블라인드 모드"에서 동작할 수 있다. "블라인드 모드"에서 DFE 필터(720)는 블라인드 에러 유닛(760)으로 부터 "블라인드 적응을 위한 이퀄라이저 에러"를 수신한다. 블라인드 에러 유닛(760)은 이퀄라이저 출력을 데이터의 예상된 통계적 분배와 비교하여 이퀄라이저 에러 블라인드 적응을 생성한다. DFE 필터(720)는 이어서 그 동작을 조정하여 이퀄라이저 출력이 데이터의 예상된 통계적 분배에 매치되게 한다.
도 8은 순방향 이퀄라이저(FE) 필터(710) 및 결정 피드백 이퀄라이저(DFE) 필터(720)에서 사용하기 위해서 종래의 적응성 유한 임펄스 응답(FIR) 필터(800)를 예시한다. FIR 필터(800)의 계수들은 채널 왜곡에 대해서 가능한 한 많이 보상되도록 계산된다. FIR 필터(800)의 길이는 FIR 필터(800)가 수정을 위해서 설계되는 최대 손상 지연에 대응한다.
FIR 필터(800)는 복수의 필터 탭 셀(810)("필터 탭"이라고도 함)을 포함한다. 각각의 필터 탭(810)은 데이터 저장 레지스터(820), 계수 저장 레지스터(830), 및 승산기(840)를 포함한다. 승산기(840)의 출력은 가산기 유닛(850)에 입력된다. 가산기 유닛(850)은 필터 출력을 생성하기 위해서 가중된 탭 값 모두를 합산한다. 또한 필터 탭(810)은 업데이트된 필터 계수를 계산하는 계수 적응 유닛(860)을 포함한다. 계수 적응 유닛(860)은 다음 입력들을 갖는다. 즉, (1) 현재 계수 값, (2) 데이터 탭 값, 및 (3) 이퀄라이저 에러의 측정치(즉, 예상된 신호 값과 실제 출력 신호 값 사이의 차)를 갖는다. 계수 적응 유닛(860)은 적응 프로세스가 수행되고 있을 때에만 동작한다.
필터 계수를 계산하는 일반적으로 사용되는 방법은 이미 공지된 최소 평균 제곱(LMS) 알고리즘을 이용한다. LMS 알고리즘은 새로운 계수 값을 계산하기 위해서 이퀄라이저 에러는 물론이고 현재의 계수 및 데이터 탭 값을 이용하는 연속적인 근사 기술이다. LMS 알고리즘은 각각의 필터 계수가 소정의 최적 값에 수렴할 때까지 순서를 반복한다.
전형적인 LMS 알고리즘에서 계수 벡터는 다음 식을 이용하여 결정된다. 즉,
cn+1 = cn + μEdn (2)
여기서 cn은 시간 n에서 계수 벡터이며, μ는 적응 속도 상수이며, dn은 시간 n에서 필터의 데이터 벡터이다. E는 이퀄라이저의 출력으로부터 계산된 에러이다. E는 데이터 스트림 내에 내장된 공지된 트레이닝 열을 이용하여 결정 지향 방식으 로 계산될 수 있다. 그 대신에, E는 cMa 알고리즘을 이용하여 블라인드 방식으로 계산될 수 있다. 약자 cMa는 "상수 모듈 알고리즘"을 의미한다.
도 9는 트렐리스 디코더(250)에 대한 순방향 이퀄라이저(FE) 필터(710)의 접속 및 결정 피드백 이퀄라이저(DFE) 필터(720)에 대한 트렐리스 디코더(250)의 접속을 도시하는 본 발명의 블록도를 도시한다. 순방향 이퀄라이저(FE) 필터(710)로 부터의 출력은 가산기 유닛(730)의 결정 피드백 이퀄라이저(DFE) 필터(720)로부터의 출력에 가산된다. 트렐리스 디코더(250)로 부터의 경로 메모리 출력은 결정 피드백 이퀄라이저(DFE) 필터(720)에 피드백된다. 후에 더 상세히 설명되는 것처럼, 경로 메모리 출력으로부터의 정보는 결정 피드백 이퀄라이저(DFE) 필터(720)의 에러를 감소시키기 위해서 사용된다.
ATSC 표준은 심볼들이 열 두개(12)의 상이한 트렐리스 디코더들로 인터리브되는 속도 1/2 코드 트렐리스 디코더를 규정한다. ATSC 표준은 열 두개(12)의 심볼로부터 열여섯개(16)의 심볼까지 경로 메모리 출력 길이를 규정한다. 따라서, 현재 사용 가능한 ATSC 트렐리스 디코더 실시예에서 열 두개(12) 내지 열여섯개(16)의 지연의 경로 메모리는 보통은 심볼 결정이 이루어지기 전에 사용된다. 인터리빙과 결합될 때, 지연은 일백 사십 사개(144)의 심볼(즉, 열 두개(12)의 지연 곱하기 열 두개(12)의 심볼) 내지 일백 구십 이개(192)의 심볼(즉, 열여섯개(16)의 지연 곱하기 열 두개(12)의 심볼)의 잠재에 달한다. 이러한 잠재로 인해서, 트렐리스 디코더의 출력은 결정 피드백 이퀄라이저(DEF) 필터에 거의 사용되지 않는다.
그러나, 본 발명에서, 트렐리스 디코더(250)내의 각각의 경로 메모리 단 후 에, 각각의 심볼에 대한 "최상의 추측"이 생성되는데 이는 여덟개(8)의 레벨 이퀄라이저 출력에서 이루어지는 "하드" 결정보다 더 낮은 에러 가능성이 있다. 이러한 "최상의 추측들"은 이들이 사용될 수 있자 마자 DFE 필터(720)로 피드백될 수 있다.
트렐리스 디코더(250)는 열 두개(12)의 트렐리스 코딩된 데이터 스트림 중 하나에 대한 전체 트레이스백 경로를 이용 가능하게 한다. 트렐리스 디코더(250)내의 트레이스백 메모리의 모든 단에서, 분기 메트릭 및 생존자 경로가 사용가능한데, 이로 부터 하나의 심볼이 디코딩될 수 있다. 각각의 심볼에 대한 "최상의 추측"은 DFE 필터(720)에 제공되게 되는 심볼을 위한 개선된 "추정"으로서 사용될 수 있다.
그러므로, 경로 메모리 길이가 십육(16) 일 때, 트렐리스 디코더(250)는 가장 최근의 열여섯개(16)의 심볼에 관련된 현재의 정보를 제공할 수 있다. 열여섯개(16) 심볼의 세트 중 첫 번째 (또는 가장 이른) 심볼에 관련된 정보는 그 심볼이 완전히 디코딩되을 때 것이므로 정확하다. 상기 세트의 나머지 열다섯개(15)의 심볼에 관련된 현재의 정보는 나머지 열다섯개(15)의 심볼이 완전히 디코딩된 후에 되는 것처럼 정확하지 않게 될 것이다. 그러나 상기 세트의 나머지 열다섯개(15)의 심볼에 관련된 현재의 정보는 종래 기술의 방법을 이용하여 사용 가능한 "하드" 슬라이서 결정으로부터 사용 가능한 정보보다 더 정확할 것이다.
도 10은 결정 피드백 이퀄라이저(DFE) 필터(720)에 대한 트렐리스 디코더(250)의 접속을 더 상세히 도시하는 블록도를 도시한다. 순방향 이퀄라이저(FE) 필터(710)는 M 탭을 갖는 필터이다. 결정 피드백 이퀄라이저(DFE) 필터(720)는 N 탭을 갖는 이퀄라이저 필터이다. 트렐리스 디코더(250)의 분기 메트릭 생성기(BMG) 유닛(610) 및 가산-비교-선택(ACS) 유닛(620)은 트렐리스 디코더 유닛(1010)으로서 도 10에 도시된다.
전술된 바와 같이, 순방향 이퀄라이저(FE) 필터(710)로 부터의 출력은 가산기 유닛(730)내의 결정 피드백 이퀄라이저(DFE) 필터(720)로 부터의 출력에 가산되어 트렐리스 디코더 유닛(1010)에 대한 입력을 형성한다. 최소 평균 제곱(LMS) 계산 유닛(1020)은 트렐리스 디코더 유닛(1010)에 대한 입력의 카피를 수신하기도 한다. 경로 메모리 유닛(PMU)(630), 트레이스백 유닛(640) 및 서브셋 비트 지연 유닛(650)은 연속되는 단들로서 도 10에 개략적으로 표시된다. 특히, 상기 단들은 단 번호 일(제 1)(1030), 단 번호 이(제 2)(1040), 단 번호 삼(제 3)(1050),,..및 단 번호 X(제 X)(1060)를 포함한다. ATSC 표준에서, 값 X는 전형적으로 값 열둘(12) 또는 열 여섯(16)을 취한다.
도 10에 도시된 바와 같이, 각각의 X 단으로부터의 경로 메모리 출력은 N 탭 DFE 필터(720)의 탭된 지연 라인(TDL)에 접속된다. 각각의 단은 열 두개(12)의 심볼 입력들(ATSC 표준에 대한 모든 열 두개(12)의 심볼에 대해서 하나의 심볼 입력)을 제공한다. 각각의 탭된 지연 라인(TDL)은 각각의 데이터 탭 계수 C[0:11], C[12:23], C[24:35],...C[12(X-1):N]을 갖는 각각의 승산기에 결합된다. 각각의 승산기들의 출력들은 가산기 유닛(1070)에서 합산된다. 가산기 유닛(1070)의 출력은 가산기 유닛(730)에 피드백된다.
이러한 방식으로, N 탭 DFE 필터(720)는 트렐리스 디코더 심볼 스트림내의 각 심볼에 대한 개선된 추정 또는 "최상의 추측"을 수신한다. 개선된 추정은 종래 기술의 방법을 이용하여 사용 가능한 "하드" 슬라이서 결정보다도 낮은 에러 가능성을 갖는다.
트렐리스 디코더(250)는 현재의 입력 심볼에 대응하는 전체 생존자 경로를 제공할 수 있어야 한다. 특히, 이러한 경로를 구성하는 심볼의 열은 DFE 필터(720)에 피드백된다. 상기 심볼들의 열은 대응하는 경로 메모리에 저장된 상태 전이 및 코딩되지 않은 비트 정보로 부터 재구성될 수 있다.
도 11은 트렐리스 디코더(250)의 경로 메모리 유닛(630) 및 트레이스백 유닛(640)에 대해서 예시적인 트레이스백 논리 유닛의 블록도를 도시한다. 도 12는 트렐리스 디코더(250)의 경로 메모리 유닛(630)의 예시적인 랜덤 엑세스 메모리(RAM) 실행의 블록도를 도시한다. Wittig 등의 2000년 10월 31일자 특허된 미합중국 특허 제6,141,384호 명칭 "Decoder for Trellis Encoded Interleaved Data Stream and HDTV Receiver Including Such a Decoder"에서는 도 11에 도시된 트레이스백 논리 유닛의 동작에 대한 상세한 설명 및 도 12에 도시된 경로 메모리 유닛의 RAM 실행에 대해서 설명한다. 미합중국 특허 제6,141,384호는 본 발명의 양수인에게 양도되어 있다. 미합중국 특허 제6,141,384호에 개시된 것은 본 특허 출원 문헌에 완전히 설명되는 것으로서 참조되어 있다.
트레이스백 정보로부터 심볼 데이터의 재구성하는 것은 도 4에서 ATSC 트렐리스 인코더 블록도 및 도 5a, 도 5b, 도 5c에 도시된 ATSC 트렐리스 코드 상태도 를 참조함으로서 결정될 수 있다. 도 13은 생존자 경로에 대한 시스템 스트림을 재구성하기 위해서 본 발명의 데이터 신호 선택 회로(1300)의 유리한 실시예를 도시한다. 재구성된 심볼 스트림은 결정 피드백 이퀄라이저(DFE) 유닛(720)을 위한 데이터로서 사용될 수 있다.
도 13에 도시된 바와 같이, 재구성된 심볼의 최상위 비트는 "부호" 비트(즉, S3)이다. "부호" 비트는 코딩되지 않은 데이터 비트(즉, Y2 또는 Z2 )의 정확히 역이다. 멀티플렉서(1310)는 트레이스백 유닛 입력(D1 및 D2)로부터 선택 입력 신호를 수신한다. 멀티플렉서(1310)는 네 개의 Y2 입력 신호 중 하나를 선택해서 선택된 신호를 Z2로서 출력한다. 인버터(1320)는 신호 Z2의 역을 "부호" 비트 S3 로서 제공한다.
재구성된 심볼(즉, S2)의 제 2의 최상위 비트는 코딩된 데이터 비트(Y1 또는 Z1)이다. 멀티플렉서(1330)는 트레이스백 입력 유닛들(D1 및 D0)로부터 선택 입력 신호들을 수신한다. X1과 Y1과 Z1가 동일한 신호를 표현하는 것을 기억하라. 멀티플렉서(1330)는 4 개의 X1 입력 신호들 중 하나를 선택하고 Z1으로서 선택된 신호들을 출력한다. 신호(Z1)는 비트(S2)로서의 출력이다.
재구성된 심볼(즉, 재구성된 심볼(즉, S1)의 제 2의 최하위 비트는 다음 상태 변수의 최상위 비트(D1)이다. 여기서 멀티플렉서는 필요치 않다. 신호 D1(또는 Z0)는 트레이스백 유닛 입력 라인(1340)상에서 비트 S1으로서 직접 출력된다.
최종적으로, 재구성된 심볼(S0)의 최하위 비트는 입력 라인(1350)상에서 일("1")로서 설정되는데(즉, 그것은 "하드-와이어드"된다), 이유는 심볼값이 항상 기수이기 때문이다. 재구성된 심볼을 표시하는 네 개의 비트들(S0,S1,S2,S 3)은 이러한 방식으로 검색될 수 있다.
결정 피드백 이퀄라이저(DFE) 유닛(720)에 대한 생존 경로 심볼 데이터 열의 실제 피드백은, 다음의 사실로 인해서, 즉 ATSC 표준에서, 네 개(4)의 심볼의 지속시간을 갖는 세그먼트 동기화 패턴이 팔백 삼십 이개(832)의 심볼의 모든 데이터 세그먼트의 시작에서 송신되는 것으로 인해서 복잡하게 된다. 이러한 주기 동안에, 이퀄라이저의 동작은 정상 방식으로 진행된다(즉, 그것은 이러한 네 개(4)의 심볼을 임의의 다른 심볼에서와 같이 취급한다). 그러나, 이러한 주기 동안에, 트렐리스 디코더(250)의 동작은 중단된다. 이것은 (1) 주어진 시점에서 결정 피드백 이퀄라이저(DFE) 데이터 경로에서 주어진 점에 피드백되는 생존자 경로 심볼이 반드시 트레이스백 경로의 동일 단으로부터 나올 필요는 없으며, (2) 요청된 심볼이 세그먼트 동기 패턴을 구성하는 네 개(4)중 하나가 될 수 있다는 것을 의미한다.
이것은 초기에 결정 피드백 이퀄라이저(DFE) 유닛(720)에 대한 생존자 경로 심볼 열을 피드백하는 것을 이러한 연구를 비실용적으로 만들 정도로 복잡하게 할 것으로 보인다. 그러나, ATSC 표준에서, 실제의 트렐리스 인코딩 프로세스는 세그먼트 동기 주기 동안에 정지되지만 인터리빙 멀티플렉서 프로세스는 정지되지 않는 다. 특히, 모두 열 두개(12)의 트렐리스 인코더가 이러한 주기 동안에 모든 동작을 완전히 정지시킨다 할지라도, 인터리빙 멀티플렉서는 네 개(4)의 심볼만큼 진보된다.
이것은. 세그먼트 동기 패턴 전에 송신된 마지막 심볼이 트렐리스 인코더 수 십이(즉, 트렐리스 인코더(320l))로 부터 나온다면, 세그먼트 동기 패턴 후에 송신된 제 1 심볼이 트렐리스 인코더 수 오(즉, 트렐리스 인코더(320E))로 부터 나오고 트렐리스 인코더 수 일(즉, 트렐리스 인코더(320a))로 부터 나오지 않는 것을 의미한다.
유사하게, 세그먼트 동기 패턴 전에 송신된 마지막 심볼이 트렐리스 인코더 수 팔(즉, 트렐리스 인코더(320H))로 부터 나왔다면, 세그먼트 동기 패턴 후에 송신된 제 1 심볼은 트렐리스 인코더 수 일(즉, 트렐리스 인코더(320a))로부터 나오며 트렐리스 인코더 수 구(즉, 트렐리스 인코더(320I))로 부터 나오지 않는다.
또한, 유사하게, 세그먼트 동기 패턴 전에 송신된 마지막 심볼이 트렐리스 인코더 수 사(즉, 트렐리스 인코더(320D))로 부터 나왔다면, 세그먼트 동기 패턴 후에 송신된 제 1 심볼은 트렐리스 인코더 수 구(즉, 트렐리스 인코더(320I))로 부터 나오며 트렐리스 인코더 수 오(즉, 트렐리스 인코더(320E))로 부터 나오지 않는다.
이것은, 결정 피드백 이퀄라이저(DFE) 데이터 경로에서 주어진 점에 대해서, 피드백되어야 하는 생존자 경로 심볼이 반드시 트레이스백 경로의 동일 단으로부터 나오지 않지만, 동일하게 인터리브된 트렐리스 인코더 스트림으로부터 나와야 함을 의미한다. 후술되는 것처럼, 이러한 특징은 상당히 단순화되게 한다.
세그먼트 동기 패턴은 매 팔백 삼십 이(832) 심볼에 한번만 생성됨을 알 수 있다. 결국, 트렐리스 디코더(250)의 출력의 경로 잠재가 이러한 수 보다 적으면, 결정 피드백 이퀄라이저(DFE) 경로에서 기껏해야 하나의 세그먼트 동기 패턴이 있을 수 있다. 그 결과로서, 결정 피드백 이퀄라이저(DFE) 경로에서 주어진 점에 피드백되는 생존 경로 심볼은 단지 두개의 가능한 트레이스백 단중 하나로부터 나와야 한다. 나머지 가능성은 이러한 점에서 요구되는 입력 심볼이 세그먼트 동기 패턴 자체로 부터 나온다는 것이며, 이는 단지 두개의 심볼값(즉, +5 및 -5)로 이루어진다. 그러므로, 이 방법에서 결정 피드백 이퀄라이저(DFE) 데이터 경로에서 임의의 주어진 점에 입력될 필요가 있는 단지 네 개의 가능한 심볼이 있다.
또 다른 단순화는 임의의 시간에, 트렐리스 디코더 시스템이 열 두개의 트렐리스 스트림 중 단지 하나에서 동작한다는 사실로부터 나온다. 생존자 경로에서 인접한 심볼이 인터리브된 트렐리스 인코더 스트림내의 열 두개의 심볼에 의해서 서로부터 실제로 분리되므로, 이것은 결정 피드백 이퀄라이저(DFE) 데이터 경로에서 매 열 두개의 점들 중 하나만이 피드백을 요청하는 것을 의미한다. 결정 피드백 이퀄라이저(DFE) 데이터 경로내의 나머지 열한개의 점들은 한정된 임펄스 응답(FIR)필터에서 전형적으로 채용된 종래의 "쉬프트 레지스터"에서 동작한다.
결정 피드백 이퀄라이저(DFE) 유닛(720)의 길이가 트레이스백 경로 길이의 열두배 보다 작으면, 결정 피드백 이퀄라이저(DFE) 유닛(720)이 요구하는 것만큼 재구성된 심볼을 피드백하는 것이 필요할 뿐이다. 그것이 이러한 수 보다 크면, 지 연에서 그것을 초과하는 결정 피드백 이퀄라이저(DFE) 데이터 탭이 "쉬프트 레지스터" 모드에서 동작해야 한다.
도 14는 재구성된 심볼 스트림에 결정 피드백 이퀄라이저(DFE) 유닛(720)에 대한 생존자 경로를 제공하기 위해서 본 발명의 논리 회로의 유리한 실시예를 도시한다. 데이터 멀티플렉서에대한 제어 논리는 데이터 필드와 ATSC 표준에 의해서 규정되는 세그먼트 구조에 의해서 정의되며, 당업자에 의해서 쉽게 설계될 수 있다.
도 14에 도시된 바와 같이, 멀티플렉서(1410)는 네 개(4)의 입력을 수신한다. 제 1 입력(IN0)은 트렐리스 점 "t"에 존재하는 심볼(비트 S3 내지 S0)를 표시하는 신호이다. 제 2 입력(IN1)은 트렐리스 점 "t-12"에 존재하는 심볼(비트 S3 내지 S0)를 표시하는 신호이다. 제 3 입력(IN2)은 수 "양의 오"(+5 십진법 또는 0101 이진법)을 표시하는 신호이다. 멀티플렉서(1410)는 제어 논리로부터 선택 입력 신호를 수신한다. 멀티플렉서(1410)는 네 개의 입력 신호 중 하나를 선택하여 열 두개(12)의 적응 필터 탭 셀(즉, 셀 일(1) 내지 셀 십이(12))중 제 1 세트내의 제 1 적응성 필터 탭 셀(즉, 셀 일(1))에 선택된 신호를 출력한다.
유사하게, 멀티플렉서(1420)는 네 개(4)의 입력을 수신한다. 제 1 입력(IN0)은 현재의 트렐리스 점 "t-12"인 심볼(비트 S3 내지 S0)을 표시하는 신호이다. 제 2 입력(IN1)은 트렐리스 점 "t-24"에 존재하는 심볼 (비트 S3 내지 S0)을 표시하는 신호이다. 제 3 입력(IN2)은 수 "양의 오"(십진수 +5 또는 이진수 0101)을 표시하는 신호이다. 제 4 입력(IN3)은 수 "음의 오"(십진수 -5 또는 이진수 1011)를 표시하는 신호이다. 멀티플렉서(1420)는 제어 논리로부터 선택 입력 신호를 수신한다. 멀티플렉서(1420)는 네 개의 입력 신호 중 하나를 선택하여 선택된 신호를 열 두개(12)의 적응성 필터 탭 셀(즉, 셀 십삼(13) 내지 셀 이십 사(24)))의 제 2 세트내의 제 1 적응성 필터 탭 셀(즉, 셀 십삼(13))에 출력한다.
도 14에 도시된 본 발명의 논리 회로는 열 두개의 적응성 필터 탭 셀의 각 세트에 대해서 유사하게 연속된다. 일반적으로, 멀티플렉서(1430)는 네 개(4)의 입력을 수신한다. 제 1 입력(IN0)은 트렐리스 점 "t-12j"에 존재하는 심볼(비트 S3 내지 S0)를 표시하는 신호이며, 여기서 j는 제로("0")로 부터 X-1 까지의 정수 값을 취할 수 있다). 제 2 입력(IN1)은 트렐리스 점 "t-12k"에 존재하는 심볼(비트 S3 내지 S0)를 표시하는 신호이며, 여기서 k는 j 양의 일("j+1")의 합과 같은 정수 값이 될 수 있다. 제 3 입력(IN2)은 수 "양의 오" (십진법 +5 또는 이진법 0101)를 표시하는 신호이다. 제 4 입력(IN3)은 수 "음의 오" (십진법 -5 또는 이진법 1011)를 표시하는 신호이다. 멀티플렉서(1430)는 제어 논리로부터 선택 입력 신호를 수신한다. 멀티플렉서(1430)는 네 개의 입력 신호 중 하나를 선택하여 선택된 신호를 열 두개(12)의 적응성 필터 탭 셀(즉, 셀(12j + 1) 내지 셀(12j + 12))의 일반적인 세트에서 제 1의 적응성 필터 탭 셀(즉, 셀(12j +1))에 출력한다.
도 15는 본 발명의 방법의 유리한 실시예를 나타내는 흐름도를 도시한다. 이러한 방법의 단계들은 집합적으로 참조 번호(1500)라고 일컫는다. 트렐리스 디코더(250)로부터 네 개의 비트(S0, S1, S2, S3)가 획득되는데 이는 트렐리스 점 "t"에서 심볼 스트림내의 재구성된 심볼을 표시하며 멀티플렉서(1410)에 제 1 입력으로서 제공된다(단계 1510). 트렐리스 디코더(250)로 부터 네 개의 비트(S0, S1, S2, S3)가 획득되는데 이는 트렐리스 점 "t-12"에서 심볼 스트림내의 재구성된 심볼을 표시하며 멀티플렉서(1410)의 제 2 입력에 제공된다(단계 1520). 수 "양의 오"를 표시하는 신호는 멀티플렉서(1410)의 제 3 입력에 제공된다(단계 1530). 수 "음의 오"를 표시하는 신호는 멀티플렉서(1410)의 제 4 입력에 제공된다(단계 1540).
제어 논리로부터 선택 입력 신호의 수신에 응답하여, 멀티플렉서(1410)는 네 개의 입력 신호 중 하나를 선택하여 선택된 신호를 결정 피드백 이퀄라이저내의 열 두개(12)의 적응성 필터 탭 셀의 세트의 제 1 필터 탭 셀로 출력한다(단계 1550). 본 발명의 방법은 각각의 후속되는 인접 트렐리스 점(t-12j 및 t-12k)의 쌍에 대한 선택된 신호를 출력한다(단계 1560). 결정 피드백 이퀄라이저 유닛(720)은 채널 등화를 수행하기 위한 추정으로서 디코딩된 심볼값을 이용한다(단계 1570).
본 발명이 어떤 실시예들에 대해서 상세히 기술되었지만, 당업자라면 본 발명의 개념 및 범위에서 벗어나지 않는 한 여러 변경, 대체 변형, 치환, 및 적응이 가능함을 알 수 있다.

Claims (17)

  1. 트렐리스 인코딩된 유형의 신호들을 디코딩하는 것이 가능한 수신기(200)에 있어서,
    트렐리스 디코더(250) 및 상기 트렐리스 디코더(250)의 각 경로 메모리 출력에 결합된 결정 피드백 이퀄라이저(720)를 포함하고, 상기 결정 피드백 이퀄라이저(720)는 채널 등화에서 추정들로서 사용하기 위한 상기 트렐리스 디코더(250)의 각각의 경로 메모리 출력으로부터 심볼값들을 획득하는 것이 가능하고,
    상기 수신기(200)는, 상기 트렐리스 디코더(250)내에 저장된 트레이스백 경로-정보로부터 심볼값들을 재구성하기 위한 장치(1300, 1310, 1320, 1330, 1340, 1350)를 더 포함하고,
    상기 장치(1300, 1310, 1320, 1330, 1340, 1350)는, 재구성된 심볼을 표시하는 네 개의 비트들(비트 S3, 비트 S2, 비트 S1, 비트 S0)에 대한 값들을 획득하기 위한 데이터 신호 선택 회로(1300)를 포함하고,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 최상위 비트를 표시하는 비트 S3에 대한 값을 획득하기 위해서 멀티플렉서(1310) 및 인버터(1320)를 포함하고,
    상기 멀티플렉서(1310)는 각각이 서브셋 비트 지연 입력값을 제공하는 네 개의 입력들을 가지고, 상기 멀티플렉서(1310)는 트레이스백 유닛 입력들(D1 및 D0)로부터의 선택 입력 신호들에 응답하여 상기 네 개의 입력값들 중 하나를 신호 Z2로서 선택하는 것이 가능하고,
    상기 인버터(1320)는 상기 멀티플렉서(1310)의 출력에 결합되고, 상기 인버터(1320)는 신호 Z2의 역을 신호 S3로서 제공하는 것이 가능한, 수신기.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 제 2의 최상위 비트를 표시하는 비트 S2에 대한 값을 획득하기 위해서 추가의 멀티플렉서(1330)를 포함하고,
    상기 추가의 멀티플렉서(1330)는 각각이 경로 메모리 유닛 입력값을 제공하는 네 개의 입력들을 가지고, 상기 추가의 멀티플렉서(1330)는 트레이스백 유닛 입력들(D1 및 D0)로부터 선택 입력 신호들에 응답하여 상기 네 개의 입력값들 중 하나를 신호 Z1로서 선택이 가능하고, 신호 Z1을 신호 S2로서 제공하는 것이 가능한, 수신기.
  4. 제 1 항에 있어서,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 제 2의 최하위 비트를 표시하는 비트 S1에 대한 값을 획득하기 위해서 트레이스백 유닛 입력 라인(1340)을 포함하고,
    상기 트레이스백 유닛 입력 라인(1340)은 트레이스백 유닛 입력 값 D1을 제공하고, 상기 트레이스백 유닛 입력 라인(1340)은 신호 D1을 신호 S1으로서 제공하는 것이 가능한, 수신기.
  5. 제 1 항에 있어서,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 최하위 비트를 표시하는 비트 S0에 대한 값을 획득하기 위해서 입력 라인(1350)을 포함하고,
    상기 입력 라인(1350)은 신호 S0에 하나의 일정한 입력값을 제공하는, 수신기.
  6. 트렐리스 인코딩된 유형의 신호를 디코딩하는 것이 가능한 수신기(200)에 있어서,
    트렐리스 디코더(250) 및 상기 트렐리스 디코더(250)의 각 경로 메모리 출력에 결합된 결정 피드백 이퀄라이저(720)를 포함하고, 상기 결정 피드백 이퀄라이저(720)는 채널 등화에서 추정들로서 사용하기 위한 상기 트렐리스 디코더(250)의 각각의 경로 메모리 출력으로부터 심볼값들을 획득하는 것이 가능하고,
    상기 수신기는, 상기 결정 피드백 이퀄라이저(720)에 상기 트렐리스 디코더(250)로부터 재구성된 심볼 스트림을 제공하기 위한 장치를 포함하고,
    상기 장치는,
    네 개의 심볼값 입력들을 갖는 적어도 하나의 멀티플렉서(1410)를 포함하고,
    상기 적어도 하나의 멀티플렉서(1410)는 제어 논리 신호들에 응답하여 상기 네 개의 심볼값 입력들 중 하나를 선택하는 것이 가능하고,
    상기 적어도 하나의 멀티플렉서(1410)는 상기 결정 피드백 이퀄라이저(720)내의 적응성 필터 탭 셀에 선택된 심볼값을 전달하는 것이 가능하고,
    상기 적어도 하나의 멀티플렉서(1410)에 대한 상기 네 개의 심볼값 입력들은,
    트렐리스 점 "t"에 존재하는 제 1 심볼;
    트렐리스 점 "t-12"에 존재하는 제 2 심볼;
    값 "양의 오(+5)"를 갖는 제 3 심볼; 및
    값 "음의 오(-5)"를 갖는 제 4 심볼을 포함하는, 수신기.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 적어도 하나의 멀티플렉서(1410)는 상기 결정 피드백 이퀄라이저(720)내의 열 두개의 적응성 필터 탭 셀들의 세트의 제 1 적응성 필터 탭 셀에 선택된 심볼값을 전달하는 것이 가능한, 수신기.
  9. 제 6 항에 있어서,
    상기 장치는 복수의 멀티플렉서들(1410, 1420, ..., 1430)을 포함하고,
    상기 복수의 멀티플렉서(1410, 1420, ..., 1430)의 각각의 멀티플렉서 (1430)는 네 개의 심볼값 입력들을 가지고,
    상기 복수의 멀티플렉서들(1410, 1420, ..., 1430)의 각각의 멀티플렉서(1430)는 제어 논리 신호들에 응답하여 상기 네 개의 심볼값 입력들 중 하나를 선택할 수 있는, 수신기.
  10. 트렐리스 인코딩된 유형의 신호들을 디코딩하는 것이 가능한 고화질 텔레비전 수신기(200)에 있어서,
    상기 트렐리스 디코더(250) 및 상기 트렐리스 디코더(250)의 각각의 경로 메모리 출력에 결합된 결정 피드백 이퀄라이저(720)를 포함하고, 상기 결정 피드백 이퀄라이저(720)는 채널 등화에서 추정들로서 사용하기 위한 상기 트렐리스 디코더(250)의 각각의 경로 메모리 출력으로부터 심볼값들을 획득하는 것이 가능하고,
    상기 고화질 텔레비전 수신기(200)는, 상기 트렐리스 디코더(250)내에 저장된 트레이스백 경로 정보로부터 심볼값들을 재구성하기 위한 장치(1300, 1310, 1320, 1330, 1340, 1350)를 포함하고,
    상기 장치(1300, 1310, 1320, 1330, 1340, 1350)는, 재구성된 심볼을 표시하는 네 개의 비트들(비트 S3, 비트 S2, 비트 S1, 비트 S0)에 대한 값들을 획득하기 위한 데이터 신호 선택 회로(1300)를 포함하고,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 최상위 비트를 표시하는 비트 S3에 대한 값을 획득하기 위해서 멀티플렉서(1310) 및 인버터(1320)를 포함하고,
    상기 멀티플렉서(1310)는 각각이 서브셋 비트 지연 입력값을 제공하는 네 개의 입력들을 가지고, 상기 멀티플렉서(1310)는 트레이스백 유닛 입력들(D1 및 D0)로부터의 선택 입력 신호들에 응답하여 상기 네 개의 입력값들 중 하나를 신호 Z2로서 선택하는 것이 가능하고,
    상기 인버터(1320)는 상기 멀티플렉서(1310)의 출력에 결합되고, 상기 인버터(1320)는 신호 Z2의 역을 신호 S3로서 제공하는 것이 가능한, 고화질 텔레비전 수신기.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 제 2의 최상위 비트를 표시하는 비트 S2에 대한 값을 획득하기 위해서 추가의 멀티플렉서(1330)를 포함하고,
    상기 추가의 멀티플렉서(1330)는 각각이 경로 메모리 유닛 입력값을 제공하는 네 개의 입력들을 가지고, 상기 추가의 멀티플렉서(1330)는 트레이스백 유닛 입력들(D1 및 D0)로부터 선택 입력 신호들에 응답하여 상기 네 개의 입력값들 중 하나를 신호 Z1로서 선택이 가능하고, 신호 Z1을 신호 S2로서 제공하는 것이 가능한, 고화질 텔레비전 수신기.
  13. 제 10 항에 있어서,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 제 2의 최하위 비트를 표시하는 비트 S1에 대한 값을 획득하기 위해서 트레이스백 유닛 입력 라인(1340)을 포함하고,
    상기 트레이스백 유닛 입력 라인(1340)은 트레이스백 유닛 입력 값 D1을 제공하고, 상기 트레이스백 유닛 입력 라인(1340)은 신호 D1을 신호 S1으로서 제공하는 것이 가능한, 고화질 텔레비전 수신기.
  14. 제 10 항에 있어서,
    상기 데이터 신호 선택 회로(1300)는 상기 재구성된 심볼의 최하위 비트를 표시하는 비트 S0에 대한 값을 획득하기 위해서 입력 라인(1350)을 포함하고,
    상기 입력 라인(1350)은 신호 S0에 하나의 일정한 입력값을 제공하는, 고화질 텔레비전 수신기.
  15. 트렐리스 인코딩된 유형의 신호들을 디코딩하는 것이 가능한 고화질 텔레비전 수신기(200)에 있어서,
    트렐리스 디코더(250) 및 상기 트렐리스 디코더(250)의 각 경로 메모리 출력에 결합된 결정 피드백 이퀄라이저(720)를 포함하고, 상기 결정 피드백 이퀄라이저(720)는 채널 등화에서 추정들로서 사용하기 위한 상기 트렐리스 디코더(250)의 각각의 경로 메모리 출력으로부터 심볼값들을 획득하는 것이 가능하고,
    상기 고화질 텔레비전 수신기(200)는, 상기 결정 피드백 이퀄라이저(720)에 상기 트렐리스 디코더(250)로부터 재구성된 심볼 스트림을 제공하기 위한 장치를 포함하고,
    상기 장치는,
    네 개의 심볼값 입력들을 갖는 적어도 하나의 멀티플렉서(1410)를 포함하고,
    상기 적어도 하나의 멀티플렉서(1410)는 제어 논리 신호들에 응답하여 상기 네 개의 심볼값 입력들 중 하나를 선택하는 것이 가능하고,
    상기 적어도 하나의 멀티플렉서(1410)는 상기 결정 피드백 이퀄라이저(720)내의 적응성 필터 탭 셀에 선택된 심볼값을 전달하는 것이 가능하고,
    상기 적어도 하나의 멀티플렉서(1410)에 대한 상기 네 개의 심볼값 입력들은,
    트렐리스 점 "t"에 존재하는 제 1 심볼;
    트렐리스 점 "t-12"에 존재하는 제 2 심볼;
    값 "양의 오(+5)"를 갖는 제 3 심볼; 및
    값 "음의 오(-5)"를 갖는 제 4 심볼을 포함하는, 고화질 텔레비전 수신기.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 적어도 하나의 멀티플렉서(1410)는 상기 결정 피드백 이퀄라이저(720)내의 열 두개의 적응성 필터 탭 셀들의 세트의 제 1 적응성 필터 탭 셀에 선택된 심볼값을 전달하는 것이 가능한, 고화질 텔레비전 수신기.
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