CN1463527A - 高级电视系统委员会标准数字高清晰度电视接收机中利用网格解码器回溯输出生成判决反馈均衡器数据 - Google Patents

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Abstract

一种利用网格解码器作为判决装置来减少ATSC残留边带(VSB)接收机的判决反馈均衡器中的差错的装置。借助于各比特(S0－S3)的逻辑电路(1310，1320，1330)从网格解码器的回溯路径存储器重建DFE的反馈符号。另外，将同步符号插入到反馈符号流中。

Description

高级电视系统委员会标准数字高清晰度电视接收机中 利用网格解码器回溯输出生成判决反馈均衡器数据
相关申请的交叉引用
本专利申请中公开的发明涉及与本专利申请同时提交的M.Ghosh等人的题为“用于减少ATSC VSB接收机的判决反馈均衡器中差错传播的系统及方法”的美国专利申请序号[代理人档案号PHIL06-01408]中所公开的发明。本专利申请中公开的发明还涉及与本专利申请同时提交的D.Birru的题为“用于网格编码系统的二级均衡器”的美国专利申请序号[代理人档案号PHIL06-01429]中所公开的发明。相关专利申请共同转让给了本发明的受让人。相关专利申请的公开内容在此通过引用结合到本专利申请中，就像在此完整陈述了一样。
发明的技术领域
本发明一般涉及数字通信装置，更具体地说，涉及一种通过采用来自网格解码器的符号流信息来减少ATSC VSB接收机的判决反馈均衡器中的差错的系统及方法。
发明背景
数字高清晰度电视(HDTV)大联盟(Grand Alliance)是电视业中的一批电视制造及研究机构。经过多年的共同努力，大联盟开发并提议了数字HDTV系统标准。大联盟标准已经被联邦通信委员会(FCC)所采用(经过少许修改)，作为HDTV的官方广播标准。该标准被称作高级电视系统委员会数字电视标准(“ATSC标准”)。
用于地面广播信道上的HDTV传输的ATSC标准采用这样一种信号：它由调制为速率为10.76MHz的八(8)级残留边带(VSB)符号流的十二(12)个独立时分复用网格编码数据流序列组成。这种信号被转换为六(6)MHz频带，对应于广播信号的标准VHF或UHF地面电视信道。
ATSC标准要求HDTV信号的二(2)比特数据符号根据八(8)级(即三(3)比特)一维星座图进行网格编码。对每个数据符号的一个比特进行预编码，对另一比特根据四(4)状态网格编码采用1/2编码率产生两个编码比特。为了进行交织，十二(12)个相同的编码器和预编码器依次对每十二个连续的数据符号进行操作。将符号0，12，24，36，...编码为一个系列。符号1，13，25，37，...编码为第二系列。符号2，14，26，38，...编码为第三系列。以此类推，总共十二(12)个系列。因此，ATSC标准在HDTV接收机中要求十二(12)个网格解码器，用于信号中十二(12)个系列的时分交织数据符号。HDTV接收机中的各个网格解码器对编码数据符号流中的每第十二(第12)个数据符号进行解码。
在ATSC标准接收机中，网格解码器用于检索原始数字数据，这些数据刚在被转换为8-VSB符号、调制及广播之前进行了网格编码。网格编码的使用改善了接收信号的信噪比，而十二(12)个独立流的时分复用减少了来自处于相同频率的模拟NTSC广播信号的同频道干扰的可能性。缩写NTSC表示国家电视标准委员会。
用于四(4)状态网格编码的各个网格解码器根据众所周知的维特比解码算法进行工作。各个解码器包括分支量度生成器单元、加法-比较-选择单元以及路径存储单元。例如，参阅G.Ungerboeck的“冗余信号集的网格编码调制，第一部分前言；第二部分技术现状”(IEEECommunications Magazine，Vol.25，pp.5-21，February 1987)。
除了受到噪声干扰之外，所传送的信号还易受到确定性信道失真及多径干扰引起的失真。因此，一般在网格解码器之前采用自适应信道均衡器来对这些影响进行补偿。目的是创建一种符号流，这种符号流尽量模拟发射机中的十二(12)个网格编码器所创建的符号流。
一种常用的均衡器体系结构采用了被称作判决反馈均衡器(DFE)的第二均衡器。在这种体系结构中，由DFE对传统或前向均衡器(FE)进行补充。到DFE的输入是对整个均衡器(FE和DFE)的当前输出符号的原始发送值进行的估计。随后，判决反馈均衡器(DFE)的输出被加到前向均衡器(FE)的输出，以产生输出符号。在一个典型实现中，对输出符号的这种估计是通过简单地对均衡器输出进行“限幅”而得到的。术语“限幅”是指取最接近实际输出的(8-VSBATSC标准指定的八(8)级的)容许符号值的过程。在判决反馈均衡器(DFE)中采用“限幅”符号提供了具有低复杂度的接近最佳的误差率性能。不过，这种方法会遇到限幅误差引起的差错传播问题。由于用于HDTV信号的均衡器之后的典型符号误差率可高达百分之二十(20％)，因此，它在DFE滤波器抽头数量较大的情况下会是一个严重问题。
在均衡器之后，在网格解码器中对FDTV信号进行解码，其中，网格解码器采用维特比算法对发射机中采用1/2速率网格编码的符号流进行解码。如上所述，ATSC标准规定以时分复用方式并行使用十二(12)个网格编码器和解码器。网格解码之后是字节去交织及里德-索罗蒙解码，以便进一步校正信号中的传输差错。
本领域需要一种系统及方法，将减少ATSC VSB接收机中所用的判决反馈均衡器中的差错传播。
发明概述
为了解决先有技术的上述缺陷，本发明的系统及方法通过采用来自网格解码器的符号流信息来减少ATSC VSB接收机的判决反馈均衡器中的差错传播。
来自自适应信道均衡器的输出符号被输入到网格解码器。网格解码器采用“软”判决来确定原始传送的最可能符号值，这种“软”判决与诸如“限幅”等“硬”判决相对。软判决方法考虑了值的限制集，其中允许对跟随了一个具有给定值的符号的符号由网格编码器进行假设。软判决方法采用这个附加信息来获取对实际值更可靠的估计，它比通过仅考虑当前符号的硬判决方法所获取的估计更为可靠。
本发明的系统及方法采用来自网格解码器的信息来产生均衡器输出的估计，用作判决反馈均衡器(DFE)的输入。本发明的系统及方法主要是将网格解码器结合到均衡器中，以提供判决反馈均衡器(DFE)所需的对实际符号值的估计。维特比算法在由以前接收符号所组成并具有指定长度的路径上执行回溯，由于维特比算法的这种特性，因而不仅对当前符号提供了估计，而且还对构成该路径的所有以前符号提供估计。由于已知维特比算法提供高斯信道噪声条件下传送符号数据值的最佳估计，因此，这种方法使更可靠的数据被输入到判决反馈均衡器(DFE)中，它比采用对均衡器输出进行简单限幅而可能得到的数据更为可靠。它又得到更好的均衡器性能，进而使更可靠的数据被输入到网格解码器中。
一种相关方法采用第二均衡器，其判决反馈均衡器(DFE)输入是该网格解码器的输出以及用于均衡器自适应的训练序列。由于网格解码器提供对符号数据的最佳估计，因此，其输出能够可靠地用作训练序列，即使它只是一个估计并且未象已知的训练训练那样构成发送数据的先验知识。
由十二(12)个时分复用维特比解码器组成的ATSC网格解码器系统比较复杂，并且要求相当数量的硬件来实现。同时，一般来说，在实现中所需硬件的数量方面，自适应信道均衡器是数字数据解调器的最复杂部件。因此，它也是最昂贵的部件。
根据本发明的原理的网格解码器适用于对多个数据符号交织系列中的每个系列进行解码，其中，已经根据容许网格编码值的多级星座对每个系列进行了网格编码。这种解码器包括分支量度发生器，用于为各系列推导出各网格状态的分支量度，所述各个网格状态根据这些系列中的连续数据符号连续确定。分支量度及网格状态信息被提供给加法-比较-选择(ACS)单元，该单元根据各系列中依次接收的数据符号确定每个系列依次更新的最佳量度路径。解码器还包括连续路径存储级，各级的输出是下一后续级的输入，各级从其上一级接收并存储一个指针，该指针标识在每个所述系列中以前所接收数据符号的网格上具有最佳量度的路径，第一级从ACS单元接收并存储一个指针，该指针标识在每个所述系列中当前所接收数据符号的网格上具有最佳测量的路径。因此，最后的存储级将存储这样一个网格状态指针，它对应于所有路径存储级中存储网格状态的各个系列中最早的数据符号，从其网格状态表示所述最早数据符号的完全解码值。
根据本发明的一个特点，解码器利用以下事实：对于某些网格编码，包括ATSC标准的四(4)状态码，网格状态可分为多个不同的组，从而使某个给定组中任何时间存在的状态只能从同组中在前的网格状态产生。另外，任何现有状态只能从少量可能的在前状态产生。具有这两种特征的编码称作“明确”代码。具体地说，对于大量明确代码，可能的在前状态数量取决于网格编码输入比特的数量。在ATSC标准以及目前使用的大多数网格编码中，该数量为1，因而这些代码中可能的在前状态只是2。ATSC标准的四(4)状态网格编码是明确代码的例示，因而可能提供两个ACS子单元，分别仅对相应的第一和第二组中的两个网格状态产生最佳量度路径。因此，每个这种ACS子单元在设计和操作上都比只有单个ACS单元用于两个所述组的情况简单。这种方法可用于任何数量的状态的明确代码。例如，对于八(8)状态码，可以有四个组，每组二(2)个状态，以及四个ACS单元，每个单元处理一个这样的组。
根据本发明的另一特点，路径存储单元由单个随机存取存储器(RAM)中的连续存储段所组成，因为路径存储单元的简化减少了类似数量的所需输入/输出。
本发明中所利用的“明确”代码的另一特点在于简化了网格编码的每个状态所需的路径存储器。由于从少量的可能在前状态“s”就可以得到任何现有状态，因此不需要存储指向所有可能在前状态的指针。相反，存储对可能在前状态的小集进行区分的指针。它只要求至少等于log2s数量的存储元件。使用了标识特定集的信息以便清楚地确定指向之前状态的指针。它意味着要付出少量代价，即需要额外的逻辑部件以确定指向之前状态的指针。但是，明确代码的第二条件、即不同组的编码状态使任何时间存在于给定组中的状态只能从同组中的之前状态得到，保证了额外的逻辑部件实际上比实现传统路径存储单元所需要简单。对于四(4)状态ATSC代码所需的存储器，这种简化可实现二分之一的减少，而在八(8)状态码的情况下，可减少三分之一。因此，存储容量的节省是相当大的。
本发明针对四(4)状态ATSC码的另一特点在于：简化了在每一级从可能的在前状态中选择指针所需的路径存储逻辑部件，从而使计算整个路径的各回溯部分所需的组合逻辑部件中的传播延时减少了二分之一。这在网格解码器工作的速度方面具有极大的优势，并且减少了逻辑元件。
根据本发明的HDTV接收机适用于接收具有连续数据帧的数字HDTV信号，其中，每个数据帧均包含连续的数据段，每段包含连续的数据符号，数据符号被交织以形成多个数据流，对各数据流根据具有容许编码值的多级星座的代码进行网格编码。这种接收机包括上述网格解码器。
本发明的一个目的是提供一种系统及方法，通过利用来自网格解码器的符号流信息减少ATSC VSB接收机的判决反馈均衡器中的差错。
本发明的另一目的是提供一种系统及方法，用于对网格解码器中的符号“最佳估计”值进行解码。
本发明的又一目的是提供一种系统及方法，将来自网格解码器的符号“最佳估计”值发送给ATSC VSB接收机中的判决反馈均衡器。
本发明的再一目的是提供一种系统及方法，用于在ATSC VSB接收机中执行信道均衡，其中的判决反馈均衡器使用来自网格解码器的符号“最佳估计”值。
本发明还有一个目的是提供一种系统及方法，通过采用第一均衡器单元和第一网格解码器的第一组合以及第二均衡器单元和第二网格解码器的第二组合来减少ATSC VSB接收机的判决反馈均衡器中的差错。
以上对本发明的特点和技术优势进行了概述，使本领域的技术人员可以更好地理解下面对本发明的详细说明。下面对本发明的其它特点和优点进行详细说明，它们构成本发明权利要求的主题。本领域的技术人员应当知道，他们可以方便地将所公开的概念及具体实施例作为修改或设计用于实现本发明的相同目的其它结构的基础。本领域的技术人员还应当知道，这些等效构造在其最广义形式上并未背离本发明的精神和范围。
开始本发明的详细说明之前，有利的是说明本专利文件中所用的单词和词组的定义：术语“包含”和“包括”及其派生词是指包括但不是限制；术语“或者”是包含的，是指和/或；词组“与...相关”和“及相关的”及其派生词可表示包括、包含在...中、与...有关、包含、连接到...、耦合到...、可与...进行通信、与...配合、交替、并列、接近、束缚于、具有、具有...属性等；术语“控制器”、“处理器”或“设备”表示控制至少一种操作的任何装置、系统或其部分，这种装置可以用硬件、固件或软件或者其中至少两个的组合的形式来实现。应当注意，与任何特定控制器相关的功能可以是集中式或分布式的，无论是本地的或远程的。具体地说，控制器可包含一个或多个数据处理器以及相关的输入/输出装置和存储器，它们执行一个或多个应用程序和/或操作系统程序。特定单词和词组的定义适用于整个地专利文件。本领域的技术人员应当知道，在许多情况(即使不是大多数情况)下，这些定义适用于这些定义单词及词组的以前及将来使用的情况。
附图描述
为了更全面理解本发明及其优点，结合附图来进行以下说明，其中，相同的数字表示相同的对象，在附图中：
图1说明例示性高清晰度电视(HDTV)发射机的方框图；
图2说明例示性高清晰度电视(HDTV)接收机的方框图；
图3说明包含用于十二组交织数据符号的十二(12)个并行网格编码器和预编码器单元的网格编码器的方框图；
图4说明一个例示性网格编码器及预编码器单元(图3所示十二(12)个这种单元中的一个)和八(8)级符号映射表的方框图；
图4A说明星座码值R的四个子集a、b、c、d；
图5A、5B及5C分别说明可应用于图4所示例示性ATSC网格编码器的网格图、状态图以及网格编码值表；
图6说明例示性ATSC网格解码器的方框图；
图7说明包含前向均衡器(FE)滤波器及判决反馈均衡器(DFE)滤波器的自适应信道均衡器的方框图；
图8说明用于自适应信道均衡器的自适应有限脉冲响应(FIR)滤波器的方框图；
图9说明本发明的方框图，其中给出前向均衡器(FE)滤波器到网格解码器的连接以及网格解码器到判决反馈均衡器(DFE)滤波器的连接；
图10说明本发明的方框图，其中给出网格解码器到判决反馈均衡器(DFE)滤波器的更详细连接；
图11说明ATSC网格解码器的例示性回溯逻辑单元的方框图；
图12说明ATSC网格解码器的路径存储单元(PMU)的例示性随机存取存储器(RAM)实现的方框图；
图13说明本发明的数据信号选择电路的方框图，该电路能够为ATSC网格解码器的幸存路径重建符号流；
图14说明本发明的逻辑电路的方框图，该电路能够向判决反馈均衡器(DFE)单元提供幸存路径的重建符号流；以及
图15说明显示本发明的方法的有利实施例的流程图。
发明的详细说明
下述的图1至15以及用来说明本专利文件中本发明原理的各种实施例只是作为描述，而绝不应看作是限制本发明的范围。在以下例示性实施例的说明中，本发明结合到高清晰度电视系统中或者说与其配合使用。本领域的技术人员会知道，本发明的例示性实施例可以方便地进行修改，以用于其它对数字数据进行调制及解调的类似系统。
图1说明例示性高清晰度电视(HDTV)发射机100的方框图。由里德-索罗蒙(RS)编码器110对MPEG兼容数据分组进行编码用于前向纠错(FEC)。然后，每个数据域的连续段中的数据分组由数据交织器120进行交织，交织数据分组再由网格编码器单元130进一步进行交织及编码。网格编码器单元130产生数据符号流，它表示每个符号的三(3)个比特。对三个比特之一进行预编码，其余二个比特则由四(4)状态网格编码产生。
如以下将进行的更详细讨论，网格编码器单元130包括十二(12)个并行网格编码器及预编码器单元，用于提供十二个交织编码数据序列。将每个网格编码器及预编码器单元编码后的三(3)个比特与复用器140中的域和段同步比特序列组合。由导频插入单元150插入一个导频信号。然后，该数据流再由VSB调制器160进行残留边带(VSB)抑制载波八(8)级调制。最后，数据流由射频(RF)变换器170上变频为射频。
图2说明例示性高清晰度电视(HDTV)接收机200的方框图。所接收的RF信号由调谐器210下变频为中频(IF)。然后，该信号再由IF滤波器及检测器220滤波并转换为数字形式。检测信号为数据符号流的形式，其中的每一个表示八(8)级星座中的一级。该信号由NTSC拒波滤波器230进行滤波，并由均衡器及相位追溯器单元240进行均衡及相位追溯。恢复的编码数据符号则由网格解码器单元250进行网格解码。解码数据符号再由数据去交织器260去交织。然后，数据符号由里德-索罗蒙解码器270进行里德-索罗蒙解码。它恢复了发射机100发送的MPEG兼容数据分组。
图3说明来自数据交织器120的交织数据如何在网格编码过程期间进一步进行交织。网格编码器单元130的去复用器310在十二(12)个连续网格编码器及预编码器单元320A、320B、320C、...、320K以及320L中分配十二(12)个数据符号的各个连续系列。然后，十二(12)个连续网格编码器及预编码器单元的编码输出由复用器330进行时分复用，以形成单个数据流。单一数据流被发送到网格编码器单元130的八(8)级符号映射表430。
图4说明例示性网格编码器和预编码器单元320A及其到八(8)级符号映射表430的输出的方框图。图4中没有示出将网格编码器及预编码器单元320A连接到八(8)级符号映射表430的复用器330。网格编码器及预编码器单元320A包括预编码器410和网格编码器420。要编码的各数据符号均包括二比特X1和X2。比特X1由预编码器410进行预编码，其中预编码器410包括产生预编码比特Y2的一比特寄存器440。比特Y2没有被网格编码器420作进一步改变，并作为Z2输出。
另一输入比特X1不经过预编码器410。比特X1(又表示为比特Y1)经过网格编码器420。网格编码器420利用一比特数据寄存器450和460以速率1/2的网格编码对比特X1进行编码。其结果作为比特Z0和比特Z1输出。因此，三比特(即：比特Z0、比特Z1及比特Z2)由网格编码器420输出到八(8)级符号映射表430。八(8)级符号映射表430将三比特转换为容许码值的八(8)级星座中的值R。R的容许码值为-7、-5、-3、-1、+1、+3、+5及+7。这些值对应于八(8)级符号映射表430中所示的三比特组合。
对十二个交织系列的数据符号中的每一个执行上述过程。八(8)级符号映射表430包括查找表，用于为三个输入比特的给定集选择正确的R码值。可以看到，八(8)级星座具有四个可能的比特Z1和Z0子集，每个子集具有两个可能星座值，取值取决于预编码比特Z2为零(“0”)还是一(“1”)。这些子集及相应的星座值如图4A所示。ATSC标准的附录D中提供了编码器及其工作的详细说明。涉及网格编码及解码的逻辑运算的基本说明，请参阅H.Taub等人的“通信系统原理”(第二版，pp.562-571，McGraw Hill，New York，1986)。
要理解单一网格解码器如何能够对从HDTV信号中获取的十二个交织系列的数据符号进行解码，可参阅图5A所示四(4)状态网格图。图5A及图5B所示的相应状态图省略了图4中对网格编码器420进行补充的预编码器410，因为预编码具有极为简单的逆过程，ATSC标准中对其进行了说明。图5A所示的网格图在连续符号周期中涉及图4所示未编码比特X1的连续值。两个有效寄存器450和460具有在任何符号周期期间确定四(4)个可能编码状态“00”、“01”、“10”、“11”的比特值。如果下一X1比特为零(“0”)，则当前编码状态将改变为下一状态，由离开当前状态的实线表示；而如果X1比特为一(“1”)，则当前编码状态将改变为下一状态，由离开当前状态的虚线表示。解码器的输出是Z1、Z0子集，由状态变化线的末端表明各种情况。
因此，例如，如果当前编码状态D1，D0为“01”而下一X1比特为零(“0”)，则下一编码状态D1，D0会是“10”，而解码器的Z1，Z0输出子集则会是“01”。如上所述，解码器收到的预编码比特Z2用于在可从网格状态之间的每个转换中产生的两个可能输出之间进行区分。图5C的表中给出了从未编码输入比特X1产生的可能编码输出子集Z1，Z0以及当前(PS)和之后(NS)编码状态D1，D0之间的可能转换。对于任何给定的编码状态(即寄存器450和460中的比特值D1，D0)，只有两个可能转换能够由输入比特X1产生，取决于它为零(“0”)还是(“1”)。从图5A中看到，假如特定初始编码状态D1，D0(通常为“00”)，则输入比特X1的特定序列将选择网格图上的特定路径。输出Z1，Z0有四个可能值，构成上述如图4A及图5A中状态转换线上标记的四个子集a、b、c和d。图5B的状态图中也给出了编码状态和可能转换。其中的每个转换线均标记为：
(X1)/(Z1 Z0)                 (1)
其中，X1是输入比特值，而Z1Z0是所产生的编码输出子集。
网格解码器必须从发送序列的接收噪声干扰编码形式中重建数据符号的发送序列。第一步是标识由接收符号表示的代码子集。然后，通过使接收符号经过阈值正好设置在两个星座点中间的检测器来选择与该子集对应的两个星座点中最近的点。这样，可以对发送的编码符号作出准确的确定。
为了对编码符号的接收序列进行估计，必须准确地确定网格图上的路径。基本上，必须从网格图上存在的所有可能路径中选择最“接近”实际接收符号序列的那个路径。最初虽然看来似乎需要进行过量的计算，但通过使用维特比算法可实现极大的简化。Viterbi等人的课本“数字通信及编码原理”(McGraw Hill，New York，1979)中对此进行了说明。根据维特比算法，网格解码过程的每一级中幸存路径的数量等于网格编码的网格状态的总数。也就是说，只有一条由最接近实际接收序列的匹配所组成的幸存路径继续到网格的下一状态。它以以下观察为基础：接收序列和网格中特定分支之间的匹配可以用量度描述，并且分支量度是加性的。路径的累计量度称作路径量度，它是该路径所有分支量度的总和。每个分支量度对应于与图5A所示网格图中特定分支相对应的输出以及与该分支相对应的实际接收符号值之间的差。
因此，维特比解码器需要分支量度发生器(BMG)单元，它计算接收比特值和通向该比特周期期间存在的编码状态的所有网格路径的比特值之间每个比特周期中的距离(“分支量度”)。分支量度被提供给加法-比较-选择(ACS)单元，该单元保持累计路径量度，一个量度对应于一个编码状态。对于各个连续新的编码状态，ACS单元还确定具有到该状态的最小(即最佳)路径量度的路径，以及该路径被选取并以指针形式存储在定义到该编码状态的新路径的路径存储单元(PMU)中。它构成到该编码状态的最可能(幸存)网格路径。最后，回溯单元沿累计幸存路径回溯，从而确定构成最可能的发送数据序列的比特序列。回溯步骤数称作解码深度，回溯路径中的最早比特则作为解码比特输出。因此，回溯单元必须存储上述的最近回溯步骤的数量，该数量为指针或“判决向量”的形式。
根据以上说明，对于每个目标状态(图5A的右侧)，ACS单元必须确定适当的分支量度，以便加到回溯在该目标状态结束的在前状态的已累计路径量度中，并选择具有最小路径量度结果的那个路径作为幸存路径。
注意，对幸存路径中产生的状态转换的描述必须存储在序列中各个连续接收符号之后。它由通向当前状态的累计路径量度，以及所有以前状态之间转换的精确序列构成，以便到达当前状态。显然，不可能存储通向给定状态的全部可能转换。一个次优方案是存储到当前状态之前的特定数量状态为止的全部转换。对应于存储在路径存储单元(PMU)中的指针的网格状态转换被用来确定解码符号，其中该指针对应于存在于当前转换的全部状态中的最佳量度所产生的最早分支。如上所述，通过识别预编码比特以及子集a、b、c或d中那个对应于编码比特来描述这种解码符号。这种网格解码策略是众所周知的并在上面引用的Viterbi的教科书以及在题为“维特比检测器的可编程并行处理器体系结构”(H.Leu等人，Globecom，1990)的技术论文中对此均进行了描述。
各个幸存路径量度的转换历史被存储在路径存储单元(PMU)中。在题为“维特比解码器中的存储管理”(C.M.Rader，IEEE Trans.Comms.，Vol.Com-29，No.9，September 1981)的技术论文中说明了PMU的一种简化实现，它将基于存储器的功能与其逻辑功能分离。思路基本上是计算最符合当前状态的过去状态转换序列。然后，每个状态需要存储的是指向最符合上一状态的选择性指针。这些指针可以依次用来标识在PMU的最早级所选的分支，从而标识整个序列中的初始解码符号。
图6说明例示性ATSC网格解码器250的方框图。网格解码器单元250包括分支量度发生器(BMG)单元610、加法-比较-选择(ACS)单元620、路径存储单元(PMU)630、回溯单元640和子集比特延迟单元650。网格解码器单元250还包括子集比特复用器670和输出解码逻辑单元680。分支量度发生器(BMG)单元610中的项“met_a”、“met_b”、“met_c”以及“met_d”是指对应于各子集(a，b，c，d)的当前输入符号的分支量度。分支量度发生器(BMG)单元610中的项“sub_a”、“sub_b”、“sub_c”以及“sub_d”是指对应于各子集(a，b，c，d)的当前输入符号的子集(未编码)比特。加法-比较-选择(ACS)单元620中的项“svr0”、“svr1”、“svr2”以及“svr3”是指对应于各个可能的当前状态的幸存路径的上一网格状态的指针。加法-比较-选择(ACS)单元620中的项“SVR”是指具有最小累计量度的幸存路径。指向各幸存路径中上一状态的指针“svr0”、“svr1”、“svr2”及“svr3”均可采用一(1)个或两(2)个比特来实现。
应该理解，本文所述的网格解码器单元250的组成部分只是例示性的，通过本文所提供的功能描述，本领域的技术人员会清楚地知道，可采用网格解码器单元250的各个这些组成部分的各种逻辑电路实现。
到BMG单元610的输入是从以上结合图2所示数字接收机所述的发送八(8)级VSB信号的解调及检测中产生的数字化基带数据符号流。在没有信道失真或噪声的理想传输的理想情况下，流中的每个符号将会处于构成8-VSB解调器的星座的八(8)个离散级之一，如图4中的符号映射表430所示。不过，实际上，传输信道中的噪声影响各个符号的值。如果噪声很低，所检测的符号值(三(3)比特)则会比其余七(7)级中的任何一级更接近实际发送符号的等级，因此，原则上可通过简单的八(8)级限幅来获得。但如果噪声级超过某个值，所检测的符号级则可能更接近八(8)个星座值中不正确的一个。正是在这些条件下，其中，各个编码符号的值取决于当前以及之前的符号值，网格编码实现对接收机误码率的重大改善。
图7说明用于均衡器及相位追溯器单元240的先有技术自适应信道均衡器700的方框图。先有技术自适应信道均衡器单元700包括前向均衡器(FE)滤波器710和判决反馈均衡器(DFE)滤波器720。来自前向均衡器(FE)滤波器710的输出在加法器单元730中被加到来自的判决反馈均衡器(DFE)滤波器720的输出上，以形成自适应信道均衡器单元700的输出。
前向均衡器(FE)滤波器710接受未补偿信道符号数据作为其输入。相反，判决反馈均衡器(DFE)滤波器720的输入要求“估计”在符号被噪声干扰之前通过信道发送的符号。
众所周知，DFE滤波器720能够仅通过对均衡器输出进行“限幅”来接收对输出符号的估计。术语“限幅”是指取最接近实际输出的(8-VSB ATSC标准指定的八(8)级的)容许符号值的过程。在图7所示的实施例中，电平限幅器740通过复用器750向DFE滤波器720提供“限幅”符号。向DFE滤波器720提供输出符号估计的方法会遇到限幅差错所产生的差错传播问题。
大家还知道，DFE滤波器720可适用于“训练模式”或者“盲”模式。在“训练模式”中，DFE滤波器720在某个已知时间接收已知符号的“训练序列”(通过复用器750)。DFE滤波器720将已知的训练序列与“训练自适应均衡器差错”进行比较。通过从已知训练序列中减去均衡器输出来获得训练自适应的均衡器差错。然后，DFE滤波器720调整其操作，使均衡器输出与训练信号的已知序列相匹配。
或者，DFE滤波器720能够以“盲模式”进行工作。在“盲模式”中，DFE滤波器720从盲差错单元760接收“盲自适应的均衡器差错”。盲差错单元760将均衡器输出与数据的预期统计分布进行比较，以产生均衡器差错盲自适应。然后，DFE滤波器720调整其操作，使均衡器输出与数据的预期统计分布相匹配。
图8说明传统的自适应有限脉冲响应(FIR)滤波器800，它用于前向均衡器(FE)滤波器710以及判决反馈均衡器(DFE)滤波器720。计算FIR滤波器800的系数，以便尽可能对信道失真进行补偿。FIR滤波器800的长度对应于最大减损延迟，FIR滤波器800设计用来对其进行校正。
FIR滤波器800包括多个滤波器抽头单元810(又称作“滤波器抽头”)。每个滤波器抽头810包括数据存储寄存器820、系数存储寄存器830和复用器840。复用器840的输出输入到加法器单元850。加法器单元850对所有加权抽头值求和以产生滤波器输出。滤波器抽头810还包括系数自适应单元860，它对更新的滤波器系数进行计算。系数自适应单元860具有以下输入：(1)当前系数值，(2)数据抽头值，以及(3)均衡器差错的测量(即预期信号值和实际输出信号值之差)。系数自适应单元860仅在执行自适应过程时才进行工作。
计算滤波器系数的常用方法采用众所周知的最小均方(LMS)算法。LMS算法是一种连续近似技术，它采用当前系数和数据抽头值以及均衡器差错来计算新的系数值。LMS算法重复该过程，直到各滤波器系数均收敛于所希望的优化值。
在典型的LMS算法中，系数向量采用以下公式来确定：
Cn+1＝Cn+μEdn            (2)
其中，Cn是在时间n时的系数向量，μ是自适应速率常数，而dn是时间n时滤波器中的数据向量。E是从均衡器的输出计算的差错。E既可以采用嵌入在数据流中的已知训练序列以判决指导方式进行计算，或者，可以采用CMA算法以盲方式进行计算。缩写CMA表示“恒定模数算法”。
图9说明本发明的方框图，其中给出了前向均衡器(FE)滤波器710与网格解码器250的连接以及网格解码器250到判决反馈均衡器(DFE)滤波器720的连接。来自前向均衡器(FE)滤波器710的输出在加法器单元730中加入来自判决反馈均衡器(DFE)滤波器720的输出，以形成对网格解码器250的输入。来自网格解码器250的路径存储器输出被反馈给判决反馈均衡器(DFE)滤波器720。下面将会更全面说明，来自路径存储器输出的信息被用于减少判决反馈均衡器(DFE)滤波器720中的差错。
ATSC标准指定速率1/2编码网格解码器，其中，符号被交织到十二(12)个不同的网格解码器中。ATSC标准指定路径存储器输出长度为十二(12)个符号到十六(16)个符号。因此，在目前可用的ATSC网格解码器实施例中，在进行符号判决之前，通常采用十二(12)至十六(16)延迟的路径存储器。与交织组合时，延迟达到一百四十四(144)个符号(即十二(12)延迟乘以十二(12)个符号)至一百九十二(192)个符号(即十六(16)延迟乘以十二(12)个符号)的等待时间。由于这些等待时间，使网格解码器的输出对判决反馈均衡器(DFE)滤波器几乎没有用。
然而，在本发明中，在网格解码器250中的各个路径存储级之后，可产生每个符号的“最佳估计”，与对八(8)级均衡器输出所进行的“硬”判决相比，它具有更低的差错概率。这些“最佳估计”可以在其可用时立即被反馈到DFE滤波器720中。
网格解码器250同时还使十二(12)个网格编码数据流之一的整个追溯路径可用。在网格解码器250的回溯存储器的每一级中，分支量度和幸存路径是可用的，从其中可对符号进行解码。各个符号的“最佳估计”可用作待提供给DFE滤波器720的符号的改善“估计”。
因此，当路径存储器长度为十六(16)时，网格解码器250可提供与最近十六(16)个符号有关的当前信息。与十六(16)个符号集的第一(或最早的)符号有关的信息将是准确的，因为该符号已经被完全解码。与集合剩下的十五(15)个符号有关的当前信息则不如这些剩下的十五(15)个符号被完全解码之后那么准确。但是，与从采用先有技术方法可用的“硬”限幅判决中可得到的信息相比，与集合剩下的十五(15)个符号有关的当前信息将会更为准确。
图10说明更详细地给出网格解码器250到判决反馈均衡器(DFE)滤波器720的连接的方框图。前向均衡器(FE)滤波器710是具有M个抽头的滤波器。判决反馈均衡器(DFE)滤波器720是具有N个抽头的均衡滤波器。分支量度发生器(BMG)单元610和网格解码器250的加法-比较-选择(ACS)单元620在图10中表示为网格解码器单元1010。
如上所述，来自前向均衡器(FE)滤波器710的输出在加法器单元730中被加到来自判决反馈均衡器(DFE)滤波器720的输出上，以形成到网格解码器单元1010的输入。最小均方(LMS)计算单元1020还接收到网格解码器单元1010的输入的副本。路径存储单元(PMU)630、回溯单元640以及子集位延迟单元650在图10中示意地表示为连续级。具体地说，这些级包括第一级(No.1)1030、第二级(No.2)1040、第三级(No.3)1050、...、以及第X级(No.X)1060。在ATSC标准中，值X通常取值十二(12)或十六(16)。
如图10所示，X级中的各个级的路径存储器输出连接到N抽头DFE滤波器720的抽头延迟线(TDL)。各级提供十二(12)个符号输入(ATSC标准中，一个符号输入用于每十二(12)个符号)。各个抽头延迟线(TDL)耦合到分别具有数据抽头系数C[0：11]、C[12：23]、C[24：35]、...、C[12(X-1)：N]的相应复用器。相应复用器的输出在加法器单元1070中求和。加法器单元1070的输出被反馈到加法器单元730中。
这样，N抽头DFE滤波器720接收网格解码器符号流中各符号的改善估计或“最佳估计”，与采用先有技术方法可用的“硬”限幅判决相比，改善的估计具有较低的差错概率。
网格解码器250必需能够提供对应于当前输入符号的整个幸存路径。具体地说，构成此路径的符号序列将被反馈回DFE滤波器720。可以从存储在相应路径存储器中的状态转换和未编码比特信息重建符号序列。
图11说明网格解码器250的路径存储单元630和回溯单元640的例示性回溯逻辑单元的方框图。图12说明网格解码器250的路径存储单元630的例示性随机存取存储器(RAM)实现的方框图。2000年10月31日授予Witting等人的题为“网格编码交织数据流解码器及包括这种解码器的HDTV接收机”的美国专利申请号6141384阐述了图11所示的回溯逻辑单元的操作的详细描述以及图12所示的路径存储单元的RAM实现。美国专利号6141384让与本发明的受让人。美国专利申请号6141384的公开内容通过引用结合到本专利申请文件中，就像在此完全陈述了一样。
可以通过参考图4所示ATSC网格编码器方框图以及图5A、图5B以及图5C所示ATSC网格编码状态图来确定从回溯信息重建符号数据。图13说明本发明的数据信号选择电路1300用于重建幸存路径的符号流的有利实施例。重建符号流将被用作判决反馈均衡器(DFE)单元720的数据。
如图13所示，重建符号流的最高有效位是“符号”比特(即S3)。“符号”比特就是未编码数据比特(即Y2或Z2)的逆比特。复用器1310从回溯单元输入端D1和D0接收选择输入信号。复用器1310选择四个Y2输入信号之一并将所选信号作为Z2输出。反相器1302提供信号Z2的反相作为“符号”比特S3。
重建符号流的第二最高有效位(即S2)是编码数据比特(即Y1或Z1)。复用器1330从回溯单元输入端D1和D0接收选择输入信号。回想X1和Y1和Z1表示同一信号。复用器1330选择四个X1输入信号之一并将所选信号作为Z1输出。信号Z1作为比特S2输出。
重建符号的第二最低有效位(即S1)是下一状态变量的最高有效位(D1)。这里不需要复用器。信号D1(或Z0)直接作为比特S1在回溯单元输入线1340上输出。
最后，将重建符号的最低有效位(S0)设置为等于输入线1350上的一(“1”)(即它是硬连线的)，因为符号值总是为奇数。可以以这种方式检索表示重建符号的四个比特(S0，S1，S2，S3)。
幸存路径符号数据序列到判决反馈均衡器(DFE)单元720的实际反馈因以下事实而复杂化，在ATSC标准中，具有四(4)格符号时长的段同步模式在每个由八百三十二个(832)符号组成的数据段的开始进行发送。在此期间，量化器的操作以正常方式进行(即它像处理任何其它符号一样处理这四个(4)符号)。但是，在此期间，网格解码器250的操作被挂起。这意味着(1)在给定时间点反馈回到判决反馈均衡器(DFE)数据路径中的给定点的幸存路径符号不一定来自追溯路径的同一级，以及(2)所需符号也可能是构成段同步模式的四个(4)之一。
这一点最初看起来使幸存路径符号序列到判决反馈均衡器(DFE)单元720的反馈复杂到了使这种方法不实用的程度。但是，在ATSC标准中，在段同步时段期间停止了实际的网格编码过程，但交织复用过程并未停止。实际上，即使在此期间所有十二个(12)网格编码器完全挂起了所有操作，但交织复用器将前进四个(4)符号。
这表明，如果在段同步时段之前发送的最后一个符号是来自于编号为十二的网格编码器(即网格编码器320L)，则段同步时段之后发送的第一个符号将来自编号为五的网格编码器(即网格编码器320E)而不是来自编号为一的网格编码器(即网格编码器320A)。
类似地，如果在段同步时段之前发送的最后一个符号是来自于编号为八的网格编码器(即网格编码器320H)，则段同步时段之后发送的第一个符号将来自编号为一的网格编码器(即网格编码器320A)而不是来自编号为九的网格编码器(即网格编码器320I)。
同样类似地，如果在段同步时段之前发送的最后一个符号是来自于编号为四的网格编码器(即网格编码器320D)，则段同步时段之后发送的第一个符号将来自编号为九的网格编码器(即网格编码器320I)而不是来自编号为五的网格编码器(即网格编码器320E)。
这些观察表明，对于判决反馈均衡器(DFE)数据路径中的给定点，必须反馈回来的幸存路径符号不必来自回溯路径中的同一级，但它必须来自同一交织网格编码器流。如将要进行描述的，这种特性允许进行显著的简化。
还应用注意到，段同步模式只在每八百三十二个(832)符号发生一次。因此，如果网格解码器250的输出的路径等待时间小于这个数量，则判决反馈均衡器(DFE)路径中将只有最多一个段同步时段。因此，作为幸存路径符号反馈到判决反馈均衡器(DFE)路径中的给定点的符号一定是来自唯一的两个可能追溯级之一。剩下的可能性为这个点需要的输入符号来自段同步模式本身，它仅由两个符号值(即+5和-5)组成。因此，在此方法中，只有四个可能符号需要输入到判决反馈均衡器(DFE)数据路径中的任何给定点。
来自此事实的另一简化结果为：在任一给定时间，网格解码器只对十二个网格流中的一个进行操作。因为幸存路径中的相邻符号实际上是由交织网格编码器流中的十二个符号彼此隔离的，这表明在判决反馈均衡器(DFE)数据路径的每十二个点中只有一个需要反馈。判决反馈均衡器(DFE)数据路径中剩下的十一个点以有限冲击响应(FIR)滤波器中常用的常规“移位寄存器”模式下工作。
如果判决反馈均衡器(DFE)单元720的长度小于回溯路径长度的十二倍，则只需反馈判决反馈均衡器(DFE)单元720所需的那样多的重建符号。如果它大于这个数量，则在延迟方面超过它的判决反馈均衡器(DFE)数据抽头必须在“移位寄存器”模式下工作。
图14说明本发明的逻辑电路的有利实施例，用于向判决反馈均衡器(DFE)单元720提供幸存路径的重建符号流。数据复用器的控制逻辑由ATSC标准指定的数据字段和段结构定义，并且可以方便地由本领域的普通技术人员进行设计。
如图14所示，复用器1410接收四(4)个输入。第一输入(IN0)是表示出现在网格点“t”上的符号(比特S3到S0)的信号。第二输入(IN1)是表示出现在网格点“t-12”上的符号(比特S3到S0)的信号。第三输入(IN2)是表示数字“正五”(十进制的+5或二进制的0101)的信号。第四输入(IN3)是表示数字“负五”(十进制的-5或二进制的1011)的信号。复用器1410从控制逻辑接收选择输入信号。复用器1410选择四个输入信号之一并向第一组十二个(12)自适应滤波器抽头单元(即单元一(1)到单元十二(12))中的第一自适应滤波器抽头单元(即单元一(1))输出所选信号。
类似地，复用器1420接收四(4)个输入。第一输入(IN0)是表示出现在网格点“t-12”上的符号(比特S3到S0)的信号。第二输入(IN1)是表示出现在网格点“t-24”上的符号(比特S3到S0)的信号。第三输入(IN2)是表示数字“正五”(十进制的+5或二进制的0101)的信号。第四输入(IN3)是表示数字“负五”(十进制的-5或二进制的1011)的信号。复用器1420从控制逻辑接收选择输入信号。复用器1420选择四个输入信号之一并向第二组十二个(12)自适应滤波器抽头单元(即单元十三(13)到单元二十四(24))中的第一自适应滤波器抽头单元(即单元十三(13))输出所选信号。
图14所示本发明的逻辑电路类似地继续进行各组十二个自适应滤波器抽头单元。一般而言，复用器1430接收四(4)个输入。第一输入(IN0)是表示出现在网格点“t-12j”上的符号(比特S3到S0)的信号，其中j可以取从零(0)到X-1的整数值。第二输入(IN1)是表示出现在网格点“t-12k”上的符号(比特S3到S0)的信号，其中k可以取等于j加一(“j+1”)的整数值。第三输入(IN2)是表示数字“正五”(十进制的+5或二进制的0101)的信号。第四输入(IN3)是表示数字“负五”(十进制的-5或二进制的1011)的信号。复用器1430从控制逻辑接收选择输入信号。复用器1420选择四个输入信号之一并向十二个(12)自适应滤波器抽头单元(即单元(12j+1)到单元(12j+12))的一般组中的第一自适应滤波器抽头单元(即单元(12j+1))输出所选信号。
图15说明给出本发明的方法的有利实施例的流程图。方法的步骤总的用标号1500表示。从网格解码器250得到表示符号流中在网格点“t”的重建符号的四个比特(S0，S1，S2，S3)并作为第一输入提供给复用器1410(步骤1510)。从网格解码器250得到表示符号流中在网格点“t-12”的重建符号的四个比特(S0，S1，S2，S3)并作为第二输入提供给复用器1410(步骤1520)。将表示数字“正五”的信号提供给复用器1410的第三输入端(步骤1530)。将表示数字“负五”的信号提供给复用器1410的第四输入端(步骤1530)。
响应于从控制逻辑接收选择输入信号，复用器1410选择四个输入信号之一并向判决反馈均衡器中的一组十二个(12)自适应滤波器抽头单元的第一滤波器抽头单元输出选择信号(步骤1550)。本发明的方法继续对相邻网格点的每个后续对(t-12j和t-12k)进行该过程(步骤1560)。判决反馈均衡器单元720将解码符号值用作执行信道均衡的估计(步骤1570)。
虽然结合具体实施例对本发明进行了详细说明，但本领域的技术人员应当知道，可以对本发明进行各种变更、替换修改及改造，并不背离本发明最广义上的概念及范围。

Claims (17)

1.一种能够对网格编码类型信号进行解码的接收机(200)，所述接收机包括：
网格解码器(250)；以及判决反馈均衡器(720)，后者连接到所述网格解码器(250)的各路径存储器输出端，其中所述判决反馈均衡器(720)能够从所述网格解码器(250)的各路径存储器输出端得到符号值，用作信道均衡中的估计，所述接收机还包括：
用于从存储在所述网格解码器(250)中的回溯路径信息重建符号值的装置，所述装置包括：
数据信号选择电路(1300)，用于得到表示重建符号的四个比特(比特S3，比特S2，比特S1，比特S0)的值。
2.如权利要求1所述的接收机，其特征在于所述装置包括数据信号选择电路(1310，1320)，用于得到表示所述重建符号的最高有效位的比特S3的值，其中所述数据信号选择电路(1310，1320)包括：
复用器(1310)，它具有四个输入端，其中所述四个输入端中的各个输入端提供子集比特延迟输入值，所述复用器(1310)能够选择所述四个输入值之一作为信号Z2，以响应于来自回溯单元输入D1和D0的选择输入信号；以及
反相器(1320)，它连接到所述复用器(1310)的输出端，所述反相器(1320)能够提供信号Z2的反相作为信号S3。
3.如权利要求1所述的接收机，其特征在于所述装置包括数据信号选择电路(1330)，用于得到表示所述重建符号的第二最高有效位的比特S2的值，其中所述数据信号选择电路(1330)包括：
复用器(1330)，它具有四个输入端，其中所述四个输入端中的各个输入端提供路径存储单元输入值，所述复用器(1330)能够选择所述四个输入值之一作为信号Z1，以响应于来自回溯单元输入D1和D0的选择输入信号，所述复用器(1330)还能够提供信号Z1作为信号S2。
4.如权利要求1所述的接收机，其特征在于所述装置包括数据信号选择电路(1340)，用于得到表示所述重建符号的第二最低有效位的比特S1的值，其中所述数据信号选择电路(1340)包括：
回溯单元输入线(1340)，提供回溯单元输入值D1，所述回溯单元输入线(1340)能够提供信号D1作为信号S1。
5.如权利要求1所述的接收机，其特征在于所述装置包括数据信号选择电路(1350)，用于得到表示所述重建符号的最低有效位的比特S0的值，其中所述数据信号选择电路(1350)包括：
输入线(1350)，提供为1的恒定输入值作为信号S0。
6.一种能够对网格编码类型信号进行解码的接收机(200)，所述接收机包括：
网格解码器(250)；以及判决反馈均衡器(720)，后者连接到所述网格解码器(250)的各路径存储器输出端，其中所述判决反馈均衡器(720)能够从所述网格解码器(250)的各路径存储器输出端得到符号值，用作信道均衡中的估计，
用于从所述网格解码器(250)向所述判决反馈均衡器(720)提供重建符号流的装置，所述装置包括：
具有四个符号值输入端的至少一个复用器(1410)，
其中所述至少一个复用器(1410)能够响应于控制逻辑信号来选择所述四个符号值之一；以及
其中所述至少一个复用器(1410)能够向所述判决反馈均衡器(720)中的自适应滤波器抽头单元发送选择的符号值。
7.如权利要求6所述的接收机，其特征在于到所述至少一个复用器(1410)的所述四个符号值输入包括：
在网格点“t”出现的第一符号；
在网格点“t-12”出现的第二符号；
具有值“正五”的第三符号；以及
具有值“负五”的第四符号。
8.如权利要求7所述的接收机，其特征在于所述至少一个复用器(1410)能够向所述判决反馈均衡器(720)的一组十二个自适应滤波器抽头单元中的第一自适应滤波器抽头单元发送选择的符号值。
9.如权利要求6所述的接收机，其特征在于所述装置包括多个复用器(1410，1420，...，1430)
其中所述多个复用器(1410，1420，...，1430)中的各个复用器(1430)具有四个符号值输入；以及
其中所述多个复用器(1410，1420，...，1430)中的各个复用器(1430)能够响应于控制逻辑信号选择所述四个符号值输入之一。
10.一种高清晰度电视接收机(200)，能够对网格编码类型信号进行解码，所述高清晰度电视接收机(200)包括：
网格解码器(250)；以及判决反馈均衡器(720)，后者连接到所述网格解码器(250)的各路径存储器输出端，其中所述判决反馈均衡器(720)能够从所述网格解码器(250)的各路径存储器输出端得到符号值，用作信道均衡中的估计，所述高清晰度电视接收机(200)还包括：
用于从存储在所述网格解码器(250)中的回溯路径信息重建符号值的装置，所述装置包括：
数据信号选择电路(1300)，用于得到表示重建符号的四个比特(比特S3，比特S2，比特S1，比特S0)的值。
11.如权利要求10所述的高清晰度电视接收机(200)，其特征在于所述装置包括数据信号选择电路(1310，1320)，用于得到表示所述重建符号的最高有效位的比特S3的值，其中所述数据信号选择电路(1310，1320)包括：
复用器(1310)，它具有四个输入端，其中所述四个输入端中的各个输入端提供子集比特延迟输入值，所述复用器(1310)能够选择所述四个输入值之一作为信号Z2，以响应于来自回溯单元输入D1和D0的选择输入信号；以及
反相器(1320)，它连接到所述复用器(1310)的输出端，所述反相器(1320)能够提供信号Z2的反相作为信号S3。
12.如权利要求10所述的高清晰度电视接收机(200)，其特征在于所述装置包括数据信号选择电路(1330)，用于得到表示所述重建符号的第二最高有效位的比特S2的值，其中所述数据信号选择电路(1330)包括：
复用器(1330)，它具有四个输入端，其中所述四个输入端中的各个输入端提供路径存储单元输入值，所述复用器(1330)能够选择所述四个输入值之一作为信号Z1，以响应于来自回溯单元输入D1和D0的选择输入信号，所述复用器(1330)还能够提供信号Z1作为信号S2。
13.如权利要求10所述的高清晰度电视接收机(200)，其特征在于所述装置包括数据信号选择电路(1340)，用于得到表示所述重建符号的第二最低有效位的比特S1的值，其中所述数据信号选择电路(1340)包括：
回溯单元输入线(1340)，提供回溯单元输入值D1，所述回溯单元输入线(1340)能够提供信号D1作为信号S1。
14.如权利要求10所述的高清晰度电视接收机(200)，其特征在于所述装置包括数据信号选择电路(1350)，用于得到表示所述重建符号的最低有效位的比特S0的值，其中所述数据信号选择电路(1350)包括：
输入线(1350)，提供为1的恒定输入值作为信号S0。
15.一种能够对网格编码类型信号进行解码的高清晰度电视接收机(200)，它包括：
网格解码器(250)；以及判决反馈均衡器(720)，后者连接到所述网格解码器(250)的各路径存储器输出端，其中所述判决反馈均衡器(720)能够从所述网格解码器(250)的各路径存储器输出端得到符号值，用作信道均衡中的估计，所述高清晰度电视接收机(200)包括：
用于从所述网格解码器(250)向所述判决反馈均衡器(720)提供重建符号流的装置，所述装置包括：
具有四个符号值输入端的至少一个复用器(1410)，
其中所述至少一个复用器(1410)能够响应于控制逻辑信号来选择所述四个符号值之一；以及
其中所述至少一个复用器(1410)能够向所述判决反馈均衡器(720)中的自适应滤波器抽头单元发送选择的符号值。
16.如权利要求15所述的高清晰度电视接收机(200)，其特征在于到所述至少一个复用器(1410)的所述四个符号值输入包括：
在网格点“t”出现的第一符号；
在网格点“t-12”出现的第二符号；
具有值“正五”的第三符号；以及
具有值“负五”的第四符号。
17.如权利要求16所述的高清晰度电视接收机(200)，其特征在于所述至少一个复用器(1410)能够向所述判决反馈均衡器(720)的一组十二个自适应滤波器抽头单元中的第一自适应滤波器抽头单元发送选择的符号值。
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