JP3349017B2 - データ伝送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する利用分野】本発明はデータ伝送装置に関
し、簡単なクロック回路で送信装置から受信装置へ送出
されるクロック多重化信号を編成し、受信装置でＰＬＬ
回路等の高価で複雑な回路を使用せず、直接、受信した
クロック多重化信号からクロック信号が再生できるデー
タ伝送装置に係わる。

【０００２】

【従来の技術】従来から、図７に示すデータ伝送装置が
提案されている。このデータ伝送装置は、送信装置ＴＱ
3と受信装置ＲＱ3からなり、送信装置ＴＱ3と受信装置
ＲＱ3は回路網ＮＥＴ11を介して相互に接続されてい
る。

【０００３】送信装置ＴＱ3はシフトレジスタで構成さ
れたパラレル／シリアル変換回路６１、符号化回路６
２、変調回路６５、インバータ６７、クロック信号発生
回路６８及び符号化用クロック信号φ11を出力する１／
２分周器６８ａを有し、パラレル信号Ｓ11〜Ｓ18が入力
される入力ピンＰ21〜Ｐ28はパラレル／シリアル変換回
路６１のパラレル側と接続されている。

【０００４】パラレル／シリアル変換回路６１のシリア
ルデータ送信信号ｆ11を出力するシリアル側は、符号化
回路６２の入力端子６２ａと接続され、クロック多重化
信号ｆ12を出力する符号化回路６２の出力端子６２ｄは
変調回路６５を介して送信装置ＴＱ3の出力端子Ｔ5と接
続されている。

【０００５】符号化用１／２周期クロック信号φ12を発
生するクロック信号発生回路６８の出力側は１／２分周
器６８ａと、符号化回路６２のクロック信号端子６２ｃ
に接続されている。

【０００６】符号化用クロック信号φ11を出力する１／
２分周器６８ａの出力側はシフトレジスタ用反転クロッ
ク信号φ10を出力するインバータ６７を介してパラレル
／シリアル変換回路６１のクロック側と、符号化回路６
２のクロック信号端子６２ｂに接続されている。

【０００７】符号化回路６２は図８に示すように、フリ
ップフロップ回路６３及びイクスクルージブオア回路６
４で構成され、シリアルデータ送信信号ｆ11が入力され
る入力端子６２ａはイクスクルージブオア回路６４の一
方の入力側と接続され、イクスクルージブオア回路６４
の他方の入力側は符号化用クロック信号φ11が入力され
るクロック信号端子６２ｂと接続されている。

【０００８】フリップフロップ入力信号ｆ13を出力する
イクスクルージブオア回路６４の出力側はフリップフロ
ップ回路６３のＤ端子と接続され、フリップフロップ回
路６３のＣ端子は符号化用１／２周期クロック信号φ12
が入力されるクロック信号端子６２ｃと接続されてい
る。

【０００９】クロック多重化信号ｆ12を出力するフリッ
プフロップ回路６３の−Ｑ端子は出力端子６２ｄと接続
されている。

【００１０】受信装置ＲＱ3は復調回路７１、復号化回
路７２、クロック抽出回路７６、ＰＬＬ回路７７、１／
２分周器７８、インバータ７９及びシリアル／パラレル
変換回路８０で構成され、回路網ＮＥＴ11が接続された
受信装置ＲＱ3の入力端子Ｔ6は復調回路７１と接続され
ている。

【００１１】クロック多重化信号ｆ14を出力する復調回
路７１の出力側は復号化回路７２の入力端子７２ａと、
クロック抽出回路７６に接続され、復号化回路７２のシ
リアルデータ受信信号ｆ15を出力する出力端子７２ｄは
シリアル／パラレル変換回路８０の入力側と接続されて
いる。

【００１２】抽出クロック信号φ20を出力するクロック
抽出回路７６の出力側はＰＬＬ回路７７の入力側と接続
され、復号化用１／２周期クロック信号φ21を出力する
ＰＬＬ回路７７の出力側は復号化回路７２のクロック信
号端子７２ｂと、１／２分周器７８の入力側に接続され
ている。

【００１３】受信側クロック信号φ22を出力する１／２
分周器７８の出力側は復号化回路７２のクロック信号端
子７２ｃと、インバータ７９の入力側に接続されてい
る。

【００１４】受信側反転クロック信号φ23を出力するイ
ンバータ７９の否定出力側はシリアル／パラレル変換回
路８０のクロック信号入力側と接続され、シリアル／パ
ラレル変換回路８０のパラレル変換側はパラレル信号Ｏ
11〜Ｏ18が出力される出力ピンＰ31〜Ｐ38と接続されて
いる。

【００１５】復号化回路７２は図９に示すように、フリ
ップフロップ回路７３、否定入力アンド回路７４及びイ
ンバータ７５で構成され、クロック多重化信号ｆ14が入
力される入力端子７２ａはフリップフロップ回路７３の
Ｄ端子と接続されている。

【００１６】復号化用１／２周期クロック信号φ21を入
力されるクロック信号端子７２ｂは否定入力アンド回路
７４の一方の否定入力側と、否定入力アンド回路７４の
他方の否定入力側はインバータ７５の否定出力側とそれ
ぞれ接続されている。

【００１７】なお、復号化用１／２周期クロック信号φ
21はＰＬＬ回路７７を通過した抽出クロック信号φ20で
ある。

【００１８】インバータ７５の入力側は受信側クロック
信号φ22が入力されるクロック信号端子７２ｃと接続さ
れ、否定入力アンド回路７４のフリップフロップ用クロ
ック信号φ24を出力する出力側はフリップフロップ回路
７３のＣ端子と接続されている。

【００１９】シリアルデータ受信信号ｆ15を出力するフ
リップフロップ回路７３のＱ端子は復号化回路７２の出
力端子７２ｄと接続されている。

【００２０】このようなデータ伝送装置の送信装置ＴＱ
3において、例えば、入力ピンＰ21〜Ｐ28に「１０１０
１１００」のパラレル信号Ｓ11〜Ｓ18が入力されると、
パラレル／シリアル変換回路６１からシフトレジスタ用
反転クロック信号φ10の立下がりに同期してシリアルデ
ータ送信信号ｆ11が出力される。

【００２１】図８に示す符号化回路６２における各部の
信号を図１０に示す。シリアルデータ送信信号ｆ11が符
号化回路６２の入力端子６２ａに、符号化用クロック信
号φ11がクロック信号端子６２ｂに入力されると、イク
スクルージブオア回路６４の出力側は、入力されるシリ
アルデータ送信信号ｆ11と符号化用クロック信号φ11が
一致したときＬレベルとなるフリップフロップ入力信号
ｆ13を出力する。フリップフロップ回路６３のＤ端子に
フリップフロップ入力信号ｆ13が、Ｃ端子にクロック信
号端子６２ｃを介して符号化用１／２周期クロック信号
φ12が入力されるフリップフロップ回路６３の−Ｑ端子
には、符号化用１／２周期クロック信号φ12の立上がり
でのフリップフロップ入力信号ｆ13の信号を反転させク
ロック多重化信号ｆ12として出力する。

【００２２】受信装置ＲＱ3の復調回路７１の出力側か
らクロック抽出回路７６へ送出されたクロック多重化信
号ｆ14は、クロック抽出回路７６で抽出され図１１に示
す抽出クロック信号φ20となって、ＰＬＬ回路７７へ送
出される。

【００２３】復号化用１／２周期クロック信号φ21は１
／２分周器７８で分周され受信側クロック信号φ22とし
てクロック信号端子７２ｃとインバータ７９へ送出され
る。インバータ７９の否定出力は受信側反転クロック信
号φ23としてシリアル／パラレル変換回路８０へ送出さ
れる。クロック信号端子７２ｃへ入力される受信側クロ
ック信号φ22はインバータ７５を介して反転され復号化
回路７２の否定入力アンド回路７４の他方の否定入力側
へ送出される。

【００２４】ＰＬＬ回路７７から１／２分周器７８を介
して出力される受信側クロック信号φ22により、図１１
に示すｔ1〜ｔ8の復号周期が定められる。

【００２５】このｔ1〜ｔ8の復号周期では、復号化用１
／２周期クロック信号φ21がのＬレベル、受信側クロ
ック信号φ22がのＨレベルとなる時点がある。

【００２６】復号化用１／２周期クロック信号φ21がＬ
レベル、受信側クロック信号φ22がＨレベルになると図
９に示す復号化回路７２のフリップフロップ回路７３の
Ｃ端子に入力されるフリップフロップ用クロック信号φ
24がのＨレベルとなる。

【００２７】この、及びの状態で、図９に示す復
号化回路７２のフリップフロップ回路７３のＤ端子に入
力されるクロック多重化信号ｆ14が白丸ののようにＨ
レベルならＱ端子から出力されるシリアルデータ受信信
号ｆ15もＨレベル（の「１」を受信したことを意味す
る）となり出力端子７２ｄより出力する。

【００２８】クロック多重化信号ｆ14が黒丸ののよう
にＬレベルならＱ端子から出力されるシリアルデータ受
信信号ｆ15もＬレベル（の「０」を受信したことを意
味する）となり出力端子７２ｄより出力する。

【００２９】復号化回路７２の出力端子７２ｄから出力
されるシリアルデータ受信信号ｆ15はシリアル／パラレ
ル変換回路８０でインバータ７９より出力される受信側
反転クロック信号φ23の立上がりで読み込まれ、パラレ
ル変換され「１０１０１１００」がシリアル／パラレル
変換回路８０の出力ピンＰ31〜Ｐ38からパラレル信号Ｏ
11〜Ｏ18として出力される。

【００３０】

【発明が解決しようとする課題】従来のデータ伝送装置
では、送信装置ＴＱ3に符号化用１／２周期クロック信
号φ12を生成する回路が必要となり、受信装置ＲＱ3で
は受信したクロック多重化信号ｆ14からクロック抽出回
路７６等の回路で抽出されたクロック信号φ20は不完全
な場合があるので、符号化用１／２周期クロック信号φ
12に同期した復号化用１／２周期クロック信号φ21は、
ＰＬＬ回路等を用いて生成する必要があるという難点が
ある。

【００３１】本発明は、このような難点を解決するため
になされたもので、簡単なクロック回路で送信装置から
受信装置へ送出されるクロック多重化信号を形成し、受
信装置でＰＬＬ回路等の高価で複雑な回路を使用せず、
直接、受信したクロック多重化信号からクロック信号が
再生できるデータ伝送装置を提供することを目的とす
る。

【００３２】

【課題を解決するための手段】このような目的を達成す
るため本発明によるデータ伝送装置は、送信側クロック
信号により入力されたパラレル信号をシリアルデータ送
信信号に変換するパラレル／シリアル変換回路、シリア
ルデータ送信信号を符号化しクロック多重化信号を出力
する符号化回路を設けた送信装置と、クロック多重化信
号を復号しシリアルデータ受信信号及び受信側クロック
信号を出力する復号化回路、受信側クロック信号により
入力されたシリアルデータ受信信号をパラレル信号に変
換するシリアル／パラレル変換回路を設けた受信装置と
を備えている。

【００３３】符号化回路は前記送信側クロック信号を微
分する微分回路、送信側クロック信号の電圧がＬレベル
の時放電し、Ｈレベルの時充電されるコンデンサ、コン
デンサの充電時間の長、短に応じた送信側クロック信号
とシリアルデータ送信信号が含まれるクロック多重化信
号を形成するクロック多重化信号形成回路を備えてい
る。

【００３４】復号化回路はクロック多重化信号に含まれ
る送信側クロック信号を積分する積分回路、積分回路で
積分された電圧が予め定められた電圧より高いか低いか
により受信側クロック信号を分離する回路、シリアルデ
ータ受信信号を出力するシリアルデータ受信信号出力回
路を備えている。

【００３５】パラレル／シリアル変換回路は送信側クロ
ック信号を出力するクロック端子、シリアルデータ送信
信号を出力するデータ端子を設けた送出側ＣＰＵで構成
され、シリアル／パラレル変換回路は受信側クロック信
号が入力されるクロック端子、シリアルデータ受信信号
が入力されるデータ端子を設けた受信側ＣＰＵで構成さ
れている。

【００３６】このデータ伝送装置において、送信装置に
設けられたパラレル／シリアル変換回路は送信側クロッ
ク信号で動作しパラレル信号をシリアルデータ送信信号
に変換する。

【００３７】シリアルデータ送信信号は符号化回路で符
号化されクロック多重化信号として受信装置へ送信され
る。

【００３８】受信装置の復号化回路は、クロック多重化
信号を復号しシリアルデータ受信信号及び受信側クロッ
ク信号を出力する。

【００３９】この受信側クロック信号によりシリアル／
パラレル変換回路が動作しシリアルデータ受信信号をパ
ラレル信号に変換する。

【００４０】符号化回路に設けられた微分回路で送信側
クロック信号を微分する。

【００４１】送信側クロック信号のＨレベル、Ｌレベル
に応じてコンデンサが充電したり放電したりを繰返す。

【００４２】このコンデンサの充電時間の長、短に応じ
てクロック多重化信号形成回路で送信側クロック信号と
シリアルデータ送信信号が含まれるクロック多重化信号
を形成する。

【００４３】復号化回路に設けた積分回路でクロック多
重化信号に含まれるクロック信号を積分する。

【００４４】積分回路で積分された電圧が予め定められ
た電圧より高いか低いかによりクロック信号分離回路で
受信側クロック信号を分離する。

【００４５】シリアルデータ受信信号はシリアルデータ
受信信号出力回路から出力する。

【００４６】送信装置にパラレル／シリアル変換回路を
内蔵した送信側ＣＰＵ、受信装置にシリアル／パラレル
変換回路を内蔵した受信側ＣＰＵをそれぞれ設けた場合
は、送信側ＣＰＵのクロック端子から送信側クロック信
号をデータ端子からシリアルデータ送信信号をそれぞれ
出力する。

【００４７】この送信側クロック信号とシリアルデータ
送信信号は受信側ＣＰＵのクロック端子とデータ端子へ
送出され、受信側ＣＰＵに内蔵されたシリアル／パラレ
ル変換回路でパラレルデータに変換される。

【００４８】

【発明の実施の形態】以下、本発明のデータ伝送装置を
その好ましい実施の形態例について図にしたがって詳述
する。

【００４９】本発明のデータ伝送装置は、図１に示すよ
うに送信側クロック信号φ1により入力されたパラレル
信号Ｓ1〜Ｓ8をシリアルデータ送信信号ｆ1に変換する
パラレル／シリアル変換回路１、シリアルデータ送信信
号を符号化しクロック多重化信号ｆ2を出力する符号化
回路２を設けた送信装置ＴＱ1と、クロック多重化信号
を復号しシリアルデータ受信信号ｆ4及び受信側クロッ
ク信号φ2を出力する復号化回路１２、受信側クロック
信号により入力されたシリアルデータ受信信号をパラレ
ル信号Ｏ1〜Ｏ8に変換するシリアル／パラレル変換回路
１３を設けた受信装置ＲＱ1とを備えている。

【００５０】図２に示すように符号化回路２は送信側ク
ロック信号φ1を微分する微分回路５、送信側クロック
信号φ1の電圧がＬレベルで放電し、Ｈレベルで充電さ
れるコンデンサＣ2とコンデンサＣ2の充電時間の長、短
に応じた送信側クロック信号とシリアルデータ送信信号
が含まれるクロック多重化信号ｆ2を形成するクロック
多重化信号形成回路Ｕ1を備えている。

【００５１】図３に示すように復号化回路はクロック多
重化信号に含まれるクロック信号を積分する積分回路１
４、１５、積分回路で積分された電圧が予め定められた
電圧Ｖ3より高いか低いかにより受信側クロック信号φ2
を分離するクロック信号分離回路Ｕ2、Ｕ3 、シリアル
データ受信信号ｆ4を出力するシリアルデータ受信信号
出力回路１７ を備えている。

【００５２】このデータ伝送装置は、送信装置ＴＱ1と
受信装置ＲＱ1からなり、送信装置ＴＱ1と受信装置ＲＱ
1は回路網ＮＥＴ1を介して相互に接続されている。

【００５３】送信装置ＴＱ1はシフトレジスタで構成さ
れたパラレル／シリアル変換回路１、符号化回路２、変
調回路３及び送信側クロック信号φ1を発生するクロッ
ク信号発生回路４を有し、パラレル信号Ｓ1〜Ｓ8が入力
される入力ピンＰ1〜Ｐ8はパラレル／シリアル変換回路
１のパラレル側と接続されている。

【００５４】パラレル／シリアル変換回路１のシリアル
データ送信信号ｆ1を出力するシリアル側は符号化回路
２の入力端子２ａと接続され、クロック多重化信号ｆ2
を出力する符号化回路２の出力端子２ｃは変調回路３を
介して送信装置ＴＱ1の出力端子Ｔ1と接続されている。

【００５５】符号化回路２は図２に示すように微分回路
５、ＮＰＮトランジスタＱ1、Ｑ2、ＰＮＰトランジスタ
Ｑ3及びコンパレータＵ1で構成され、シリアルデータ送
信信号ｆ1が入力される入力端子２ａはＰＮＰトランジ
スタＱ3のベースと接続され、エミッタは電源＋Ｂと接
続されている。ＰＮＰトランジスタＱ3のコレクタは抵
抗Ｒ2の一端と接続され他端はコンパレータＵ1の（−）
入力側と接続されている。

【００５６】コンパレータＵ1の（−）入力側は抵抗Ｒ3
を介して電源＋Ｂと、（＋）入力側は閾値電圧Ｖ1とそ
れぞれ接続され、出力側はクロック多重化信号ｆ2を出
力する出力端子２ｃと接続されている。

【００５７】送信側クロック信号φ1が入力されるクロ
ック信号端子２ｂはＮＰＮトランジスタＱ1のベースと
接続され、エミッタは基準電位点と接続されている。

【００５８】ＮＰＮトランジスタＱ1のコレクタは抵抗
Ｒ4を介して電源＋Ｂと接続され、ＮＰＮトランジスタ
Ｑ1のコレクタと抵抗Ｒ4の接続点は微分回路５に設けら
れたコンデンサＣ1を介して、一端が基準電位点に接続
された抵抗Ｒ1の他端と接続されている。

【００５９】アノードが基準電位点に接続されたダイオ
ードＤ1のカソードは抵抗Ｒ1の他端と共にＮＰＮトラン
ジスタＱ2のベースと接続され、エミッタは基準電位点
と接続されている。

【００６０】ＮＰＮトランジスタＱ2のコレクタは、一
端が基準電位点に接続されたコンデンサＣ2の他端と共
にコンパレータＵ1の（−）入力側と接続されている。

【００６１】受信装置ＲＱ1は復調回路１１、復号化回
路１２及びシリアル／パラレル変換回路１３で構成さ
れ、回路網ＮＥＴ1が接続された受信装置ＲＱ1の入力端
子Ｔ2は復調回路１１と接続されている。

【００６２】入力された信号をベースバンドのシリアル
データ受信信号ｆ3に復調して出力する復調回路１１の
出力側は復号化回路１２の入力端子１２ａと接続され、
復号化回路１２のシリアルデータ受信信号ｆ4を出力す
る出力端子１２ｃはシリアル／パラレル変換回路１３の
入力側と接続されている。

【００６３】受信側クロック信号φ2を出力する復号化
回路１２のクロック信号端子１２ｂはシリアル／パラレ
ル変換回路１３のクロック信号入力側と接続され、シリ
アル／パラレル変換回路１３のパラレル変換側はパラレ
ル信号Ｏ1〜Ｏ8が出力される出力ピンＰ11〜Ｐ18と接続
されている。

【００６４】復号化回路１２は図３に示すように、コン
パレータＵ2、Ｕ3、積分回路１４、１５、ワイヤードオ
ア回路１６、シリアルデータ受信信号出力回路１７、ダ
イオードＤ2、Ｄ3で構成され、クロック多重化信号ｆ3
が入力される入力端子１２ａはダイオードＤ2のアノー
ド、ダイオードＤ3のカソード及びシリアルデータ受信
信号出力回路１７の入力側とそれぞれ接続され、シリア
ルデータ受信信号出力回路１７の出力側は出力端子１２
ｃと接続されている。

【００６５】ダイオードＤ2のカソードは、積分回路１
４に設けられたコンデンサＣ3と抵抗Ｒ5のそれぞれの一
端と共にコンパレータＵ2の（−）入力側と接続されて
いる。

【００６６】コンデンサＣ3の他端は電源＋Ｂと、抵抗
Ｒ5の他端は基準電位点とそれぞれ接続されている。

【００６７】ダイオードＤ3のアノードは、積分回路１
５に設けられたコンデンサＣ4と抵抗Ｒ6のそれぞれの一
端と共にコンパレータＵ3の（＋）入力側と接続されて
いる。

【００６８】コンデンサＣ4の他端は基準電位点と、抵
抗Ｒ6の他端は電源＋Ｂとそれぞれ接続されている。

【００６９】直列接続された抵抗Ｒ7、Ｒ8の接続点ＰZ
はコンパレータＵ2の（＋）入力側及びコンパレータＵ3
の（−）入力側とそれぞれ接続されている。

【００７０】コンパレータＵ2及びコンパレータＵ3の出
力側はワイヤードオア回路１６の一方及び他方の入力側
とそれぞれ接続され、ワイヤードオア回路１６の出力側
は受信側クロック信号φ2を出力するクロック信号端子
１２ｂと接続されている。

【００７１】このようなデータ伝送装置の送信装置ＴＱ
1において、例えば、入力ピンＰ1〜Ｐ8に「１０１０１
１００」のパラレル信号Ｓ1〜Ｓ8が入力されると、パラ
レル／シリアル変換回路１から送信側クロック信号φ1
の立下がりに同期してシリアルデータ送信信号ｆ1が出
力される。

【００７２】図２において、送信側クロック信号φ1の
「１」を示すＨレベルがＮＰＮトランジスタＱ1のベー
スに印加されると、ＮＰＮトランジスタＱ1が動作しコ
レクタが基準電位点に接続される。

【００７３】微分回路５は送信側クロック信号φ1の立
下りエッジのみを出力するので、後段のＮＰＮトランジ
スタＱ2は送信側クロック信号φ1の立下りから一定時間
オンし、コンデンサＣ2に充電された電荷を電流Ｉ3の電
流経路で放電する。

【００７４】また、ＰＮＰトランジスタＱ3はシリアル
データ送信信号ｆ1がＬレベルの時にオンし、コンデン
サＣ2を電流Ｉ1とＩ2の電流経路で充電する。Ｈレベル
の時にはオフとなり、コンデンサＣ2は電流Ｉ2のみの電
流経路で充電する。

【００７５】このため、シリアルデータ送信信号ｆ1が
ＨレベルとＬレベルではコンデンサＣ2の充電時間が異
なり、コンパレータＵ1の（＋）入力側に接続された閾
値電圧Ｖ1を横切る時間も異なるので、図５に示すよう
に、シリアルデータ送信信号ｆ1が「１」の時は、の
白丸で示す位置がＨレベルで、クロック多重化信号ｆ2
はのＨレベルの時間が、のＬレベルの時間より長く
なる。

【００７６】シリアルデータ送信信号ｆ1が「０」の時
は、の黒丸で示す位置がＬレベルで、クロック多重化
信号ｆ2ではのＨレベルの時間が、のＬレベルの時
間より短くなる。

【００７７】符号化回路２から出力されたクロック多重
化信号ｆ2は変調回路３で変調され送信装置ＴＱ1の出力
端子Ｔ1から回路網ＮＥＴ1へ送出される。

【００７８】受信装置ＲＱ1では、回路網ＮＥＴ1から入
力端子Ｔ2を介して受信した信号を復調回路１１でベー
スバンドのクロック多重化信号ｆ3に復調する。

【００７９】復調されたクロック多重化信号ｆ3は図３
に示す復号化回路１２の入力端子１２ａに入力される。

【００８０】復号化回路１２の入力端子１２ａにクロッ
ク多重化信号ｆ3が入力されると、クロック多重化信号
ｆ3がＨレベルの時はダイオードＤ2がオンとなり、コン
パレータＵ2の（−）入力側がＨレベルとなる。

【００８１】コンパレータＵ2の（−）入力側がＨレベ
ルとなると、抵抗Ｒ7、Ｒ8により決定されるコンパレー
タＵ2の（＋）入力側のＰZ点における閾値電圧Ｖ3を越
えるので、コンパレータＵ2の出力側はＬレベルとな
る。

【００８２】逆にクロック多重化信号ｆ3がＬレベルの
時はダイオードＤ2がオフとなり、積分回路１４のコン
デンサＣ3は抵抗Ｒ5を介した時定数で放電するので、コ
ンパレータＵ2の（−）入力側の電位は除々に低下す
る。

【００８３】このとき、クロック多重化信号ｆ3がＬレ
ベルになっている時間が短いと（「１」が入力されたと
き）、コンパレータＵ2の（−）入力側の電位がＰZ点に
おける閾値電圧Ｖ3以下になる前に（図６の）Ｈレベ
ルに戻るので、コンパレータＵ2の出力側はＬレベルの
侭（図６の）となる。

【００８４】クロック多重化信号ｆ3のＬレベルの時間
が長い場合（「０」が入力されたとき）はコンパレータ
Ｕ3の（−）入力側の電位がＰZ点における閾値電圧Ｖ3
以下になるので（図６の）コンパレータＵ2の出力側
はＨレベルになる。

【００８５】このため、図６に示すようにＡ1、Ａ2、Ａ
3の時間だけ、コンパレータＵ2の出力側はＨレベルとな
る。

【００８６】また、クロック多重化信号ｆ3がＬレベル
の時はダイオードＤ3がオンとなり、コンパレータＵ3の
（＋）入力側がＬレベルとなる。

【００８７】コンパレータＵ3の（＋）入力側がＬレベ
ルとなると、抵抗Ｒ7、Ｒ8により決定されるコンパレー
タＵ3の（−）入力側のＰZ点における閾値電圧Ｖ3を下
回るので、コンパレータＵ3の出力側はＬレベルとな
る。

【００８８】逆にクロック多重化信号ｆ3がＨレベルの
時はダイオードＤ3がオフとなり、積分回路１５のコン
デンサＣ4は抵抗Ｒ6を介した時定数で充電するので、コ
ンパレータＵ3の（＋）入力側の電位は除々に増加す
る。

【００８９】このとき、クロック多重化信号ｆ3がＨレ
ベルになっている時間が短いと（「０」が入力されたと
き）、コンパレータＵ3の（−）入力側の電位がＰZ点に
おける閾値電圧Ｖ3以上になる前にＬレベルに戻るの
で、コンパレータＵ3の出力側はＬレベルの侭（図６の
）となる。

【００９０】クロック多重化信号ｆ3のＨレベルの時間
が長い場合（「１」が入力されたとき）はコンパレータ
Ｕ3の（＋）入力側の電位がＰZ点における閾値電圧Ｖ3
以上になるので、コンパレータＵ3の出力側はＨレベル
（図６の）になる。

【００９１】このため、図６に示すようにＢ1、Ｂ2、Ｂ
3、Ｂ4の時間だけ、コンパレータＵ3の出力側はＨレベ
ルとなる。

【００９２】コンパレータＵ2とコンパレータＵ3の出力
はワイヤードオア回路１６を介し受信側クロック信号φ
2として出力される。

【００９３】このＢ1、Ａ1、Ｂ2、Ａ2、・・・・・・による受
信側クロック信号φ2は、クロック信号端子１２ｂを介
してシリアル／パラレル変換回路１３へ送出される。

【００９４】このようにして、復号化回路１２の出力端
子１２ｃから順次「１０１０１１００」のシリアルデー
タ受信信号ｆ4が出力端子１２ｃを介してシリアル／パ
ラレル変換回路１３へ送出されると、シリアル／パラレ
ル変換回路１３では、シリアルデータ受信信号出力回路
１７を介して入力される受信側クロック信号φ2の立上
がりでシリアルデータ受信信号ｆ4を読み込むためで
はＨレベル、ではＬレベルが出力され、シリアル／パ
ラレル変換回路１３の出力ピンＰ11〜Ｐ18からパラレル
信号Ｏ1〜Ｏ8を出力する。

【００９５】図４に示す送信装置ＴＱ2と受信装置ＲＱ2
からなるデータ伝送装置は、図１に示すパラレル／シリ
アル変換回路１と送信側クロック信号φ1を発生するク
ロック信号発生回路４の機能を有する送出側ＣＰＵ１０
と、シリアル／パラレル変換回路の機能を有する受信側
ＣＰＵ２０で構成され、シリアルデータ送信信号ｆ1を
出力するデータ端子１０ａは符号化回路２の入力端子２
ａと、送信側クロック信号φ1を出力するクロック信号
端子１０ｂは符号化回路２のクロック信号端子２ｂとそ
れぞれ接続されている。

【００９６】受信装置ＲＱ2の復号化回路１２の出力端
子１２ｃは受信側ＣＰＵ２０のシリアルデータ受信信号
ｆ4が入力される入力端子２０ａと、復号化回路１２の
クロック信号端子１２ｂは受信側クロック信号φ2が入
力される受信側ＣＰＵ２０のクロック信号端子２０ｂと
それぞれ接続されている。

【００９７】図４の送信装置ＴＱ2と受信装置ＲＱ2にお
ける動作は図１の送信装置ＴＱ1と受信装置ＲＱ1のもの
と同じである。

【００９８】叙上の実施例における伝送ビットは８ビッ
トに限定しない。

【００９９】叙上の実施例の回路網は公衆通信網、専用
線、インターホン等としてもよい。

【０１００】

【発明の効果】以上の説明から明らかなように、本発明
のデータ伝送装置によれば、簡単なクロック回路で送信
装置から受信装置へ送出されるクロック多重化信号を形
成し、受信装置でＰＬＬ回路等の高価で複雑な回路を使
用せず、直接、受信したクロック多重化信号からクロッ
ク信号が再生でき、クロック多重化信号の形成に１／２
周期のクロック回路等を設ける必要がない。

【０１０１】また、本発明のデータ伝送装置によれば、
受信装置でＰＬＬ回路等の高価で複雑な回路を設ける必
要がない。

【図面の簡単な説明】

【図１】本発明によるデータ伝送装置の一実施例を示す
ブロック図。

【図２】本発明によるデータ伝送装置で使用する符号化
回路のブロック図。

【図３】本発明によるデータ伝送装置で使用する復号化
回路のブロック図。

【図４】本発明によるデータ伝送装置の他の実施例を示
すブロック図。

【図５】本発明によるデータ伝送装置の送信側の動作を
示すタイムチャート。

【図６】本発明によるデータ伝送装置の受信側の動作を
示すタイムチャート。

【図７】従来のデータ伝送装置のブロック図。

【図８】従来のデータ伝送装置で使用する符号化回路の
ブロック図。

【図９】従来のデータ伝送装置で使用する復号化回路の
ブロック図。

【図１０】従来のデータ伝送装置の送信側の動作を示す
タイムチャート。

【図１１】従来のデータ伝送装置の受信側の動作を示す
タイムチャート。

【符号の説明】 １・・・・・・パラレル／シリアル変換回路 ２・・・・・・符号化回路 ５・・・・・・微分回路 １０・・・・・・送出側ＣＰＵ １０ａ・・・・・・データ端子 １０ｂ・・・・・・クロック端子 １２・・・・・・復号化回路 １４、１５・・・・・・積分回路 １３・・・・・・シリアル／パラレル変換回路 １７・・・・・・シリアルデータ受信信号出力回路 ２０・・・・・・受信側ＣＰＵ ２０ａ・・・・・・データ端子 ２０ｂ・・・・・・クロック端子 ＴＱ1・・・・・・送信装置 ＲＱ1・・・・・・受信装置 Ｃ2・・・・・・コンデンサー φ1・・・・・・送信側クロック信号 φ2・・・・・・受信側クロック信号 ｆ1・・・・・・シリアルデータ送信信号 ｆ2・・・・・・クロック多重化信号 ｆ4・・・・・・シリアルデータ受信信号 Ｓ1〜Ｓ8・・・・・・パラレル信号 Ｏ1〜Ｏ8・・・・・・パラレル信号 Ｖ1、Ｖ3・・・・・・閾値電圧 Ｕ1・・・・・・コンパレータ（クロック多重化信号形成回
路） Ｕ2、Ｕ3・・・・・・コンパレータ（クロック信号分離回路）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H03M 9/00 H04J 3/06

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】送信側クロック信号（φ1）により入力さ
   れたパラレル信号（Ｓ1〜Ｓ8）をシリアルデータ送信信
   号（ｆ1）に変換するパラレル／シリアル変換回路
   （１）、前記シリアルデータ送信信号を符号化しクロッ
   ク多重化信号（ｆ2）を出力する符号化回路（２）を設
   けた送信装置（ＴＱ1）と、前記クロック多重化信号を
   復号しシリアルデータ受信信号（ｆ4）及び受信側クロ
   ック信号（φ2）を出力する復号化回路（１２）、前記
   受信側クロック信号により入力された前記シリアルデー
   タ受信信号をパラレル信号（Ｏ1〜Ｏ8）に変換するシリ
   アル／パラレル変換回路（１３）を設けた受信装置（Ｒ
   Ｑ1）とを備え、 前記符号化回路は、前記送信側クロック信号（φ1）を
   微分する微分回路（５）、前記送信側クロック信号の電
   圧がＬレベルの時放電し、Ｈレベルの時充電されるコン
   デンサ（Ｃ2）、前記コンデンサの充電時間の長、短に
   応じた前記送信側クロック信号と前記シリアルデータ送
   信信号が含まれるクロック多重化信号（ｆ2）を形成す
   るクロック多重化信号形成回路（Ｕ1）を備え たことを
   特徴とするデータ伝送装置。
2. 【請求項２】送信側クロック信号（φ1）により入力さ
   れたパラレル信号（Ｓ1〜Ｓ8）をシリアルデータ送信信
   号（ｆ1）に変換するパラレル／シリアル変換回路
   （１）、前記シリアルデータ送信信号を符号化しクロッ
   ク多重化信号（ｆ2）を出力する符号化回路（２）を設
   けた送信装置（ＴＱ1）と、前記クロック多重化信号を
   復号しシリアルデータ受信信号（ｆ4）及び受信側クロ
   ック信号（φ2）を出力する復号化回路（１２）、前記
   受信側クロック信号により入力された前記シリアルデー
   タ受信信号をパラレル信号（Ｏ1〜Ｏ8）に変換するシリ
   アル／パラレル変換回路（１３）を設けた受信装置（Ｒ
   Ｑ1）とを備え、 前記復号化回路は、前記クロック多重化信号に含まれる
   前記クロック信号を積分する積分回路（１４、１５）、
   前記積分回路で積分された電圧が予め定められ た電圧
   （Ｖ3）より高いか低いかにより受信側クロック信号
   （φ2）を分離するクロック信号分離回路（Ｕ2、Ｕ3
   ）、前記シリアルデータ受信信号（ｆ4）を出力するシ
   リアルデータ受信信号出力回路（１７ ）を備え たこと
   を特徴とするデータ伝送装置。
3. 【請求項３】送信側クロック信号（φ1）により入力さ
   れたパラレル信号（Ｓ1〜Ｓ8）をシリアルデータ送信信
   号（ｆ1）に変換するパラレル／シリアル変換回路
   （１）、前記シリアルデータ送信信号を符号化しクロッ
   ク多重化信号（ｆ2）を出力する符号化回路（２）を設
   けた送信装置（ＴＱ1）と、前記クロック多重化信号を
   復号しシリアルデータ受信信号（ｆ4）及び受信側クロ
   ック信号（φ2）を出力する復号化回路（１２）、前記
   受信側クロック信号により入力された前記シリアルデー
   タ受信信号をパラレル信号（Ｏ1〜Ｏ8）に変換するシリ
   アル／パラレル変換回路（１３）を設けた受信装置（Ｒ
   Ｑ1）とを備え、 前記符号化回路は、前記送信側クロック信号（φ1）を
   微分する微分回路（５）、前記送信側クロック信号の電
   圧がＬレベルの時放電し、Ｈレベルの時充電されるコン
   デンサ（Ｃ2）、前記コンデンサの充電時間の長、短に
   応じた前記送信側クロック信号と前記シリアルデータ送
   信信号が含まれるクロック多重化信号（ｆ2）を形成す
   るクロック多重化信号形成回路（Ｕ1）を備え、 前記パラレル／シリアル変換回路は、前記送信側クロッ
   ク信号を出力するクロック端子（１０ｂ）、前記シリア
   ルデータ送信信号を出力するデータ端子（１０ａ）を設
   けた送出側ＣＰＵ（１０）で構成され、前記シリアル／
   パラレル変換回路が前記受信側クロック信号が入力され
   るクロック端子（２０ｂ）、前記シリアルデータ受信信
   号が入力されるデータ端子（２０ａ）を設けた受信側Ｃ
   ＰＵ（２０）で構成された ことを特徴とするデータ伝送
   装置。
4. 【請求項４】送信側クロック信号（φ1）により入力さ
   れたパラレル信号（Ｓ1〜Ｓ8）をシリアルデータ送信信
   号（ｆ1）に変換するパラレル／シリアル変換回路
   （１）、前記シリアルデータ送信信号を符号化しクロッ
   ク多重化信号（ｆ2）を出力する符号化回路（２）を設
   けた送信装置（ＴＱ1）と、前記クロック多重化信号を
   復 号しシリアルデータ受信信号（ｆ4）及び受信側クロ
   ック信号（φ2）を出力する復号化回路（１２）、前記
   受信側クロック信号により入力された前記シリアルデー
   タ受信信号をパラレル信号（Ｏ1〜Ｏ8）に変換するシリ
   アル／パラレル変換回路（１３）を設けた受信装置（Ｒ
   Ｑ1）とを備え、 前記復号化回路は、前記クロック多重化信号に含まれる
   前記クロック信号を積分する積分回路（１４、１５）、
   前記積分回路で積分された電圧が予め定められた電圧
   （Ｖ3）より高いか低いかにより受信側クロック信号
   （φ2）を分離するクロック信号分離回路（Ｕ2、Ｕ3
   ）、前記シリアルデータ受信信号（ｆ4）を出力するシ
   リアルデータ受信信号出力回路（１７ ）を備え、 前記パラレル／シリアル変換回路は、前記送信側クロッ
   ク信号を出力するクロック端子（１０ｂ）、前記シリア
   ルデータ送信信号を出力するデータ端子（１０ａ）を設
   けた送出側ＣＰＵ（１０）で構成され、前記シリアル／
   パラレル変換回路が前記受信側クロック信号が入力され
   るクロック端子（２０ｂ）、前記シリアルデータ受信信
   号が入力されるデータ端子（２０ａ）を設けた受信側Ｃ
   ＰＵ（２０）で構成され たことを特徴とするデータ伝送
   装置。