JP3346107B2 - 誤差拡散処理回路 - Google Patents
誤差拡散処理回路Info
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Description
パネル(PDP)、液晶ディスプレイパネル(LCD
P)などのディスプレイパネルを用いた表示装置におい
て、中間調画像を表示させるための誤差拡散処理回路に
関するものである。
DP表示装置が注目されている。このPDP表示装置の
駆動方式は、従来のCRT駆動方式とは全く異なってお
り、ディジタル化された映像入力信号による直接駆動方
式である。したがって、パネル面から発光される輝度階
調は、扱う信号のビット数によって定まる。PDPは基
本的特性の異なるAC型とDC型の2方式に分けられる
が、このうちAC型PDPでは、輝度と寿命については
十分な特性が得られているが、階調表示に関しては、試
作レベルで最大64階調表示までの報告しかなかった。
最近、アドレス・表示分離型駆動法(ADSサブフィー
ルド法)による将来の256階調の手法が提案されてい
る。
2、4、8、16、32、64、128の8個のサブフ
ィールドで構成され、8画面の輝度の組み合わせで25
6階調の表示を行う。それぞれのサブフィールドは、リ
フレッシュした1画面分のデータの書込みを行うアドレ
ス期間と、そのサブフィールドの輝度レベルを決めるサ
スティン期間で構成される。アドレス期間では、最初全
画面同時に各ピクセルに初期的に壁電荷が形成され、そ
の後サスティンパルスが全画面に与えられ表示を行う。
サブフィールドの明るさはサスティンパルスの数に比例
し、所定の輝度に設定される。このようにして256階
調表示が実現される。
増やせば増やすほど、1フレーム期間内でパネルを点灯
発光させる準備期間としてのアドレス期間のビット数が
増加するため、発光期間としてのサスティン期間が相対
的に短くなり、最大輝度が低下する。このように、扱う
信号のビット数を増やせば、画質は向上するが、発光輝
度が低下し、逆に扱う信号のビット数を減らせば、発光
輝度が増加するが、階調表示が少なくなり、画質の低下
を招く。
PDPやLCDPの表示装置で中間調画像を表示するた
めの誤差拡散処理回路10を提案した。この図4に示す
誤差拡散処理回路10は、映像信号入力端子12に垂直
方向加算回路14、水平方向加算回路16及びビット変
換回路18を介して映像信号出力端子20を結合し、水
平方向加算回路16の出力側に誤差演算回路22と閾値
選択回路24を結合するとともに、閾値選択回路24の
出力側を係数値が−1の係数回路26を介して誤差演算
回路22の入力側に結合し、この誤差演算回路22の出
力側に重み付け量が1/2の荷重回路28を結合する。
(i,j)より1ドットだけ過去に生じた再現誤差E
(i−1,j)を水平方向加算回路16に出力する1ド
ット遅延回路30が結合され、この1ドット遅延回路3
0の出力側には、さらに1ラインだけ過去に生じた再現
誤差E(i−1,j−1)を垂直方向加算回路14に出
力する1ライン遅延回路32が結合されている。
加算回路16によって誤差を組み入れて拡散させた拡散
出力信号をビット変換回路18に送り、このビット変換
回路18でnビットで量子化された拡散出力信号を、m
(≦n−1)ビットに変換して映像信号出力端子20か
らPDPへ駆動信号として出力する。このようにして、
原映像入力信号を誤差の組み入れで拡散させ、かつ、原
映像入力信号よりも少ないビット数の信号により、発光
輝度が低下することなく、しかも、滑らかな応答が得ら
れる。
示した誤差拡散処理回路10では、荷重回路28が1ビ
ットのシフトを行うことによって、誤差演算回路22の
誤差演算の結果に1/2の重み付けをしていたので、誤
差演算の結果が奇数の時にLSB(最下位桁)に立って
いる「1」が切り捨てられてしまうことになる。このた
め、シェーディングを入力したとき、例えば「00」と
「01」が同じパターンでディスプレイ(例えばPD
P)に出力されてしまうことになるという問題点があっ
た。
ので、演算精度を向上させることによって表示パネル
(例えばPDP)で高精細な画像が得られるようにした
ことを目的とするものである。例えば、シェーディング
を入力したとき、入力データの「00」と「01」の違
いが表示パネル上で視認できるようにすることを目的と
するものである。
された入力映像信号に、再現誤差を加算回路により加算
して拡散出力信号を得、この拡散出力信号を入力ビット
より少ないビットの信号に変換して表示パネルへ出力す
るとともに、前記拡散出力信号と前記表示パネル用に選
択された閾値との差を誤差演算回路で演算し、荷重回路
で重み付けをするとともに遅延回路で遅延させ再現誤差
として前記加算回路に出力するようにした誤差拡散処理
回路において、前記荷重回路の重み付け量を1/2に設
定することで、前記誤差演算回路の演算結果が奇数かつ
正であるときにデータ「00」からデータ「01」に変
化して出力する丸め誤差検出回路と、この丸め誤差検出
回路の出力データを前記遅延回路の遅延量と同一量遅延
させて前記加算回路へ加算データとして出力する丸め誤
差遅延回路とを具備してなることを特徴とするものであ
る。
説明すると、荷重回路は、従来例と同様に1ビットのシ
フトを行うことによって、誤差演算回路の演算結果に1
/2の重み付けをする。この荷重回路から出力した誤差
荷重出力信号は遅延回路を介して加算回路に加えられ
る。このとき、丸め誤差検出回路は、誤差演算回路の演
算結果が奇数かつ正であるときを検出してデータ「1」
を、丸め誤差遅延回路を介して加算回路に加えている。
この丸め誤差遅延回路の遅延量は、遅延回路の遅延量と
同じに設定されている。
き、入力データが「01」のときには、丸め誤差検出回
路からデータ「1」が出力し、加算回路によって入力デ
ータに加えられるが、入力データが「00」のときに
は、丸め誤差検出回路からデータ「1」が出力しない。
したがって、表示パネル(ディスプレイパネル)上にお
いて、入力データの「01」と「00」が視認できる。
これは、LSB以外のビットが同一で、LSBが「1」
と「0」の入力データの違いが、表示パネル上で視認で
きることを意味している。
る。この図1において、図4と同一部分は同一符号とす
る。40は本発明の一実施例を示す誤差拡散処理回路を
表わし、この誤差拡散処理回路40は次のように構成さ
れている。すなわち、12はnビット(例えば8ビッ
ト)の原画素A(i,j)の映像信号入力端子で、この
映像信号入力端子12は、垂直方向加算回路14、水平
方向加算回路16、オーバーフロー処理回路42を経
て、ビット数を減らす処理をするビット変換回路18を
介して映像信号出力端子20に接続されている。この映
像信号出力端子20には、mビット入力(例えば5ビッ
ト入力)の表示パネル(例えばPDP)が結合される。
差演算回路22と閾値選択回路24が結合され、前記閾
値選択回路24の出力側は係数が−1の係数回路26を
介して前記誤差演算回路22の入力側に結合している。
前記誤差演算回路22の出力側は、重み付け量が1/2
の荷重回路28を経た後、dドット遅延回路の一例(d
=1)としての1ドット遅延回路30を介して、前記水
平方向加算回路16に結合すると共に、hライン遅延回
路の一例(h=1)としての1ライン遅延回路32の入
力側に結合し、この1ライン遅延回路32の出力側は前
記垂直方向加算回路14に結合している。
路28から出力する誤差荷重出力信号を1ドット分(1
画素分)遅延するもので、原画素A(i,j)より1ド
ット前の画素についての再現誤差E(i−1,j)を出
力する。前記1ライン遅延回路32は、前記1ドット遅
延回路30から出力する誤差荷重出力信号をさらに1ラ
イン分遅延するもので、原画素A(i,j)より(1ラ
イン+1ドット)前の画素についての再現誤差E(i−
1,j−1)を出力する。
誤差演算回路22の演算結果が奇数かつ正であるときを
検出してデータ「1」を出力する丸め誤差検出回路44
が結合している。この丸め誤差検出回路44の出力側
は、遅延量が前記1ドット遅延回路30の遅延量と同じ
に設定された丸め誤差遅延回路50を介して、前記水平
方向加算回路16の入力側に結合すると共に、前記オー
バーフロー処理回路42の他方の入力側に結合してい
る。
を併用して説明する。説明の便宜上、原画素信号を8ビ
ット(n=8、256階調)、PDPの表示能力を5ビ
ット(m=5、32階調)とし、8ビット処理で上位5
ビットを出力するものとする。また、図1において、映
像信号入力端子12への「入力」、オーバーフロー処理
回路42からの「拡散出力K」以外の主な各部分のデー
タを図1中に示すようにA〜J(途中のIを除いてあ
る)で表わし、1ライン離れた誤差荷重出力信号は同一
(A=C)であるものとする。そして、映像信号入力端
子12への「入力」データが常に「01」(数値は8ビ
ット16進数字を表わす、以下同様とする)とすると、
クロック回数に対応したA〜J及び「拡散出力K」は、
図2に示すようになる。以下、詳細に説明する。
直方向加算回路14、水平方向加算回路16へ入力する
データA、C及びDは共に「00」なので、垂直方向加
算回路14、水平方向加算回路16から出力するデータ
B、Eは共に「01」である。閾値選択回路24は、入
力するデータが「00」〜「07」のときは「00」を
出力し、「08」のときは「08」を出力するように構
成されているので、データEが「01」のときは、出力
するデータFは「00」である。
から出力するデータFに「−1」を乗じて誤差演算回路
22に出力しているので、誤差演算回路22は(E−
F)の演算をし、その演算結果である出力データGは
「01」である。このため、荷重回路28の出力データ
Hは「00」となり、このデータHを1ドット遅延回路
30で1ドット分遅延させたデータCがクロック回数
「2」のデータとして水平方向加算回路16に入力す
る。A=Cなので、クロック回数「2」のAも「00」
となる。
2の演算結果Gが奇数かつ正であるときを検出してデー
タ「1」を出力するように構成されているので、Gが
「01」のときには出力データJは「01」である。こ
のデータJを丸め誤差遅延回路50で1ドット分遅延さ
せたデータDが、クロック回数「2」のデータとして水
平方向加算回路16に入力する。
時には、クロック回数「1」の時のデータHがデータ
A、Cとなり、クロック回数「1」の時のデータJがデ
ータDとなる。従って、クロック回数「2」の時にはク
ロック回数「1」のデータが次のように変化する。デー
タDが「00」から「01」に変化し、これに伴って、
データE、G、Kが「01」から「02」に変化し、デ
ータHが「00」から「01」に変化する。また、デー
タGが「01」から偶数の「02」に変化しているの
で、丸め誤差検出回路44の出力データJが「01」か
ら「00」に変化する。その他のデータは変化しない。
また、前記(イ)の場合と同様にして、データH、Jを
遅延回路30、50で1ドット分遅延させたデータC、
Dがクロック回数「3」のデータとして水平方向加算回
路16に入力する。また、前提条件からA=Cである。
はクロック回数「2」のデータが次のように変化する。
データDが「01」から「00」に変化するとともに、
データA、Cが「00」から「01」に変化し、これに
伴ってデータBが「01」から「02」に変化し、デー
タE、G、Kが「02」から「03」に変化する。ま
た、データGが「02」から奇数の「03」に変化して
いるので、丸め誤差検出回路44の出力データJが「0
0」から「01」に変化する。その他のデータは変化し
ない。
「7」の時にはクロック回数「6」のデータが次のよう
に変化する。データDが「01」から「00」に変化す
るとともに、データA、Cが「02」から「03」に変
化し、これに伴ってデータBが「03」から「04」に
変化し、データE、G、Kが「06」から「07」に変
化する。また、データGが「06」から奇数の「07」
に変化しているので、丸め誤差検出回路44の出力デー
タJが「00」から「01」に変化する。その他のデー
タは変化しない。
はクロック回数「7」のデータが次のように変化する。
データDが「00」から「01」に変化し、これに伴っ
て、データE、Kが「07」から「08」に変化する。
ビット変換回路18はデータKを8ビットから5ビット
にビット変換しているので、データKが「08」になっ
てビット変換回路18でビット変換されて映像信号出力
端子20に供給されると、映像信号出力端子20に結合
したPDPは、LSBに対応したドットを点灯して擬似
中間調を表示する。
変化すると、閾値選択回路24の出力データFがそれま
での「00」から「08」に変化し、これに伴って、出
力データGが「07」から「00」に、出力データH、
Jがそれぞれ「03」、「01」から「00」、「0
0」に変化する。この「00」の出力データH、Jを遅
延回路30、50で1ドット分遅延させたデータ「0
0」が次のクロック回数「9」の時の出力データA及び
C、Dとなる。
はクロック回数「8」のデータが次のように変化する。
データDが「01」から「00」に変化するとともに、
データA、Cが「03」から「00」に変化し、これに
伴ってデータBが「04」から「01」に変化し、デー
タE、G、Kがそれぞれ「08」、「00」、「08」
から「01」、「01」、「01」に変化する。また、
データEが「08」から「01」に変化しているので、
閾値選択回路24の出力データFが「08」から「0
0」に変化する。また、データGが「00」から奇数の
「01」に変化しているので、丸め誤差検出回路44の
出力データJが「00」から「01」に変化する。その
他のデータは変化しない。
のデータA〜Kは、クロック回数「1」の時のデータA
〜Kと同じになる。以下同様に、クロック回数「1
0」、「11」、…の時のデータA〜Kは、クロック回
数「2」、「3」、…の時のデータA〜Kと同じにな
り、これを繰り返す。従って、映像信号出力端子20に
結合したPDPは、8クロックに1度の割合で、LSB
に対応したドットを点灯して擬似中間調を表示する。
丸め誤差遅延回路50を具備しない図4に示す従来例の
回路10では、入力データが常に「01」であると、誤
差演算回路22からの出力データ「01」が荷重回路2
8の1ビットシフトによる1/2の重み付けにより、垂
直方向加算回路14、水平方向加算回路16へ入力する
データA、Cが常に「00」となる。このため、クロッ
ク回数が増えても(8回になっても)拡散出力信号であ
るデータEが常に「01」であり、ビット変換回路18
を経、映像信号出力端子20を介して結合した5ビット
入力のPDPには、擬似中間調が表示されない。
線Rのようになり、図4の従来例の輝度特性を表わす点
線Sと比較して精細な画像が得られる。すなわち、本発
明の実施例の輝度特性線Rは輝度レベルが入力信号レベ
ルに比例してリニアに変化しているのに対して、従来例
の輝度特性線Sは入力信号レベル「00」と「01」で
輝度レベルが同一であり、かつ、入力信号レベルが「0
2」以降でも輝度特性線Rより輝度レベルが低い。図3
において、入力信号レベルは図1の映像信号入力端子1
2に入力する信号レベルを表わし、輝度レベルは図1の
映像信号出力端子20に接続するPDPの輝度レベルを
表わす。
の荷重回路を重み付け量が1/2の荷重回路で共用する
ようにしたが、本発明はこれに限るものではない。例え
ば、水平方向用と垂直方向用の荷重回路を、重み付け量
が1/2の荷重回路で別々に形成するようにしてもよ
く、また、各荷重回路の重み付け量を1/2以外の重み
付け量(例えば一方を1/4、他方を3/4)としても
よい。
回路と水平方向加算回路で形成し、これに対応する遅延
回路を、hライン遅延回路の一例としての1ライン遅延
回路と、dドット遅延回路の一例としての1ドット遅延
回路とで形成するようにしたが、本発明はこれに限るも
のではない。例えば、加算回路を垂直方向加算回路と水
平方向加算回路で形成し、遅延回路をhが1以外のhラ
イン遅延回路とdが1以外のdドット遅延回路で形成
し、このhライン遅延回路で原画素A(i,j)よりh
ラインだけ過去に生じた再現誤差E(i,j−h)を垂
直方向加算回路に供給し、dドット遅延回路で原画素A
(i,j)よりdドットだけ過去に生じた再現誤差E
(i−d,j)を水平方向加算回路に供給するようにし
てもよい。
垂直方向加算回路および水平方向加算回路のうちのいず
れか1つの加算回路、いずれか2つの加算回路又は全て
の加算回路で形成し、遅延回路を、対応した1つの遅延
回路(例えば斜め方向加算回路に対応した(pライン+
qドット)遅延回路)、対応した2つの遅延回路(例え
ば斜め方向加算回路と水平方向加算回路に対応した(p
ライン+qドット)遅延回路とdドット遅延回路)又は
対応した3つの遅延回路((pライン+qドット)遅延
回路、hライン遅延回路及びdドット遅延回路)で形成
し、荷重回路を対応した1つ、2つ又は3つの荷重回路
で形成するようにしてもよい。この(pライン+qドッ
ト)遅延回路は、原画素A(i,j)よりpライン、q
ドットだけ過去に生じた再現誤差E(i−q,j−p)
を斜め方向加算回路に供給する回路を表わす。
合について説明したが、本発明はこれに限るものでな
く、PDP以外の表示パネル(例えば、LCDP(液晶
ディスプレイパネル))の場合についても利用できる。
め誤差検出回路と丸め誤差遅延回路を設け、この丸め誤
差検出回路によって、誤差演算回路の演算結果が奇数か
つ正であるときを検出してデータ「1」を、丸め誤差遅
延回路を介して加算回路に加えるようにしたので、入力
データが「01」のときには、丸め誤差検出回路からデ
ータ「1」が出力して加算回路で入力データに加えら
れ、入力データが「00」のときには、丸め誤差検出回
路からデータ「1」が出力しない。このため、表示パネ
ル上において、入力データの「01」と「00」を視認
でき、演算精度を向上させて表示パネル(例えばPD
P)で高精細な画像を表示できる。
すブロック図である。
に「01」である場合における、各クロック回数におけ
る各部のデータを示す説明図である。
端子、14…垂直方向加算回路、 16…水平方向加算
回路、18…ビット変換回路、 20…映像信号出力端
子、 22…誤差演算回路、24…閾値選択回路、 2
6…係数回路、 28…荷重回路、30…1ドット遅延
回路、 32…1ライン遅延回路、42…オーバーフロ
ー処理回路、 44…丸め誤差検出回路、50…丸め誤
差遅延回路。
Claims (4)
- 【請求項1】ディジタル化された入力映像信号に、再現
誤差を加算回路により加算して拡散出力信号を得、この
拡散出力信号を入力ビットより少ないビットの信号に変
換して表示パネルへ出力するとともに、前記拡散出力信
号と前記表示パネル用に選択された閾値との差を誤差演
算回路で演算し、荷重回路で重み付けをするとともに遅
延回路で遅延させ再現誤差として前記加算回路に出力す
るようにした誤差拡散処理回路において、重み付け量を
1/2に設定した前記荷重回路と、前記誤差演算回路の
演算結果が奇数かつ正であるときにデータ「00」から
データ「01」に変化して出力する丸め誤差検出回路
と、この丸め誤差検出回路の出力データを前記遅延回路
の遅延量と同一量遅延させて前記加算回路へ加算データ
として出力する丸め誤差遅延回路とを具備してなる誤差
拡散処理回路。 - 【請求項2】加算回路は、垂直方向の再現誤差を加算す
る垂直方向加算回路と、水平方向の再現誤差を加算する
水平方向加算回路とからなり、遅延回路は、誤差演算回
路の演算値をhライン遅延させ再現誤差として前記垂直
方向加算回路に出力するhライン遅延回路と、前記誤差
演算回路の演算値をdドット遅延させ再現誤差として前
記水平方向加算回路に出力するdドット遅延回路とから
なり、丸め誤差遅延回路は、丸め誤差検出回路の出力デ
ータを、前記hライン遅延回路とdドット遅延回路のい
ずれか一方の遅延回路の遅延量と同一量遅延させて、前
記垂直方向加算回路と水平方向加算回路のうちの前記一
方の遅延回路に対応した加算回路へ出力データとして出
力してなる請求項1記載の誤差拡散処理回路。 - 【請求項3】荷重回路は、垂直方向用と水平方向用を共
用してなる請求項2記載の誤差拡散処理回路。 - 【請求項4】加算回路は、斜め方向の再現誤差を加算す
る斜め方向加算回路と、垂直方向の再現誤差を加算する
垂直方向加算回路と、水平方向の再現誤差を加算する水
平方向加算回路とからなり、遅延回路は、誤差演算回路
の演算値を(pライン+qドット)遅延させ再現誤差と
して前記斜め方向加算回路に出力する(pライン+qド
ット)遅延回路と、前記誤差演算回路の演算値をhライ
ン遅延させ再現誤差として前記垂直方向加算回路に出力
するhライン遅延回路と、前記誤差演算回路の演算値を
dドット遅延させ再現誤差として前記水平方向加算回路
に出力するdドット遅延回路とからなり、丸め誤差遅延
回路は、丸め誤差検出回路の出力データを、前記(pラ
イン+qドット)遅延回路とhライン遅延回路とdドッ
ト遅延回路のうちのいずれか1つの遅延回路の遅延量と
同一量遅延させて、前記斜め方向加算回路と垂直方向加
算回路と水平方向加算回路のうちの前記1つの遅延回路
に対応した加算回路へ出力データとして出力してなる請
求項1記載の誤差拡散処理回路。
Priority Applications (1)
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---|---|---|---|
JP18075495A JP3346107B2 (ja) | 1995-06-23 | 1995-06-23 | 誤差拡散処理回路 |
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JP18075495A JP3346107B2 (ja) | 1995-06-23 | 1995-06-23 | 誤差拡散処理回路 |
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Publication Number | Publication Date |
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JPH096302A JPH096302A (ja) | 1997-01-10 |
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JP4220138B2 (ja) * | 2001-05-08 | 2009-02-04 | 三星エスディアイ株式会社 | ディジタルディスプレイの階調制御装置 |
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1995
- 1995-06-23 JP JP18075495A patent/JP3346107B2/ja not_active Expired - Fee Related
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