JP3344404B2 - ドライバ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ドライバ回路に関
し、特に、高速小振幅信号伝送用ＣＭＯＳ差動電流出力
回路に好適なドライバ回路に関する。
し、特に、高速小振幅信号伝送用ＣＭＯＳ差動電流出力
回路に好適なドライバ回路に関する。
【０００２】
【従来の技術】動作周波数が数百ＭＨｚ以上の高速信号
伝送が必要となるＣＭＯＳ集積回路においては、ＥＭＩ
ノイズ低減や動作マージン等の波形品質向上の観点か
ら、抵抗終端型の定電流駆動差動出力回路が主流になっ
ている。従来のドライバ回路においては、図４に示す様
に、入力信号端子４１にＨレベルを印加し、入力信号端
子４０にＬレベル信号を印加すると、Ｐ型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳ)Ｐ４５、Ｎ型ＭＯＳトランジ
スタ（以下、ＮＭＯＳ)Ｎ４７からなるインバータは、
接地電位と同電位の低レベルを出力し、ＰＭＯＳＰ４
６、ＮＭＯＳＮ４８からなるインバータは、電源電圧と
同電位のＨレベルを出力し、スイッチングトランジスタ
ＮＭＯＳＮ１はオフし、スイッチングトランジスタＮＭ
ＯＳＮ２はオンする。トランジスタＮ３は、他のＮＭＯ
Ｓとカレントミラー接続され、定電流が流れる様にゲー
ト電圧が設定される。その定電流Ｉは、トランジスタＮ
２に流れるため、抵抗Ｒ３には電流が流れず、正相出力
端子１は、外部終端電源ＶＤＤＥと同電位となり、又、
抵抗Ｒ４の電位効果により逆相出力端子２は、（ＶＤＤ
Ｅ−Ｉ×Ｒ４）のＬレベル信号を出力する。一方、入力
信号端子４１にＬレベルを印加し、入力信号端子４０に
Ｈレベル信号を印加すると、ＰＭＯＳＰ４５、ＮＭＯＳ
Ｎ４７からなるインバータは、電源電圧と同電位のＨレ
ベルを出力し、ＰＭＯＳＰ４６、ＮＭＯＳＮ４８からな
るインバータは接地電位と同電位のＬレベルを出力し、
ＮＭＯＳＮ１はオンし、ＮＭＯＳＮ２はオフする（正確
には差動電流式に従った電流がスイッチングトランジス
タの双方に流れるが、電流が流れない方のトランジスタ
の電流はほぼ無視できるため、オン、オフの表記を使用
する）。その結果、ゲートに定電圧が供給される事によ
るＮＭＯＳＮ３で決定される定電流Ｉは、トランジスタ
Ｎ１に流れるため、抵抗Ｒ３の電位効果により正相出力
端子１は、（ＶＤＤＥ-Ｉ×Ｒ３）のＬレベル信号を出
力し、抵抗Ｒ４には電流が流れず、逆相出力端子２は外
部終端電源ＶＤＤＥと同電位となるＨレベル信号を出力
する。差動スイッチング時の入力端子同相電圧は、図５
の点線に示すように、ＶＤＤＩ／２となり、出力段の定
電流源Ｎ３のドレイン電圧ＶＤｃは、トランジスタＮ１
のゲート・ソース間電圧をＶｇｎｓ１とすると、下記
（１）式で表される。
伝送が必要となるＣＭＯＳ集積回路においては、ＥＭＩ
ノイズ低減や動作マージン等の波形品質向上の観点か
ら、抵抗終端型の定電流駆動差動出力回路が主流になっ
ている。従来のドライバ回路においては、図４に示す様
に、入力信号端子４１にＨレベルを印加し、入力信号端
子４０にＬレベル信号を印加すると、Ｐ型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳ)Ｐ４５、Ｎ型ＭＯＳトランジ
スタ（以下、ＮＭＯＳ)Ｎ４７からなるインバータは、
接地電位と同電位の低レベルを出力し、ＰＭＯＳＰ４
６、ＮＭＯＳＮ４８からなるインバータは、電源電圧と
同電位のＨレベルを出力し、スイッチングトランジスタ
ＮＭＯＳＮ１はオフし、スイッチングトランジスタＮＭ
ＯＳＮ２はオンする。トランジスタＮ３は、他のＮＭＯ
Ｓとカレントミラー接続され、定電流が流れる様にゲー
ト電圧が設定される。その定電流Ｉは、トランジスタＮ
２に流れるため、抵抗Ｒ３には電流が流れず、正相出力
端子１は、外部終端電源ＶＤＤＥと同電位となり、又、
抵抗Ｒ４の電位効果により逆相出力端子２は、（ＶＤＤ
Ｅ−Ｉ×Ｒ４）のＬレベル信号を出力する。一方、入力
信号端子４１にＬレベルを印加し、入力信号端子４０に
Ｈレベル信号を印加すると、ＰＭＯＳＰ４５、ＮＭＯＳ
Ｎ４７からなるインバータは、電源電圧と同電位のＨレ
ベルを出力し、ＰＭＯＳＰ４６、ＮＭＯＳＮ４８からな
るインバータは接地電位と同電位のＬレベルを出力し、
ＮＭＯＳＮ１はオンし、ＮＭＯＳＮ２はオフする（正確
には差動電流式に従った電流がスイッチングトランジス
タの双方に流れるが、電流が流れない方のトランジスタ
の電流はほぼ無視できるため、オン、オフの表記を使用
する）。その結果、ゲートに定電圧が供給される事によ
るＮＭＯＳＮ３で決定される定電流Ｉは、トランジスタ
Ｎ１に流れるため、抵抗Ｒ３の電位効果により正相出力
端子１は、（ＶＤＤＥ-Ｉ×Ｒ３）のＬレベル信号を出
力し、抵抗Ｒ４には電流が流れず、逆相出力端子２は外
部終端電源ＶＤＤＥと同電位となるＨレベル信号を出力
する。差動スイッチング時の入力端子同相電圧は、図５
の点線に示すように、ＶＤＤＩ／２となり、出力段の定
電流源Ｎ３のドレイン電圧ＶＤｃは、トランジスタＮ１
のゲート・ソース間電圧をＶｇｎｓ１とすると、下記
（１）式で表される。
【０００３】 ＶＤｃ＝ＶＤＤＩ／２−Ｖｇｎｓ１…（１） また、差動入力時の定電流源Ｎ３のドレイン電圧ＶＤｄ
は、下記式で表される。
は、下記式で表される。
【０００４】ＶＤｄ＝ＶＤＤＩ-Ｖｇｎｓ１…（２） ここで、トランジスタＮ３のドレイン容量をＣとする
と、差動から同相電圧変化時にドレイン電位が変動した
事により放電される電荷量は下記式で表される。
と、差動から同相電圧変化時にドレイン電位が変動した
事により放電される電荷量は下記式で表される。
【０００５】 ΔＱ＝Ｃ×ΔＶＤ＝Ｃ×（ＶＤＤＩ／２）…（３） 高速伝送線路ではＺｏ＝５０Ω前後の特性インピーダン
スが広く使用され、Ｒ３＝Ｒ４＝５０Ωであり、また出
力振幅を５００ｍＶ程度に設定したい場合は、出力電流
は１０ｍＡとなる。Ｎ３に流れる定電流源は、一般にカ
レントミラーで供給されるため、カレントミラー用トラ
ンジスタの相対精度を重視するため、トランジスタのゲ
ート長は長くされる。従って１０ｍＡという大電流と相
対精度のため長いゲート長になり、定電流源トランジス
タは非常に大きいサイズとなり、ドレイン容量が大きく
なる。
スが広く使用され、Ｒ３＝Ｒ４＝５０Ωであり、また出
力振幅を５００ｍＶ程度に設定したい場合は、出力電流
は１０ｍＡとなる。Ｎ３に流れる定電流源は、一般にカ
レントミラーで供給されるため、カレントミラー用トラ
ンジスタの相対精度を重視するため、トランジスタのゲ
ート長は長くされる。従って１０ｍＡという大電流と相
対精度のため長いゲート長になり、定電流源トランジス
タは非常に大きいサイズとなり、ドレイン容量が大きく
なる。
【０００６】上記した従来技術の第１の問題点は、４０
０ＭＨｚ近辺の周波数では３〜４ｍＡ程度の電流値で十
分外部負荷を駆動できるが、動作周波数が１ＧＨz程度
以上になってくると、定電流駆動タイプのドライバ回路
では外部の負荷を高速で駆動するために、１０ｍＡ程度
の電流が必要になり、出力部の定電流源用トランジスタ
のサイズを大きくする必要がある。その影響として、ス
イッチングトランジスタのゲートに差動スイッチング時
のクロスポイントとなる同相電圧が入力される瞬間、ス
イッチングトランジスタのゲート・ソース間電圧ＶＧＳ
の影響により、定電流源用トランジスタのドレイン電圧
が低下し、定電流源用トランジスタＮ３が非飽和領域で
動作し、定電流性が崩れることや、前述したドレイン容
量Ｃの充電電流が必要となるため、差動スイッチングト
ランジスタが両方オンする状態になり波形が乱れるとい
う問題があった。
０ＭＨｚ近辺の周波数では３〜４ｍＡ程度の電流値で十
分外部負荷を駆動できるが、動作周波数が１ＧＨz程度
以上になってくると、定電流駆動タイプのドライバ回路
では外部の負荷を高速で駆動するために、１０ｍＡ程度
の電流が必要になり、出力部の定電流源用トランジスタ
のサイズを大きくする必要がある。その影響として、ス
イッチングトランジスタのゲートに差動スイッチング時
のクロスポイントとなる同相電圧が入力される瞬間、ス
イッチングトランジスタのゲート・ソース間電圧ＶＧＳ
の影響により、定電流源用トランジスタのドレイン電圧
が低下し、定電流源用トランジスタＮ３が非飽和領域で
動作し、定電流性が崩れることや、前述したドレイン容
量Ｃの充電電流が必要となるため、差動スイッチングト
ランジスタが両方オンする状態になり波形が乱れるとい
う問題があった。
【０００７】又、第２の問題点は、トランジスタの低電
圧化に伴い論理回路を構成する前段の電源電圧が低くな
り、論理回路を構成する前段の電源電圧が外部ＬＳＩと
の信号送受信を行う出力段の電源電圧に対して低い場合
に、スイッチングトランジスタに入力される同相電圧が
さらに低くなり、その結果、更に、定電流源用トランジ
スタＮ３のドレイン電圧が低下しまうという欠点があっ
た。
圧化に伴い論理回路を構成する前段の電源電圧が低くな
り、論理回路を構成する前段の電源電圧が外部ＬＳＩと
の信号送受信を行う出力段の電源電圧に対して低い場合
に、スイッチングトランジスタに入力される同相電圧が
さらに低くなり、その結果、更に、定電流源用トランジ
スタＮ３のドレイン電圧が低下しまうという欠点があっ
た。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、出力段の定電流用
のトランジスタのドレイン電圧を高く保つことで、この
定電流用のトランジスタを常に飽和領域で動作せしめ、
これにより、高速の電流駆動ＣＭＯＳ差動ドライバ回路
の波形品質を高め、伝送特性を向上させた新規なドライ
バ回路を提供することにある。
した従来技術の欠点を改良し、特に、出力段の定電流用
のトランジスタのドレイン電圧を高く保つことで、この
定電流用のトランジスタを常に飽和領域で動作せしめ、
これにより、高速の電流駆動ＣＭＯＳ差動ドライバ回路
の波形品質を高め、伝送特性を向上させた新規なドライ
バ回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１０】即ち、本発明に係わるドライバ回路の第１
態様は、ドレインが正相出力端子に接続されている第１
のＮチャネルＭＯＳトランジスタと、ドレインが逆相出
力端子に接続されている第２のＮチャネルＭＯＳトラン
ジスタと、ソースが接地され、ゲートが第１の電源に接
続され、ドレインが前記第１のＮチャネルＭＯＳトラン
ジスタのソースおよび前記第２のＮチャネルＭＯＳトラ
ンジスタのソースに接続される第３のＮチャネルＭＯＳ
トランジスタとからなる出力段を備え、入力段に差動信
号を入力し、前記出力段から差動信号を出力するドライ
バ回路において、前記ドライバ回路の第２の電源と前記
第１のＮチャネルＭＯＳトランジスタのゲート間に接続
される第１の抵抗と、前記第２の電源と前記第２のＮチ
ャネルＭＯＳトランジスタのゲート間に接続される第２
の抵抗と、ドレインが前記第１のＮチャネルＭＯＳトラ
ンジスタのゲートに接続される第４のＮチャネルＭＯＳ
トランジスタと、ドレインが前記第２のＮチャネルＭＯ
Ｓトランジスタのゲートに接続される第５のＮチャネル
ＭＯＳトランジスタと、ソースが接地され、ゲートが第
３の電源に接続され、ドレインが前記第４のＮチャネル
ＭＯＳトランジスタのソースおよび前記第５のＮチャネ
ルＭＯＳトランジスタのソースと接続される第６のＮチ
ャネルＭＯＳトランジスタとからなり、前記第４のＮチ
ャネルＭＯＳトランジスタのゲートを正相入力端子、前
記第５のＮチャネルＭＯＳトランジスタのゲートを逆相
入力端子とするレベルシフト回路を有することを特徴と
するものである。
態様は、ドレインが正相出力端子に接続されている第１
のＮチャネルＭＯＳトランジスタと、ドレインが逆相出
力端子に接続されている第２のＮチャネルＭＯＳトラン
ジスタと、ソースが接地され、ゲートが第１の電源に接
続され、ドレインが前記第１のＮチャネルＭＯＳトラン
ジスタのソースおよび前記第２のＮチャネルＭＯＳトラ
ンジスタのソースに接続される第３のＮチャネルＭＯＳ
トランジスタとからなる出力段を備え、入力段に差動信
号を入力し、前記出力段から差動信号を出力するドライ
バ回路において、前記ドライバ回路の第２の電源と前記
第１のＮチャネルＭＯＳトランジスタのゲート間に接続
される第１の抵抗と、前記第２の電源と前記第２のＮチ
ャネルＭＯＳトランジスタのゲート間に接続される第２
の抵抗と、ドレインが前記第１のＮチャネルＭＯＳトラ
ンジスタのゲートに接続される第４のＮチャネルＭＯＳ
トランジスタと、ドレインが前記第２のＮチャネルＭＯ
Ｓトランジスタのゲートに接続される第５のＮチャネル
ＭＯＳトランジスタと、ソースが接地され、ゲートが第
３の電源に接続され、ドレインが前記第４のＮチャネル
ＭＯＳトランジスタのソースおよび前記第５のＮチャネ
ルＭＯＳトランジスタのソースと接続される第６のＮチ
ャネルＭＯＳトランジスタとからなり、前記第４のＮチ
ャネルＭＯＳトランジスタのゲートを正相入力端子、前
記第５のＮチャネルＭＯＳトランジスタのゲートを逆相
入力端子とするレベルシフト回路を有することを特徴と
するものである。
【００１１】叉、第２態様は、ドレインが正相出力端子
に接続されている第１のＮチャネルＭＯＳトランジスタ
と、ドレインが逆相出力端子に接続されている第２のＮ
チャネルＭＯＳトランジスタと、ソースが接地され、ゲ
ートが第１の電源に接続され、ドレインが前記第１のＮ
チャネルＭＯＳトランジスタのソースおよび前記第２の
ＮチャネルＭＯＳトランジスタのソースに接続される第
３のＮチャネルＭＯＳトランジスタとからなる出力段を
備え、入力段に差動信号を入力し、前記出力段から差動
信号を出力するドライバ回路において、ゲートを正相入
力端子とし、ドレインが接地され、ソースが前記第２の
ＮチャネルＭＯＳトランジスタのゲートに接続される第
１のＰチャネルＭＯＳトランジスタと、ゲートを逆相入
力端子とし、ドレインが接地され、ソースが前記第１の
ＮチャネルＭＯＳトランジスタのゲートに接続される第
２のＰチャネルＭＯＳトランジスタと、ソースを前記第
２の電源に接続し、ゲートが第３の電源に接続され、ド
レインが前記第２のＮチャネルＭＯＳトランジスタのゲ
ートに接続される第３のＰチャネルＭＯＳトランジスタ
と、ソースが第２の電源に接続され、ゲートが前記第３
の電源に接続され、ドレインが前記第１のＮチャネルＭ
ＯＳトランジスタのゲートに接続される第４のＰチャネ
ルＭＯＳトランジスタとからなるレベルシフト回路を設
けたことを特徴とするものであり、叉、第３態様は、前
記第３の電源は、前記第２の電源の電圧変動に応じて、
前記第３及び第４のＰチャネルＭＯＳトランジスタの電
流を変化せしめるように構成したことを特徴とするもの
であり、叉、第４態様は、前記第３の電源は、ソースが
前記第２の電源に接続され、ゲートが接地される第５の
ＰチャネルＭＯＳトランジスタと、ソースが前記第２の
電源に接続され、ドレインが前記第５のＰチャネルＭＯ
Ｓトランジスタのドレインと共通接続され、ゲート電位
が所定の電位に設定された第６のＰチャネルＭＯＳトラ
ンジスタと、ドレインとゲートとが前記第５、第６のＰ
チャネルＭＯＳトランジスタのドレインに接続され、ソ
ースが接地される第４のＮチャネルＭＯＳトランジスタ
と、ソースを接地し、ゲートが前記第４のＮチャネルＭ
ＯＳトランジスタのゲートに接続される第５のＮチャネ
ルＭＯＳトランジスタと、ソースが前記第２の電源に接
続され、ドレインとゲートとが前記第５のＮチャネルＭ
ＯＳトランジスタのドレインに接続され、且つ、ドレイ
ンとゲートとが前記第３及び第４のＰチャネルＭＯＳト
ランジスタのゲートに接続される第７のＰチャネルＭＯ
Ｓトランジスタとで構成したことを特徴とするものであ
る。
に接続されている第１のＮチャネルＭＯＳトランジスタ
と、ドレインが逆相出力端子に接続されている第２のＮ
チャネルＭＯＳトランジスタと、ソースが接地され、ゲ
ートが第１の電源に接続され、ドレインが前記第１のＮ
チャネルＭＯＳトランジスタのソースおよび前記第２の
ＮチャネルＭＯＳトランジスタのソースに接続される第
３のＮチャネルＭＯＳトランジスタとからなる出力段を
備え、入力段に差動信号を入力し、前記出力段から差動
信号を出力するドライバ回路において、ゲートを正相入
力端子とし、ドレインが接地され、ソースが前記第２の
ＮチャネルＭＯＳトランジスタのゲートに接続される第
１のＰチャネルＭＯＳトランジスタと、ゲートを逆相入
力端子とし、ドレインが接地され、ソースが前記第１の
ＮチャネルＭＯＳトランジスタのゲートに接続される第
２のＰチャネルＭＯＳトランジスタと、ソースを前記第
２の電源に接続し、ゲートが第３の電源に接続され、ド
レインが前記第２のＮチャネルＭＯＳトランジスタのゲ
ートに接続される第３のＰチャネルＭＯＳトランジスタ
と、ソースが第２の電源に接続され、ゲートが前記第３
の電源に接続され、ドレインが前記第１のＮチャネルＭ
ＯＳトランジスタのゲートに接続される第４のＰチャネ
ルＭＯＳトランジスタとからなるレベルシフト回路を設
けたことを特徴とするものであり、叉、第３態様は、前
記第３の電源は、前記第２の電源の電圧変動に応じて、
前記第３及び第４のＰチャネルＭＯＳトランジスタの電
流を変化せしめるように構成したことを特徴とするもの
であり、叉、第４態様は、前記第３の電源は、ソースが
前記第２の電源に接続され、ゲートが接地される第５の
ＰチャネルＭＯＳトランジスタと、ソースが前記第２の
電源に接続され、ドレインが前記第５のＰチャネルＭＯ
Ｓトランジスタのドレインと共通接続され、ゲート電位
が所定の電位に設定された第６のＰチャネルＭＯＳトラ
ンジスタと、ドレインとゲートとが前記第５、第６のＰ
チャネルＭＯＳトランジスタのドレインに接続され、ソ
ースが接地される第４のＮチャネルＭＯＳトランジスタ
と、ソースを接地し、ゲートが前記第４のＮチャネルＭ
ＯＳトランジスタのゲートに接続される第５のＮチャネ
ルＭＯＳトランジスタと、ソースが前記第２の電源に接
続され、ドレインとゲートとが前記第５のＮチャネルＭ
ＯＳトランジスタのドレインに接続され、且つ、ドレイ
ンとゲートとが前記第３及び第４のＰチャネルＭＯＳト
ランジスタのゲートに接続される第７のＰチャネルＭＯ
Ｓトランジスタとで構成したことを特徴とするものであ
る。
【００１２】叉、第５態様は、ドレインが正相出力端子
に接続されている第１のＮチャネルＭＯＳトランジスタ
と、ドレインが逆相出力端子に接続されている第２のＮ
チャネルＭＯＳトランジスタと、ソースが接地され、ゲ
ートが第１の電源に接続され、ドレインが前記第１のＮ
チャネルＭＯＳトランジスタのソースおよび前記第２の
ＮチャネルＭＯＳトランジスタのソースに接続される第
３のＮチャネルＭＯＳトランジスタとからなる出力段を
備え、入力段に差動信号を入力し、前記出力段から差動
信号を出力するドライバ回路において、前記ドライバ回
路の第２の電源と前記第１のＮチャネルＭＯＳトランジ
スタのゲート間に接続される第１の抵抗と、前記ドライ
バ回路の第２の電源と前記第２のＮチャネルＭＯＳトラ
ンジスタのゲート間に接続される第２の抵抗と、ドレイ
ンが前記第１のＮチャネルＭＯＳトランジスタのゲート
に接続される第４のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２のＮチャネルＭＯＳトランジスタの
ゲートに接続される第５のＮチャネルＭＯＳトランジス
タと、ソースが接地され、ゲートが第３の電源に接続さ
れ、ドレインが前記第４のＮチャネルＭＯＳトランジス
タのソースおよび前記第５のＮチャネルＭＯＳトランジ
スタのソースに接続される第６のＮチャネルＭＯＳトラ
ンジスタとからなる第１のレベルシフト回路を有し、更
に、ゲートを正相入力端子とし、ドレインが接地され、
ソースが前記第４のＮチャネルＭＯＳトランジスタのゲ
ートに接続される第１のＰチャネルＭＯＳトランジスタ
と、ゲートを逆相入力端子とし、ドレインが接地され、
ソースが前記第５のＮチャネルＭＯＳトランジスタのゲ
ートに接続される第２のＰチャネルＭＯＳトランジスタ
と、ソースを前記第２の電源に接続し、ゲートが第４の
電源に接続され、ドレインが前記第４のＮチャネルＭＯ
Ｓトランジスタのゲートに接続される第３のＰチャネル
ＭＯＳトランジスタと、ソースを前記第２の電源に接続
し、ゲートが前記第４の電源に接続され、ドレインが前
記第５のＮチャネルＭＯＳトランジスタのゲートに接続
される第４のＰチャネルＭＯＳトランジスタとからなる
第２のレベルシフト回路を有することを特徴とするもの
であり、叉、第６態様は、前記第４の電源は、前記第２
の電源の電圧変動に応じて、前記第３及び第４のＰチャ
ネルＭＯＳトランジスタの電流を変化せしめるように構
成したことを特徴とするものであり、叉、第７態様は、
前記第４の電源は、ソースが前記第２の電源に接続さ
れ、ゲートが接地される第５のＰチャネルＭＯＳトラン
ジスタと、ソースが前記第２の電源に接続され、ドレイ
ンが前記第５のＰチャネルＭＯＳトランジスタのドレイ
ンと共通接続され、ゲート電位が所定の電位に設定され
た第６のＰチャネルＭＯＳトランジスタと、ドレインと
ゲートとが前記第５、第６のＰチャネルＭＯＳトランジ
スタのドレインと接続され、ソースが接地される第７の
ＮチャネルＭＯＳトランジスタと、ソースを接地し、ゲ
ートが前記第７のＮチャネルＭＯＳトランジスタのゲー
トに接続される第８のＮチャネルＭＯＳトランジスタ
と、ソースが前記第２の電源に接続され、ドレインとゲ
ートとが前記第８のＮチャネルＭＯＳトランジスタのド
レインと接続され、且つ、ドレインとゲートとが前記第
３、第４のＰチャネルＭＯＳトランジスタのゲートに接
続される第７のＰチャネルＭＯＳトランジスタとで構成
したことを特徴とするものであり、叉、第８態様は、前
記出力段の電源として第５の電源が設けられ、前記第２
の電源の電源電圧は、論理回路を構成する内部領域用に
使用し、前記第２の電源電圧は、前記第５の電源電圧よ
り低く、前記レベルシフト回路の入力信号は、前記第２
の電源を使用する回路から供給され、前記第５の電源を
使用するＭＯＳトランジスタのゲート酸化膜は、前記第
２の電源を使用するＭＯＳトランジスタのゲート酸化膜
よりも厚く形成したことを特徴とするものである。
に接続されている第１のＮチャネルＭＯＳトランジスタ
と、ドレインが逆相出力端子に接続されている第２のＮ
チャネルＭＯＳトランジスタと、ソースが接地され、ゲ
ートが第１の電源に接続され、ドレインが前記第１のＮ
チャネルＭＯＳトランジスタのソースおよび前記第２の
ＮチャネルＭＯＳトランジスタのソースに接続される第
３のＮチャネルＭＯＳトランジスタとからなる出力段を
備え、入力段に差動信号を入力し、前記出力段から差動
信号を出力するドライバ回路において、前記ドライバ回
路の第２の電源と前記第１のＮチャネルＭＯＳトランジ
スタのゲート間に接続される第１の抵抗と、前記ドライ
バ回路の第２の電源と前記第２のＮチャネルＭＯＳトラ
ンジスタのゲート間に接続される第２の抵抗と、ドレイ
ンが前記第１のＮチャネルＭＯＳトランジスタのゲート
に接続される第４のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２のＮチャネルＭＯＳトランジスタの
ゲートに接続される第５のＮチャネルＭＯＳトランジス
タと、ソースが接地され、ゲートが第３の電源に接続さ
れ、ドレインが前記第４のＮチャネルＭＯＳトランジス
タのソースおよび前記第５のＮチャネルＭＯＳトランジ
スタのソースに接続される第６のＮチャネルＭＯＳトラ
ンジスタとからなる第１のレベルシフト回路を有し、更
に、ゲートを正相入力端子とし、ドレインが接地され、
ソースが前記第４のＮチャネルＭＯＳトランジスタのゲ
ートに接続される第１のＰチャネルＭＯＳトランジスタ
と、ゲートを逆相入力端子とし、ドレインが接地され、
ソースが前記第５のＮチャネルＭＯＳトランジスタのゲ
ートに接続される第２のＰチャネルＭＯＳトランジスタ
と、ソースを前記第２の電源に接続し、ゲートが第４の
電源に接続され、ドレインが前記第４のＮチャネルＭＯ
Ｓトランジスタのゲートに接続される第３のＰチャネル
ＭＯＳトランジスタと、ソースを前記第２の電源に接続
し、ゲートが前記第４の電源に接続され、ドレインが前
記第５のＮチャネルＭＯＳトランジスタのゲートに接続
される第４のＰチャネルＭＯＳトランジスタとからなる
第２のレベルシフト回路を有することを特徴とするもの
であり、叉、第６態様は、前記第４の電源は、前記第２
の電源の電圧変動に応じて、前記第３及び第４のＰチャ
ネルＭＯＳトランジスタの電流を変化せしめるように構
成したことを特徴とするものであり、叉、第７態様は、
前記第４の電源は、ソースが前記第２の電源に接続さ
れ、ゲートが接地される第５のＰチャネルＭＯＳトラン
ジスタと、ソースが前記第２の電源に接続され、ドレイ
ンが前記第５のＰチャネルＭＯＳトランジスタのドレイ
ンと共通接続され、ゲート電位が所定の電位に設定され
た第６のＰチャネルＭＯＳトランジスタと、ドレインと
ゲートとが前記第５、第６のＰチャネルＭＯＳトランジ
スタのドレインと接続され、ソースが接地される第７の
ＮチャネルＭＯＳトランジスタと、ソースを接地し、ゲ
ートが前記第７のＮチャネルＭＯＳトランジスタのゲー
トに接続される第８のＮチャネルＭＯＳトランジスタ
と、ソースが前記第２の電源に接続され、ドレインとゲ
ートとが前記第８のＮチャネルＭＯＳトランジスタのド
レインと接続され、且つ、ドレインとゲートとが前記第
３、第４のＰチャネルＭＯＳトランジスタのゲートに接
続される第７のＰチャネルＭＯＳトランジスタとで構成
したことを特徴とするものであり、叉、第８態様は、前
記出力段の電源として第５の電源が設けられ、前記第２
の電源の電源電圧は、論理回路を構成する内部領域用に
使用し、前記第２の電源電圧は、前記第５の電源電圧よ
り低く、前記レベルシフト回路の入力信号は、前記第２
の電源を使用する回路から供給され、前記第５の電源を
使用するＭＯＳトランジスタのゲート酸化膜は、前記第
２の電源を使用するＭＯＳトランジスタのゲート酸化膜
よりも厚く形成したことを特徴とするものである。
【００１３】
【発明の実施の形態】本発明に係わるドライバ回路は、
ドレインが正相出力端子に接続されている第１のＮチャ
ネルＭＯＳトランジスタと、ドレインが逆相出力端子に
接続されている第２のＮチャネルＭＯＳトランジスタ
と、ソースが接地され、ゲートが第１の電源に接続さ
れ、ドレインが前記第１のＮチャネルＭＯＳトランジス
タのソースおよび前記第２のＮチャネルＭＯＳトランジ
スタのソースに接続される第３のＮチャネルＭＯＳトラ
ンジスタとからなる出力段を備え、入力段に差動信号を
入力し、前記出力段から差動信号を出力するドライバ回
路において、前記ドライバ回路の第２の電源と前記第１
のＮチャネルＭＯＳトランジスタのゲート間に接続され
る第１の抵抗と、前記第２の電源と前記第２のＮチャネ
ルＭＯＳトランジスタのゲート間に接続される第２の抵
抗と、ドレインが前記第１のＮチャネルＭＯＳトランジ
スタのゲートに接続される第４のＮチャネルＭＯＳトラ
ンジスタと、ドレインが前記第２のＮチャネルＭＯＳト
ランジスタのゲートに接続される第５のＮチャネルＭＯ
Ｓトランジスタと、ソースが接地され、ゲートが第３の
電源に接続され、ドレインが前記第４のＮチャネルＭＯ
Ｓトランジスタのソースおよび前記第５のＮチャネルＭ
ＯＳトランジスタのソースと接続される第６のＮチャネ
ルＭＯＳトランジスタとからなり、前記第４のＮチャネ
ルＭＯＳトランジスタのゲートを正相入力端子、前記第
５のＮチャネルＭＯＳトランジスタのゲートを逆相入力
端子とするレベルシフト回路を有することを特徴とする
ものである。
ドレインが正相出力端子に接続されている第１のＮチャ
ネルＭＯＳトランジスタと、ドレインが逆相出力端子に
接続されている第２のＮチャネルＭＯＳトランジスタ
と、ソースが接地され、ゲートが第１の電源に接続さ
れ、ドレインが前記第１のＮチャネルＭＯＳトランジス
タのソースおよび前記第２のＮチャネルＭＯＳトランジ
スタのソースに接続される第３のＮチャネルＭＯＳトラ
ンジスタとからなる出力段を備え、入力段に差動信号を
入力し、前記出力段から差動信号を出力するドライバ回
路において、前記ドライバ回路の第２の電源と前記第１
のＮチャネルＭＯＳトランジスタのゲート間に接続され
る第１の抵抗と、前記第２の電源と前記第２のＮチャネ
ルＭＯＳトランジスタのゲート間に接続される第２の抵
抗と、ドレインが前記第１のＮチャネルＭＯＳトランジ
スタのゲートに接続される第４のＮチャネルＭＯＳトラ
ンジスタと、ドレインが前記第２のＮチャネルＭＯＳト
ランジスタのゲートに接続される第５のＮチャネルＭＯ
Ｓトランジスタと、ソースが接地され、ゲートが第３の
電源に接続され、ドレインが前記第４のＮチャネルＭＯ
Ｓトランジスタのソースおよび前記第５のＮチャネルＭ
ＯＳトランジスタのソースと接続される第６のＮチャネ
ルＭＯＳトランジスタとからなり、前記第４のＮチャネ
ルＭＯＳトランジスタのゲートを正相入力端子、前記第
５のＮチャネルＭＯＳトランジスタのゲートを逆相入力
端子とするレベルシフト回路を有することを特徴とする
ものである。
【００１４】このように構成することで、出力段のスイ
ッチングトランジスタに入力される信号振幅を小さくす
ると共に、差動時と同相入力時のゲート電位差を少なく
することにより、出力段の定電流源トランジスタのドレ
イン変動を抑え、これにより、定電流源用トランジスタ
が非飽和領域で動作し、定電流性が崩れることを防止す
る。
ッチングトランジスタに入力される信号振幅を小さくす
ると共に、差動時と同相入力時のゲート電位差を少なく
することにより、出力段の定電流源トランジスタのドレ
イン変動を抑え、これにより、定電流源用トランジスタ
が非飽和領域で動作し、定電流性が崩れることを防止す
る。
【００１５】また、出力段の定電流源トランジスタのド
レイン変動を抑えることで、ドレイン容量の充電電流
で、差動スイッチングトランジスタが共にオンすること
による波形の乱れを防止する。
レイン変動を抑えることで、ドレイン容量の充電電流
で、差動スイッチングトランジスタが共にオンすること
による波形の乱れを防止する。
【００１６】
【実施例】以下に、本発明に係わるドライバ回路の具体
例を図面を参照しながら詳細に説明する。
例を図面を参照しながら詳細に説明する。
【００１７】（第１の具体例）図１は、本発明に係わる
ドライバ回路の第１の具体例を示す回路図であって、図
１には、ドレインが正相出力端子１に接続されている第
１のＮチャネルＭＯＳトランジスタＮ１と、ドレインが
逆相出力端子２に接続されている第２のＮチャネルＭＯ
ＳトランジスタＮ２と、ソースが接地され、ゲートが第
１の電源３に接続され、ドレインが前記第１のＮチャネ
ルＭＯＳトランジスタＮ１のソースおよび前記第２のＮ
チャネルＭＯＳトランジスタＮ２のソースに接続される
第３のＮチャネルＭＯＳトランジスタＮ３とからなる出
力段を備え、入力段に差動信号を入力し、前記出力段か
ら差動信号を出力するドライバ回路において、前記ドラ
イバ回路の第２の電源ＶＤＤＩと前記第１のＮチャネル
ＭＯＳトランジスタＮ１のゲート間に接続される第１の
抵抗Ｒ１と、前記第２の電源ＶＤＤＩと前記第２のＮチ
ャネルＭＯＳトランジスタＮ２のゲート間に接続される
第２の抵抗Ｒ２と、ドレインが前記第１のＮチャネルＭ
ＯＳトランジスタＮ１のゲートに接続される第４のＮチ
ャネルＭＯＳトランジスタＮ４と、ドレインが前記第２
のＮチャネルＭＯＳトランジスタＮ２のゲートに接続さ
れる第５のＮチャネルＭＯＳトランジスタＮ５と、ソー
スが接地され、ゲートが第３の電源６に接続され、ドレ
インが前記第４のＮチャネルＭＯＳトランジスタＮ４の
ソースおよび前記第５のＮチャネルＭＯＳトランジスタ
Ｎ５のソースと接続される第６のＮチャネルＭＯＳトラ
ンジスタＮ６とからなり、前記第４のＮチャネルＭＯＳ
トランジスタＮ４のゲートを正相入力端子４、前記第５
のＮチャネルＭＯＳトランジスタＮ５のゲートを逆相入
力端子５とするレベルシフト回路を有することを特徴と
するドライバ回路が示されている。
ドライバ回路の第１の具体例を示す回路図であって、図
１には、ドレインが正相出力端子１に接続されている第
１のＮチャネルＭＯＳトランジスタＮ１と、ドレインが
逆相出力端子２に接続されている第２のＮチャネルＭＯ
ＳトランジスタＮ２と、ソースが接地され、ゲートが第
１の電源３に接続され、ドレインが前記第１のＮチャネ
ルＭＯＳトランジスタＮ１のソースおよび前記第２のＮ
チャネルＭＯＳトランジスタＮ２のソースに接続される
第３のＮチャネルＭＯＳトランジスタＮ３とからなる出
力段を備え、入力段に差動信号を入力し、前記出力段か
ら差動信号を出力するドライバ回路において、前記ドラ
イバ回路の第２の電源ＶＤＤＩと前記第１のＮチャネル
ＭＯＳトランジスタＮ１のゲート間に接続される第１の
抵抗Ｒ１と、前記第２の電源ＶＤＤＩと前記第２のＮチ
ャネルＭＯＳトランジスタＮ２のゲート間に接続される
第２の抵抗Ｒ２と、ドレインが前記第１のＮチャネルＭ
ＯＳトランジスタＮ１のゲートに接続される第４のＮチ
ャネルＭＯＳトランジスタＮ４と、ドレインが前記第２
のＮチャネルＭＯＳトランジスタＮ２のゲートに接続さ
れる第５のＮチャネルＭＯＳトランジスタＮ５と、ソー
スが接地され、ゲートが第３の電源６に接続され、ドレ
インが前記第４のＮチャネルＭＯＳトランジスタＮ４の
ソースおよび前記第５のＮチャネルＭＯＳトランジスタ
Ｎ５のソースと接続される第６のＮチャネルＭＯＳトラ
ンジスタＮ６とからなり、前記第４のＮチャネルＭＯＳ
トランジスタＮ４のゲートを正相入力端子４、前記第５
のＮチャネルＭＯＳトランジスタＮ５のゲートを逆相入
力端子５とするレベルシフト回路を有することを特徴と
するドライバ回路が示されている。
【００１８】なお、本発明では、出力段の電源として第
４の電源ＶＤＤＥが設けられ、前記第２の電源ＶＤＤＩ
の電源電圧は、論理回路を構成する内部領域用に使用
し、前記第２の電源電圧は、前記第５の電源電圧より低
く、前記レベルシフト回路の入力信号は、前記第２の電
源ＶＤＤＩを使用する回路から供給され、前記第４の電
源ＶＤＤＥを使用するＭＯＳトランジスタのゲート酸化
膜は、前記第２の電源ＶＤＤＩを使用するＭＯＳトラン
ジスタのゲート酸化膜よりも厚く形成されている。
４の電源ＶＤＤＥが設けられ、前記第２の電源ＶＤＤＩ
の電源電圧は、論理回路を構成する内部領域用に使用
し、前記第２の電源電圧は、前記第５の電源電圧より低
く、前記レベルシフト回路の入力信号は、前記第２の電
源ＶＤＤＩを使用する回路から供給され、前記第４の電
源ＶＤＤＥを使用するＭＯＳトランジスタのゲート酸化
膜は、前記第２の電源ＶＤＤＩを使用するＭＯＳトラン
ジスタのゲート酸化膜よりも厚く形成されている。
【００１９】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００２０】図１を参照すると、本発明の第１の具体例
は、論理回路を構成する内部領域(図示せず）と外部Ｌ
ＳＩとの信号送受信を行う外部領域とを備え、内部領域
の電源ＶＤＤＩの電圧が外部領域の電源ＶＤＤＥの電圧
より低く、外部領域用のＭＯＳトランジスタのゲート酸
化膜が内部領域用のＭＯＳトランジスタのゲート酸化膜
よりも厚く形成した半導体集積回路である。そして、電
流を外部に出力する差動出力段及びその前段に抵抗負荷
型の差動回路を有し、この抵抗負荷の差動回路は、内部
領域の信号レベルを電位を高く且つ小振幅に変換して、
差動出力段に出力し、従来、差動出力段に電源電圧振幅
の信号が入力されたのに比較して、電位の変化を小さく
し、これにより、出力段の定電流トランジスタＮ３のド
レイン電位変動が発生しないように構成したものであ
る。
は、論理回路を構成する内部領域(図示せず）と外部Ｌ
ＳＩとの信号送受信を行う外部領域とを備え、内部領域
の電源ＶＤＤＩの電圧が外部領域の電源ＶＤＤＥの電圧
より低く、外部領域用のＭＯＳトランジスタのゲート酸
化膜が内部領域用のＭＯＳトランジスタのゲート酸化膜
よりも厚く形成した半導体集積回路である。そして、電
流を外部に出力する差動出力段及びその前段に抵抗負荷
型の差動回路を有し、この抵抗負荷の差動回路は、内部
領域の信号レベルを電位を高く且つ小振幅に変換して、
差動出力段に出力し、従来、差動出力段に電源電圧振幅
の信号が入力されたのに比較して、電位の変化を小さく
し、これにより、出力段の定電流トランジスタＮ３のド
レイン電位変動が発生しないように構成したものであ
る。
【００２１】このように構成されたドライバ回路におい
て、入力端子４は正相入力端子、入力端子５は逆相入力
端子であり、その論理Ｈレベルは内部領域の電源電圧Ｖ
ＤＤＩと同電位であり、その論理Ｌレベルは接地電位で
ある。トランジスタＮ３、Ｎ６は、他のＮＭＯＳとカレ
ントミラー接続され、定電流が流れるように、ゲート電
位が設定される。正相入力端子４にＨレベル、逆相入力
端子５にＬレベルが入力されると、トランジスタＮ４は
オンし、トランジスタＮ５はオフする。従って、トラン
ジスタＮ６で決定される定電流Ｉ２はトランジスタＮ４
に流れ、トランジスタＮ４のドレイン電位は、（ＶＤＤ
Ｉ-Ｉ２×Ｒ１）となる。一方、トランジスタＮ５には
電流が流れないので、トランジスタＮ５のドレイン電位
はＶＤＤＩとなり、トランジスタＮ１はオフ、トランジ
スタＮ２はオンする。従って、トランジスタＮ３で決定
される定電流Ｉ１は、トランジスタＮ２に流れるため、
正相出力端子１はＶＤＤＥと同電位となり論理レベルＨ
を出力し、逆相出力端子２は、（ＶＤＤＥ-Ｉ１×Ｒ
４）となり論理レベルＬを出力する。
て、入力端子４は正相入力端子、入力端子５は逆相入力
端子であり、その論理Ｈレベルは内部領域の電源電圧Ｖ
ＤＤＩと同電位であり、その論理Ｌレベルは接地電位で
ある。トランジスタＮ３、Ｎ６は、他のＮＭＯＳとカレ
ントミラー接続され、定電流が流れるように、ゲート電
位が設定される。正相入力端子４にＨレベル、逆相入力
端子５にＬレベルが入力されると、トランジスタＮ４は
オンし、トランジスタＮ５はオフする。従って、トラン
ジスタＮ６で決定される定電流Ｉ２はトランジスタＮ４
に流れ、トランジスタＮ４のドレイン電位は、（ＶＤＤ
Ｉ-Ｉ２×Ｒ１）となる。一方、トランジスタＮ５には
電流が流れないので、トランジスタＮ５のドレイン電位
はＶＤＤＩとなり、トランジスタＮ１はオフ、トランジ
スタＮ２はオンする。従って、トランジスタＮ３で決定
される定電流Ｉ１は、トランジスタＮ２に流れるため、
正相出力端子１はＶＤＤＥと同電位となり論理レベルＨ
を出力し、逆相出力端子２は、（ＶＤＤＥ-Ｉ１×Ｒ
４）となり論理レベルＬを出力する。
【００２２】さて、差動スイッチング時の同相電位ＶＤ
ｃは、下記式（４）で表される。
ｃは、下記式（４）で表される。
【００２３】 ＶＤｃ＝｛ＶＤＤＩ＋(ＶＤＤＩ−Ｉ２×Ｒ１)｝／２ ＝ＶＤＤＩ−（Ｉ２×Ｒ１／２）...（４） 従って、トランジスタＮ３のドレイン電位ＶＤｄは、下
記式で表される。
記式で表される。
【００２４】ＶＤｄ＝ＶＤｃ−Ｖｇｎｓ１．．．（５） ここで、トランジスタＮ３のドレイン容量をＣｊとする
と、差動から同相電圧変化時にドレイン電位が変動した
ことによる放電される電荷量は下記式で表される。
と、差動から同相電圧変化時にドレイン電位が変動した
ことによる放電される電荷量は下記式で表される。
【００２５】 Ｑ＝Ｃｊ×ΔＶＤ＝Ｃｊ×Ｉ２×Ｒ１／２…（６） 従って、式（３）と式（６）とを比較すれば明らかなよ
うに、トランジスタN3のドレインの電圧変化は、（ＶＤ
ＤＩ／２）から（Ｉ２×Ｒ１／２）に大幅に減少してい
ることがわかり、これにより、本発明の目的が達成され
ていることが容易に理解される。
うに、トランジスタN3のドレインの電圧変化は、（ＶＤ
ＤＩ／２）から（Ｉ２×Ｒ１／２）に大幅に減少してい
ることがわかり、これにより、本発明の目的が達成され
ていることが容易に理解される。
【００２６】（第２の具体例）図２は、本発明に係わる
ドライバ回路の第２の具体例を示す回路図であって、図
２には、ドレインが正相出力端子１に接続されている第
１のＮチャネルＭＯＳトランジスタＮ１と、ドレインが
逆相出力端子２に接続されている第２のＮチャネルＭＯ
ＳトランジスタＮ２と、ソースが接地され、ゲートが第
１の電源３に接続され、ドレインが前記第１のＮチャネ
ルＭＯＳトランジスタＮ１のソースおよび前記第２のＮ
チャネルＭＯＳトランジスタＮ２のソースに接続される
第３のＮチャネルＭＯＳトランジスタＮ３とからなる出
力段を備え、入力段に差動信号を入力し、前記出力段か
ら差動信号を出力するドライバ回路において、ゲートを
正相入力端子２７とし、ドレインが接地され、ソースが
前記第２のＮチャネルＭＯＳトランジスタＮ２のゲート
に接続される第１のＰチャネルＭＯＳトランジスタＰ２
１と、ゲートを逆相入力端子２８とし、ドレインが接地
され、ソースが前記第１のＮチャネルＭＯＳトランジス
タＮ１のゲートに接続される第２のＰチャネルＭＯＳト
ランジスタＰ２２と、ソースを第２の電源ＶＤＤＩに接
続し、ゲートが第３の電源２９に接続され、ドレインが
前記第２のＮチャネルＭＯＳトランジスタＮ２のゲート
に接続される第３のＰチャネルＭＯＳトランジスタＰ２
３と、ソースが前記第２の電源ＶＤＤＩに接続され、ゲ
ートが前記第３の電源２９に接続され、ドレインが前記
第１のＮチャネルＭＯＳトランジスタＮ１のゲートに接
続される第４のＰチャネルＭＯＳトランジスタＰ２４と
からなるレベルシフト回路を設けたことを特徴とするド
ライバ回路が示されている。
ドライバ回路の第２の具体例を示す回路図であって、図
２には、ドレインが正相出力端子１に接続されている第
１のＮチャネルＭＯＳトランジスタＮ１と、ドレインが
逆相出力端子２に接続されている第２のＮチャネルＭＯ
ＳトランジスタＮ２と、ソースが接地され、ゲートが第
１の電源３に接続され、ドレインが前記第１のＮチャネ
ルＭＯＳトランジスタＮ１のソースおよび前記第２のＮ
チャネルＭＯＳトランジスタＮ２のソースに接続される
第３のＮチャネルＭＯＳトランジスタＮ３とからなる出
力段を備え、入力段に差動信号を入力し、前記出力段か
ら差動信号を出力するドライバ回路において、ゲートを
正相入力端子２７とし、ドレインが接地され、ソースが
前記第２のＮチャネルＭＯＳトランジスタＮ２のゲート
に接続される第１のＰチャネルＭＯＳトランジスタＰ２
１と、ゲートを逆相入力端子２８とし、ドレインが接地
され、ソースが前記第１のＮチャネルＭＯＳトランジス
タＮ１のゲートに接続される第２のＰチャネルＭＯＳト
ランジスタＰ２２と、ソースを第２の電源ＶＤＤＩに接
続し、ゲートが第３の電源２９に接続され、ドレインが
前記第２のＮチャネルＭＯＳトランジスタＮ２のゲート
に接続される第３のＰチャネルＭＯＳトランジスタＰ２
３と、ソースが前記第２の電源ＶＤＤＩに接続され、ゲ
ートが前記第３の電源２９に接続され、ドレインが前記
第１のＮチャネルＭＯＳトランジスタＮ１のゲートに接
続される第４のＰチャネルＭＯＳトランジスタＰ２４と
からなるレベルシフト回路を設けたことを特徴とするド
ライバ回路が示されている。
【００２７】この場合、前記第３の電源２９は、ソース
が前記第２の電源ＶＤＤＩに接続され、ゲートが接地さ
れる第５のＰチャネルＭＯＳトランジスタＰ２５と、ソ
ースが前記第２の電源ＶＤＤＩに接続され、ドレインが
前記第５のＰチャネルＭＯＳトランジスタＰ２５のドレ
インと共通接続され、ゲート電位が所定の電位に設定さ
れた第６のＰチャネルＭＯＳトランジスタＰ２６と、ド
レインとゲートとが前記第５、第６のＰチャネルＭＯＳ
トランジスタＰ２５、Ｐ２６のドレインに接続され、ソ
ースが接地される第４のＮチャネルＭＯＳトランジスタ
Ｎ２４と、ソースを接地し、ゲートが前記第４のＮチャ
ネルＭＯＳトランジスタＮ２４のゲートに接続される第
５のＮチャネルＭＯＳトランジスタＮ２５と、ソースが
前記第２の電源に接続され、ドレインとゲートとが前記
第５のＮチャネルＭＯＳトランジスタＮ２５のドレイン
に接続され、且つ、ドレインとゲートとが前記第３及び
第４のＰチャネルＭＯＳトランジスタＰ２３、Ｐ２４の
ゲートに接続される第７のＰチャネルＭＯＳトランジス
タＰ２７とで構成している。
が前記第２の電源ＶＤＤＩに接続され、ゲートが接地さ
れる第５のＰチャネルＭＯＳトランジスタＰ２５と、ソ
ースが前記第２の電源ＶＤＤＩに接続され、ドレインが
前記第５のＰチャネルＭＯＳトランジスタＰ２５のドレ
インと共通接続され、ゲート電位が所定の電位に設定さ
れた第６のＰチャネルＭＯＳトランジスタＰ２６と、ド
レインとゲートとが前記第５、第６のＰチャネルＭＯＳ
トランジスタＰ２５、Ｐ２６のドレインに接続され、ソ
ースが接地される第４のＮチャネルＭＯＳトランジスタ
Ｎ２４と、ソースを接地し、ゲートが前記第４のＮチャ
ネルＭＯＳトランジスタＮ２４のゲートに接続される第
５のＮチャネルＭＯＳトランジスタＮ２５と、ソースが
前記第２の電源に接続され、ドレインとゲートとが前記
第５のＮチャネルＭＯＳトランジスタＮ２５のドレイン
に接続され、且つ、ドレインとゲートとが前記第３及び
第４のＰチャネルＭＯＳトランジスタＰ２３、Ｐ２４の
ゲートに接続される第７のＰチャネルＭＯＳトランジス
タＰ２７とで構成している。
【００２８】また、前記第３の電源２９は、前記第２の
電源ＶＤＤＩの電圧変動に応じて、前記第３及び第４の
ＰチャネルＭＯＳトランジスタＰ２３、Ｐ２４の電流を
変化せしめるように構成している。
電源ＶＤＤＩの電圧変動に応じて、前記第３及び第４の
ＰチャネルＭＯＳトランジスタＰ２３、Ｐ２４の電流を
変化せしめるように構成している。
【００２９】以下に、第２の具体例を更に詳細に説明す
る。
る。
【００３０】入力端子２７は正相入力端子、入力端子２
８は逆相入力端子であり、入力される論理Ｈレベルは内
部領域の電源電圧ＶＤＤＩと同電位であり、論理Ｌレベ
ルは接地電位である。トランジスタＮ３は他のＮＭＯＳ
トランジスタとカレントミラー接続され、所望の定電流
が流れるようにゲート電圧が設定される。トランジスタ
Ｐ２３、Ｐ２４の端子２９には定電圧が入力され、トラ
ンジスタＰ２３、Ｐ２４には所望の定電流が流れる。ト
ランジスタＰ２１、Ｐ２２によりＰＭＯＳのソースフォ
ロワー接続となり、正相入力端子２７にＨレベル、逆相
入力端子２８にＬレベルが入力されると、トランジスタ
Ｐ２１、Ｐ２２のドレイン電圧は、それぞれ入力端子か
らＰＭＯＳのＶＧＳの値だけシフトされた電圧が出力さ
れ、出力段は、その差動信号を受信し、トランジスタＮ
１はオフ、トランジスタＮ２はオンする。従って、トラ
ンジスタＮ３で決定される定電流Ｉ１はトランジスタＮ
２に流れるため、正相出力端子１は電源ＶＤＤＥと同電
位となり、論理レベルＨを出力し、逆相出力端子２は、
（ＶＤＤＥ−Ｉ１×Ｒ４）となり論理レベルＬを出力す
る。
８は逆相入力端子であり、入力される論理Ｈレベルは内
部領域の電源電圧ＶＤＤＩと同電位であり、論理Ｌレベ
ルは接地電位である。トランジスタＮ３は他のＮＭＯＳ
トランジスタとカレントミラー接続され、所望の定電流
が流れるようにゲート電圧が設定される。トランジスタ
Ｐ２３、Ｐ２４の端子２９には定電圧が入力され、トラ
ンジスタＰ２３、Ｐ２４には所望の定電流が流れる。ト
ランジスタＰ２１、Ｐ２２によりＰＭＯＳのソースフォ
ロワー接続となり、正相入力端子２７にＨレベル、逆相
入力端子２８にＬレベルが入力されると、トランジスタ
Ｐ２１、Ｐ２２のドレイン電圧は、それぞれ入力端子か
らＰＭＯＳのＶＧＳの値だけシフトされた電圧が出力さ
れ、出力段は、その差動信号を受信し、トランジスタＮ
１はオフ、トランジスタＮ２はオンする。従って、トラ
ンジスタＮ３で決定される定電流Ｉ１はトランジスタＮ
２に流れるため、正相出力端子１は電源ＶＤＤＥと同電
位となり、論理レベルＨを出力し、逆相出力端子２は、
（ＶＤＤＥ−Ｉ１×Ｒ４）となり論理レベルＬを出力す
る。
【００３１】このように、第２の具体例においても、正
相入力端子２７、逆相入力端子２８に入力する信号の論
理ＬレベルをトランジスタＰ２１、Ｐ２２のゲート・ソ
ース間電圧分だけ、高くレベルシフトすることで、トラ
ンジスタＮ３のドレイン電圧の低下を防止している。
相入力端子２７、逆相入力端子２８に入力する信号の論
理ＬレベルをトランジスタＰ２１、Ｐ２２のゲート・ソ
ース間電圧分だけ、高くレベルシフトすることで、トラ
ンジスタＮ３のドレイン電圧の低下を防止している。
【００３２】（第３の具体例）図３は、本発明に係わる
ドライバ回路の第３の具体例を示す回路図であって、図
３には、ドレインが正相出力端子１に接続されている第
１のＮチャネルＭＯＳトランジスタＮ１と、ドレインが
逆相出力端子２に接続されている第２のＮチャネルＭＯ
ＳトランジスタＮ２と、ソースが接地され、ゲートが第
１の電源３に接続され、ドレインが前記第１のＮチャネ
ルＭＯＳトランジスタＮ１のソースおよび前記第２のＮ
チャネルＭＯＳトランジスタＮ２のソースに接続される
第３のＮチャネルＭＯＳトランジスタＮ３とからなる出
力段を備え、入力段に差動信号を入力し、前記出力段か
ら差動信号を出力するドライバ回路において、前記ドラ
イバ回路の第２の電源ＶＤＤＩと前記第１のＮチャネル
ＭＯＳトランジスタＮ１のゲート間に接続される第１の
抵抗Ｒ１と、前記第２の電源ＶＤＤＩと前記第２のＮチ
ャネルＭＯＳトランジスタＮ２のゲート間に接続される
第２の抵抗Ｒ２と、ドレインが前記第１のＮチャネルＭ
ＯＳトランジスタＮ１のゲートに接続される第４のＮチ
ャネルＭＯＳトランジスタＮ４と、ドレインが前記第２
のＮチャネルＭＯＳトランジスタＮ２のゲートに接続さ
れる第５のＮチャネルＭＯＳトランジスタＮ５と、ソー
スが接地され、ゲートが第３の電源６に接続され、ドレ
インが前記第４のＮチャネルＭＯＳトランジスタＮ４の
ソースおよび前記第５のＮチャネルＭＯＳトランジスタ
Ｎ５のソースと接続される第６のＮチャネルＭＯＳトラ
ンジスタＮ６とからなる第１のレベルシフト回路を有
し、更に、ゲートを正相入力端子３７とし、ドレインが
接地され、ソースが前記第４のＮチャネルＭＯＳトラン
ジスタＮ４のゲートに接続される第１のＰチャネルＭＯ
ＳトランジスタＰ３１と、ゲートを逆相入力端子３８と
し、ドレインが接地され、ソースが前記第５のＮチャネ
ルＭＯＳトランジスタＮ５のゲートに接続される第２の
ＰチャネルＭＯＳトランジスタＰ３２と、ソースを前記
第２の電源ＶＤＤＩに接続し、ゲートが第４の電源に接
続され、ドレインが前記第４のＮチャネルＭＯＳトラン
ジスタＮ４のゲートに接続される第３のＰチャネルＭＯ
ＳトランジスタＰ３３と、ソースを前記第２の電源ＶＤ
ＤＩに接続し、ゲートが前記第４の電源に接続され、ド
レインが前記第５のＮチャネルＭＯＳトランジスタＮ５
のゲートに接続される第４のＰチャネルＭＯＳトランジ
スタＰ３４とからなる第２のレベルシフト回路を有する
ことを特徴とするドライバ回路が示されている。
ドライバ回路の第３の具体例を示す回路図であって、図
３には、ドレインが正相出力端子１に接続されている第
１のＮチャネルＭＯＳトランジスタＮ１と、ドレインが
逆相出力端子２に接続されている第２のＮチャネルＭＯ
ＳトランジスタＮ２と、ソースが接地され、ゲートが第
１の電源３に接続され、ドレインが前記第１のＮチャネ
ルＭＯＳトランジスタＮ１のソースおよび前記第２のＮ
チャネルＭＯＳトランジスタＮ２のソースに接続される
第３のＮチャネルＭＯＳトランジスタＮ３とからなる出
力段を備え、入力段に差動信号を入力し、前記出力段か
ら差動信号を出力するドライバ回路において、前記ドラ
イバ回路の第２の電源ＶＤＤＩと前記第１のＮチャネル
ＭＯＳトランジスタＮ１のゲート間に接続される第１の
抵抗Ｒ１と、前記第２の電源ＶＤＤＩと前記第２のＮチ
ャネルＭＯＳトランジスタＮ２のゲート間に接続される
第２の抵抗Ｒ２と、ドレインが前記第１のＮチャネルＭ
ＯＳトランジスタＮ１のゲートに接続される第４のＮチ
ャネルＭＯＳトランジスタＮ４と、ドレインが前記第２
のＮチャネルＭＯＳトランジスタＮ２のゲートに接続さ
れる第５のＮチャネルＭＯＳトランジスタＮ５と、ソー
スが接地され、ゲートが第３の電源６に接続され、ドレ
インが前記第４のＮチャネルＭＯＳトランジスタＮ４の
ソースおよび前記第５のＮチャネルＭＯＳトランジスタ
Ｎ５のソースと接続される第６のＮチャネルＭＯＳトラ
ンジスタＮ６とからなる第１のレベルシフト回路を有
し、更に、ゲートを正相入力端子３７とし、ドレインが
接地され、ソースが前記第４のＮチャネルＭＯＳトラン
ジスタＮ４のゲートに接続される第１のＰチャネルＭＯ
ＳトランジスタＰ３１と、ゲートを逆相入力端子３８と
し、ドレインが接地され、ソースが前記第５のＮチャネ
ルＭＯＳトランジスタＮ５のゲートに接続される第２の
ＰチャネルＭＯＳトランジスタＰ３２と、ソースを前記
第２の電源ＶＤＤＩに接続し、ゲートが第４の電源に接
続され、ドレインが前記第４のＮチャネルＭＯＳトラン
ジスタＮ４のゲートに接続される第３のＰチャネルＭＯ
ＳトランジスタＰ３３と、ソースを前記第２の電源ＶＤ
ＤＩに接続し、ゲートが前記第４の電源に接続され、ド
レインが前記第５のＮチャネルＭＯＳトランジスタＮ５
のゲートに接続される第４のＰチャネルＭＯＳトランジ
スタＰ３４とからなる第２のレベルシフト回路を有する
ことを特徴とするドライバ回路が示されている。
【００３３】この場合、前記第４の電源は、ソースが前
記第２の電源ＶＤＤＩに接続され、ゲートが接地される
第５のＰチャネルＭＯＳトランジスタＰ３５と、ソース
が前記第２の電源ＶＤＤＩに接続され、ドレインが前記
第５のＰチャネルＭＯＳトランジスタＰ３５のドレイン
と共通接続され、ゲート電位が所定の電位に設定された
第６のＰチャネルＭＯＳトランジスタＰ３６と、ドレイ
ンとゲートとが前記第５、第６のＰチャネルＭＯＳトラ
ンジスタＰ３５、Ｐ３６のドレインと接続され、ソース
が接地される第７のＮチャネルＭＯＳトランジスタＮ３
７と、ソースを接地し、ゲートが前記第７のＮチャネル
ＭＯＳトランジスタＮ３７のゲートに接続される第８の
ＮチャネルＭＯＳトランジスタＮ３８と、ソースが前記
第２の電源ＶＤＤＩに接続され、ドレインとゲートとが
前記第８のＮチャネルＭＯＳトランジスタＮ３８のドレ
インと接続され、且つ、ドレインとゲートとが前記第
３、第４のＰチャネルＭＯＳトランジスタＰ３３、Ｐ３
４のゲートに接続される第７のＰチャネルＭＯＳトラン
ジスタＰ３７とで構成している。
記第２の電源ＶＤＤＩに接続され、ゲートが接地される
第５のＰチャネルＭＯＳトランジスタＰ３５と、ソース
が前記第２の電源ＶＤＤＩに接続され、ドレインが前記
第５のＰチャネルＭＯＳトランジスタＰ３５のドレイン
と共通接続され、ゲート電位が所定の電位に設定された
第６のＰチャネルＭＯＳトランジスタＰ３６と、ドレイ
ンとゲートとが前記第５、第６のＰチャネルＭＯＳトラ
ンジスタＰ３５、Ｐ３６のドレインと接続され、ソース
が接地される第７のＮチャネルＭＯＳトランジスタＮ３
７と、ソースを接地し、ゲートが前記第７のＮチャネル
ＭＯＳトランジスタＮ３７のゲートに接続される第８の
ＮチャネルＭＯＳトランジスタＮ３８と、ソースが前記
第２の電源ＶＤＤＩに接続され、ドレインとゲートとが
前記第８のＮチャネルＭＯＳトランジスタＮ３８のドレ
インと接続され、且つ、ドレインとゲートとが前記第
３、第４のＰチャネルＭＯＳトランジスタＰ３３、Ｐ３
４のゲートに接続される第７のＰチャネルＭＯＳトラン
ジスタＰ３７とで構成している。
【００３４】以下に、第３の具体例を更に詳細に説明す
る。
る。
【００３５】入力端子３７は正相入力端子、入力端子３
８は逆相入力端子であり、入力される論理Ｈレベルは、
内部領域の電源電圧ＶＤＤＩと同電位であり、論理Ｌレ
ベルは接地電位である。トランジスタＮ３、Ｎ６は他の
ＮＭＯＳとカレントミラー接続され、所望の定電流が流
れるようにゲート電圧が設定される。トランジスタＰ３
６は他のＰＭＯＳとカレントミラー接続され、所望の定
電流が流れるようにゲート電圧が設定される。トランジ
スタＰ３５は、ゲートが接地されているため、電源電圧
ＶＤＤＩが高くなれば電流が多く流れ、電源電圧ＶＤＤ
Ｉが低くなれば電流が少なくなるようになっている。ト
ランジスタＮ３７には、トランジスタＰ３５、Ｐ３６の
ドレイン電流の合計の電流が流れ込み、トランジスタＮ
３７でカレントミラー接続された電流は、トランジスタ
Ｐ３７に流れ込み、カレントミラー接続によりトランジ
スタＰ３３、Ｐ３４の電流が決定される。トランジスタ
Ｐ３１、Ｐ３２はＰＭＯＳのソースフォロワー接続とな
り、正相入力端子３７にＨレベル、逆相入力端子３８に
Ｌレベルが入力されると、トランジスタＰ３１、Ｐ３２
のドレイン電圧は、それぞれ入力端子からＰＭＯＳのＶ
ＧＳの値だけシフトされた電圧が出力される。従って、
トランジスタＮ４はオンし、トランジスタＮ５はオフす
る。トランジスタＮ６で決定される定電流Ｉ２はトラン
ジスタＮ４に流れ、トランジスタＮ４のドレイン電位
は、（ＶＤＤＩ-Ｉ２×Ｒ１）となる。一方、トランジ
スタＮ５には電流が流れないので、トランジスタＮ５の
ドレイン電位はＶＤＤＩとなり、トランジスタＮ１はオ
フ、トランジスタＮ２はオンする。トランジスタＮ３で
決定される定電流Ｉ１は、トランジスタＮ２に流れるた
め、正相出力端子１はＶＤＤＥと同電位となり、論理レ
ベルＨを出力し、逆相出力端子２は（ＶＤＤＥ−Ｉ１×
Ｒ４）となり、論理レベルＬを出力する。高速動作を実
現するために、出力段のスイッチングトランジスタＮ
１、Ｎ２のサイズは大きくなるため、トランジスタＮ
４、Ｎ５をスイッチングするその前段の第２のレベルシ
フト用差動回路の電流も大きい必要があり、同相電圧入
力時には、出力段における定電流源用トランジスタＮ３
のドレイン電位が下がることによる問題と同様な問題が
第２のレベルシフト用差動回路でも発生する。ＰＭＯＳ
のソースフォロワー接続からなる第１のレベルシフト回
路は、この第２のレベルシフト回路における同相入力時
の定電流源用トランジスタのドレイン電位の変化を抑え
るように働く。第２の電源ＶＤＤＩの電源電圧が低い場
合は、トランジスタＰ３３、Ｐ３４が非飽和領域で動作
する事があり、トランジスタＰ３１、Ｐ３２のソースに
出力される信号振幅が少なくなる。また、第２の電源Ｖ
ＤＤＩの電源電圧が高い場合には、入力信号端子３７、
３８に入力される信号振幅が大きいため、トランジスタ
Ｎ４、Ｎ５の入力振幅には電源電圧依存性が出てしまう
が、それを防止するためＰ３５の作用により、電源電圧
が高くなれば、トランジスタＰ３３、Ｐ３４に電流が多
く流れて、トランジスタＰ３１、Ｐ３２のソース電位を
高くし、小振幅動作を確保している。
８は逆相入力端子であり、入力される論理Ｈレベルは、
内部領域の電源電圧ＶＤＤＩと同電位であり、論理Ｌレ
ベルは接地電位である。トランジスタＮ３、Ｎ６は他の
ＮＭＯＳとカレントミラー接続され、所望の定電流が流
れるようにゲート電圧が設定される。トランジスタＰ３
６は他のＰＭＯＳとカレントミラー接続され、所望の定
電流が流れるようにゲート電圧が設定される。トランジ
スタＰ３５は、ゲートが接地されているため、電源電圧
ＶＤＤＩが高くなれば電流が多く流れ、電源電圧ＶＤＤ
Ｉが低くなれば電流が少なくなるようになっている。ト
ランジスタＮ３７には、トランジスタＰ３５、Ｐ３６の
ドレイン電流の合計の電流が流れ込み、トランジスタＮ
３７でカレントミラー接続された電流は、トランジスタ
Ｐ３７に流れ込み、カレントミラー接続によりトランジ
スタＰ３３、Ｐ３４の電流が決定される。トランジスタ
Ｐ３１、Ｐ３２はＰＭＯＳのソースフォロワー接続とな
り、正相入力端子３７にＨレベル、逆相入力端子３８に
Ｌレベルが入力されると、トランジスタＰ３１、Ｐ３２
のドレイン電圧は、それぞれ入力端子からＰＭＯＳのＶ
ＧＳの値だけシフトされた電圧が出力される。従って、
トランジスタＮ４はオンし、トランジスタＮ５はオフす
る。トランジスタＮ６で決定される定電流Ｉ２はトラン
ジスタＮ４に流れ、トランジスタＮ４のドレイン電位
は、（ＶＤＤＩ-Ｉ２×Ｒ１）となる。一方、トランジ
スタＮ５には電流が流れないので、トランジスタＮ５の
ドレイン電位はＶＤＤＩとなり、トランジスタＮ１はオ
フ、トランジスタＮ２はオンする。トランジスタＮ３で
決定される定電流Ｉ１は、トランジスタＮ２に流れるた
め、正相出力端子１はＶＤＤＥと同電位となり、論理レ
ベルＨを出力し、逆相出力端子２は（ＶＤＤＥ−Ｉ１×
Ｒ４）となり、論理レベルＬを出力する。高速動作を実
現するために、出力段のスイッチングトランジスタＮ
１、Ｎ２のサイズは大きくなるため、トランジスタＮ
４、Ｎ５をスイッチングするその前段の第２のレベルシ
フト用差動回路の電流も大きい必要があり、同相電圧入
力時には、出力段における定電流源用トランジスタＮ３
のドレイン電位が下がることによる問題と同様な問題が
第２のレベルシフト用差動回路でも発生する。ＰＭＯＳ
のソースフォロワー接続からなる第１のレベルシフト回
路は、この第２のレベルシフト回路における同相入力時
の定電流源用トランジスタのドレイン電位の変化を抑え
るように働く。第２の電源ＶＤＤＩの電源電圧が低い場
合は、トランジスタＰ３３、Ｐ３４が非飽和領域で動作
する事があり、トランジスタＰ３１、Ｐ３２のソースに
出力される信号振幅が少なくなる。また、第２の電源Ｖ
ＤＤＩの電源電圧が高い場合には、入力信号端子３７、
３８に入力される信号振幅が大きいため、トランジスタ
Ｎ４、Ｎ５の入力振幅には電源電圧依存性が出てしまう
が、それを防止するためＰ３５の作用により、電源電圧
が高くなれば、トランジスタＰ３３、Ｐ３４に電流が多
く流れて、トランジスタＰ３１、Ｐ３２のソース電位を
高くし、小振幅動作を確保している。
【００３６】
【発明の効果】第１の効果は、出力段の定電流源トラン
ジスタが非飽和領域で動作することを防止することがで
きることである。
ジスタが非飽和領域で動作することを防止することがで
きることである。
【００３７】その理由は、出力段のスイッチングトラン
ジスタに入力する信号の電位を高く設定し、定電流源ト
ランジスタのドレイン電位を降下させないようにしてい
るためである。
ジスタに入力する信号の電位を高く設定し、定電流源ト
ランジスタのドレイン電位を降下させないようにしてい
るためである。
【００３８】第２の効果は、同相電圧入力時の出力段の
定電流源トランジスタのドレイン電位変動を抑えるた
め、同相から差動への遷移時に出力段のスイッチングト
ランジスタが同時にオンすることや、ドレイン容量充電
のための過剰電流を抑制し、品質の高い波形を得ること
ができる点である。
定電流源トランジスタのドレイン電位変動を抑えるた
め、同相から差動への遷移時に出力段のスイッチングト
ランジスタが同時にオンすることや、ドレイン容量充電
のための過剰電流を抑制し、品質の高い波形を得ること
ができる点である。
【００３９】その理由は、出力段のスイッチングトラン
ジスタに入力する信号の電位変化を小さく低く設定し、
差動時と同相時の定電流源トランジスタのドレイン電位
変動を少なくし、充放電が必要な電荷量を少なくしてい
るためである。
ジスタに入力する信号の電位変化を小さく低く設定し、
差動時と同相時の定電流源トランジスタのドレイン電位
変動を少なくし、充放電が必要な電荷量を少なくしてい
るためである。
【図１】本発明の第１の具体例のドライバ回路の回路図
である。
である。
【図２】本発明の第２の具体例のドライバ回路の回路図
である。
である。
【図３】本発明の第３の具体例のドライバ回路の回路図
である。
である。
【図４】従来のドライバ回路の回路図である。
【図５】本発明と従来例におけるトランジスタＮ３の電
位変化を示すグラフである。
位変化を示すグラフである。
Ｎ１〜Ｎ６、Ｐ１〜Ｐ６ トランジスタ Ｒ１〜Ｒ４ 抵抗 １、２ 出力端子 ３〜９ 入力端子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00 H03K 17/00 H04L 25/00
Claims (8)
- 【請求項１】 ドレインが正相出力端子に接続されてい
る第１のＮチャネルＭＯＳトランジスタと、ドレインが
逆相出力端子に接続されている第２のＮチャネルＭＯＳ
トランジスタと、ソースが接地され、ゲートが第１の電
源に接続され、ドレインが前記第１のＮチャネルＭＯＳ
トランジスタのソースおよび前記第２のＮチャネルＭＯ
Ｓトランジスタのソースに接続される第３のＮチャネル
ＭＯＳトランジスタとからなる出力段を備え、入力段に
差動信号を入力し、前記出力段から差動信号を出力する
ドライバ回路において、 前記ドライバ回路の第２の電源と前記第１のＮチャネル
ＭＯＳトランジスタのゲート間に接続される第１の抵抗
と、前記第２の電源と前記第２のＮチャネルＭＯＳトラ
ンジスタのゲート間に接続される第２の抵抗と、ドレイ
ンが前記第１のＮチャネルＭＯＳトランジスタのゲート
に接続される第４のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２のＮチャネルＭＯＳトランジスタの
ゲートに接続される第５のＮチャネルＭＯＳトランジス
タと、ソースが接地され、ゲートが第３の電源に接続さ
れ、ドレインが前記第４のＮチャネルＭＯＳトランジス
タのソースおよび前記第５のＮチャネルＭＯＳトランジ
スタのソースと接続される第６のＮチャネルＭＯＳトラ
ンジスタとからなり、前記第４のＮチャネルＭＯＳトラ
ンジスタのゲートを正相入力端子、前記第５のＮチャネ
ルＭＯＳトランジスタのゲートを逆相入力端子とするレ
ベルシフト回路を有することを特徴とするドライバ回
路。 - 【請求項２】 ドレインが正相出力端子に接続されてい
る第１のＮチャネルＭＯＳトランジスタと、ドレインが
逆相出力端子に接続されている第２のＮチャネルＭＯＳ
トランジスタと、ソースが接地され、ゲートが第１の電
源に接続され、ドレインが前記第１のＮチャネルＭＯＳ
トランジスタのソースおよび前記第２のＮチャネルＭＯ
Ｓトランジスタのソースに接続される第３のＮチャネル
ＭＯＳトランジスタとからなる出力段を備え、入力段に
差動信号を入力し、前記出力段から差動信号を出力する
ドライバ回路において、 ゲートを正相入力端子とし、ドレインが接地され、ソー
スが前記第２のＮチャネルＭＯＳトランジスタのゲート
に接続される第１のＰチャネルＭＯＳトランジスタと、
ゲートを逆相入力端子とし、ドレインが接地され、ソー
スが前記第１のＮチャネルＭＯＳトランジスタのゲート
に接続される第２のＰチャネルＭＯＳトランジスタと、
ソースを前記第２の電源に接続し、ゲートが第３の電源
に接続され、ドレインが前記第２のＮチャネルＭＯＳト
ランジスタのゲートに接続される第３のＰチャネルＭＯ
Ｓトランジスタと、ソースが第２の電源に接続され、ゲ
ートが前記第３の電源に接続され、ドレインが前記第１
のＮチャネルＭＯＳトランジスタのゲートに接続される
第４のＰチャネルＭＯＳトランジスタとからなるレベル
シフト回路を設けたことを特徴とするドライバ回路。 - 【請求項３】 前記第３の電源は、前記第２の電源の電
圧変動に応じて、前記第３及び第４のＰチャネルＭＯＳ
トランジスタの電流を変化せしめるように構成したこと
を特徴とする請求項２記載のドライバ回路。 - 【請求項４】 前記第３の電源は、ソースが前記第２の
電源に接続され、ゲートが接地される第５のＰチャネル
ＭＯＳトランジスタと、ソースが前記第２の電源に接続
され、ドレインが前記第５のＰチャネルＭＯＳトランジ
スタのドレインと共通接続され、ゲート電位が所定の電
位に設定された第６のＰチャネルＭＯＳトランジスタ
と、ドレインとゲートとが前記第５、第６のＰチャネル
ＭＯＳトランジスタのドレインに接続され、ソースが接
地される第４のＮチャネルＭＯＳトランジスタと、ソー
スを接地し、ゲートが前記第４のＮチャネルＭＯＳトラ
ンジスタのゲートに接続される第５のＮチャネルＭＯＳ
トランジスタと、ソースが前記第２の電源に接続され、
ドレインとゲートとが前記第５のＮチャネルＭＯＳトラ
ンジスタのドレインに接続され、且つ、ドレインとゲー
トとが前記第３及び第４のＰチャネルＭＯＳトランジス
タのゲートに接続される第７のＰチャネルＭＯＳトラン
ジスタとで構成したことを特徴とする請求項２記載のド
ライバ回路。 - 【請求項５】 ドレインが正相出力端子に接続されてい
る第１のＮチャネルＭＯＳトランジスタと、ドレインが
逆相出力端子に接続されている第２のＮチャネルＭＯＳ
トランジスタと、ソースが接地され、ゲートが第１の電
源に接続され、ドレインが前記第１のＮチャネルＭＯＳ
トランジスタのソースおよび前記第２のＮチャネルＭＯ
Ｓトランジスタのソースに接続される第３のＮチャネル
ＭＯＳトランジスタとからなる出力段を備え、入力段に
差動信号を入力し、前記出力段から差動信号を出力する
ドライバ回路において、 前記ドライバ回路の第２の電源と前記第１のＮチャネル
ＭＯＳトランジスタのゲート間に接続される第１の抵抗
と、前記ドライバ回路の第２の電源と前記第２のＮチャ
ネルＭＯＳトランジスタのゲート間に接続される第２の
抵抗と、ドレインが前記第１のＮチャネルＭＯＳトラン
ジスタのゲートに接続される第４のＮチャネルＭＯＳト
ランジスタと、ドレインが前記第２のＮチャネルＭＯＳ
トランジスタのゲートに接続される第５のＮチャネルＭ
ＯＳトランジスタと、ソースが接地され、ゲートが第３
の電源に接続され、ドレインが前記第４のＮチャネルＭ
ＯＳトランジスタのソースおよび前記第５のＮチャネル
ＭＯＳトランジスタのソースに接続される第６のＮチャ
ネルＭＯＳトランジスタとからなる第１のレベルシフト
回路を有し、 更に、ゲートを正相入力端子とし、ドレインが接地さ
れ、ソースが前記第４のＮチャネルＭＯＳトランジスタ
のゲートに接続される第１のＰチャネルＭＯＳトランジ
スタと、ゲートを逆相入力端子とし、ドレインが接地さ
れ、ソースが前記第５のＮチャネルＭＯＳトランジスタ
のゲートに接続される第２のＰチャネルＭＯＳトランジ
スタと、ソースを前記第２の電源に接続し、ゲートが第
４の電源に接続され、ドレインが前記第４のＮチャネル
ＭＯＳトランジスタのゲートに接続される第３のＰチャ
ネルＭＯＳトランジスタと、ソースを前記第２の電源に
接続し、ゲートが前記第４の電源に接続され、ドレイン
が前記第５のＮチャネルＭＯＳトランジスタのゲートに
接続される第４のＰチャネルＭＯＳトランジスタとから
なる第２のレベルシフト回路を有することを特徴とする
ドライバ回路。 - 【請求項６】 前記第４の電源は、前記第２の電源の電
圧変動に応じて、前記第３及び第４のＰチャネルＭＯＳ
トランジスタの電流を変化せしめるように構成したこと
を特徴とする請求項５記載のドライバ回路。 - 【請求項７】 前記第４の電源は、ソースが前記第２の
電源に接続され、ゲートが接地される第５のＰチャネル
ＭＯＳトランジスタと、ソースが前記第２の電源に接続
され、ドレインが前記第５のＰチャネルＭＯＳトランジ
スタのドレインと共通接続され、ゲート電位が所定の電
位に設定された第６のＰチャネルＭＯＳトランジスタ
と、ドレインとゲートとが前記第５、第６のＰチャネル
ＭＯＳトランジスタのドレインと接続され、ソースが接
地される第７のＮチャネルＭＯＳトランジスタと、ソー
スを接地し、ゲートが前記第７のＮチャネルＭＯＳトラ
ンジスタのゲートに接続される第８のＮチャネルＭＯＳ
トランジスタと、ソースが前記第２の電源に接続され、
ドレインとゲートとが前記第８のＮチャネルＭＯＳトラ
ンジスタのドレインと接続され、且つ、ドレインとゲー
トとが前記第３、第４のＰチャネルＭＯＳトランジスタ
のゲートに接続される第７のＰチャネルＭＯＳトランジ
スタとで構成したことを特徴とする請求項５記載のドラ
イバ回路。 - 【請求項８】 前記出力段の電源として第５の電源が設
けられ、前記第２の電源の電源電圧は、論理回路を構成
する内部領域用に使用し、前記第２の電源電圧は、前記
第５の電源電圧より低く、前記レベルシフト回路の入力
信号は、前記第２の電源を使用する回路から供給され、
前記第５の電源を使用するＭＯＳトランジスタのゲート
酸化膜は、前記第２の電源を使用するＭＯＳトランジス
タのゲート酸化膜よりも厚く形成したことを特徴とする
請求項１乃至７のいずれかに記載のドライバ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070642A JP3344404B2 (ja) | 2000-03-14 | 2000-03-14 | ドライバ回路 |
| US09/804,327 US20010024137A1 (en) | 2000-03-14 | 2001-03-12 | Driver circuit |
| DE10111999A DE10111999A1 (de) | 2000-03-14 | 2001-03-13 | Treiberschaltung |
| CA002340516A CA2340516A1 (en) | 2000-03-14 | 2001-03-13 | Driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070642A JP3344404B2 (ja) | 2000-03-14 | 2000-03-14 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257579A JP2001257579A (ja) | 2001-09-21 |
| JP3344404B2 true JP3344404B2 (ja) | 2002-11-11 |
Family
ID=18589349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000070642A Expired - Fee Related JP3344404B2 (ja) | 2000-03-14 | 2000-03-14 | ドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20010024137A1 (ja) |
| JP (1) | JP3344404B2 (ja) |
| CA (1) | CA2340516A1 (ja) |
| DE (1) | DE10111999A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600338B1 (en) * | 2001-05-04 | 2003-07-29 | Rambus, Inc. | Apparatus and method for level-shifting input receiver circuit from high external voltage to low internal supply voltage |
| US20080048753A1 (en) * | 2001-12-28 | 2008-02-28 | Koninklijke Philips Electronics N.V. | Differential Reshaping Circuit |
| US6819145B2 (en) * | 2002-06-28 | 2004-11-16 | Intel Corporation | High speed differential pre-driver using common mode pre-charge |
| KR100558488B1 (ko) * | 2003-08-26 | 2006-03-07 | 삼성전자주식회사 | 데이터 구동회로 및 이를 이용한 반도체 장치 |
| US7119600B2 (en) * | 2004-04-20 | 2006-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wide common mode high-speed differential receiver using thin and thick gate oxide MOSFETS in deep-submicron technology |
| KR100558601B1 (ko) | 2004-12-06 | 2006-03-13 | 삼성전자주식회사 | 신호 드라이버의 레이아웃 |
| JP5363879B2 (ja) | 2009-06-03 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | ドライバ回路 |
| CN112199041B (zh) * | 2020-09-24 | 2022-05-17 | 浙江驰拓科技有限公司 | 存储元件、存储电路、数据存取方法及数据存取装置 |
-
2000
- 2000-03-14 JP JP2000070642A patent/JP3344404B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-12 US US09/804,327 patent/US20010024137A1/en not_active Abandoned
- 2001-03-13 CA CA002340516A patent/CA2340516A1/en not_active Abandoned
- 2001-03-13 DE DE10111999A patent/DE10111999A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CA2340516A1 (en) | 2001-09-14 |
| US20010024137A1 (en) | 2001-09-27 |
| JP2001257579A (ja) | 2001-09-21 |
| DE10111999A1 (de) | 2001-11-22 |
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