JP3344096B2 - 半導体レーザ及びその製造方法 - Google Patents
半導体レーザ及びその製造方法Info
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- JP3344096B2 JP3344096B2 JP16939394A JP16939394A JP3344096B2 JP 3344096 B2 JP3344096 B2 JP 3344096B2 JP 16939394 A JP16939394 A JP 16939394A JP 16939394 A JP16939394 A JP 16939394A JP 3344096 B2 JP3344096 B2 JP 3344096B2
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Description
【０００１】
【産業上の利用分野】本発明はメサ構造を有し安定な横
モード制御を行う半導体レーザ及び製造方法に関する。
モード制御を行う半導体レーザ及び製造方法に関する。
【０００２】
【従来の技術】半導体レーザの構造には、活性層の周囲
をエネルギーギャップが大きく、屈折率の小さな半導体
材料で覆われた埋め込み型へテロ構造が広く用いられて
いる。この埋め込み型へテロ構造半導体レーザは、発振
しきい電流値が低くまた発振横モードが安定している等
の優れた特性を有しているため光ファイバ通信や光情報
処理用光源として利用されている。
をエネルギーギャップが大きく、屈折率の小さな半導体
材料で覆われた埋め込み型へテロ構造が広く用いられて
いる。この埋め込み型へテロ構造半導体レーザは、発振
しきい電流値が低くまた発振横モードが安定している等
の優れた特性を有しているため光ファイバ通信や光情報
処理用光源として利用されている。
【０００３】従来の構造の第１例を図３に示す。この構
造は、n-InP基板101上に、n-InPバッファ層102、InGaAs
P活性層103、p-InPクラッド層104を含むメサストライプ
をエッチングにより形成した後、液相もしくは気相エピ
タキシャル成長法によりp-InP電流ブロック層105、n-In
P電流ブロック層106を前記メサストライプ側面に成長さ
せ、さらにp-InP埋め込み層107、p-InGaAsPコンタクト
層108を成長させて埋め込み型へテロ構造を形成する。
造は、n-InP基板101上に、n-InPバッファ層102、InGaAs
P活性層103、p-InPクラッド層104を含むメサストライプ
をエッチングにより形成した後、液相もしくは気相エピ
タキシャル成長法によりp-InP電流ブロック層105、n-In
P電流ブロック層106を前記メサストライプ側面に成長さ
せ、さらにp-InP埋め込み層107、p-InGaAsPコンタクト
層108を成長させて埋め込み型へテロ構造を形成する。
【０００４】次に、電流ブロック層での寄生容量を減ら
し周波数応答特性を向上させるために、ダブルチャンネ
ルを堀り、全面をSiO2109で覆う。次に、活性層上部の
みSiO 2109を除去しｐ型電極110を形成した後、金属多層
膜111を全面に蒸着する。最後にn-InP基板101にｎ型電
極112を形成する。以上の工程で作製されたレーザ素子
は、放熱特性を向上させるため、図４に示すようにヒー
トシンク113にジャンクションダウンで半田付けされて
いた。
し周波数応答特性を向上させるために、ダブルチャンネ
ルを堀り、全面をSiO2109で覆う。次に、活性層上部の
みSiO 2109を除去しｐ型電極110を形成した後、金属多層
膜111を全面に蒸着する。最後にn-InP基板101にｎ型電
極112を形成する。以上の工程で作製されたレーザ素子
は、放熱特性を向上させるため、図４に示すようにヒー
トシンク113にジャンクションダウンで半田付けされて
いた。
【０００５】従来の構造の第２例を図６に示す。この構
造は、n-GaAs基板201上に、n-GaAsバッファ層202、n-Al
GaInPクラッド層203、GaInP活性層204、第１のp-AlGaIn
Pクラッド層205、第２のp-AlGaInPクラッド層206、p-Ga
As表面保護層207を積層させたウェハー上に絶縁膜マス
クを形成し、第２のp-AlGaInPクラッド層206までエッチ
ングを行いストライプ状のリッジを形成した後、前記マ
スクを選択マスクとして気相エピタキシャル成長法によ
りn-GaAs電流ブロック層208を前記リッジ側面に成長さ
せ、さらに絶縁膜除去後p-GaAs埋め込み層209を成長さ
せて埋め込み構造を形成する。次に、p-GaAs埋め込み層
209上部にｐ型電極210を形成し、最後にn-GaAs基板201
にｎ型電極211を形成する。以下第１の従来例と同様に
ヒートシンク113にジャンクションダウンで半田付けし
た後、電流を流して動作させていた。
造は、n-GaAs基板201上に、n-GaAsバッファ層202、n-Al
GaInPクラッド層203、GaInP活性層204、第１のp-AlGaIn
Pクラッド層205、第２のp-AlGaInPクラッド層206、p-Ga
As表面保護層207を積層させたウェハー上に絶縁膜マス
クを形成し、第２のp-AlGaInPクラッド層206までエッチ
ングを行いストライプ状のリッジを形成した後、前記マ
スクを選択マスクとして気相エピタキシャル成長法によ
りn-GaAs電流ブロック層208を前記リッジ側面に成長さ
せ、さらに絶縁膜除去後p-GaAs埋め込み層209を成長さ
せて埋め込み構造を形成する。次に、p-GaAs埋め込み層
209上部にｐ型電極210を形成し、最後にn-GaAs基板201
にｎ型電極211を形成する。以下第１の従来例と同様に
ヒートシンク113にジャンクションダウンで半田付けし
た後、電流を流して動作させていた。
【０００６】
【発明が解決しようとする課題】しかしながら上記構造
では、InP（熱伝導率：約0.6W/cm・K）よりも熱伝導率の
低い絶縁膜（SiO2:約0.08W/cm・K）やInGaAsPコンタクト
層（約0.05W/cm・K）の存在により、電極と活性層の間で
発生する熱をヒートシンクへ効率良く逃がすことができ
ない。また、放熱の方向がクラッド層から埋め込み層そ
してコンタクト層へという一方向のみであるため、効率
が悪い。半導体レーザ素子の放熱特性が低いと、高バイ
アス駆動時での光出力飽和が顕著になる。
では、InP（熱伝導率：約0.6W/cm・K）よりも熱伝導率の
低い絶縁膜（SiO2:約0.08W/cm・K）やInGaAsPコンタクト
層（約0.05W/cm・K）の存在により、電極と活性層の間で
発生する熱をヒートシンクへ効率良く逃がすことができ
ない。また、放熱の方向がクラッド層から埋め込み層そ
してコンタクト層へという一方向のみであるため、効率
が悪い。半導体レーザ素子の放熱特性が低いと、高バイ
アス駆動時での光出力飽和が顕著になる。
【０００７】本発明の目的は、半導体レーザ素子の放熱
特性を向上させ、高バイアス駆動時での光出力飽和を低
減させる事にある。
特性を向上させ、高バイアス駆動時での光出力飽和を低
減させる事にある。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、第１の導電型のクラッド層と、活性層
と、第２の導電型のストライプ状のリッジをもつ第２の
導電型の第１のクラッド層と、前記第１のクラッド層の
リッジの両側に設けられた電流ブロック層と、前記電流
ブロック層の側表面に設けられた絶縁層と、前記絶縁層
上に設けられた金属薄膜とを有する半導体レーザ半導体
レーザとその製造方法とする。
決するために、第１の導電型のクラッド層と、活性層
と、第２の導電型のストライプ状のリッジをもつ第２の
導電型の第１のクラッド層と、前記第１のクラッド層の
リッジの両側に設けられた電流ブロック層と、前記電流
ブロック層の側表面に設けられた絶縁層と、前記絶縁層
上に設けられた金属薄膜とを有する半導体レーザ半導体
レーザとその製造方法とする。
【０００９】また、第１の導電型のクラッド層と、活性
層と、第２の導電型の第１のクラッド層と、ストライプ
状のリッジをもつ第２の導電型の第２のクラッド層とを
有し、前記第２のクラッド層のリッジの両側に電流ブロ
ック層を設け、さらに前記リッジと前記電流ブロック層
上部に第２の導電型の埋め込み層と、電極金属とを設け
た埋め込み型半導体レーザにおいて、前記電極金属の両
側の領域は、前記電流ブロック層までエッチングされて
おり、前記領域の表面は絶縁化された絶縁層を備えてお
り、前記電極金属と前記絶縁層上に金属薄膜が形成され
ている半導体レーザとその製造方法とする。
層と、第２の導電型の第１のクラッド層と、ストライプ
状のリッジをもつ第２の導電型の第２のクラッド層とを
有し、前記第２のクラッド層のリッジの両側に電流ブロ
ック層を設け、さらに前記リッジと前記電流ブロック層
上部に第２の導電型の埋め込み層と、電極金属とを設け
た埋め込み型半導体レーザにおいて、前記電極金属の両
側の領域は、前記電流ブロック層までエッチングされて
おり、前記領域の表面は絶縁化された絶縁層を備えてお
り、前記電極金属と前記絶縁層上に金属薄膜が形成され
ている半導体レーザとその製造方法とする。
【００１０】
【作用】上記の手段により、レーザ素子とヒートシンク
との間に熱伝導率の低い絶縁膜を介さない構造がえられ
るため、放熱特性を向上させることができる。
との間に熱伝導率の低い絶縁膜を介さない構造がえられ
るため、放熱特性を向上させることができる。
【００１１】また、電流ブロック層から横方向へ熱が放
散されるため、さらなる放熱特性の向上が可能となる。
従って、上記の手段により、高バイアス駆動時まで光出
力飽和の少ない良好な特性を得ることができる。
散されるため、さらなる放熱特性の向上が可能となる。
従って、上記の手段により、高バイアス駆動時まで光出
力飽和の少ない良好な特性を得ることができる。
【００１２】
【実施例】以下、本発明の具体例を詳細に述べる。
【００１３】（実施例１）まず、第１の実施例について
説明する。
説明する。
【００１４】図１（ａ）に示すように、n-InP基板101上
に厚さ5μmのn-InPバッファ層102、厚さ500nmのn-InGaA
sP光導波路層115、厚さ5nmのInGaAsP井戸層と厚さ10nm
のInGaAsPバリア層の５ペアからなる多重量子井戸活性
層116、厚さ500nmのp-InGaAsP光導波路層117、厚さ0.5
μmのp-InPクラッド層104を順次エピタキシャル成長さ
せた半導体多層構造から、フォトリソグラフとエッチン
グにより幅約2μmのメサストライプを形成した後、液相
エピタキシャル成長法によりメサストライプの両側の領
域にp-InP電流ブロック層105、n-InP電流ブロック層106
を成長させ、さらにp-InP埋め込み層107、p-InGaAsPコ
ンタクト層108を順次成長させて、埋め込み型へテロ構
造を形成する。
に厚さ5μmのn-InPバッファ層102、厚さ500nmのn-InGaA
sP光導波路層115、厚さ5nmのInGaAsP井戸層と厚さ10nm
のInGaAsPバリア層の５ペアからなる多重量子井戸活性
層116、厚さ500nmのp-InGaAsP光導波路層117、厚さ0.5
μmのp-InPクラッド層104を順次エピタキシャル成長さ
せた半導体多層構造から、フォトリソグラフとエッチン
グにより幅約2μmのメサストライプを形成した後、液相
エピタキシャル成長法によりメサストライプの両側の領
域にp-InP電流ブロック層105、n-InP電流ブロック層106
を成長させ、さらにp-InP埋め込み層107、p-InGaAsPコ
ンタクト層108を順次成長させて、埋め込み型へテロ構
造を形成する。
【００１５】図１（ｂ）において、p-InGaAsPコンタク
ト層108上に幅約20μmのSiO2マスク118を形成後、塩酸
系エッチング液でn-InPバッファ層102までエッチングす
る。
ト層108上に幅約20μmのSiO2マスク118を形成後、塩酸
系エッチング液でn-InPバッファ層102までエッチングす
る。
【００１６】図１（ｃ）において、SiO2マスク118を除
去後、再び厚み0.15μmのSiO2膜119を堆積しレジストマ
スクを用いて電極形成用の溝をあけ、金、亜鉛、金から
なる金属多層膜を順次蒸着した後、リフトオフと350℃
でのアニールを行いｐ型電極110を形成する。
去後、再び厚み0.15μmのSiO2膜119を堆積しレジストマ
スクを用いて電極形成用の溝をあけ、金、亜鉛、金から
なる金属多層膜を順次蒸着した後、リフトオフと350℃
でのアニールを行いｐ型電極110を形成する。
【００１７】ここでSiO2119膜の厚みは、イオン注入で
イオンを通過させるだけの厚みがあれが良いため、0.15
μmとしたがイオンや注入条件によって厚みの設定は変
わることがある。またｐ型電極110はイオン注入時のマ
スクとなるため、イオンを通過させないだけの厚みが必
要である。
イオンを通過させるだけの厚みがあれが良いため、0.15
μmとしたがイオンや注入条件によって厚みの設定は変
わることがある。またｐ型電極110はイオン注入時のマ
スクとなるため、イオンを通過させないだけの厚みが必
要である。
【００１８】図１（ｄ）において、上記電極をマスクと
して、ボロンを用いたイオン注入により、電極の両側の
SiO2119下の半導体表面に絶縁層120を形成した後、図１
（ｅ）に示すようにSiO2119をエッチングする。
して、ボロンを用いたイオン注入により、電極の両側の
SiO2119下の半導体表面に絶縁層120を形成した後、図１
（ｅ）に示すようにSiO2119をエッチングする。
【００１９】図１（ｆ）において、全面にチタン、白
金、金から構成される金属多層膜111を蒸着する。ここ
でチタンを用いている理由は、半導体との密着性が良い
ためであるが、他の金属で密着性の良い、例えばクロム
等を用いても問題無い。また、白金を用いている理由と
しては、ヒートシンクへボンディングした時の半田材の
金属が半導体内部へ侵入することを防ぐためであり、こ
の目的を満たすことができれば、金属の種類や厚みを変
えても同じ効果を得ることに代わり無い。最後にn-InP
基板101に金、錫、クロム、白金、金からなるｎ型電極1
12を形成する。
金、金から構成される金属多層膜111を蒸着する。ここ
でチタンを用いている理由は、半導体との密着性が良い
ためであるが、他の金属で密着性の良い、例えばクロム
等を用いても問題無い。また、白金を用いている理由と
しては、ヒートシンクへボンディングした時の半田材の
金属が半導体内部へ侵入することを防ぐためであり、こ
の目的を満たすことができれば、金属の種類や厚みを変
えても同じ効果を得ることに代わり無い。最後にn-InP
基板101に金、錫、クロム、白金、金からなるｎ型電極1
12を形成する。
【００２０】以上の工程で作製したレーザ素子のヒート
シンクへのボンディング後の構成を図２に示す。本発明
の構造では従来の構造と異なり、レーザ素子内で発生し
た熱はコンタクト層の方向だけでなく、熱伝導率の高い
InP電流ブロック層から横方向にも放熱されるため、高
バイアス駆動時でも光出力飽和の少ない特性が実現でき
る。
シンクへのボンディング後の構成を図２に示す。本発明
の構造では従来の構造と異なり、レーザ素子内で発生し
た熱はコンタクト層の方向だけでなく、熱伝導率の高い
InP電流ブロック層から横方向にも放熱されるため、高
バイアス駆動時でも光出力飽和の少ない特性が実現でき
る。
【００２１】なお、本実施例では電流ブロック層の形成
に液相エピタキシャル成長を用いたが、気相エピタキシ
ャル成長を用いても同様の効果が得られる。また、電流
ブロック層としてp-InP電流ブロック層、n-InP電流ブロ
ック層を用いたが、InP層に限る事はなく活性層よりも
エネルギーギャップの大きなInGaAsP層、あるいは半絶
縁 また、イオン注入にはボロンを用いたが、電極形成
時のアニール温度（350℃）においても絶縁性を保つイ
オンであれば同様の効果が得られる。性のInP層を用い
ても差し支えない。
に液相エピタキシャル成長を用いたが、気相エピタキシ
ャル成長を用いても同様の効果が得られる。また、電流
ブロック層としてp-InP電流ブロック層、n-InP電流ブロ
ック層を用いたが、InP層に限る事はなく活性層よりも
エネルギーギャップの大きなInGaAsP層、あるいは半絶
縁 また、イオン注入にはボロンを用いたが、電極形成
時のアニール温度（350℃）においても絶縁性を保つイ
オンであれば同様の効果が得られる。性のInP層を用い
ても差し支えない。
【００２２】（実施例２）次に第２の実施例について説
明する。
明する。
【００２３】図５（ａ）に示すように、有機金属気相成
長法を用いてn-GaAs基板201上に厚さ1μmのn-GaAsバッ
ファ層202、厚さ1μmのn-AlGaInPクラッド層203、厚さ1
0nmのGaInP層と厚さ4nmのAlGaInP層からなる多重量子井
戸活性層212、厚さ0.25μmのp-AlGaInPクラッド層205、
厚さ6nmのp-GaInPエッチングストップ層213、厚さ0.9μ
mのp-AlGaInPクラッド層206、p-GaAs表面保護層207を順
次エピタキシャル成長させた半導体多層構造から、フォ
トリソグラフとエッチングにより幅約4μmストライプ状
のSiO2マスクを形成し、硫酸系エッチング液を用いてp-
AlGaInPクラッド層206をエッチングすることによりリッ
ジを形成する。
長法を用いてn-GaAs基板201上に厚さ1μmのn-GaAsバッ
ファ層202、厚さ1μmのn-AlGaInPクラッド層203、厚さ1
0nmのGaInP層と厚さ4nmのAlGaInP層からなる多重量子井
戸活性層212、厚さ0.25μmのp-AlGaInPクラッド層205、
厚さ6nmのp-GaInPエッチングストップ層213、厚さ0.9μ
mのp-AlGaInPクラッド層206、p-GaAs表面保護層207を順
次エピタキシャル成長させた半導体多層構造から、フォ
トリソグラフとエッチングにより幅約4μmストライプ状
のSiO2マスクを形成し、硫酸系エッチング液を用いてp-
AlGaInPクラッド層206をエッチングすることによりリッ
ジを形成する。
【００２４】このとき、硫酸系エッチング液に対するp-
GaInPエッチングストップ層213のエッチングレートが、
p-AlGaInPクラッド層206の１０分の１と遅いことを利用
する。その後、SiO2マスクを利用した有機金属気相成長
法の選択成長でn-GaAs電流ブロック層208を積層させ、S
iO2マスクを除去してp-GaAs埋め込み層209を積層させ
て、埋め込み構造を形成する。
GaInPエッチングストップ層213のエッチングレートが、
p-AlGaInPクラッド層206の１０分の１と遅いことを利用
する。その後、SiO2マスクを利用した有機金属気相成長
法の選択成長でn-GaAs電流ブロック層208を積層させ、S
iO2マスクを除去してp-GaAs埋め込み層209を積層させ
て、埋め込み構造を形成する。
【００２５】図５（ｂ）において、SiO2を堆積し、レジ
ストマスクを用いて電極形成用の溝をあけ、クロム、金
からなる金属多層膜を、p-GaAs埋め込み層209上に蒸着
した後、リフトオフを行いｐ型電極210を形成する。こ
の電極をマスクとして、硫酸系エッチング液でn-GaAs電
流ブロック層208までエッチングする。このとき電極下
のp-GaAs埋め込み層209にサイドエッチが入ることによ
り電極金属が浮き、組立時のショートの原因となるが、
超音波洗浄によりこの浮いた電極部のみを除去すること
ができる。
ストマスクを用いて電極形成用の溝をあけ、クロム、金
からなる金属多層膜を、p-GaAs埋め込み層209上に蒸着
した後、リフトオフを行いｐ型電極210を形成する。こ
の電極をマスクとして、硫酸系エッチング液でn-GaAs電
流ブロック層208までエッチングする。このとき電極下
のp-GaAs埋め込み層209にサイドエッチが入ることによ
り電極金属が浮き、組立時のショートの原因となるが、
超音波洗浄によりこの浮いた電極部のみを除去すること
ができる。
【００２６】図５（ｃ）において、ｐ型電極をレジスト
214で覆った後、半導体基板を陽極に貼付け、酒石酸水
溶液とプロピレングリコールの混合液中で、電流を印加
することにより、ｐ型電極の両側にInの酸化物からなる
絶縁層215を形成する。
214で覆った後、半導体基板を陽極に貼付け、酒石酸水
溶液とプロピレングリコールの混合液中で、電流を印加
することにより、ｐ型電極の両側にInの酸化物からなる
絶縁層215を形成する。
【００２７】図５（ｄ）において、レジストを除去後、
全面にクロム、金、白金、金からなる金属多層膜216を
形成する。最後にn-GaAs基板201に金、ゲルマニウム、
ニッケルからなる金属多層膜を蒸着後、350℃でアニー
ルして、ｎ型電極211を形成する。
全面にクロム、金、白金、金からなる金属多層膜216を
形成する。最後にn-GaAs基板201に金、ゲルマニウム、
ニッケルからなる金属多層膜を蒸着後、350℃でアニー
ルして、ｎ型電極211を形成する。
【００２８】以上の工程で作製したレーザ素子を、第１
の実施例と同様にジャンクションダウンでヒートシンク
にボンディングして動作させた場合、電流ブロック層方
向（横方向）への放熱が可能となるため、高バイアス駆
動時でも光出力飽和抑制することができる。
の実施例と同様にジャンクションダウンでヒートシンク
にボンディングして動作させた場合、電流ブロック層方
向（横方向）への放熱が可能となるため、高バイアス駆
動時でも光出力飽和抑制することができる。
【００２９】なお、本発明では、絶縁層形成にはイオン
注入や陽極酸化法を用いたが、過酸化水素水中で半導体
表面に絶縁層を形成する工程を用いても同じ効果が得ら
れる。
注入や陽極酸化法を用いたが、過酸化水素水中で半導体
表面に絶縁層を形成する工程を用いても同じ効果が得ら
れる。
【００３０】
【発明の効果】以上詳細に示したように、本発明によれ
ば次のような効果を奏する事ができる。
ば次のような効果を奏する事ができる。
【００３１】活性層近傍に熱伝導率の低いSiO2等の絶縁
膜を形成せず、さらに電流ブロック層への放熱が可能と
なるため、高バイアス駆動時でも半導体内で発生した熱
が効率良く放散され、光出力飽和の少ない良好な特性が
実現できる。
膜を形成せず、さらに電流ブロック層への放熱が可能と
なるため、高バイアス駆動時でも半導体内で発生した熱
が効率良く放散され、光出力飽和の少ない良好な特性が
実現できる。
【図１】本発明の半導体レーザの製造工程の断面図
【図２】本発明の半導体レーザのヒートシンクへの組立
後の断面図
後の断面図
【図３】従来の半導体レーザの構造断面図
【図４】従来構造の半導体レーザのヒートシンクへの組
立後の断面図
立後の断面図
【図５】本発明の半導体レーザの製造工程の断面図
【図６】従来の半導体レーザの構造断面図
101 n-InP基板 102 n-InPバッファ層 103 InGaAsP活性層 104 p-InPクラッド層 105 p-InP電流ブロック層 106 n-InP電流ブロック層 107 p-InP埋め込み層 108 p-InGaAsPコンタクト層 109 SiO2 110 ｐ型電極 111 金属多層膜 112 ｎ型電極 113 ヒートシンク 114 半田材 115 n-InGaAsP光導波路層 116 多重量子井戸活性層 117 p-InGaAsP光導波路層 118 SiO2 119 SiO2 120 絶縁層 201 n-GaAs基板 202 n-GaAsバッファ層 203 n-AlGaInPクラッド層 204 GaInP活性層 205 p-AlGaInPクラッド層 206 p-AlGaInPクラッド層 207 p-GaAs表面保護層 208 n-GaAs電流ブロック層 209 p-GaAs埋め込み層 210 ｐ型電極 211 ｎ型電極 212 多重量子井戸活性層 213 p-GaInPエッチングストップ層 214 レジスト 215 絶縁層 216 金属多層膜
フロントページの続き (56)参考文献 特開 平７−115242（ＪＰ，Ａ) 特開 平１−114092（ＪＰ，Ａ) 特開 平１−120882（ＪＰ，Ａ) 特開 平１−136526（ＪＰ，Ａ) 特開 平１−168091（ＪＰ，Ａ) 特開 昭62−259490（ＪＰ，Ａ) 特開 昭57−1224（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50
Claims (4)
- 【請求項１】 第１の導電型のクラッド層と、活性層
と、第２の導電型のストライプ状のリッジをもつ第２の
導電型の第１のクラッド層と、 前記第１のクラッド層のリッジの両側に設けられた電流
ブロック層と、 前記電流ブロック層の側表面に設けられた絶縁層と、 前記絶縁層上に設けられた金属薄膜とを有することを特
徴とする半導体レーザ。 - 【請求項２】 第１の導電型のクラッド層と、活性層
と、第２の導電型の第１のクラッド層と、ストライプ状
のリッジをもつ第２の導電型の第２のクラッド層とを有
し、前記第２のクラッド層のリッジの両側に電流ブロッ
ク層を設け、さらに前記リッジと前記電流ブロック層上
部に第２の導電型の埋め込み層と、電極金属とを設けた
埋め込み型半導体レーザにおいて、 前記電極金属の両側の領域は、前記電流ブロック層まで
エッチングされており、前記領域の表面は絶縁化された
絶縁層を備えており、 前記電極金属と前記絶縁層上に金属薄膜が形成されてい
ることを特徴とする半導体レーザ。 - 【請求項３】 第１の導電型の基板上に、第１の導電型
のクラッド層、活性層、第２の導電型の第１のクラッド
層、第２の導電型の第２のクラッド層を有する半導体多
層構造を形成する工程と、 前記構造上にマスクを形成した後、前記第２の導電型の
第２のクラッド層をエッチングしてストライプ状のリッ
ジを形成する工程と、 前記リッジの両側に電流ブロック層を設け、さらに前記
リッジと前記電流ブロック層上部に第２の導電型の埋め
込み層を積層させる工程と、 前記リッジを含み前記リッジより幅の広いメサストライ
プを形成する工程と、 前記幅の広いメサストライプの両側の領域の表面を絶縁
化して絶縁層を形成する工程と、 前記絶縁層上に金属薄膜を形成する工程とを含むことを
特徴とする半導体レーザの製造方法。 - 【請求項４】 第１の導電型の基板上に、第１の導電型
のクラッド層、活性層、第２の導電型の第１のクラッド
層、第２の導電型の第２のクラッド層を有する半導体多
層構造を形成する工程と、 前記構造上にマスクを形成した後、前記第２の導電型の
第２のクラッド層をエッチングしてストライプ状のリッ
ジを形成する工程と、 前記リッジの両側に電流ブロック層を設け、さらに前記
リッジと前記電流ブロック層上部に第２の導電型の埋め
込み層を積層させる工程と、 前記リッジを含み前記リッジより幅の広いのメサストラ
イプを形成する工程と、 前記メサストライプ上に電極金属を形成する工程と、 前記電極金属の両側の領域の表面を絶縁化して絶縁層を
形成する工程と、 前記電極金属と前記絶縁層上に金属薄膜を形成する工程
とを含むことを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16939394A JP3344096B2 (ja) | 1994-07-21 | 1994-07-21 | 半導体レーザ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16939394A JP3344096B2 (ja) | 1994-07-21 | 1994-07-21 | 半導体レーザ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837335A JPH0837335A (ja) | 1996-02-06 |
| JP3344096B2 true JP3344096B2 (ja) | 2002-11-11 |
Family
ID=15885773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16939394A Expired - Fee Related JP3344096B2 (ja) | 1994-07-21 | 1994-07-21 | 半導体レーザ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3344096B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1994
- 1994-07-21 JP JP16939394A patent/JP3344096B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0837335A (ja) | 1996-02-06 |
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