JP3332662B2 - 情報記憶装置のバックアップ装置 - Google Patents
情報記憶装置のバックアップ装置Info
- Publication number
- JP3332662B2 JP3332662B2 JP13457995A JP13457995A JP3332662B2 JP 3332662 B2 JP3332662 B2 JP 3332662B2 JP 13457995 A JP13457995 A JP 13457995A JP 13457995 A JP13457995 A JP 13457995A JP 3332662 B2 JP3332662 B2 JP 3332662B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- backup
- storage element
- substrate
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、情報記憶装置のバック
アップ装置に関するものであり、更に詳しくは、情報記
憶装置のメイン制御基板に設けられたバックアップが必
要な記憶素子を、拡張メモリー基板がメイン制御基板に
接続された時、拡張メモリー基板が具備するバックアッ
プ電源によって、拡張メモリー基板に設けられた記憶素
子と共にバックアップする情報記憶装置のバックアップ
装置に関する。
アップ装置に関するものであり、更に詳しくは、情報記
憶装置のメイン制御基板に設けられたバックアップが必
要な記憶素子を、拡張メモリー基板がメイン制御基板に
接続された時、拡張メモリー基板が具備するバックアッ
プ電源によって、拡張メモリー基板に設けられた記憶素
子と共にバックアップする情報記憶装置のバックアップ
装置に関する。
【０００２】
【従来の技術】情報記憶装置としては、パーソナルコン
ピュータ、プリンタ及びファクシミリ装置等が実用化さ
れているが、本発明においては、Ｂ４サイズの原稿の送
受信を行う電子写真方式による普通紙ファクシミリ装置
を例にして説明する。
ピュータ、プリンタ及びファクシミリ装置等が実用化さ
れているが、本発明においては、Ｂ４サイズの原稿の送
受信を行う電子写真方式による普通紙ファクシミリ装置
を例にして説明する。
【０００３】一般に、従来の電子写真方式による普通紙
ファクシミリ装置は、同一の記憶素子のメモリー空間を
分割して、１ページ分の印字データをビットマップ状に
記憶するページメモリーと送信又は受信原稿の画像デー
タをコード情報で記憶するコードメモリーとを具備して
いる。
ファクシミリ装置は、同一の記憶素子のメモリー空間を
分割して、１ページ分の印字データをビットマップ状に
記憶するページメモリーと送信又は受信原稿の画像デー
タをコード情報で記憶するコードメモリーとを具備して
いる。
【０００４】例えば、メイン制御基板に設けられた記憶
素子として、１Ｍ×４ビットのＤＲＡＭを２個使用した
場合には、メモリー空間は１Ｍバイトとなり、ページメ
モリーとしては、最大印字データである解像度がファイ
ンでＢ４サイズの原稿の印字データを記憶する必要があ
るので、その為に約７００Ｋバイトが割り当てられ、コ
ードメモリーとしては、残りの約３００Ｋバイトが割り
当てられることになる。
素子として、１Ｍ×４ビットのＤＲＡＭを２個使用した
場合には、メモリー空間は１Ｍバイトとなり、ページメ
モリーとしては、最大印字データである解像度がファイ
ンでＢ４サイズの原稿の印字データを記憶する必要があ
るので、その為に約７００Ｋバイトが割り当てられ、コ
ードメモリーとしては、残りの約３００Ｋバイトが割り
当てられることになる。
【０００５】このコードメモリーには、解像度がノーマ
ルでＡ４サイズの原稿のコードデータを数十ページ分記
憶することができるが、記憶ページ数としては、比較的
少ないので、一般的には、コードメモリーをバックアッ
プすることは行われない。
ルでＡ４サイズの原稿のコードデータを数十ページ分記
憶することができるが、記憶ページ数としては、比較的
少ないので、一般的には、コードメモリーをバックアッ
プすることは行われない。
【０００６】しかし、この様なファクシミリ装置では、
メイン制御基板に拡張メモリー基板を接続してコードメ
モリーの容量を拡張し、装置全体として記憶できる原稿
の画像データ量を適宜増加させる様に構成されたものも
知られており、この場合には、記憶できるページ数が非
常に多くなるので、コードメモリーをバックアップする
必要が生じる。通常、コードメモリーをバックアップす
る為には、拡張メモリー基板がメイン制御基板に接続さ
れることを想定し、従来バックアップが不要であるメイ
ン制御基板上のコードメモリーと共に拡張メモリー基板
上のコードメモリーをバックアップするバックアップ装
置をメイン制御基板上に設けるという構成が取られる。
メイン制御基板に拡張メモリー基板を接続してコードメ
モリーの容量を拡張し、装置全体として記憶できる原稿
の画像データ量を適宜増加させる様に構成されたものも
知られており、この場合には、記憶できるページ数が非
常に多くなるので、コードメモリーをバックアップする
必要が生じる。通常、コードメモリーをバックアップす
る為には、拡張メモリー基板がメイン制御基板に接続さ
れることを想定し、従来バックアップが不要であるメイ
ン制御基板上のコードメモリーと共に拡張メモリー基板
上のコードメモリーをバックアップするバックアップ装
置をメイン制御基板上に設けるという構成が取られる。
【０００７】
【発明が解決しようとする課題】上記のファクシミリ装
置では、コードメモリーをバックアップする為には、メ
イン制御基板上にバックアップ装置が必要になるが、そ
のバックアップ装置は、バックアップ電源に加え、メイ
ン電源とバックアップ電源との切り替え回路やバックア
ップ電源から基準電圧（通常「５Ｖ」である。）を発生
させる為のＤＣ−ＤＣコンバータ回路等を設ける必要が
あり、その結果として、本来オプションである拡張メモ
リーの為だけに、ファクシミリ装置自身が大型化するば
かりでなく、装置本体のコストが上昇し、小型化及び低
価格化の要望に応えることができなくなる。
置では、コードメモリーをバックアップする為には、メ
イン制御基板上にバックアップ装置が必要になるが、そ
のバックアップ装置は、バックアップ電源に加え、メイ
ン電源とバックアップ電源との切り替え回路やバックア
ップ電源から基準電圧（通常「５Ｖ」である。）を発生
させる為のＤＣ−ＤＣコンバータ回路等を設ける必要が
あり、その結果として、本来オプションである拡張メモ
リーの為だけに、ファクシミリ装置自身が大型化するば
かりでなく、装置本体のコストが上昇し、小型化及び低
価格化の要望に応えることができなくなる。
【０００８】また、コードメモリーをバックアップする
為の他の方法としては、拡張メモリー基板にバックアッ
プ装置を設け、拡張メモリー基板上のコードメモリーだ
けをバックアップすることも考えられるが、この場合に
は、メイン制御基板と拡張メモリー基板上に設けられた
同じコードメモリー中に、バックアップされた領域とバ
ックアップされない領域とが存在することになるので、
コードメモリー中の２つの領域のコードデータを同時に
管理することは、事実上不可能である。そして、その結
果として、バックアップされた拡張メモリー基板上のコ
ードメモリーだけが使用されることになるので、メイン
制御基板が具備するコードメモリーは、無駄になってし
まう。
為の他の方法としては、拡張メモリー基板にバックアッ
プ装置を設け、拡張メモリー基板上のコードメモリーだ
けをバックアップすることも考えられるが、この場合に
は、メイン制御基板と拡張メモリー基板上に設けられた
同じコードメモリー中に、バックアップされた領域とバ
ックアップされない領域とが存在することになるので、
コードメモリー中の２つの領域のコードデータを同時に
管理することは、事実上不可能である。そして、その結
果として、バックアップされた拡張メモリー基板上のコ
ードメモリーだけが使用されることになるので、メイン
制御基板が具備するコードメモリーは、無駄になってし
まう。
【０００９】本発明は、上記の問題点を解決するために
なされたものであり、小型化及び低価格化の要望に応え
並びにコードメモリーを無駄にしない情報記憶装置のバ
ックアップ装置を提供することを目的とする。
なされたものであり、小型化及び低価格化の要望に応え
並びにコードメモリーを無駄にしない情報記憶装置のバ
ックアップ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係る本発明の
情報記憶装置のバックアップ装置は、上記の目的を達成
するために、情報を記憶する第１記憶素子が設けられた
第１基板と、前記第１基板に着脱自在に接続され、電源
でバックアップすることによって情報を保持する第２記
憶素子並びに前記第１記憶素子及び前記第２記憶素子を
バックアップする為のバックアップ電源が設けられた第
２基板と、前記第１基板及び前記第２基板に電力を供給
する主電源とを具備する情報記憶装置において、前記第
１基板と前記第２基板とが接続された時、前記主電源か
ら前記第２基板に電力を供給する為の回路並びに前記バ
ックアップ電源によって前記第１記憶素子及び前記第２
記憶素子をバックアップする為の回路が形成され、前記
主電源から電力が供給されない場合には、前記バックア
ップ電源が前記第１記憶素子及び前記第２記憶素子をバ
ックアップすることを特徴とする。
情報記憶装置のバックアップ装置は、上記の目的を達成
するために、情報を記憶する第１記憶素子が設けられた
第１基板と、前記第１基板に着脱自在に接続され、電源
でバックアップすることによって情報を保持する第２記
憶素子並びに前記第１記憶素子及び前記第２記憶素子を
バックアップする為のバックアップ電源が設けられた第
２基板と、前記第１基板及び前記第２基板に電力を供給
する主電源とを具備する情報記憶装置において、前記第
１基板と前記第２基板とが接続された時、前記主電源か
ら前記第２基板に電力を供給する為の回路並びに前記バ
ックアップ電源によって前記第１記憶素子及び前記第２
記憶素子をバックアップする為の回路が形成され、前記
主電源から電力が供給されない場合には、前記バックア
ップ電源が前記第１記憶素子及び前記第２記憶素子をバ
ックアップすることを特徴とする。
【００１１】請求項２に係る本発明の情報記憶装置のバ
ックアップ装置は、請求項１に記載の情報記憶装置のバ
ックアップ装置において、前記第２基板が、前記第１基
板と非接続状態では、前記バックアップ電源から前記第
２記憶素子をバックアップする為の回路を形成せず、前
記バックアップ電源から電流が流れないことを特徴とす
る。
ックアップ装置は、請求項１に記載の情報記憶装置のバ
ックアップ装置において、前記第２基板が、前記第１基
板と非接続状態では、前記バックアップ電源から前記第
２記憶素子をバックアップする為の回路を形成せず、前
記バックアップ電源から電流が流れないことを特徴とす
る。
【００１２】
【作用】本発明の情報記憶装置のバックアップ装置にお
いて、第１基板は、第１記憶素子が設けられ、第１記憶
素子は情報を記憶し、第２基板は、第２記憶素子及びバ
ックアップ電源が設けられて前記第１基板に着脱自在に
接続され、第２記憶素子は、電源でバックアップするこ
とによって情報を保持し、バックアップ電源は、前記第
１記憶素子及び前記第２記憶素子をバックアップし、主
電源は、前記第１基板及び前記第２基板に電力を供給
し、更に、前記第１基板と前記第２基板とが接続された
時、前記主電源から前記第２基板に電力を供給する為の
回路並びに前記バックアップ電源によって前記第１記憶
素子及び前記第２記憶素子をバックアップする為の回路
が形成され、前記主電源から電力が供給されない場合に
は、前記バックアップ電源が前記第１記憶素子及び前記
第２記憶素子をバックアップする。
いて、第１基板は、第１記憶素子が設けられ、第１記憶
素子は情報を記憶し、第２基板は、第２記憶素子及びバ
ックアップ電源が設けられて前記第１基板に着脱自在に
接続され、第２記憶素子は、電源でバックアップするこ
とによって情報を保持し、バックアップ電源は、前記第
１記憶素子及び前記第２記憶素子をバックアップし、主
電源は、前記第１基板及び前記第２基板に電力を供給
し、更に、前記第１基板と前記第２基板とが接続された
時、前記主電源から前記第２基板に電力を供給する為の
回路並びに前記バックアップ電源によって前記第１記憶
素子及び前記第２記憶素子をバックアップする為の回路
が形成され、前記主電源から電力が供給されない場合に
は、前記バックアップ電源が前記第１記憶素子及び前記
第２記憶素子をバックアップする。
【００１３】本発明の情報記憶装置のバックアップ装置
において、前記第２基板は、前記第１基板と非接続状態
では、前記バックアップ電源から前記第２記憶素子をバ
ックアップする為の回路を形成せず、前記バックアップ
電源から電流が流れない。
において、前記第２基板は、前記第１基板と非接続状態
では、前記バックアップ電源から前記第２記憶素子をバ
ックアップする為の回路を形成せず、前記バックアップ
電源から電流が流れない。
【００１４】
【実施例】以下、本発明に係る情報記憶装置のバックア
ップ装置を、電子写真方式によるファクシミリ装置に適
用した実施例に基づき、図面に従って詳細に説明する。
ップ装置を、電子写真方式によるファクシミリ装置に適
用した実施例に基づき、図面に従って詳細に説明する。
【００１５】図１は、本発明に係る情報記憶装置のバッ
クアップ装置のメモリー構成を示す回路図である。
クアップ装置のメモリー構成を示す回路図である。
【００１６】ファクシミリ装置は、メイン制御基板１に
設けられた中央制御装置（以下「ＣＰＵ」という。図示
せず。）で制御されており、ＣＰＵは、制御プログラム
を格納するためのＲＯＭ及び制御に必要な複数のフラグ
領域を有し、データ等を一時的に格納するＲＡＭなどで
構成されている。
設けられた中央制御装置（以下「ＣＰＵ」という。図示
せず。）で制御されており、ＣＰＵは、制御プログラム
を格納するためのＲＯＭ及び制御に必要な複数のフラグ
領域を有し、データ等を一時的に格納するＲＡＭなどで
構成されている。
【００１７】メイン制御基板１には、記憶容量が１Ｍバ
イトのＤＲＡＭ２及びバックアップ制御回路を含むＤＲ
ＡＭ制御回路３が設けられている。ＤＲＡＭ２は、１Ｍ
×４ビットのＤＲＡＭチップを２個使用しており、メモ
リー空間１Ｍバイト中、ページメモリーには、約７００
Ｋバイトが割り当てられ、コードメモリーには、残りの
約３００Ｋバイトが割り当てられている。
イトのＤＲＡＭ２及びバックアップ制御回路を含むＤＲ
ＡＭ制御回路３が設けられている。ＤＲＡＭ２は、１Ｍ
×４ビットのＤＲＡＭチップを２個使用しており、メモ
リー空間１Ｍバイト中、ページメモリーには、約７００
Ｋバイトが割り当てられ、コードメモリーには、残りの
約３００Ｋバイトが割り当てられている。
【００１８】ＤＲＡＭ制御回路３は、ＤＲＡＭチップに
対して、データの読み出し、書き込み及びリフレッシュ
制御を行う回路並びに後述する基準電源ＶＣＣが停電等
で作成されない場合でも、リフレッシュ制御を継続して
行う回路で構成されている。
対して、データの読み出し、書き込み及びリフレッシュ
制御を行う回路並びに後述する基準電源ＶＣＣが停電等
で作成されない場合でも、リフレッシュ制御を継続して
行う回路で構成されている。
【００１９】ＤＲＡＭ２、ＤＲＡＭ制御回路３及びコネ
クタ４には、メモリーバス５が接続されており、このメ
モリーバス５を介してアドレスやデータ等の制御信号並
びにＲＡＳ、ＣＡＳ、ＷＥ及びＯＥ等のストローブ信号
が行き来する。
クタ４には、メモリーバス５が接続されており、このメ
モリーバス５を介してアドレスやデータ等の制御信号並
びにＲＡＳ、ＣＡＳ、ＷＥ及びＯＥ等のストローブ信号
が行き来する。
【００２０】メイン制御基板１には、電力を供給するメ
イン電源（図示せず。）から作成された基準電源ＶＣＣ
及び電源グランドＧＮＤが、電源ラインを通して与えら
れており、基準電源ＶＣＣ及び電源グランドＧＮＤは、
コネクタ４と接続されている。更に、基準電源ＶＣＣに
は、ショットキーダイオードＤ１のアノードが接続さ
れ、ショットキーダイオードＤ１のカソードは、基準電
源ＶＢＵ１となる。また、ショットキーダイオードＤ１
のカソードには、ショットキーダイオードＤ２のカソー
ドが接続され、ショットキーダイオードＤ２のアノード
は、コネクタ４と接続されている。
イン電源（図示せず。）から作成された基準電源ＶＣＣ
及び電源グランドＧＮＤが、電源ラインを通して与えら
れており、基準電源ＶＣＣ及び電源グランドＧＮＤは、
コネクタ４と接続されている。更に、基準電源ＶＣＣに
は、ショットキーダイオードＤ１のアノードが接続さ
れ、ショットキーダイオードＤ１のカソードは、基準電
源ＶＢＵ１となる。また、ショットキーダイオードＤ１
のカソードには、ショットキーダイオードＤ２のカソー
ドが接続され、ショットキーダイオードＤ２のアノード
は、コネクタ４と接続されている。
【００２１】基準電源ＶＢＵ１は、ＤＲＡＭチップのＶ
ＤＤ端子及びＤＲＡＭ制御回路３に接続され、ＤＲＡＭ
チップ及びＤＲＡＭ制御回路３に電力を供給し、電源グ
ランドＧＮＤは、ＤＲＡＭチップのＧＮＤ端子及びＤＲ
ＡＭ制御回路３に接続され、更に、ＤＲＡＭ制御回路３
には、基準電源ＶＣＣが接続される。
ＤＤ端子及びＤＲＡＭ制御回路３に接続され、ＤＲＡＭ
チップ及びＤＲＡＭ制御回路３に電力を供給し、電源グ
ランドＧＮＤは、ＤＲＡＭチップのＧＮＤ端子及びＤＲ
ＡＭ制御回路３に接続され、更に、ＤＲＡＭ制御回路３
には、基準電源ＶＣＣが接続される。
【００２２】拡張メモリー基板６は、コネクタ４を介し
て、着脱自在にメイン制御基板１に接続されており、基
準電源ＶＣＣ及び電源グランドＧＮＤが拡張メモリー基
板６の電源ラインに与えられる。基準電源ＶＣＣには、
ショットキーダイオードＤ３のアノードが接続され、更
に、ショットキーダイオードＤ３のカソードは、ＤＣ−
ＤＣコンバータ７のＩＮ端子に接続され、ＤＣ−ＤＣコ
ンバータ７のＯＵＴ端子は、基準電源ＶＢＵ２となり、
所定の電圧が出力される。
て、着脱自在にメイン制御基板１に接続されており、基
準電源ＶＣＣ及び電源グランドＧＮＤが拡張メモリー基
板６の電源ラインに与えられる。基準電源ＶＣＣには、
ショットキーダイオードＤ３のアノードが接続され、更
に、ショットキーダイオードＤ３のカソードは、ＤＣ−
ＤＣコンバータ７のＩＮ端子に接続され、ＤＣ−ＤＣコ
ンバータ７のＯＵＴ端子は、基準電源ＶＢＵ２となり、
所定の電圧が出力される。
【００２３】基準電源ＶＢＵ２には、ＤＲＡＭ８を構成
する２つのＤＲＡＭチップのＶＤＤ端子が接続され、Ｄ
ＲＡＭチップに電力を供給する。また、ＤＲＡＭチップ
のＧＮＤ端子は、電源グランドＧＮＤに接続される。Ｄ
ＲＡＭ８は、ＤＲＡＭ２と同様に、１Ｍ×４ビットのＤ
ＲＡＭチップを２個使用しており、メモリー空間１Ｍバ
イトの全てがコードメモリーに割り当てられる。但し、
このＤＲＡＭ８は、１Ｍバイトに限定されるものではな
く、必要に応じて記憶容量が適宜拡張又は縮小される。
また、ＤＲＡＭ８は、コネクタ４を介して、メモリーバ
ス５と接続されており、制御信号やストローブ信号が行
き来する。
する２つのＤＲＡＭチップのＶＤＤ端子が接続され、Ｄ
ＲＡＭチップに電力を供給する。また、ＤＲＡＭチップ
のＧＮＤ端子は、電源グランドＧＮＤに接続される。Ｄ
ＲＡＭ８は、ＤＲＡＭ２と同様に、１Ｍ×４ビットのＤ
ＲＡＭチップを２個使用しており、メモリー空間１Ｍバ
イトの全てがコードメモリーに割り当てられる。但し、
このＤＲＡＭ８は、１Ｍバイトに限定されるものではな
く、必要に応じて記憶容量が適宜拡張又は縮小される。
また、ＤＲＡＭ８は、コネクタ４を介して、メモリーバ
ス５と接続されており、制御信号やストローブ信号が行
き来する。
【００２４】更に、基準電源ＶＢＵ２は、コネクタ４を
介して、ショットキーダイオードＤ２のカソードと接続
される。また、基準電源ＶＢＵ２は、コンデンサーＣ１
と接続され、コンデンサーＣ１の他端は、電源グランド
ＧＮＤに接続される。
介して、ショットキーダイオードＤ２のカソードと接続
される。また、基準電源ＶＢＵ２は、コンデンサーＣ１
と接続され、コンデンサーＣ１の他端は、電源グランド
ＧＮＤに接続される。
【００２５】基準電源ＶＣＣは、コネクタ４を介して拡
張メモリー基板６に与えられる。そして、基準電源ＶＣ
Ｃは、抵抗Ｒ１に接続され、抵抗Ｒ１の他端は、ショッ
トキーダイオードＤ４のアノードに接続される。ショッ
トキーダイオードＤ４のカソードは、バックアップ電池
９の正極に接続され、バックアップ電池９の負極は、電
源グランドＧＮＤに接続される。バックアップ電池９
は、リチウム電池等の充電可能な２次電池であり、バッ
クアップ電池９の電圧は、基準電源ＶＣＣの電圧よりも
低く、通常は３Ｖ程度に充電されている。
張メモリー基板６に与えられる。そして、基準電源ＶＣ
Ｃは、抵抗Ｒ１に接続され、抵抗Ｒ１の他端は、ショッ
トキーダイオードＤ４のアノードに接続される。ショッ
トキーダイオードＤ４のカソードは、バックアップ電池
９の正極に接続され、バックアップ電池９の負極は、電
源グランドＧＮＤに接続される。バックアップ電池９
は、リチウム電池等の充電可能な２次電池であり、バッ
クアップ電池９の電圧は、基準電源ＶＣＣの電圧よりも
低く、通常は３Ｖ程度に充電されている。
【００２６】また、バックアップ電池９の正極は、コネ
クタ４を介して、メイン制御基板１に形成された短絡回
路を経由して、ショットキーダイオードＤ５のアノード
に接続され、ショットキーダイオードＤ５のカソード
は、ＤＣ−ＤＣコンバータ７のＩＮ端子に接続される。
クタ４を介して、メイン制御基板１に形成された短絡回
路を経由して、ショットキーダイオードＤ５のアノード
に接続され、ショットキーダイオードＤ５のカソード
は、ＤＣ−ＤＣコンバータ７のＩＮ端子に接続される。
【００２７】つぎに、上述のように構成された本発明に
係る情報記憶装置のバックアップ装置の動作について説
明するが、メイン制御基板１と拡張メモリー基板６とが
接続されていない状態と接続された状態とに分けて説明
する。
係る情報記憶装置のバックアップ装置の動作について説
明するが、メイン制御基板１と拡張メモリー基板６とが
接続されていない状態と接続された状態とに分けて説明
する。
【００２８】１）接続されていない状態：メイン電源を
オンすることにより、メイン制御基板１に、基準電源Ｖ
ＣＣ及び電源グランドＧＮＤが供給されると、ショット
キーダイオードＤ１のアノードには、基準電源ＶＣＣが
接続されているので、ショットキーダイオードＤ１のカ
ソードは、基準電源ＶＢＵ１となり、所定の電圧が発生
する。この基準電源ＶＢＵ１の電圧は、基準電源ＶＣＣ
の電圧よりも、ショットキーダイオードＤ１での電圧降
下分だけ低い電圧となる。これによって、ＤＲＡＭ２及
びＤＲＡＭ制御回路３には、所定の電圧が加えられるの
で、ＣＰＵの命令に従ってデータ記憶に関する通常の動
作を開始し、ＤＲＡＭ２はデータを記憶する。
オンすることにより、メイン制御基板１に、基準電源Ｖ
ＣＣ及び電源グランドＧＮＤが供給されると、ショット
キーダイオードＤ１のアノードには、基準電源ＶＣＣが
接続されているので、ショットキーダイオードＤ１のカ
ソードは、基準電源ＶＢＵ１となり、所定の電圧が発生
する。この基準電源ＶＢＵ１の電圧は、基準電源ＶＣＣ
の電圧よりも、ショットキーダイオードＤ１での電圧降
下分だけ低い電圧となる。これによって、ＤＲＡＭ２及
びＤＲＡＭ制御回路３には、所定の電圧が加えられるの
で、ＣＰＵの命令に従ってデータ記憶に関する通常の動
作を開始し、ＤＲＡＭ２はデータを記憶する。
【００２９】次に、この状態で停電等により基準電源Ｖ
ＣＣ及び電源グランドＧＮＤが供給されなくなると、Ｄ
ＲＡＭ２及びＤＲＡＭ制御回路３には、所定の電圧が加
えられないので、ＤＲＡＭ２が記憶していたデータは、
消失する。
ＣＣ及び電源グランドＧＮＤが供給されなくなると、Ｄ
ＲＡＭ２及びＤＲＡＭ制御回路３には、所定の電圧が加
えられないので、ＤＲＡＭ２が記憶していたデータは、
消失する。
【００３０】また、拡張メモリー基板６は、メイン制御
基板１に接続されていないので、基準電源ＶＣＣ及び電
源グランドＧＮＤが供給されることはない。更に、バッ
クアップ電池９の正極は、ショットキーダイオードＤ４
のカソードだけに接続されているので、電流が流れるこ
とはなく、この状態でバックアップ電池９が劣化して、
電池の寿命が少なくなることもない。
基板１に接続されていないので、基準電源ＶＣＣ及び電
源グランドＧＮＤが供給されることはない。更に、バッ
クアップ電池９の正極は、ショットキーダイオードＤ４
のカソードだけに接続されているので、電流が流れるこ
とはなく、この状態でバックアップ電池９が劣化して、
電池の寿命が少なくなることもない。
【００３１】２）接続された状態：メイン制御基板１と
拡張メモリー基板６とを接続し、メイン電源をオンにす
ると、上述した様に、コネクタ４を介して、各種の信号
線や電源ラインが接続される。
拡張メモリー基板６とを接続し、メイン電源をオンにす
ると、上述した様に、コネクタ４を介して、各種の信号
線や電源ラインが接続される。
【００３２】ショットキーダイオードＤ３のアノードに
は、基準電源ＶＣＣの電圧が加えられ、また、ショット
キーダイオードＤ５のアノードには、バックアップ電池
９の正極の電圧が加えられるが、基準電源ＶＣＣの電圧
の方が、バックアップ電池９の正極の電圧よりも高いの
で、ＤＣ−ＤＣコンバータ７のＩＮ端子には、基準電源
ＶＣＣの電圧よりもショットキーダイオードＤ３で電圧
降下する分だけ低い電圧が加えられる。
は、基準電源ＶＣＣの電圧が加えられ、また、ショット
キーダイオードＤ５のアノードには、バックアップ電池
９の正極の電圧が加えられるが、基準電源ＶＣＣの電圧
の方が、バックアップ電池９の正極の電圧よりも高いの
で、ＤＣ−ＤＣコンバータ７のＩＮ端子には、基準電源
ＶＣＣの電圧よりもショットキーダイオードＤ３で電圧
降下する分だけ低い電圧が加えられる。
【００３３】バックアップ電池９には、抵抗Ｒ１とショ
ットキーダイオードＤ４を経由して、基準電源ＶＣＣか
ら電流が流れ、バックアップ電池９は、充電される。
ットキーダイオードＤ４を経由して、基準電源ＶＣＣか
ら電流が流れ、バックアップ電池９は、充電される。
【００３４】ＤＣ−ＤＣコンバータ７のＯＵＴ端子は、
基準電源ＶＢＵ２となり、基準電源ＶＢＵ２からは、基
準電源ＶＣＣよりも少し低い所定の電圧が出力される。
基準電源ＶＢＵ２は、ショットキーダイオードＤ２のア
ノードに接続されているが、基準電源ＶＣＣの電圧の方
が基準電源ＶＢＵ２の電圧よりも高いので、基準電源Ｖ
ＢＵ１の電圧は、基準電源ＶＣＣの電圧よりもショット
キーダイオードＤ１で電圧降下する分だけ低い電圧とな
り、基準電源ＶＢＵ２からＤＲＡＭ２には電流は流れな
い。
基準電源ＶＢＵ２となり、基準電源ＶＢＵ２からは、基
準電源ＶＣＣよりも少し低い所定の電圧が出力される。
基準電源ＶＢＵ２は、ショットキーダイオードＤ２のア
ノードに接続されているが、基準電源ＶＣＣの電圧の方
が基準電源ＶＢＵ２の電圧よりも高いので、基準電源Ｖ
ＢＵ１の電圧は、基準電源ＶＣＣの電圧よりもショット
キーダイオードＤ１で電圧降下する分だけ低い電圧とな
り、基準電源ＶＢＵ２からＤＲＡＭ２には電流は流れな
い。
【００３５】また、基準電源ＶＢＵ２は、ＤＲＡＭ８の
ＤＲＡＭチップのＶＤＤ端子に接続され、ＤＲＡＭチッ
プに電力を供給し、電源グランドＧＮＤは、ＤＲＡＭチ
ップのＧＮＤ端子に接続されるので、ＤＲＡＭ８は、Ｃ
ＰＵの命令に従ってデータ記憶に関する通常の動作を開
始し、メモリーバス５を介して制御信号やストローブ信
号を行き来させ、データを記憶する。また、ＤＲＡＭ２
及びＤＲＡＭ制御回路３には、基準電源ＶＢＵ１の電圧
が加えられるので、ＤＲＡＭ８と同様に、ＣＰＵの命令
に従ってデータ記憶に関する通常の動作を開始し、ＤＲ
ＡＭ２はデータを記憶する。
ＤＲＡＭチップのＶＤＤ端子に接続され、ＤＲＡＭチッ
プに電力を供給し、電源グランドＧＮＤは、ＤＲＡＭチ
ップのＧＮＤ端子に接続されるので、ＤＲＡＭ８は、Ｃ
ＰＵの命令に従ってデータ記憶に関する通常の動作を開
始し、メモリーバス５を介して制御信号やストローブ信
号を行き来させ、データを記憶する。また、ＤＲＡＭ２
及びＤＲＡＭ制御回路３には、基準電源ＶＢＵ１の電圧
が加えられるので、ＤＲＡＭ８と同様に、ＣＰＵの命令
に従ってデータ記憶に関する通常の動作を開始し、ＤＲ
ＡＭ２はデータを記憶する。
【００３６】次に、この状態で停電等により、メイン電
源から基準電源ＶＣＣ及び電源グランドＧＮＤが、メイ
ン制御基板１及び拡張メモリー基板６に供給されなくな
った場合を説明する。
源から基準電源ＶＣＣ及び電源グランドＧＮＤが、メイ
ン制御基板１及び拡張メモリー基板６に供給されなくな
った場合を説明する。
【００３７】基準電源ＶＣＣ及び電源グランドＧＮＤが
供給されなくなると、基準電源ＶＣＣは、電気的にオー
プンの状態になり、電源グランドＧＮＤは、バックアッ
プ電池９とコネクタ４を介して電源ラインで接続されて
いるので、バックアップ電池９の負極の電位と同電位に
なる。
供給されなくなると、基準電源ＶＣＣは、電気的にオー
プンの状態になり、電源グランドＧＮＤは、バックアッ
プ電池９とコネクタ４を介して電源ラインで接続されて
いるので、バックアップ電池９の負極の電位と同電位に
なる。
【００３８】バックアップ電池９の正極は、コネクタ４
を介し、メイン制御基板１に形成された短絡回路を経由
して、ショットキーダイオードＤ５のアノードに接続さ
れ、ショットキーダイオードＤ５のカソードは、ＤＣ−
ＤＣコンバータ７のＩＮ端子に接続されているので、基
準電源ＶＣＣの電圧が、バックアップ電池９の電圧より
低くなった瞬間から、ＤＣ−ＤＣコンバータ７のＩＮ端
子には、バックアップ電池９の電圧よりもショットキー
ダイオードＤ５で電圧降下する分だけ低い電圧が加えら
れる。
を介し、メイン制御基板１に形成された短絡回路を経由
して、ショットキーダイオードＤ５のアノードに接続さ
れ、ショットキーダイオードＤ５のカソードは、ＤＣ−
ＤＣコンバータ７のＩＮ端子に接続されているので、基
準電源ＶＣＣの電圧が、バックアップ電池９の電圧より
低くなった瞬間から、ＤＣ−ＤＣコンバータ７のＩＮ端
子には、バックアップ電池９の電圧よりもショットキー
ダイオードＤ５で電圧降下する分だけ低い電圧が加えら
れる。
【００３９】ＤＣ−ＤＣコンバータ７は、その内部回路
でＤＣ−ＤＣコンバータ７のＩＮ端子に加えられた電圧
を昇圧し、ＤＣ−ＤＣコンバータ７のＯＵＴ端子は、メ
イン電源から供給されていた基準電源ＶＣＣよりも少し
低い所定の電圧の基準電源ＶＢＵ２となる。基準電源Ｖ
ＢＵ２は、ショットキーダイオードＤ２のアノードにコ
ネクタ４を介して接続されており、ショットキーダイオ
ードＤ２のカソードには、基準電源ＶＣＣの電圧が基準
電源ＶＢＵ２の電圧より低くなった瞬間から、基準電源
ＶＢＵ２の電圧よりショットキーダイオードＤ２で電圧
降下する分だけ低い電圧が発生し、ショットキーダイオ
ードＤ２のカソードは、基準電源ＶＢＵ１となる。
でＤＣ−ＤＣコンバータ７のＩＮ端子に加えられた電圧
を昇圧し、ＤＣ−ＤＣコンバータ７のＯＵＴ端子は、メ
イン電源から供給されていた基準電源ＶＣＣよりも少し
低い所定の電圧の基準電源ＶＢＵ２となる。基準電源Ｖ
ＢＵ２は、ショットキーダイオードＤ２のアノードにコ
ネクタ４を介して接続されており、ショットキーダイオ
ードＤ２のカソードには、基準電源ＶＣＣの電圧が基準
電源ＶＢＵ２の電圧より低くなった瞬間から、基準電源
ＶＢＵ２の電圧よりショットキーダイオードＤ２で電圧
降下する分だけ低い電圧が発生し、ショットキーダイオ
ードＤ２のカソードは、基準電源ＶＢＵ１となる。
【００４０】基準電源ＶＢＵ１は、ＤＲＡＭ２のＤＲＡ
ＭチップのＶＤＤ端子及びＤＲＡＭ制御回路３に接続さ
れ、ＤＲＡＭチップ及びＤＲＡＭ制御回路３に電力を供
給する。電源グランドＧＮＤは、ＤＲＡＭチップのＧＮ
Ｄ端子及びＤＲＡＭ制御回路３に接続されているので、
ＤＲＡＭ制御回路３は、ＤＲＡＭ２が記憶するデータを
保持する為に必要な制御を行うことが可能である。
ＭチップのＶＤＤ端子及びＤＲＡＭ制御回路３に接続さ
れ、ＤＲＡＭチップ及びＤＲＡＭ制御回路３に電力を供
給する。電源グランドＧＮＤは、ＤＲＡＭチップのＧＮ
Ｄ端子及びＤＲＡＭ制御回路３に接続されているので、
ＤＲＡＭ制御回路３は、ＤＲＡＭ２が記憶するデータを
保持する為に必要な制御を行うことが可能である。
【００４１】また、同様に、基準電源ＶＢＵ２は、ＤＲ
ＡＭ８のＤＲＡＭチップのＶＤＤ端子に接続され、ＤＲ
ＡＭチップに電力を供給し、電源グランドＧＮＤは、Ｄ
ＲＡＭチップのＧＮＤ端子に接続されているので、ＤＲ
ＡＭ制御回路３は、コネクタ４を介してＤＲＡＭ８が記
憶するデータを保持する為に必要な制御を行うことが可
能である。
ＡＭ８のＤＲＡＭチップのＶＤＤ端子に接続され、ＤＲ
ＡＭチップに電力を供給し、電源グランドＧＮＤは、Ｄ
ＲＡＭチップのＧＮＤ端子に接続されているので、ＤＲ
ＡＭ制御回路３は、コネクタ４を介してＤＲＡＭ８が記
憶するデータを保持する為に必要な制御を行うことが可
能である。
【００４２】
【発明の効果】以上説明した様に、本発明の情報記憶装
置のバックアップ装置によれば、オプションである第２
基板に第１記憶素子及び第２記憶素子をバックアップす
る為のバックアップ電源が設けられているので、小型化
及び低価格化の要望に応えることができ、更に、第２基
板上のバックアップ電源によって、第２記憶素子だけで
なく、第１基板上の第１記憶素子もバックアップするの
で、情報記憶装置が元来具備する第１記憶素子を無駄に
することがない情報記憶装置のバックアップ装置を提供
することが可能となる。
置のバックアップ装置によれば、オプションである第２
基板に第１記憶素子及び第２記憶素子をバックアップす
る為のバックアップ電源が設けられているので、小型化
及び低価格化の要望に応えることができ、更に、第２基
板上のバックアップ電源によって、第２記憶素子だけで
なく、第１基板上の第１記憶素子もバックアップするの
で、情報記憶装置が元来具備する第１記憶素子を無駄に
することがない情報記憶装置のバックアップ装置を提供
することが可能となる。
【図１】本発明に係る情報記憶装置のバックアップ装置
のメモリー構成を示す回路図である。
のメモリー構成を示す回路図である。
１ メイン制御基板 ２ ＤＲＡＭ ３ ＤＲＡＭ制御回路 ４ コネクタ ５ メモリーバス ６ 拡張メモリー基板 ７ ＤＣ−ＤＣコンバータ ８ ＤＲＡＭ ９ バックアップ電池
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 1/26 - 1/32
Claims (2)
- 【請求項１】情報を記憶する第１記憶素子が設けられた
第１基板と、 前記第１基板に着脱自在に接続され、電源でバックアッ
プすることによって情報を保持する第２記憶素子並びに
前記第１記憶素子及び前記第２記憶素子をバックアップ
する為のバックアップ電源が設けられた第２基板と、 前記第１基板及び前記第２基板に電力を供給する主電源
と、 を具備する情報記憶装置において、 前記第１基板と前記第２基板とが接続された時、前記主
電源から前記第２基板に電力を供給する為の回路並びに
前記バックアップ電源によって前記第１記憶素子及び前
記第２記憶素子をバックアップする為の回路が形成さ
れ、前記主電源から電力が供給されない場合には、前記
バックアップ電源が前記第１記憶素子及び前記第２記憶
素子をバックアップすること、 を特徴とする情報記憶装置のバックアップ装置。 - 【請求項２】請求項１に記載の情報記憶装置のバックア
ップ装置において、 前記第２基板は、前記第１基板と非接続状態では、前記
バックアップ電源から前記第２記憶素子をバックアップ
する為の回路を形成せず、前記バックアップ電源から電
流が流れないこと、 を特徴とする情報記憶装置のバックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13457995A JP3332662B2 (ja) | 1995-05-31 | 1995-05-31 | 情報記憶装置のバックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13457995A JP3332662B2 (ja) | 1995-05-31 | 1995-05-31 | 情報記憶装置のバックアップ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08328965A JPH08328965A (ja) | 1996-12-13 |
| JP3332662B2 true JP3332662B2 (ja) | 2002-10-07 |
Family
ID=15131663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13457995A Expired - Fee Related JP3332662B2 (ja) | 1995-05-31 | 1995-05-31 | 情報記憶装置のバックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332662B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4645295B2 (ja) * | 2005-05-13 | 2011-03-09 | パナソニック電工株式会社 | Ｌｅｄ照明システムおよび照明器具 |
-
1995
- 1995-05-31 JP JP13457995A patent/JP3332662B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08328965A (ja) | 1996-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4015835B2 (ja) | 半導体記憶装置 | |
| TW514919B (en) | Low power consumption DRAM | |
| JP2000077982A (ja) | 半導体集積回路 | |
| US6798709B2 (en) | Memory device having dual power ports and memory system including the same | |
| JP3006014B2 (ja) | 半導体メモリ | |
| JP4843796B2 (ja) | 高電力効率のメモリ及びカード | |
| US5274828A (en) | Computer including an integrated circuit having an on-chip high voltage source | |
| JPH0695350B2 (ja) | Ｉｃメモリカード用バッテリ回路 | |
| EP0463261B1 (en) | IC card with improved power supply switching circuitry | |
| KR0152068B1 (ko) | 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로 | |
| JP2000148310A (ja) | 携帯用情報機器の選択型電源供給システム | |
| US5719816A (en) | Memory backup circuit and memory backup method | |
| JP3332662B2 (ja) | 情報記憶装置のバックアップ装置 | |
| EP0437129B1 (en) | Card type semiconductor device | |
| JP3158542B2 (ja) | 半導体メモリ装置 | |
| JPH0442496A (ja) | 不揮発性ｒａｍ | |
| US5384748A (en) | Memory card with two SRAM arrays with different data holding voltages and power back-up | |
| JPH08328968A (ja) | 情報記憶装置のバックアップ装置 | |
| US20060242344A1 (en) | Electronic device to which memory module can be added | |
| EP1158390A1 (en) | Electronic expansion device, unit using the same, and system | |
| KR0164816B1 (ko) | 외부전원전압을 워드라인 구동전압으로 사용하는 반도체 메모리 | |
| JPH0922321A (ja) | 情報記憶装置のバックアップ装置 | |
| JPH04172588A (ja) | Ｉｃカード | |
| JP2874381B2 (ja) | Ｉｃメモリカード | |
| JP3077552B2 (ja) | データ記憶回路のバックアップ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |