JP3317406B2 - デジタル信号の送受装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル信号の送受装
置、特にデジタルオーディオ機器やデジタルビデオ機器
に好適なデジタル信号の送受装置に関する。

【０００２】

【従来の技術】デジタルオーディオ機器やデジタルビデ
オ機器においてデジタル信号の送受信を行なう場合に
は、通常、送受の対象にされているデジタル信号を送信
側から受信側にそのまま伝送するようにしていた。図５
はデジタルオーディオ機器やデジタルビデオ機器におけ
るデジタル信号の送受信に使用されていた従来のインタ
ーフェースの構成例を示す図である。図５において、Ｔ
は送信側、Ｒは受信側を示しており、端子８２を介して
供給された送信の対象にされているデジタル信号は、送
信側Ｔの駆動増幅器８３によって増幅された後に、発光
ダイオード８４に供給される。発光ダイオード８４は送
信の対象にされているデジタル信号に従って断続して発
光して、光によるデジタル信号を発生する。前記した発
光ダイオード８４から放射された光によるデジタル信号
は、受信側Ｒのフォトトランジスタ８５によって受光さ
れて出力端子８６に電気信号のデジタル信号を送出す
る。図５においてＶｃｃは電源、８７，８８は抵抗であ
る。

【０００３】

【発明が解決しようとする課題】ところで、デジタルオ
ーディオ機器やデジタルビデオ機器における最終的な出
力信号はアナログ信号による音響信号や画像信号である
ために、機器内にデジタル信号系とアナログ信号系とを
混在させている場合には、デジタル信号系のデジタル信
号の影響が、アナログ信号系に伝えられると、アナログ
信号系の信号処理動作が良好に行なわれなくなり、アナ
ログ信号系の信号に歪を生じさせて、アナログ信号系の
出力として得られる音響信号による再生音響出力の音質
や画像信号による再生画像の画質を劣化させることが起
こる。それで、機器内にデジタル信号系とアナログ信号
系とを混在させているデジタルオーディオ機器やデジタ
ルビデオ機器では、従来からデジタル信号系のデジタル
信号の影響が、アナログ信号系に悪影響を及ぼさないよ
うにするために、例えば図５に示すようにデジタル信号
系とアナログ信号系との間のインターフェースにフォト
カプラを使用して、デジタル信号系とアナログ信号系と
の間のデジタル信号の伝送が電気的に切離された状態で
行なわれるようにする等の手段が採用されていた。しか
し、前記の図５に示すインターフェースにおいては、フ
ォトカプラを使用していることから、それがＯＮ・ＯＦ
Ｆ動作するに応じて電流が流れ、それが電源負荷変動要
素となり、フォトカプラが動作するたびに、電源系統
（接地電位の変動）等を介して負荷変動がアナログ信号
系に混入する場合があり、送信データのビット数が多く
なればなるほど、フォトカプラの動作回数も増すことか
ら、それだけ負荷変動要素が多くなってしまうという問
題があった。 そこで、図５に示したような解決手段によ
っても充分な結果が得られず、本願発明では、送信側か
ら送信する１ワードがＮビットから成るデジタル信号を
１ビットという少ないビット数に変換し、伝送時のフォ
トカプラのＯＮ・ＯＦＦ動作の回数を減らすことによ
り、前記の電源負荷変動の影響を軽減するようにしたも
のである。

【０００４】

【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の１）〜４）の手段から成る。すな
わち、 １）１ワードがＮビット（ただしＮは２以上の自然数）
からなる送受の対象にされる２進のデジタル信号を１ビ
ットの信号として送信側から受信側に伝送し、受信側で
は受信した１ビットのデジタル信号から１ワードがＮビ
ットからなる送受の対象にされた２進のデジタル信号に
復原できるようにしたデジタル信号の送受装置であっ
て、１ワードがＮビットからなる送受の対象にされる２
進のデジタル信号を、Ｋ桁中（ただし、Ｋは２のＮ乗）
の１桁だけを［１］とするためのＫ進のデジタル信号に
信号変換する信号変換手段と、前記の信号変換手段によ
って信号変換されたＫ進のデジタル信号をＫビットのデ
ータラッチによって保持させる手段と、前記のＫビット
のデータラッチに保持されたＫ進のデジタル信号をシリ
アル信号として受信側に伝送する手段と、前記したシリ
アル信号形態のＫ進のデジタル信号の伝送の開始の時点
を示す信号と、前記したシリアル信号形態のＫ進のデジ
タル信号の伝送速度を示す信号とからなる同期信号を送
信側から受信側に伝送する手段とを送信側に設け、ま
た、送信側から伝送されたＫ進のデジタル信号がラッチ
パルスとして与えられるＮビットのデータラッチと、前
記したＮビットのデータラッチにＮビットの計数値を入
力させるＮビットの計数器と、送信側から伝送されたシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号と、前記したシリアル信号形態のＫ進のデ
ジタル信号の伝送速度を示す信号とからなる同期信号に
基づいて、前記したＮビットの計数器を送信側から伝送
されたシリアル信号形態のＫ進のデジタル信号の伝送の
開始の時点に計数動作を開始させるためのリセット信号
と、前記のＮビットの計数器における計数動作が、送信
側から伝送されたシリアル信号形態のＫ進のデジタル信
号の伝送速度に一致して行なわれるようにするための計
数用クロック信号やその他の信号とを発生させる制御信
号発生手段と、前記したシリアル信号形態のＫ進のデジ
タル信号の伝送の開始の時点に前記したＮビットの計数
器の計数動作を開始させるとともに、前記のＮビットの
計数器における計数動作が、シリアル信号形態のＫ進の
デジタル信号の伝送速度に一致して行なわれるようにす
る手段と、前記したＮビットの計数器の計数値をラッチ
した前記のＮビットのデータラッチに保持されているＮ
ビットのデジタル信号を時間軸上で直列的に出力させる
手段とを受信側に設けてなるデジタル信号の送受装置。 ２）１ワードがＮビット（ただしＮは２以上の自然数）
からなる送受の対象にされる２進のデジタル信号を１ビ
ットの信号として送信側から受信側に伝送し、受信側で
は受信した１ビットのデジタル信号から１ワードがＮビ
ットからなる送受の対象にされた２進のデジタル信号に
復原できるようにしたデジタル信号の送受装置であっ
て、１ワードがＮビットからなる送受の対象にされる２
進のデジタル信号を、Ｋ桁中（ただし、Ｋは２のＮ乗）
の１桁だけを［１］とするためのＫ進のデジタル信号に
信号変換する信号変換手段と、前記の信号変換手段によ
って信号変換されたＫ進のデジタル信号を送信側のＫビ
ットのデータラッチによって保持させる手段と、前記の
Ｋビットのデータラッチに保持されたＫ進のデジタル信
号をシリアル信号として受信側に伝送する手段と、受信
側から伝送された同期信号に基づいて１ワードがＮビッ
トからなる送受の対象にされる２進のデジタル信号を得
るためのタイミング信号及びシリアル信号形態のＫ進の
デジタル信号の伝送の開始の時点を示す信号ならびにシ
リアル信号形態のＫ進のデジタル信号の伝送速度を示す
信号やその他の信号を発生する制御信号発生手段とを送
信側に設け、また、送信側から伝送されたＫ進のデジタ
ル信号がラッチパルスとして与えられるＮビットのデー
タラッチと、前記したＮビットのデータラッチにＮビッ
トの計数値を入力させるＮビットの計数器と、１ワード
がＮビットからなる送受の対象にされる２進のデジタル
信号を得るためのタイミング信号及びシリアル信号形態
のＫ進のデジタル信号の伝送の開始の時点を示す信号な
らびにシリアル信号形態のＫ進のデジタル信号の伝送速
度を示す信号とからなる同期信号やその他の信号を発生
する制御信号発生手段と、前記したシリアル信号形態の
Ｋ進のデジタル信号の伝送の開始の時点を示す信号と、
前記したシリアル信号形態のＫ進のデジタル信号の伝送
速度を示す信号とに基づいて、前記したＮビットの計数
器を前記したシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点に計数動作を開始させるためのリセッ
ト信号によって前記したＮビットの計数器の計数動作を
開始させるとともに、前記のＮビットの計数器における
計数動作が、シリアル信号形態のＫ進のデジタル信号の
伝送速度に一致して行なわれるようにする手段と、前記
した受信側のＮビットのデータラッチに保持されたＮビ
ットのデジタル信号を出力させる手段とを受信側に設け
てなるデジタル信号の送受装置。 ３）１ワードがＭＮビット（ただしＮとＭとは共に２以
上の自然数）からなる送受の対象にされる２進のデジタ
ル信号をＭビットの信号として送信側から受信側に伝送
し、受信側では受信したＭビットのデジタル信号から１
ワードがＭＮビットからなる送受の対象にされた２進の
デジタル信号に復原できるようにしたデジタル信号の送
受装置であって、１ワードがＭＮビットからなる送受の
対象にされる２進のデジタル信号におけるＮビットの２
進のデジタル信号毎に、Ｋ桁中（ただし、Ｋは２のＮ
乗）の１桁だけを［１］とするためのＫ進のデジタル信
号に信号変換する信号変換手段と、前記の信号変換手段
によって信号変換されたＭ個のＫ進のデジタル信号をＭ
個のＫビットのデータラッチによって保持させる手段
と、前記のＭ個のＫビットのデータラッチに保持された
Ｋ進のデジタル信号を時間軸上で直列的なＭ個のシリア
ル信号として受信側に伝送する手段と、前記した時間軸
上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
信号の伝送の開始の時点を示す信号と、前記した時間軸
上で直列的なＭ個のシリアル信号形態のＫ進のデジタル
信号の伝送速度を示す信号とからなる同期信号を送信側
から受信側に伝送する手段とを送信側に設け、また、送
信側から伝送された時間軸上で直列的なＭ個のＫ進のデ
ジタル信号がラッチパルスとして与えられるＭ個のＮビ
ットのデータラッチに対して、それぞれ対応するラッチ
パルスが供給されるようにする信号切換手段と、前記し
たＭ個のＮビットのデータラッチに、それぞれ対応する
Ｎビットの計数値を入力させるＮビットの計数器と、送
信側から伝送された時間軸上で直列的なＭ個のシリアル
信号形態のＫ進のデジタル信号の伝送の開始の時点を示
す信号と、前記した時間軸上で直列的なＭ個のシリアル
信号形態のＫ進のデジタル信号の伝送速度を示す信号と
からなる同期信号に基づいて、前記したＮビットの計数
器を送信側から伝送された時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号のそれぞれの伝送
の開始の時点に計数動作を開始させるためのリセット信
号と、前記のＮビットの計数器における計数動作が、送
信側から伝送されたシリアル信号形態のＫ進のデジタル
信号の伝送速度に一致して行なわれるようにするための
計数用クロック信号やその他の信号とを発生させる制御
信号発生手段と、前記した時間軸上で直列的なＭ個のシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点に前記したＮビットの計数器の計数動作を開始させる
とともに、前記のＮビットの計数器における計数動作
が、時間軸上で直列的なＭ個のシリアル信号形態のＫ進
のデジタル信号の伝送速度に一致して行なわれるように
する手段と、前記したＮビットの計数器の計数値を、そ
れぞれ所定の時点にラッチしている前記のＭ個のＮビッ
トのデータラッチに保持されているＮビットのデジタル
信号を時間軸上で直列的に出力させる手段とを受信側に
設けてなるデジタル信号の送受装置。 ４）１ワードがＭＮビット（ただしＮとＭとは共に２以
上の自然数）からなる送受の対象にされる２進のデジタ
ル信号をＭビットの信号として送信側から受信側に伝送
し、受信側では受信したＭビットのデジタル信号から１
ワードがＭＮビットからなる送受の対象にされた２進の
デジタル信号に復原できるようにしたデジタル信号の送
受装置であって、１ワードがＭＮビットからなる送受の
対象にされる２進のデジタル信号におけるＮビットの２
進のデジタル信号毎に、Ｋ桁中（ただし、Ｋは２のＮ
乗）の１桁だけを［１］とするためのＫ進のデジタル信
号に信号変換する信号変換手段と、前記の信号変換手段
によって信号変換されたＭ個のＫ進のデジタル信号をＭ
個のＫビットのデータラッチによって保持させる手段
と、前記のＭ個のＫビットのデータラッチに保持された
Ｋ進のデジタル信号を時間軸上で直列的なＭ個のシリア
ル信号として受信側に伝送する手段と、受信側から伝送
された同期信号に基づいて１ワードがＭＮビットからな
る送受の対象にされる２進のデジタル信号を得るための
タイミング信号及び時間軸上で直列的なＭ個のシリアル
信号形態のＫ進のデジタル信号の伝送の開始の時点を示
す信号ならびに時間軸上で直列的なＭ個のシリアル信号
形態のＫ進のデジタル信号の伝送速度を示す信号やその
他の信号を発生する制御信号発生手段とを送信側に設
け、また、送信側から伝送された時間軸上で直列的なＭ
個のＫ進のデジタル信号がラッチパルスとして与えられ
るＭ個のＮビットのデータラッチに対してそれぞれ対応
するラッチパルスが供給されるようにする信号切換手段
と、前記したＭ個のＮビットのデータラッチに、それぞ
れ対応するＮビットのデジタル信号を入力させるＮビッ
トの計数器と、１ワードがＭＮビットからなる送受の対
象にされる２進のデジタル信号を得るためのタイミング
信号及びシリアル信号形態のＫ進のデジタル信号の伝送
の開始の時点を示す信号ならびにシリアル信号形態のＫ
進のデジタル信号の伝送速度を示す信号とからなる同期
信号やその他の信号を発生する制御信号発生手段と、前
記した時間軸上で直列的なＭ個のシリアル信号形態のＫ
進のデジタル信号の伝送の開始の時点を示す信号と、前
記した時間軸上で直列的なシリアル信号形態のＫ進のデ
ジタル信号の伝送速度を示す信号とに基づいて、前記し
たＮビットの計数器を前記したシリアル信号形態のＫ進
のデジタル信号の前記したＮビットの計数器の計数動作
を開始させるとともに、前記のＮビットの計数器におけ
る計数動作が、時間軸上で直列的なＭ個のシリアル信号
形態のＫ進のデジタル信号の伝送速度に一致して行なわ
れるようにする手段と、前記したＮビットの計数器の計
数値を、それぞれ所定の時点にラッチしている前記のＭ
個のＮビットのデータラッチに保持されたＮビットのデ
ジタル信号を時間軸上で直列的に出力させる手段とを受
信側に設けてなるデジタル信号の送受装置。

【０００５】

【０００６】また、１ワードがＭＮビット（ただし、Ｍ
とＮとはともに２以上の自然数）からなる送受の対象に
される２進のデジタル信号におけるＮビットの２進のデ
ジタル信号毎に、信号変換回路によりＫ進（ただし、Ｋ
は２のＮ乗）のデジタル信号に信号変換して、そのＭ個
のＫ進のデジタル信号をＭ個のＫビットのデータラッチ
によって保持させ、それを時間軸上で直列的なＭ個のシ
リアル信号として受信側に伝送するとともに、前記した
時間軸上で直列的なＭ個のシリアル信号形態のＫ進のデ
ジタル信号の伝送の開始の時点を示す信号と、前記した
時間軸上で直列的なＭ個のシリアル信号形態のＫ進のデ
ジタル信号の伝送速度を示す信号とからなる同期信号を
も送信側から受信側に伝送する。受信側にはＭ個のＮビ
ットのデータラッチを設け、それらのデータラッチは前
記した時間軸上で直列的なＭ個のシリアル信号形態のＫ
進のデジタル信号の対応するものがラッチパルスとして
使用される。前記したＭ個のＮビットのデータラッチに
は、Ｎビットの計数器から出力されているＮビットの計
数値が選択的に入力されており、また、前記のＮビット
の計数器は送信側から伝送されたシリアル信号形態のＫ
進のデジタル信号の伝送の開始の時点を示す信号によっ
て計数動作が開始され、さらに、送信側から伝送された
シリアル信号形態のＫ進のデジタル信号の伝送速度に一
致して計数動作が行なわれる。それにより、１ワードが
ＭＮビットからなる送受の対象にされる２進のデジタル
信号が、Ｍビットの信号として送信側から受信側に伝送
され、受信側では受信したＭビットのデジタル信号から
１ワードがＮビットからなる送受の対象にされた２進の
デジタル信号に復原できる。前記の同期信号を受信側か
ら送信側に送っても同様である。

【０００７】

【実施例】以下、添付図面を参照して本発明のデジタル
信号の送受装置の具体的な内容を詳細に説明する。図１
乃至図４はそれぞれ本発明のデジタル信号の送受装置の
実施例を示すブロック図である。まず、図１において１
は１ワードがＮビット（ただし、Ｎは２以上の自然数）
からなる送受の対象にされる２進のデジタル信号の信号
源である。図示の例では送受の対象にされる１ワードが
Ｎビット（ただし、Ｎは２以上の自然数）の２進のデジ
タル信号が、Ｎ＝４の場合の４ビットのシリアル信号形
態の信号の実施例を示しているために、図中に示してあ
る送受の対象にされるデジタル信号の信号源１には４ビ
ットシリアル信号のような表記を行なっている。また、
図１に関する以下の説明も送受の対象にされる２進のデ
ジタル信号が、１ワードが４ビットの２進のデジタル信
号であるとして行なわれている（この点は図３に示す実
施例についても同じである）。

【０００８】前記した送受の対象にされるデジタル信号
の信号源１では、送信側の制御信号発生回路６から線１
８を介して与えられる同期信号によって１ワードが４ビ
ットのシリアル信号形態の２進のデジタル信号を、１ワ
ードを構成する４ビットずつ送出して、それを伝送路１
５を介して直並列信号変換回路２に供給する。直並列信
号変換回路２には、送信側の制御信号発生回路６で発生
された直並列信号変換用クロック信号が、線１７を介し
て供給されていることにより、前記のように送受の対象
にされるデジタル信号の信号源１から、伝送路１５を介
して供給されている１ワードが４ビットのシリアル信号
形態の２進のデジタル信号を、１ワードを構成している
４ビットのデジタル信号として伝送路１６を介して信号
変換回路３に供給する。なお、図１中の７は水晶発振子
である。

【０００９】信号変換回路３は、それに入力されたＮビ
ットのデジタル信号を、Ｋ桁中（ただし、Ｋは２のＮ
乗）の１桁だけを［１］とするためのＫ進のデジタル信
号に信号変換できるような機能を有するものとして構成
されている。図１に示す実施例における信号変換回路３
では、それに入力された１ワードを構成している４ビッ
トのデジタル信号を２の４乗進のデジタル信号、すなわ
ち１６進のデジタル信号に信号変換して、伝送路１９を
介して１６ビットのデータラッチ（本明細書中では一般
的にはＫビットのデータラッチのように表現している）
４に与える。前記した信号変換回路３が、それに入力さ
れた１ワードを構成している４ビットのデジタル信号に
対する信号変換動作を終了した時点の後に、線２１を介
して送信側の制御信号発生回路６からデータラッチ４に
供給されるラッチパルスにより、１６ビットのデータラ
ッチ４は、前記した信号変換回路３によって信号変換さ
れた１６進のデジタル信号をラッチする。

【００１０】１６ビットのデータラッチ４が、信号変換
回路から出力された１６進のデジタル信号をラッチした
後に、制御信号発生回路６は線２２を介して送信側の並
直列信号変換回路５にロードパルスを与え、次いで制御
信号発生回路６は線２２を介して並直列信号変換用クロ
ック信号を並直列信号変換回路５に供給する。それによ
り前記の並直列信号変換回路５は、１６ビットのデータ
ラッチに保持されている１６進のデジタル信号がロード
された後に、シリアル信号形態の１６進のデジタル信号
を出力して、線２３を介して発光素子８ａと受光素子８
ｂとによって構成されているフォトカプラ８における発
光素子に供給する。前記のようにして並直列信号変換回
路５から線２３に送出された１６進のデジタル信号（Ｋ
進のデジタル信号）は、１ワードが４ビット（Ｎビッ
ト）の２進のデジタル信号を１６進の信号に信号変換さ
れた状態のものであるから、前記した線２３を介してフ
ォトカプラ８における発光素子８ａに供給される１６進
のデジタル信号は、送受の対象にされている１ワードが
４ビット（Ｎビット）の２進のデジタル信号毎に１ビッ
トの信号とされている。

【００１１】前記した並直列信号変換回路５から線２３
に送出されるシリアル信号形態の１６進のデジタル信号
（Ｋ進のデジタル信号）は、送受の対象にされているデ
ジタル信号の１標本化周期中に、１６進による数値０か
ら１６進による数値１５までの１６個の数値（Ｋ個）の
内のどの１つの数値でも確実に伝送することができるよ
うに、制御信号発生回路６から線２２を介して並直列信
号変換回路５に供給されている並直列信号変換用クロッ
ク信号の周期が定められるべきことは当然である。すな
わち、並直列信号変換回路５に供給されるべき並直列信
号変換用クロック信号の周期は、送受の対象にされてい
るデジタル信号の標本化周期の１／Ｋ以下の周期となる
ように設定されるのである。そして前記した並直列信号
変換回路５に供給される並直列信号変換用クロック信号
の周期は、並直列信号変換回路５から線２３に送出され
るシリアル信号形態の１６進のデジタル信号（Ｋ進のデ
ジタル信号）の伝送速度を示していることになる。

【００１２】前記のように送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが４ビット(Ｎビット)の２進のデジタル信号毎
に、並直列信号変換回路５から線２３に送出されるシリ
アル信号形態の１６進のデジタル信号（Ｋ進のデジタル
信号）の１ビットの信号は、１６進による数値０から１
６進による数値１５までの１６個の数値（Ｋ個）の内の
１つの数値に対応しているものであるが、前記の１ビッ
トのデジタル信号が１６進による数値０から１６進によ
る数値１５までの１６個の数値（Ｋ個）の内のどの数値
であるのかは、前記した制御信号発生回路６が線２２を
介して並直列信号変換回路５に供給しているロードパル
スの時間位置の情報と、並直列信号変換用クロック信号
の周期の情報、すなわち送受の対象にされているデジタ
ル信号の１標本化周期中に、送受の対象にされている１
ワードが４ビット(Ｎビット)の２進のデジタル信号毎
に、並直列信号変換回路５から線２３に送出されるシリ
アル信号形態の１６進のデジタル信号（Ｋ進のデジタル
信号）の伝送の開始の時点を示す信号と、前記したシリ
アル信号形態の１６進のデジタル信号（Ｋ進のデジタル
信号）の伝送速度を示す信号とを用いれば知ることがで
きる。

【００１３】それで図１に示されている本発明のデジタ
ル信号の送受装置の実施例においては、送受の対象にさ
れているデジタル信号の１標本化周期中に、送受の対象
にされている１ワードが４ビット(Ｎビット)の２進のデ
ジタル信号毎に、送信側の並直列信号変換回路５から線
２３に送出されるシリアル信号形態の１６進のデジタル
信号（Ｋ進のデジタル信号）の伝送の開始の時点を示す
信号や、前記したシリアル信号形態の１６進のデジタル
信号（Ｋ進のデジタル信号）の伝送速度を示す信号とし
て、例えば送信側の制御信号発生回路６で発生させて、
線２２を介して並直列信号変換回路５に供給しているロ
ードパルスや、線２２を介して並直列信号変換回路５に
供給している並直列信号変換用クロック信号とを用い
て、前記の各信号とＮビットからなる１ワードのデジタ
ル信号毎の同期信号とからなる同期信号として、それを
送信側の制御信号発生回路６から、線２４→発光素子９
ａと受光素子９ｂとからなるフォトカプラ９→線２６→
受信側の制御信号発生回路１３の経路によって受信側の
制御信号発生回路１３に伝送するようにしている。

【００１４】図１に示されている本発明のデジタル信号
の送受装置の実施例において、前記のように送信側の並
直列信号変換回路５から線２３に送出されたシリアル信
号形態の１６進のデジタル信号（Ｋ進のデジタル信号）
は、線２３→発光素子８ａと受光素子８ｂとからなるフ
ォトカプラ８→伝送路２５の経路によって受信側に設け
られている４ビットのデータラッチ（Ｎビットのデータ
ラッチ）１１に対してラッチパルスとして与えられる。
前記した４ビットのデータラッチ１１には受信側に設け
られている４ビットの計数器（Ｎビットの計数器)１０
から伝送路２７を介して、４ビット(Ｎビット）の計数
器の計数値が入力されているから、この４ビットのデー
タラッチ１１は送信側の並直列信号変換回路５から出力
されたシリアル信号形態の１６進のデジタル信号（Ｋ進
のデジタル信号）の１ビットの信号がラッチパルスとし
て与えられた時点における前記した４ビット(Ｎビッ
ト）の計数器１０の計数値をラッチして保持する。

【００１５】ところで、受信側に設けられている前記の
４ビット(Ｎビット）の計数器１０は、それの計数の開
始の時点が、受信側の制御信号発生回路１３から線９０
を介して与えられているリセット信号によって定めら
れ、また、それの計数速度が受信側の制御信号発生回路
１３から線９１を介して与えられている計数用クロック
信号リセット信号によって定められている。ところで、
前記した受信側の制御信号発生回路１３によって発生さ
れるリセット信号と、計数用クロック信号とは、送信側
から既述のように送信側の制御信号発生回路６→線２４
→発光素子９ａと受光素子９ｂとからなるフォトカプラ
９→線２６→受信側の制御信号発生回路１３の経路によ
って受信側の制御信号発生回路１３に伝送されて来た同
期信号、すなわち、既述のように送受の対象にされてい
るデジタル信号の１標本化周期中に、送受の対象にされ
ている１ワードが４ビット(Ｎビット)の２進のデジタル
信号毎に、並直列信号変換回路５から線２３に送出され
るシリアル信号形態の１６進のデジタル信号（Ｋ進のデ
ジタル信号）の伝送の開始の時点を示す信号と、前記し
たシリアル信号形態の１６進のデジタル信号（Ｋ進のデ
ジタル信号）の伝送速度を示す信号とを含んで構成され
ている同期信号に基づいて発生されているものである。

【００１６】そして、受信側の制御信号発生回路１３か
ら４ビットの計数器１０に供給されている前記のリセッ
ト信号は、送信側から伝送されるシリアル信号形態の１
６進のデジタル信号（Ｋ進のデジタル信号）の伝送の開
始の時点に受信側の制御信号発生回路１３で発生され
て、線９０を介して４ビットの計数器１０に供給されて
いるものであり、また、受信側の制御信号発生回路１３
から４ビットの計数器１０に供給されている前記の計数
用クロック信号は、シリアル信号形態の１６進のデジタ
ル信号（Ｋ進のデジタル信号）の伝送速度を示す信号と
して用いられる送信側の並直列信号変換用クロック信号
と同じ周期を有するものとして受信側の制御信号発生回
路１３で発生され、それが線９１を介して４ビットの計
数器１０に供給されているものであるから、前記のよう
に４ビットのデータラッチ１１によってラッチされた４
ビットの計数器１０の計数値は送受の対象にされている
デジタル信号の信号源１から、送信側の直並列信号変換
回路２に供給された４ビットからなる１ワードのデジタ
ル信号と同一のビット配列を有しているＮビットの２進
のデジタル信号になっていることは容易に理解できる。

【００１７】前記した４ビットのデータラッチ１１に保
持されている４ビットの計数器１０の計数値、すなわ
ち、送信側の直並列信号変換回路２に供給された４ビッ
トからなる１ワードのデジタル信号と同一のビット配列
を有している４ビットの２進のデジタル信号は、受信側
の制御信号発生回路１３から線２９を介して受信側の並
直列信号変換回路１２にロードパルスが与えられた時点
に、４ビットのデータラッチ１１から受信側の並直列信
号変換回路１２にロードされ、次いで、受信側の制御信
号発生回路１３から線２９を介して受信側の並直列信号
変換回路１２に供給される並直列信号変換用クロック信
号によって、シリアル信号形態の２進のデジタル信号と
して線３０を介して出力端子１４に送出される。以上の
説明から明らかなように、本発明のデジタル信号の送受
装置においては１ワードがＮビットからなる送受の対象
にされる２進のデジタル信号が、１ビットの信号として
送信側から受信側に伝送され、受信側では受信した１ビ
ットのデジタル信号から１ワードがＮビットからなる送
受の対象にされた２進のデジタル信号に復原できるので
ある。

【００１８】これまでに図１を参照して説明した本発明
のデジタル信号の送受装置の実施例においては、同期信
号を送信側の制御信号発生回路６で発生し、それを受信
側の制御信号発生回路１３に対して伝送するようにして
いたが、図３に示す本発明のデジタル信号の送受装置の
実施例においては、水晶発振子７１を備えて構成されて
いる受信側の制御信号発生回路７０で同期信号を発生
し、それを送信側の制御信号発生回路６９に対して伝送
するようにしている点が異なるだけで、その他の構成は
既述した図１に示されているデジタル信号の送受装置の
実施例の場合と同様であり、この図３に示されているデ
ジタル信号の送受装置においても、図１に示されている
デジタル信号の送受装置について説明したデジタル信号
の送受動作と同様なデジタル信号の送受動作が行なわれ
ることは容易に理解できるので、それの具体的な説明は
省略する。

【００１９】次に、図２に示されている本発明のデジタ
ル信号の送受装置の実施例は、１ワードがＭＮビット
(ただし、ＭとＮとはともに２以上の自然数）からなる
送受の対象にされる２進のデジタル信号におけるＮビッ
トの２進のデジタル信号毎に、信号変換回路により、Ｋ
桁中（ただし、Ｋは２のＮ乗）の１桁だけを［１］とす
るためのＫ進のデジタル信号に信号変換して、そのＭ個
のＫ進のデジタル信号をＭ個のＫビットのデータラッチ
により保持させ、それを時間軸上で直列的なＭ個のシリ
アル信号として受信側に伝送するとともに、前記のよう
に時間軸上で直列的なＭ個のシリアル信号形態のＫ進の
デジタル信号の伝送の開始の時点を示す信号と、前記し
た時間軸上で直列的なＭ個のシリアル信号形態のＫ進の
デジタル信号の伝送速度を示す信号とからなる同期信号
とを送信側から受信側に伝送し、また、受信側にはＭ個
のＮビットのデータラッチを設け、それらのデータラッ
チは前記した時間軸上で直列的なＭ個のシリアル信号形
態のＫ進のデジタル信号の対応するものがラッチパルス
として使用されるようにし、また、前記したＭ個のＮビ
ットのデータラッチに、Ｎビットの計数器から出力され
ているＮビットの計数値を選択的に入力させ、さらに、
前記のＮビットの計数器の計数動作を送信側から伝送さ
れたシリアル信号形態のＫ進のデジタル信号の伝送の開
始の時点を示す信号によって開始させ、さらにまた、Ｎ
ビットの計数器の計数動作を送信側から伝送されたシリ
アル信号形態のＫ進のデジタル信号の伝送速度に一致し
た状態で行なわれるようにし、それにより、１ワードが
Ｎビットからなる送受の対象にされる２進のデジタル信
号が、Ｍビットの信号として送信側から受信側に伝送さ
れ、受信側では受信したＭビットのデジタル信号から１
ワードがＮビットからなる送受の対象にされた２進のデ
ジタル信号に復原できるようにしたものであり、また、
図４に示されている本発明のデジタル信号の送受装置の
実施例は、前記した図２に示されている本発明のデジタ
ル信号の送受装置の実施例が、同期信号を送信側から受
信側に伝送するようにしているように構成されているの
を、同期信号を受信側から送信側に伝送するように構成
したものである。

【００２０】図２及び図４とにおいて、３１は１ワード
がＭＮビット（ただし、ＭとＮとはともに２以上の自然
数）からなる送受の対象にされる２進のデジタル信号の
信号源である。図示の例では送受の対象にされる１ワー
ドがＭＮビットの２進のデジタル信号が、Ｍ＝２，Ｎ＝
４の場合の８ビットのシリアル信号形態の信号の実施例
を示しているために、図中に示してある送受の対象にさ
れるデジタル信号の信号源３１には８ビットシリアル信
号のような表記を行なっている。また、図２及び図４に
関する以下の説明も送受の対象にされる２進のデジタル
信号が、１ワードが８ビットの２進のデジタル信号であ
るとして行なわれている。

【００２１】以下、図２に示されている実施例について
詳細に説明する。前記した送受の対象にされるデジタル
信号の信号源３１では、送信側の制御信号発生回路６か
ら線４６を介して与えられる同期信号によって１ワード
が８ビット（ＭＮビット）のシリアル信号形態の２進の
デジタル信号を、４ビット(Ｎビット)ずつ送出して、そ
れを伝送路４５を介して直並列信号変換回路３２に供給
する。直並列信号変換回路３２には、送信側の制御信号
発生回路６で発生された直並列信号変換用クロック信号
が、線４７を介して供給されていることにより、前記の
ように送受の対象にされるデジタル信号の信号源３１か
ら、伝送路４５を介して供給されている４ビット（Ｎビ
ット）のシリアル信号形態の２進のデジタル信号を伝送
路４８を介して信号変換回路３３の入力側に供給する。
なお、図２中の７は水晶発振子である。

【００２２】信号変換回路３３は、それに入力されたＮ
ビットのデジタル信号を、Ｋ桁中（ただし、Ｋは２のＮ
乗）の１桁だけを［１］とするためのＫ進のデジタル信
号に信号変換できるような機能を有するものとして構成
されている。図２に示す実施例における信号変換回路３
３では、それに入力された４ビットのデジタル信号を２
の４乗進のデジタル信号、すなわち１６進のデジタル信
号に信号変換して、伝送路４９を介して２個の１６ビッ
トのデータラッチ（本明細書中では一般的にはＫビット
のデータラッチのように表現している）３４，３５に与
える。前記の２個の１６ビットのデータラッチ３４，３
５には、前記のように信号変換回路３３で信号変換され
た同一の１６進のデジタル信号が入力されているが、前
記した１６ビットのデータラッチ３４は、送信側の制御
信号発生回路６から線５２を介してラッチパルスが与え
られた場合だけに、信号変換回路３３で信号変換された
１６進のデジタル信号をラッチでき、また、前記した１
６ビットのデータラッチ３５は、送信側の制御信号発生
回路６から線５３を介してラッチパルスが与えられた場
合だけに、信号変換回路３３で信号変換された１６進の
デジタル信号をラッチできる。

【００２３】そして、送信側の制御信号発生回路６で
は、前記した１６ビットのデータラッチ３４に対して、
送受の対象にされるデジタル信号の信号源３１から、伝
送路４５を介して送出されている１ワードが８ビットの
２進のデジタル信号におけるＬＳＢ側の４ビット（Ｎビ
ット）の２進のデジタル信号について、信号変換回路３
３が信号変換を行なった場合に出力される１６進のデジ
タル信号が、１６ビットのデータラッチ３４でラッチさ
れるように、線５２を介して１６ビットのデータラッチ
３４にラッチパルスを与え、また、送受の対象にされる
デジタル信号の信号源３１から、伝送路４５を介して送
出されている１ワードが８ビットの２進のデジタル信号
におけるＭＳＢ側の４ビット（Ｎビット）の２進のデジ
タル信号について、信号変換回路３３が信号変換を行な
った場合に出力される１６進のデジタル信号が、１６ビ
ットのデータラッチ３５でラッチされるように、線５３
を介して１６ビットのデータラッチ３５にラッチパルス
を与えるというように、信号変換回路３３が信号変換を
行なって出力している順次の１６進のデジタル信号が前
記した２個の１６ビットのデータラッチ３４，３５に、
順次交互にラッチされるように制御している。

【００２４】１６ビットのデータラッチ３４と１６ビッ
トのデータラッチ３５との双方が、信号変換回路３３か
ら出力された１６進のデジタル信号（一般的にはＫ進の
デジタル信号として示される）をそれぞれラッチした後
に、制御信号発生回路６は送信側の並直列信号変換回路
３６に線８７を介してロードパルスを与えるとともに、
線８８を介して送信側の並直列信号変換回路３７にロー
ドパルスを与え、次いで制御信号発生回路６は線８７を
介して並直列信号変換回路３６に並直列信号変換用クロ
ック信号を供給するとともに、線８８を介して並直列信
号変換回路３７に並直列信号変換用クロック信号を供給
する。それにより前記の直列的に接続されている２個
(一般的にはＭ個として示される)の並直列信号変換回路
３６，３７は、前記した１６ビットのデータラッチ３
４，３５にそれぞれ保持されている各１６進のデジタル
信号を、それぞれ個別にロードした後に、時間軸上で直
列的な２個のシリアル信号形態の１６進のデジタル信号
として出力し、それが線５５を介して発光素子８ａと受
光素子８ｂとによって構成されているフォトカプラ８に
おける発光素子に供給される。前記のようにして直列接
続された２個の並直列信号変換回路３６，３７から線５
５に送出されたそれぞれが１６進のデジタル信号（Ｋ進
のデジタル信号）よりなる２個(一般的にはＭ個）の１
６進のデジタル信号(Ｋ進のデジタル信号）は、１ワー
ドが８ビット（ＭＮビット）の２進のデジタル信号を、
時間軸上で連続する２個（Ｎ個）の１６進の信号に信号
変換された状態のものであるから、前記した線５５を介
してフォトカプラ８における発光素子８ａに供給される
時間軸上で直列的に配置されている２個の１６進のデジ
タル信号は、送受の対象にされている１ワードが８ビッ
ト（ＭＮビット）の２進のデジタル信号毎に２ビット
（一般的にはＭビット）の信号とされている。

【００２５】前記のように直列的に接続されている２個
の並直列信号変換回路３５，３７から線５５に送出され
る２個のシリアル信号形態の１６進のデジタル信号（Ｋ
進のデジタル信号）は、送受の対象にされているデジタ
ル信号の１標本化周期中に、時間軸上で直列的に配列さ
れている２個の各シリアル信号形態の１６進のデジタル
信号における各シリアル信号形態の１６進のデジタル信
号毎に、１６進による数値０から１６進による数値１５
までの１６個の数値（Ｋ個）の内のどの数値でも確実に
伝送することができるように、２個の１６進によるデジ
タル信号による３２個の数値が位置すべき３２個（２Ｋ
個）の時間位置が、前記した送受の対象にされているデ
ジタル信号の１標本化周期中に設定されていることが必
要であるから、制御信号発生回路６から線８７を介して
並直列信号変換回路３６に供給されている並直列信号変
換用クロック信号の周期と、制御信号発生回路６から線
８８を介して並直列信号変換回路３７に供給されている
並直列信号変換用クロック信号の周期とが定められるべ
きことは当然である。すなわち、直列的に接続された２
個（Ｍ個）の並直列信号変換回路３６，３７に供給され
るべき並直列信号変換用クロック信号の周期としては、
送受の対象にされているデジタル信号の標本化周期の１
／２Ｋ…（一般的には１／ＭＫとして示される）以下の
同一の周期となるように設定されるのである。そして前
記した並直列信号変換回路３６，３７に供給される前記
した並直列信号変換用クロック信号の周期は、並直列信
号変換回路３６，３７から線５５に時間軸上で直列的に
送出されるシリアル信号形態の１６進のデジタル信号
（Ｋ進のデジタル信号）の伝送速度を示していることに
なる。

【００２６】前記のように送受の対象にされているデジ
タル信号の１標本化周期中に、送受の対象にされている
１ワードが８ビット(ＭＮビット)の２進のデジタル信号
毎に直列的に接続された２個の並直列信号変換回路３
６，３７から線５５に時間軸上で直列的に送出されるシ
リアル信号形態の各１個の１６進のデジタル信号（Ｋ進
のデジタル信号）毎に各１個の１ビットの信号、すなわ
ち、計２ビット（Ｍビット）の信号は、各１個の１６進
のデジタル信号（Ｋ進のデジタル信号）毎の１６進によ
る数値０から１６進による数値１５までの１６個の数値
（Ｋ個）の内の各１つの数値に、それぞれ対応している
ものである。そして、並直列信号変換回路３６，３７か
ら線５５に時間軸上で直列的に送出されるシリアル信号
形態の２個の１６進のデジタル信号（Ｋ進のデジタル信
号）における各１６進のデジタル信号（Ｋ進のデジタル
信号）と対応している前記した各１ビットのデジタル信
号が、それぞれ１６進による数値０から１６進による数
値１５までの１６個の数値（Ｋ個）の内のどの数値であ
るのかは、前記した制御信号発生回路６が線８８を介し
て一方の並直列信号変換回路３７に供給したロードパル
スの時間位置の情報と、並直列信号変換用クロック信号
の周期の情報、すなわち送受の対象にされているデジタ
ル信号の１標本化周期中に、送受の対象にされている１
ワードが８ビット(ＭＮビット)の２進のデジタル信号毎
に、直列的に接続されている２個（Ｍ個）の並直列信号
変換回路３６，３７から線５５に対して時間軸上で直列
的に送出されるシリアル信号形態の２個の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送の開始の時点を
示す信号と、前記したシリアル信号形態の１６進のデジ
タル信号（Ｋ進のデジタル信号）の伝送速度を示す信号
とを用いれば知ることができる。

【００２７】それで、図２に示されている本発明のデジ
タル信号の送受装置の実施例においては、送受の対象に
されているデジタル信号の１標本化周期中に、送受の対
象にされている１ワードが８ビット(ＭＮビット)の２進
のデジタル信号毎に、送信側の直列的に接続されている
２個（Ｍ個）の並直列信号変換回路３６，３７から線５
５に送出されるシリアル信号形態の２個（Ｍ個）の１６
進のデジタル信号（Ｋ進のデジタル信号）の伝送の開始
の時点を示す信号や、前記したシリアル信号形態の１６
進のデジタル信号(Ｋ進のデジタル信号)の伝送速度を示
す信号として、例えば送信側の制御信号発生回路６で発
生させて、線８７，８８を介して並直列信号変換回路３
６，３７に供給しているロードパルスや、線８８を介し
て並直列信号変換回路３７や、線８７を介して並直列信
号変換回路３６に供給している並直列信号変換用クロッ
ク信号とを用いて、前記の各信号と４ビット（Ｎビッ
ト）のデジタル信号毎の同期信号とからなる同期信号と
して、それを送信側の制御信号発生回路６から、線５６
→発光素子９ａと受光素子９ｂとからなるフォトカプラ
９→線５７→受信側の制御信号発生回路４３の経路によ
って受信側の制御信号発生回路４３に伝送するようにし
ている。

【００２８】図２に示されている本発明のデジタル信号
の送受装置の実施例において、前記のように送信側の直
列的に接続されている２個（Ｍ個）の並直列信号変換回
路３６，３７から線５５に対して、時間軸上で直列的に
送出されたシリアル信号形態の２個の１６進のデジタル
信号（Ｋ進のデジタル信号）は、線５５→発光素子８ａ
と受光素子８ｂとからなるフォトカプラ８→伝送路５８
の経路によって受信側に設けられているアンド回路３
８，３９に対してそれぞれ供給されている。前記したア
ンド回路３８は受信側の制御信号発生回路４３から線６
５を介してゲート信号が供給されたときに、前記のよう
に線５８を介してアンド回路３８に供給されている時間
軸上で直列的に送出されたシリアル信号形態の２個の１
６進のデジタル信号（Ｋ進のデジタル信号）の内の所定
の一方の１６進のデジタル信号（Ｋ進のデジタル信号）
を線５９を介して４ビットのデータラッチ４０にラッチ
パルスとして供給する。また、前記したアンド回路３９
は受信側の制御信号発生回路４３から線６６を介してゲ
ート信号が供給されたときに、前記のように線５８を介
してアンド回路３９に供給されている時間軸上で直列的
に送出されたシリアル信号形態の２個の１６進のデジタ
ル信号（Ｋ進のデジタル信号）の内の所定の他方の１６
進のデジタル信号（Ｋ進のデジタル信号）を線６０を介
して４ビットのデータラッチ４１にラッチパルスとして
供給する。

【００２９】前記した２個（一般的にはＭ個として示さ
れる）の４ビットのデータラッチ４０，４１の内の一方
の４ビットのデータラッチ４０には受信側に設けられて
いる４ビットの計数器（Ｎビットの計数器)４２から伝
送路６１を介して、４ビット(Ｎビット）の計数器の計
数値が入力されており、また、他方の４ビットのデータ
ラッチ４１には受信側に設けられている４ビットの計数
器（Ｎビットの計数器)４２から伝送路６６を介して、
４ビット(Ｎビット）の計数器の計数値が入力されてい
る。そして、前記した４ビットのデータラッチ４１は送
信側の並直列信号変換回路３７から出力されたシリアル
信号形態の１６進のデジタル信号（Ｋ進のデジタル信
号）の１ビットの信号が、アンド回路３９と線６０とを
介してラッチパルスとして与えられた時点における前記
した４ビット(Ｎビット）の計数器４２の計数値をラッ
チして保持し、また、前記した４ビットのデータラッチ
４０は送信側の並直列信号変換回路３６から出力された
シリアル信号形態の１６進のデジタル信号（Ｋ進のデジ
タル信号）の１ビットの信号が、アンド回路３８と線５
９とを介してラッチパルスとして与えられた時点におけ
る前記した４ビット(Ｎビット）の計数器４２の計数値
をラッチして保持する。

【００３０】ところで、受信側に設けられている前記の
４ビット(Ｎビット）の計数器４２は、それの計数の開
始の時点が、受信側の制御信号発生回路４３から線６８
を介して与えられているリセット信号によって定めら
れ、また、それの計数速度が受信側の制御信号発生回路
４３から線６７を介して与えられている計数用クロック
信号によって定められている。ところで、前記した受信
側の制御信号発生回路４３によって発生されるリセット
信号と、計数用クロック信号とは、送信側から既述のよ
うに送信側の制御信号発生回路６→線５６→発光素子９
ａと受光素子９ｂとからなるフォトカプラ９→線５７→
受信側の制御信号発生回路４３の経路によって受信側の
制御信号発生回路４３に伝送されて来た同期信号、すな
わち、既述のように送受の対象にされているデジタル信
号の１標本化周期中に、送受の対象にされているデジタ
ル信号の１標本化周期中に、送受の対象にされている１
ワードが８ビット(ＭＮビット)の２進のデジタル信号毎
に、送信側の直列的に接続されている２個（Ｍ個）の並
直列信号変換回路３６，３７から線５５に送出されるシ
リアル信号形態の２個（Ｍ個）の１６進のデジタル信号
（Ｋ進のデジタル信号）の伝送の開始の時点を示す信号
や、前記したシリアル信号形態の１６進のデジタル信号
(Ｋ進のデジタル信号)の伝送速度を示す信号と、４ビッ
ト（Ｎビット）のデジタル信号毎の同期信号とからなる
同期信号に基づいて発生されているものである。

【００３１】そして、受信側の制御信号発生回路４３か
ら４ビットの計数器４２に供給されている前記のリセッ
ト信号は、送信側から伝送されるシリアル信号形態の１
６進のデジタル信号（Ｋ進のデジタル信号）の伝送の開
始の時点に受信側の制御信号発生回路４３で発生され
て、線９０を介して４ビットの計数器４２に供給されて
いるものであり、また、受信側の制御信号発生回路４３
から４ビットの計数器４２に供給されている前記の計数
用クロック信号は、シリアル信号形態の１６進のデジタ
ル信号（Ｋ進のデジタル信号）の伝送速度を示す信号と
して用いられる送信側の並直列信号変換用クロック信号
と同じ周期を有するものとして受信側の制御信号発生回
路４３で発生され、それが線９１を介して４ビットの計
数器４２に供給されているものであるから、前記のよう
に４ビットのデータラッチ４１によってラッチされた４
ビットの計数器４２の計数値は送受の対象にされている
デジタル信号の信号源３１より、送信側の直並列信号変
換回路３２に供給された８ビット(ＭＮビット)からなる
１ワードのデジタル信号におけるＭＳＢ側の４ビットの
デジタル信号と同一のビット配列を有しているＮビット
の２進のデジタル信号になっており、また、前記のよう
に４ビットのデータラッチ４０によってラッチされた４
ビットの計数器４２の計数値は送受の対象にされている
デジタル信号の信号源３１から送信側の直並列信号変換
回路３２に供給された８ビット(ＭＮビット)からなる１
ワードのデジタル信号におけるＬＳＢ側の４ビットのデ
ジタル信号と同一のビット配列を有しているＮビットの
２進のデジタル信号になっていることは容易に理解でき
る。

【００３２】前記した４ビットのデータラッチ４１に保
持されている４ビットの計数器４２の計数値、すなわ
ち、送信側の直並列信号変換回路２に供給された８ビッ
ト(ＭＮビット)からなる１ワードのデジタル信号におけ
るＭＳＢ側の４ビットのデジタル信号と同一のビット配
列を有している４ビットの２進のデジタル信号と、送信
側の直並列信号変換回路２に供給された８ビット(ＭＮ
ビット)からなる１ワードのデジタル信号におけるＬＳ
Ｂ側の４ビットのデジタル信号と同一のビット配列を有
している４ビットの２進のデジタル信号とは、受信側の
制御信号発生回路４３から線８９を介して受信側の並直
列信号変換回路７２にロードパルスが与えられた時点
に、各４ビットのデータラッチ４０，４１から受信側の
並直列信号変換回路７２にロードされ、次いで、受信側
の制御信号発生回路４３から線８９を介して受信側の並
直列信号変換回路７２に供給される並直列信号変換用ク
ロック信号によって、シリアル信号形態の２進のデジタ
ル信号として線７３を介して出力端子４４に送出され
る。以上の説明から明らかなように、本発明のデジタル
信号の送受装置においては１ワードがＭＮビットからな
る送受の対象にされる２進のデジタル信号が、Ｍビット
の信号として送信側から受信側に伝送され、受信側では
受信したＭビットのデジタル信号から１ワードがＭＮビ
ットからなる送受の対象にされた２進のデジタル信号に
復原できるのである。

【００３３】これまでに図２を参照して説明した本発明
のデジタル信号の送受装置の実施例においては、同期信
号を送信側の制御信号発生回路６で発生し、それを受信
側の制御信号発生回路４３に対して伝送するようにして
いたが、図４に示す本発明のデジタル信号の送受装置の
実施例においては、水晶発振子７５を備えて構成されて
いる受信側の制御信号発生回路９４で同期信号を発生
し、それを送信側の制御信号発生回路７４に対して伝送
するようにしている点が異なるだけで、その他の構成は
既述した図２に示されているデジタル信号の送受装置の
実施例の場合と同様であり、この図４に示されているデ
ジタル信号の送受装置においても、図２に示されている
デジタル信号の送受装置について説明したデジタル信号
の送受動作と同様なデジタル信号の送受動作が行なわれ
ることは容易に理解できるので、それの具体的な説明は
省略する。

【００３４】

【発明の効果】以上、詳細に説明したところから明らか
なように本発明のデジタル信号の送受装置は、１ワード
がＮビット（ただしＮは２以上の自然数）からなる送受
の対象にされる２進のデジタル信号を信号変換回路によ
り、Ｋ桁中（ただし、Ｋは２のＮ乗）の１桁だけを
［１］とするためのＫ進のデジタル信号に信号変換し
て、前記の信号変換されたＫ進のデジタル信号をＫビッ
トのデータラッチによって保持させて、そのＫ進のデジ
タル信号をシリアル信号として受信側に伝送し、また、
前記したシリアル信号形態のＫ進のデジタル信号の伝送
の開始の時点を示す信号と、前記したシリアル信号形態
のＫ進のデジタル信号の伝送速度を示す信号とからなる
同期信号も送信側から受信側に伝送する。前記のシリア
ル信号形態のＫ進のデジタル信号は、受信側に設けられ
ているＮビットのデータラッチにラッチパルスとして使
用し、前記のＮビットのデータラッチには、Ｎビットの
計数器から出力されているＮビットの計数値を入力させ
ておき、前記のＮビットの計数器の計数動作が送信側か
ら伝送されたシリアル信号形態のＫ進のデジタル信号の
伝送の開始の時点を示す信号によって開始されるととも
に、前記したシリアル信号形態のＫ進のデジタル信号の
伝送速度を示す信号に基づいて、送信側から伝送された
シリアル信号形態のＫ進のデジタル信号の伝送速度に一
致して行なわれるようにすることにより、１ワードがＮ
ビットからなる送受の対象にされる２進のデジタル信号
を、１ビットの信号として送信側から受信側に伝送し、
受信側では受信した１ビットのデジタル信号から１ワー
ドがＮビットからなる送受の対象にされた２進のデジタ
ル信号に復原でき、また１ワードがＭＮビット（ただ
し、ＭとＮとはともに２以上の自然数）からなる送受の
対象にされる２進のデジタル信号におけるＮビットの２
進のデジタル信号毎に、信号変換回路によりＫ桁中（た
だし、Ｋは２のＮ乗）の１桁だけを［１］とするための
Ｋ進のデジタル信号に信号変換して、そのＭ個のＫ進の
デジタル信号をＭ個のＫビットのデータラッチによって
保持させ、それを時間軸上で直列的なＭ個のシリアル信
号として受信側に伝送するとともに、前記した時間軸上
で直列的なＭ個のシリアル信号形態のＫ進のデジタル信
号の伝送の開始の時点を示す信号と、前記した時間軸上
で直列的なＭ個のシリアル信号形態のＫ進のデジタル信
号の伝送速度を示す信号とからなる同期信号をも送信側
から受信側に伝送し、一方、受信側にはＭ個のＮビット
のデータラッチを設けておき、前記のＮビットのデータ
ラッチは前記した時間軸上で直列的なＭ個のシリアル信
号形態のＫ進のデジタル信号の対応するものがラッチパ
ルスとして使用されるようにし、さらに前記したＭ個の
Ｎビットのデータラッチには、Ｎビットの計数器から出
力されているＮビットの計数値が選択的に入力されてい
て、前記のＮビットの計数器を送信側から伝送されたシ
リアル信号形態のＫ進のデジタル信号の伝送の開始の時
点を示す信号によって計数動作が開始さるとともに、送
信側から伝送されたシリアル信号形態のＫ進のデジタル
信号の伝送速度に一致して計数動作を行なわせることに
より、１ワードがＭＮビットからなる送受の対象にされ
る２進のデジタル信号が、Ｍビットの信号として送信側
から受信側に伝送され、受信側では受信したＭビットの
デジタル信号から１ワードがＮビットからなる送受の対
象にされた２進のデジタル信号に復原できるから、本発
明によれば、特に、送信側から送信するデジタル信号の
ビット数を少ないビット数に変換して伝送するようにし
たため、フォトカプラのＯＮ・ＯＦＦ動作の回数を減ら
すことができ、既述した問題点で指摘した電源負荷変動
の影響を軽減できるのである。

【図面の簡単な説明】

【図１】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図２】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図３】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図４】本発明のデジタル信号の送受装置の実施例を示
すブロック図である。

【図５】従来装置のインターフェース回路である。

【符号の説明】

１，３１…送受の対象にされるデジタル信号の信号源、
２，３２，７２…直並列信号変換回路、３，３３…信号
変換回路、４，１１，３４，３５，４０，４１…データ
ラッチ、５，１２，３６，３７，７２…並直列変換回
路、６，６９，７４…送信側の制御信号発生回路、４２
…計数器、

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 １ワードがＮビット（ただしＮは２以上
   の自然数）からなる送受の対象にされる２進のデジタル
   信号を１ビットの信号として送信側から受信側に伝送
   し、受信側では受信した１ビットのデジタル信号から１
   ワードがＮビットからなる送受の対象にされた２進のデ
   ジタル信号に復原できるようにしたデジタル信号の送受
   装置であって、１ワードがＮビットからなる送受の対象
   にされる２進のデジタル信号を、Ｋ桁中（ただし、Ｋは
   ２のＮ乗）の１桁だけを［１］とするためのＫ進のデジ
   タル信号に信号変換する信号変換手段と、前記の信号変
   換手段によって信号変換されたＫ進のデジタル信号をＫ
   ビットのデータラッチによって保持させる手段と、前記
   のＫビットのデータラッチに保持されたＫ進のデジタル
   信号をシリアル信号として受信側に伝送する手段と、前
   記したシリアル信号形態のＫ進のデジタル信号の伝送の
   開始の時点を示す信号と、前記したシリアル信号形態の
   Ｋ進のデジタル信号の伝送速度を示す信号とからなる同
   期信号を送信側から受信側に伝送する手段とを送信側に
   設け、また、送信側から伝送されたＫ進のデジタル信号
   がラッチパルスとして与えられるＮビットのデータラッ
   チと、前記したＮビットのデータラッチにＮビットの計
   数値を入力させるＮビットの計数器と、送信側から伝送
   されたシリアル信号形態のＫ進のデジタル信号の伝送の
   開始の時点を示す信号と、前記したシリアル信号形態の
   Ｋ進のデジタル信号の伝送速度を示す信号とからなる同
   期信号に基づいて、前記したＮビットの計数器を送信側
   から伝送されたシリアル信号形態のＫ進のデジタル信号
   の伝送の開始の時点に計数動作を開始させるためのリセ
   ット信号と、前記のＮビットの計数器における計数動作
   が、送信側から伝送されたシリアル信号形態のＫ進のデ
   ジタル信号の伝送速度に一致して行なわれるようにする
   ための計数用クロック信号やその他の信号とを発生させ
   る制御信号発生手段と、前記したシリアル信号形態のＫ
   進のデジタル信号の伝送の開始の時点に前記したＮビッ
   トの計数器の計数動作を開始させるとともに、前記のＮ
   ビットの計数器における計数動作が、シリアル信号形態
   のＫ進のデジタル信号の伝送速度に一致して行なわれる
   ようにする手段と、前記したＮビットの計数器の計数値
   をラッチした前記のＮビットのデータラッチに保持され
   ているＮビットのデジタル信号を時間軸上で直列的に出
   力させる手段とを受信側に設けてなるデジタル信号の送
   受装置。
2. 【請求項２】 １ワードがＮビット（ただしＮは２以上
   の自然数）からなる送受の対象にされる２進のデジタル
   信号を１ビットの信号として送信側から受信側に伝送
   し、受信側では受信した１ビットのデジタル信号から１
   ワードがＮビットからなる送受の対象にされた２進のデ
   ジタル信号に復原できるようにしたデジタル信号の送受
   装置であって、１ワードがＮビットからなる送受の対象
   にされる２進のデジタル信号を、Ｋ桁中（ただし、Ｋは
   ２のＮ乗）の１桁だけを［１］とするためのＫ進のデジ
   タル信号に信号変換する信号変換手段と、前記の信号変
   換手段によって信号変換されたＫ進のデジタル信号を送
   信側のＫビットのデータラッチによって保持させる手段
   と、前記のＫビットのデータラッチに保持されたＫ進の
   デジタル信号をシリアル信号として受信側に伝送する手
   段と、受信側から伝送された同期信号に基づいて１ワー
   ドがＮビットからなる送受の対象にされる２進のデジタ
   ル信号を得るためのタイミング信号及びシリアル信号形
   態のＫ進のデジタル信号の伝送の開始の時点を示す信号
   ならびにシリアル信号形態のＫ進のデジタル信号の伝送
   速度を示す信号やその他の信号を発生する制御信号発生
   手段とを送信側に設け、また、送信側から伝送されたＫ
   進のデジタル信号がラッチパルスとして与えられるＮビ
   ットのデータラッチと、前記したＮビットのデータラッ
   チにＮビットの計数値を入力させるＮビットの計数器
   と、１ワードがＮビットからなる送受の対象にされる２
   進のデジタル信号を得るためのタイミング信号及びシリ
   アル信号形態のＫ進のデジタル信号の伝送の開始の時点
   を示す信号ならびにシリアル信号形態のＫ進のデジタル
   信号の伝送速度を示す信号とからなる同期信号やその他
   の信号を発生する制御信号発生手段と、前記したシリア
   ル信号形態のＫ進のデジタル信号の伝送の開始の時点を
   示す信号と、前記したシリアル信号形態のＫ進のデジタ
   ル信号の伝送速度を示す信号とに基づいて、前記したＮ
   ビットの計数器を前記したシリアル信号形態のＫ進のデ
   ジタル信号の伝送の開始の時点に計数動作を開始させる
   ためのリセット信号によって前記したＮビットの計数器
   の計数動作を開始させるとともに、前記のＮビットの計
   数器における計数動作が、シリアル信号形態のＫ進のデ
   ジタル信号の伝送速度に一致して行なわれるようにする
   手段と、前記した受信側のＮビットのデータラッチに保
   持されたＮビットのデジタル信号を出力させる手段とを
   受信側に設けてなるデジタル信号の送受装置。
3. 【請求項３】 １ワードがＭＮビット（ただしＮとＭと
   は共に２以上の自然数）からなる送受の対象にされる２
   進のデジタル信号をＭビットの信号として送信側から受
   信側に伝送し、受信側では受信したＭビットのデジタル
   信号から１ワードがＭＮビットからなる送受の対象にさ
   れた２進のデジタル信号に復原できるようにしたデジタ
   ル信号の送受装置であって、１ワードがＭＮビットから
   なる送受の対象にされる２進のデジタル信号におけるＮ
   ビットの２進のデジタル信号毎に、Ｋ桁中（ただし、Ｋ
   は２のＮ乗）の１桁だけを［１］とするためのＫ進のデ
   ジタル信号に信号変換する信号変換手段と、前記の信号
   変換手段によって信号変換されたＭ個のＫ進のデジタル
   信号をＭ個のＫビットのデータラッチによって保持させ
   る手段と、前記のＭ個のＫビットのデータラッチに保持
   されたＫ進のデジタル信号を時間軸上で直列的なＭ個の
   シリアル信号として受信側に伝送する手段と、前記した
   時間軸上で直列的なＭ個のシリアル信号形態のＫ進のデ
   ジタル信号の伝送の開始の時点を示す信号と、前記した
   時間軸上で直列的なＭ個のシリアル信号形態のＫ進のデ
   ジタル信号の伝送速度を示す信号とからなる同期信号を
   送信側から受信側に伝送する手段とを送信側に設け、ま
   た、送信側から伝送された時間軸上で直列的なＭ個のＫ
   進のデジタル信号がラッチパルスとして与えられるＭ個
   のＮビットのデータラッチに対して、それぞれ対応する
   ラッチパルスが供給されるようにする信号切換手段と、
   前記したＭ個のＮビットのデータラッチに、それぞれ対
   応するＮビットの計数値を入力させるＮビットの計数器
   と、送信側から伝送された時間軸上で直列的なＭ個のシ
   リアル信号形態のＫ進のデジタル信号の伝送の開始の時
   点を示す信号と、前記した時間軸上で直列的なＭ個のシ
   リアル信号形態のＫ進のデジタル信号の伝送速度を示す
   信号とからなる同期信号に基づいて、前記したＮビット
   の計数器を送信側から伝送された時間軸上で直列的なＭ
   個のシリアル信号形態のＫ進のデジタル信号のそれぞれ
   の伝送の開始の時点に計数動作を開始させるためのリセ
   ット信号と、前記のＮビットの計数器における計数動作
   が、送信側から伝送されたシリアル信号形態のＫ進のデ
   ジタル信号の伝送速度に一致して行なわれるようにする
   ための計数用クロック信号やその他の信号とを発生させ
   る制御信号発生手段と、前記した時間軸上で直列的なＭ
   個のシリアル信号形態のＫ進のデジタル信号の伝送の開
   始の時点に前記したＮビットの計数器の計数動作を開始
   させるとともに、前記のＮビットの計数器における計数
   動作が、時間軸上で直列的なＭ個のシリアル信号形態の
   Ｋ進のデジタル信号の伝送速度に一致して行なわれるよ
   うにする手段と、前記したＮビットの計数器の計数値
   を、それぞれ所定の時点にラッチしている前記のＭ個の
   Ｎビットのデータラッチに保持されているＮビットのデ
   ジタル信号を時間軸上で直列的に出力させる手段とを受
   信側に設けてなるデジタル信号の送受装置。
4. 【請求項４】 １ワードがＭＮビット（ただしＮとＭと
   は共に２以上の自然数）からなる送受の対象にされる２
   進のデジタル信号をＭビットの信号として送信側から受
   信側に伝送し、受信側では受信したＭビットのデジタル
   信号から１ワードがＭＮビットからなる送受の対象にさ
   れた２進のデジタル信号に復原できるようにしたデジタ
   ル信号の送受装置であって、１ワードがＭＮビットから
   なる送受の対象にされる２進のデジタル信号におけるＮ
   ビットの２進のデジタル信号毎に、Ｋ桁中（ただし、Ｋ
   は２のＮ乗）の１桁だけを［１］とするためのＫ進のデ
   ジタル信号に信号変換する信号変換手段と、前記の信号
   変換手段によって信号変換されたＭ個のＫ進のデジタル
   信号をＭ個のＫビットのデータラッチによって保持させ
   る手段と、前記のＭ個のＫビットのデータラッチに保持
   されたＫ進のデジタル信号を時間軸上で直列的なＭ個の
   シリアル信号として受信側に伝送する手段と、受信側か
   ら伝送された同期信号に基づいて１ワードがＭＮビット
   からなる送受の対象にされる２進のデジタル信号を得る
   ためのタイミング信号及び時間軸上で直列的なＭ個のシ
   リアル信号形態のＫ進のデジタル信号の伝送の開始の時
   点を示す信号ならびに時間軸上で直列的なＭ個のシリア
   ル信号形態のＫ進のデジタル信号の伝送速度を示す信号
   やその他の信号を発生する制御信号発生手段とを送信側
   に設け、また、送信側から伝送された時間軸上で直列的
   なＭ個のＫ進のデジタル信号がラッチパルスとして与え
   られるＭ個のＮビットのデータラッチに対してそれぞれ
   対応するラッチパルスが供給されるようにする信号切換
   手段と、前記したＭ個のＮビットのデータラッチに、そ
   れぞれ対応するＮビットのデジタル信号を入力させるＮ
   ビットの計数器と、１ワードがＭＮビットからなる送受
   の対象にされる２進のデジタル信号を得るためのタイミ
   ング信号及びシリアル信号形態のＫ進のデジタル信号の
   伝送の開始の時点を示す信号ならびにシリアル信号形態
   のＫ進のデジタル信号の伝送速度を示す信号とからなる
   同期信号やその他の信号を発生する制御信号発生手段
   と、前記した時間軸上で直列的なＭ個のシリアル信号形
   態のＫ進のデジタル信号の伝送の開始の時点を示す信号
   と、前記した時間軸上で直列的なシリアル信号形態のＫ
   進のデジタル信号の伝送速度を示す信号とに基づいて、
   前記したＮビットの計数器を前記したシリアル信号形態
   のＫ進のデジタル信号の前記したＮビットの計数器の計
   数動作を開始させるとともに、前記のＮビットの計数器
   における計数動作が、時間軸上で直列的なＭ個のシリア
   ル信号形態のＫ進のデジタル信号の伝送速度に一致して
   行なわれるようにする手段と、前記したＮビットの計数
   器の計数値を、それぞれ所定の時点にラッチしている前
   記のＭ個のＮビットのデータラッチに保持されたＮビッ
   トのデジタル信号を時間軸上で直列的に出力させる手段
   とを受信側に設けてなるデジタル信号の送受装置。