JP3315899B2 - 回路基板装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ等の電子回路素子を含む回路基板装置に関する。
スタ等の電子回路素子を含む回路基板装置に関する。
【０００２】
【従来の技術】絶縁性基板上にトランジスタ等の能動素
子と抵抗、コンデンサ、インダクタンス素子等の受動素
子とを配置した構成の混成集積回路は種々の電子回路装
置で使用されている。図１は従来の高周波増幅器の混成
集積回路装置の１例を示す。この回路装置は、ドライブ
回路として機能する第１の回路１と、出力回路としての
第２の回路２とから成る。第１の回路１は、入力端子３
と、第１の整合回路４と、第１の電源端子５と、第１及
び第２の抵抗６、７と、結合コンデンサとして機能する
第１のコンデンサ８と、高周波信号を阻止するためのバ
イパスコンデンサとしての第２のコンデンサ９とから成
る。第２の回路２は、能動素子としての電界効果トラン
ジスタ（以下、ＦＥＴと言う）１０と、第２の電源端子
１１と、インダクタンス素子１２と、結合コンデンサと
しての第３のコンデンサ１３と、バイパスコンデンサと
しての第４のコンデンサ１４と、第２の整合回路１５
と、出力端子１６とから成る。入力端子３は第１の整合
回路４と結合用の第１のコンデンサ８とを介してＦＥＴ
１０のゲートに接続されている。第１の抵抗６は第１の
電源端子５とＦＥＴ１０のゲートとの間に接続されてい
る。第２の抵抗７はＦＥＴ１０のゲートと共通グランド
端子１７との間に接続されている。バイパス用の第２の
コンデンサ９は第１の電源端子５とグランドとの間に接
続されている。ＦＥＴ１０のドレインはインダクタンス
素子１２を介して第２の電源端子１１に接続されている
と共に結合用の第３のコンデンサ１３と第２の整合回路
１５を介して出力端子１６に接続され、ソースは共通グ
ランド端子１７に接続されている。バイパス用の第４の
コンデンサ１４は第２の電源端子１１とグランドとの間
に接続されている。図１の回路装置の各回路素子はセラ
ミック等の絶縁性基板上に配置され、入力端子３、出力
端子１６、第１及び第２の電源端子５、１１も基板上に
配置される。整合回路４及び１５はインダクタンスＬ、
容量Ｃ、及び抵抗Ｒによって構成され、このインダクタ
ンスＬ、及びインダクタンス素子１２はストリップライ
ン導体で構成されている。従って、基板のほぼ全面にグ
ランド導体が設けられている。そして、このグランド導
体にはグランド端子１７、コンデンサ９、１４のグラン
ド側端子が接続されている。
子と抵抗、コンデンサ、インダクタンス素子等の受動素
子とを配置した構成の混成集積回路は種々の電子回路装
置で使用されている。図１は従来の高周波増幅器の混成
集積回路装置の１例を示す。この回路装置は、ドライブ
回路として機能する第１の回路１と、出力回路としての
第２の回路２とから成る。第１の回路１は、入力端子３
と、第１の整合回路４と、第１の電源端子５と、第１及
び第２の抵抗６、７と、結合コンデンサとして機能する
第１のコンデンサ８と、高周波信号を阻止するためのバ
イパスコンデンサとしての第２のコンデンサ９とから成
る。第２の回路２は、能動素子としての電界効果トラン
ジスタ（以下、ＦＥＴと言う）１０と、第２の電源端子
１１と、インダクタンス素子１２と、結合コンデンサと
しての第３のコンデンサ１３と、バイパスコンデンサと
しての第４のコンデンサ１４と、第２の整合回路１５
と、出力端子１６とから成る。入力端子３は第１の整合
回路４と結合用の第１のコンデンサ８とを介してＦＥＴ
１０のゲートに接続されている。第１の抵抗６は第１の
電源端子５とＦＥＴ１０のゲートとの間に接続されてい
る。第２の抵抗７はＦＥＴ１０のゲートと共通グランド
端子１７との間に接続されている。バイパス用の第２の
コンデンサ９は第１の電源端子５とグランドとの間に接
続されている。ＦＥＴ１０のドレインはインダクタンス
素子１２を介して第２の電源端子１１に接続されている
と共に結合用の第３のコンデンサ１３と第２の整合回路
１５を介して出力端子１６に接続され、ソースは共通グ
ランド端子１７に接続されている。バイパス用の第４の
コンデンサ１４は第２の電源端子１１とグランドとの間
に接続されている。図１の回路装置の各回路素子はセラ
ミック等の絶縁性基板上に配置され、入力端子３、出力
端子１６、第１及び第２の電源端子５、１１も基板上に
配置される。整合回路４及び１５はインダクタンスＬ、
容量Ｃ、及び抵抗Ｒによって構成され、このインダクタ
ンスＬ、及びインダクタンス素子１２はストリップライ
ン導体で構成されている。従って、基板のほぼ全面にグ
ランド導体が設けられている。そして、このグランド導
体にはグランド端子１７、コンデンサ９、１４のグラン
ド側端子が接続されている。
【０００３】
【発明が解決しようとする課題】ところで、図１の回路
を基板上に形成した後にＦＥＴ１０の直流特性を測定し
たい場合がある。しかし、例えばゲート・ソース間の電
流ＩGSO を測定しようとして、電源端子５とグランド端
子１７との間に測定電源を接続すると、抵抗７がゲート
・ソース間に接続されているので測定不能になる。今、
ＦＥＴを含む図１の高周波回路装置について述べた。Ｆ
ＥＴ又はバイポーラトランジスタ等の能動素子と抵抗、
インダクタンス、コンデンサ等の能動素子とを含む別の
回路装置においても同様な問題がある。
を基板上に形成した後にＦＥＴ１０の直流特性を測定し
たい場合がある。しかし、例えばゲート・ソース間の電
流ＩGSO を測定しようとして、電源端子５とグランド端
子１７との間に測定電源を接続すると、抵抗７がゲート
・ソース間に接続されているので測定不能になる。今、
ＦＥＴを含む図１の高周波回路装置について述べた。Ｆ
ＥＴ又はバイポーラトランジスタ等の能動素子と抵抗、
インダクタンス、コンデンサ等の能動素子とを含む別の
回路装置においても同様な問題がある。
【０００４】そこで、本発明の目的は、基板に回路部品
を実装した後において回路部品の特性を測定することが
でき、且つ特性測定後に目標とする回路を容易に形成す
ることができる回路基板装置を提供することにある。
を実装した後において回路部品の特性を測定することが
でき、且つ特性測定後に目標とする回路を容易に形成す
ることができる回路基板装置を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、少なくとも第１の回路
と前記第１の回路に接続された第２の回路とが絶縁性基
板の第１の主面上又は内部に設けられ、前記基板の前記
第１の主面に対向する第２の主面に前記第１の回路に接
続された第１のグランド導体層と前記第２の回路に接続
された第２のグランド導体層とが互いに電気的に分離さ
れて設けられ、前記第２の回路は一端が前記グランド導
体層に接続された回路部品を有し、前記回路部品の所定
箇所とグランドとの間の電気的特性の測定が可能である
ように前記所定箇所に接続された端子が前記基板の前記
第１の主面に設けられている回路基板装置に係わるもの
である。なお、請求項２に示すように回路部品をトラン
ジスタとすることができる。また、請求項３に示すよう
に第１の回路を第１及び第２の抵抗を含むＦＥＴのドラ
イブ回路とし、第２の回路をＦＥＴを含む回路とするこ
とができる。また、請求項４に示すように基板に第２の
グランド導体層に至る貫通導体を設けることが望まし
い。また、請求項５に示すように、グランド導体層を有
する支持体（例えば親基板）又は金属支持体（例えば金
属ケース）に導電性接合材（例えば半田）によって結合
するように回路基板装置を構成することが望ましい。
目的を達成するための本発明は、少なくとも第１の回路
と前記第１の回路に接続された第２の回路とが絶縁性基
板の第１の主面上又は内部に設けられ、前記基板の前記
第１の主面に対向する第２の主面に前記第１の回路に接
続された第１のグランド導体層と前記第２の回路に接続
された第２のグランド導体層とが互いに電気的に分離さ
れて設けられ、前記第２の回路は一端が前記グランド導
体層に接続された回路部品を有し、前記回路部品の所定
箇所とグランドとの間の電気的特性の測定が可能である
ように前記所定箇所に接続された端子が前記基板の前記
第１の主面に設けられている回路基板装置に係わるもの
である。なお、請求項２に示すように回路部品をトラン
ジスタとすることができる。また、請求項３に示すよう
に第１の回路を第１及び第２の抵抗を含むＦＥＴのドラ
イブ回路とし、第２の回路をＦＥＴを含む回路とするこ
とができる。また、請求項４に示すように基板に第２の
グランド導体層に至る貫通導体を設けることが望まし
い。また、請求項５に示すように、グランド導体層を有
する支持体（例えば親基板）又は金属支持体（例えば金
属ケース）に導電性接合材（例えば半田）によって結合
するように回路基板装置を構成することが望ましい。
【０００６】
【発明の効果】各請求項の発明によれば、第２の回路に
含まれている回路部品が第１の回路のための第１のグラ
ンド導体層とは分離された第２のグランド導体層に接続
されているので、第１の回路のグランド導体層と回路部
品の所定箇所との間に接続された回路素子の影響を受け
ないで、第２の回路の回路部品の特性を測定することが
できる。また、第１及び第２のグランド導体層は基板の
第２の主面即ち共通主面で分離されているので、これ等
を互いに接続して目標とする回路を容易に構成すること
ができる。また、請求項２の発明によれば、例えばトラ
ンジスタのベース・エミッタ間の特性を容易に測定する
ことができる。また、請求項３の発明によれば、ＦＥＴ
のゲート・ソース間の特性を容易に測定することができ
る。また、請求項４の発明によれば、第２のグランド導
体の基板の第１の主面側への接続を容易に達成すること
ができる。また、請求項５の発明によれば、第１及び第
２のグランド導体層の相互接続を容易に達成することが
できる。
含まれている回路部品が第１の回路のための第１のグラ
ンド導体層とは分離された第２のグランド導体層に接続
されているので、第１の回路のグランド導体層と回路部
品の所定箇所との間に接続された回路素子の影響を受け
ないで、第２の回路の回路部品の特性を測定することが
できる。また、第１及び第２のグランド導体層は基板の
第２の主面即ち共通主面で分離されているので、これ等
を互いに接続して目標とする回路を容易に構成すること
ができる。また、請求項２の発明によれば、例えばトラ
ンジスタのベース・エミッタ間の特性を容易に測定する
ことができる。また、請求項３の発明によれば、ＦＥＴ
のゲート・ソース間の特性を容易に測定することができ
る。また、請求項４の発明によれば、第２のグランド導
体の基板の第１の主面側への接続を容易に達成すること
ができる。また、請求項５の発明によれば、第１及び第
２のグランド導体層の相互接続を容易に達成することが
できる。
【０００７】
【実施形態及び実施例】次に、本発明の実施形態を実施
例に従って説明する。
例に従って説明する。
【０００８】
【第１の実施例】図２は本発明の第１の実施例に係わる
高周波増幅器の回路基板装置（混成集積回路又はモジュ
ール）における回路構成を示す。図２の回路において図
１の回路と実質的に同一の部分には同一の符号を付して
その説明を省略する。図２の回路は抵抗７の下端がは第
１のグランド端子１７ａに接続され、ＦＥＴ１０のソー
スが第２のグランド端子１７ｂに接続されている点を除
いて図１と同一に構成されている。
高周波増幅器の回路基板装置（混成集積回路又はモジュ
ール）における回路構成を示す。図２の回路において図
１の回路と実質的に同一の部分には同一の符号を付して
その説明を省略する。図２の回路は抵抗７の下端がは第
１のグランド端子１７ａに接続され、ＦＥＴ１０のソー
スが第２のグランド端子１７ｂに接続されている点を除
いて図１と同一に構成されている。
【０００９】図３は図２の高周波増幅回路を含む回路基
板装置２１とこの支持体としての親基板２２とを示す。
図４は図３の回路基板装置２１の平面図であり、図５は
底面図である。回路基板装置２１を構成する絶縁性セラ
ミック回路基板２３は第１の主面２４とこれに対向する
第２の主面２５とを有する。第１の主面２４には、図３
及び図４に示すように入力端子３、第１の整合回路４、
第１の電源端子５、第１の抵抗６、第２の抵抗７、第１
のコンデンサ８、第２のコンデンサ９、ＦＥＴ１０、第
２の電源端子１１、インダクタンス素子１２、第３のコ
ンデンサ１３、第４のコンデンサ１４、第２の整合回路
１５、及び出力端子１６が配置され、これ等は厚膜配線
導体及びワイヤボンディングによって図２に示すように
接続されている。また、基板２３の第１の主面２４には
図２の第２のグランド端子１７ｂに相当する６個のグラ
ンド端子２６、２７、２８、２９、３０、３１が設けら
れている。また、基板２３の第１の主面２４から第２の
主面２５への電気的接続を達成するための導体層３２、
３３、３４、３５が設けられ、これ等が貫通孔３６、３
７、３８、３９、４０を介して第２の主面２５のグラン
ド導体層に接続されてる。
板装置２１とこの支持体としての親基板２２とを示す。
図４は図３の回路基板装置２１の平面図であり、図５は
底面図である。回路基板装置２１を構成する絶縁性セラ
ミック回路基板２３は第１の主面２４とこれに対向する
第２の主面２５とを有する。第１の主面２４には、図３
及び図４に示すように入力端子３、第１の整合回路４、
第１の電源端子５、第１の抵抗６、第２の抵抗７、第１
のコンデンサ８、第２のコンデンサ９、ＦＥＴ１０、第
２の電源端子１１、インダクタンス素子１２、第３のコ
ンデンサ１３、第４のコンデンサ１４、第２の整合回路
１５、及び出力端子１６が配置され、これ等は厚膜配線
導体及びワイヤボンディングによって図２に示すように
接続されている。また、基板２３の第１の主面２４には
図２の第２のグランド端子１７ｂに相当する６個のグラ
ンド端子２６、２７、２８、２９、３０、３１が設けら
れている。また、基板２３の第１の主面２４から第２の
主面２５への電気的接続を達成するための導体層３２、
３３、３４、３５が設けられ、これ等が貫通孔３６、３
７、３８、３９、４０を介して第２の主面２５のグラン
ド導体層に接続されてる。
【００１０】第２の主面２５には図５に示すように第１
のグランド導体層４１と第２のグランド導体層４２とが
幅狭の分離領域４３によって電気的に分離された状態に
配置されている。第１のグランド導体層４１は図６に示
すように貫通孔３６の導体３６ａによって第１の主面２
４の導体層３２に接続されている。第１の主面２４の導
体層３３は貫通孔３７の導体により、また導体層３４は
２つの貫通孔３８、３９の導体により、また導体層３５
は貫通孔４０の導体によりそれぞれ第２の主面２５の第
２のグランド導体層４２に接続されている。第２のグラ
ンド導体層４２は基板２３の側壁の溝を通って第１の主
面２４のグランド端子２６、２７、２８、２９、３０、
３１にそれぞれ接続されている。また、第１の主面２４
の入力端子３、第１及び第２の電源端子５、１１及び出
力端子１６は基板２３の側面の溝を介して第２の主面２
５に延在している。
のグランド導体層４１と第２のグランド導体層４２とが
幅狭の分離領域４３によって電気的に分離された状態に
配置されている。第１のグランド導体層４１は図６に示
すように貫通孔３６の導体３６ａによって第１の主面２
４の導体層３２に接続されている。第１の主面２４の導
体層３３は貫通孔３７の導体により、また導体層３４は
２つの貫通孔３８、３９の導体により、また導体層３５
は貫通孔４０の導体によりそれぞれ第２の主面２５の第
２のグランド導体層４２に接続されている。第２のグラ
ンド導体層４２は基板２３の側壁の溝を通って第１の主
面２４のグランド端子２６、２７、２８、２９、３０、
３１にそれぞれ接続されている。また、第１の主面２４
の入力端子３、第１及び第２の電源端子５、１１及び出
力端子１６は基板２３の側面の溝を介して第２の主面２
５に延在している。
【００１１】第１の主面２４の第１及び第２の整合回路
４、１５は抵抗Ｒ、インダクタンスＬ、キャパシタンス
Ｃを含む周知の回路であり、インダクタンスＬを得るた
めのストリップライン導体層を有する。なお、インダク
タンス素子１２もストリップライン導体層とすることが
できる。本実施例では、ストリップライン導体層の作用
を十分に得るために第１及び第２の整合回路４、１５の
ストリップライン導体層に対向する第２の主面２５の領
域に第２のグランド導体層４２が設けられている。ま
た、グランド状態を確実に得るために第２の主面２５の
大部分の領域に第２のグランド導体層４２が設けられて
いる。
４、１５は抵抗Ｒ、インダクタンスＬ、キャパシタンス
Ｃを含む周知の回路であり、インダクタンスＬを得るた
めのストリップライン導体層を有する。なお、インダク
タンス素子１２もストリップライン導体層とすることが
できる。本実施例では、ストリップライン導体層の作用
を十分に得るために第１及び第２の整合回路４、１５の
ストリップライン導体層に対向する第２の主面２５の領
域に第２のグランド導体層４２が設けられている。ま
た、グランド状態を確実に得るために第２の主面２５の
大部分の領域に第２のグランド導体層４２が設けられて
いる。
【００１２】回路基板装置２１の支持体としての親基板
２２は、図３に示すように絶縁基板５０とグランド導体
層５１と入力端子導体層５２と第１及び第２の電源端子
導体層５３、５４と出力端子導体層５５とを有する。親
基板２２のグランド導体層５１は回路基板装置２１の基
板２３の第２の主面２５の第１及び第２のグランド導体
層４１、４２に対向する部分を有するように形成されて
いる。回路基板装置２１は表面実装型に構成されている
ので、これを親基板２２に装着する時には、第１及び第
２のグランド導体層４１、４２、入力端子５、第１及び
第２の電源端子５、１１、及び出力端子１６を親基板２
２のグランド導体層５１、入力端子導体層５２、第１及
び第２の電源端子導体層５３、５４、及び出力端子導体
層５５に半田（導電性接合材）によってそれぞれ結合さ
せる。図６は親基板２２のグランド導体層５１に対する
子基板２３の第１及び第２のグランド導体層４１、４２
の半田５６による結合を示す。第１及び第２のグランド
導体層４１、４２の相互間の分離領域４３の幅は比較的
狭いので、第１及び第２のグランド導体層４１、４２は
親基板２２のグランド導体層５１を介して相互に接続さ
れると共に、半田５６によっても相互に接続される。従
って、分離領域４３を形成しない従来装置と同一のグラ
ンド状態を得ることができる。
２２は、図３に示すように絶縁基板５０とグランド導体
層５１と入力端子導体層５２と第１及び第２の電源端子
導体層５３、５４と出力端子導体層５５とを有する。親
基板２２のグランド導体層５１は回路基板装置２１の基
板２３の第２の主面２５の第１及び第２のグランド導体
層４１、４２に対向する部分を有するように形成されて
いる。回路基板装置２１は表面実装型に構成されている
ので、これを親基板２２に装着する時には、第１及び第
２のグランド導体層４１、４２、入力端子５、第１及び
第２の電源端子５、１１、及び出力端子１６を親基板２
２のグランド導体層５１、入力端子導体層５２、第１及
び第２の電源端子導体層５３、５４、及び出力端子導体
層５５に半田（導電性接合材）によってそれぞれ結合さ
せる。図６は親基板２２のグランド導体層５１に対する
子基板２３の第１及び第２のグランド導体層４１、４２
の半田５６による結合を示す。第１及び第２のグランド
導体層４１、４２の相互間の分離領域４３の幅は比較的
狭いので、第１及び第２のグランド導体層４１、４２は
親基板２２のグランド導体層５１を介して相互に接続さ
れると共に、半田５６によっても相互に接続される。従
って、分離領域４３を形成しない従来装置と同一のグラ
ンド状態を得ることができる。
【００１３】回路基板装置２１を親基板２２に装着する
前にＦＥＴ１０のゲート・ソース間の直流特性を測定す
る時には、図７に示すようにゲートＧが抵抗６を介して
接続されてる第１の電源端子５と第２のグランド端子１
７ｂの機能を有する第１の表面２４のグランド端子２６
〜３１のいずれか１つとの間に直流電源５７と電流計５
８とを接続し、ＦＥＴ１０のゲート・ソース間電流Ｉ
GSO を測定する。抵抗７はＦＥＴ１０のソースＳから切
り離されているので、ＦＥＴ１０のゲート・ソース間電
流の測定を妨害しない。また、測定回路を第１の主面２
４側の端子５とグランド端子２６〜３１に接続すること
ができるので、測定を容易に行うことができる。
前にＦＥＴ１０のゲート・ソース間の直流特性を測定す
る時には、図７に示すようにゲートＧが抵抗６を介して
接続されてる第１の電源端子５と第２のグランド端子１
７ｂの機能を有する第１の表面２４のグランド端子２６
〜３１のいずれか１つとの間に直流電源５７と電流計５
８とを接続し、ＦＥＴ１０のゲート・ソース間電流Ｉ
GSO を測定する。抵抗７はＦＥＴ１０のソースＳから切
り離されているので、ＦＥＴ１０のゲート・ソース間電
流の測定を妨害しない。また、測定回路を第１の主面２
４側の端子５とグランド端子２６〜３１に接続すること
ができるので、測定を容易に行うことができる。
【００１４】
【第２の実施例】次に図８に示す第２の実施例の回路基
板装置２１ａを説明する。ただし、図８において図５と
実質的に同一の部分には同一の符号を付してその説明を
省略する。図８の回路基板装置２１ａの基板２３の第１
の主面側は図３及び図４と同一に構成され、また第２の
主面２５側は第１及び第２のグランド導体層４１、４２
のパターンを除いて図５の回路基板装置２１と同一に形
成されている。図８の第１のグランド導体層４１は図５
のそれよりも大面積に形成され、図３に示すグランド端
子３８に接続されている。図８では第１及び第２のグラ
ンド導体層４１、４２の間の分離領域４３が比較的長く
なっているが、幅狭であるので、図３の親基板２２に図
６と同様に半田５６で結合すると、分離領域４３にも半
田が分布し、第１及び第２のグランド導体層４１、４２
は実質的に一体化される。従って、第２の実施例によっ
ても第１の実施例と同様な効果を得ることができる。
板装置２１ａを説明する。ただし、図８において図５と
実質的に同一の部分には同一の符号を付してその説明を
省略する。図８の回路基板装置２１ａの基板２３の第１
の主面側は図３及び図４と同一に構成され、また第２の
主面２５側は第１及び第２のグランド導体層４１、４２
のパターンを除いて図５の回路基板装置２１と同一に形
成されている。図８の第１のグランド導体層４１は図５
のそれよりも大面積に形成され、図３に示すグランド端
子３８に接続されている。図８では第１及び第２のグラ
ンド導体層４１、４２の間の分離領域４３が比較的長く
なっているが、幅狭であるので、図３の親基板２２に図
６と同様に半田５６で結合すると、分離領域４３にも半
田が分布し、第１及び第２のグランド導体層４１、４２
は実質的に一体化される。従って、第２の実施例によっ
ても第１の実施例と同様な効果を得ることができる。
【００１５】
【第３の実施例】次に、図９、図１０及び図１１を参照
して第３の実施例の回路基板装置２１ｂを説明する。但
し、図９〜図１１において、図３〜図６と実質的に同一
の部分には同一の符号を付してその説明を省略する。図
９に示す回路基板装置２１ｂの第１の主面２４には、配
置場所は異なるが図４と同様に図２の回路が形成されて
いる。図９及び図１０の入力端子３、第１及び第２の電
源端子５、１１、出力端子１６及びグランド端子２６が
基板２３を挟み込むクリップ状の金属片端子によって構
成されている。図１０に示すように第２の主面２５にお
いて第１及び第２のグランド導体層４１、４２に分離さ
れている点は図５と同様である。図９及び図１０の回路
基板装置２１ｂは図１１に示すように支持体としての金
属板から成るケース６０に半田（導電性接合材）６１に
よって結合されている。これにより、第１及び第２のグ
ランド導体層４１、４２は金属ケース６０及び半田６１
によって一体化され、分離領域４３を持たないものと同
一のグランド状態を得ることができる。第３の実施例は
第１の実施例と同様に第１及び第２のグランド導体層４
１、４２を有するので、第１の実施例と同一の効果を有
する。
して第３の実施例の回路基板装置２１ｂを説明する。但
し、図９〜図１１において、図３〜図６と実質的に同一
の部分には同一の符号を付してその説明を省略する。図
９に示す回路基板装置２１ｂの第１の主面２４には、配
置場所は異なるが図４と同様に図２の回路が形成されて
いる。図９及び図１０の入力端子３、第１及び第２の電
源端子５、１１、出力端子１６及びグランド端子２６が
基板２３を挟み込むクリップ状の金属片端子によって構
成されている。図１０に示すように第２の主面２５にお
いて第１及び第２のグランド導体層４１、４２に分離さ
れている点は図５と同様である。図９及び図１０の回路
基板装置２１ｂは図１１に示すように支持体としての金
属板から成るケース６０に半田（導電性接合材）６１に
よって結合されている。これにより、第１及び第２のグ
ランド導体層４１、４２は金属ケース６０及び半田６１
によって一体化され、分離領域４３を持たないものと同
一のグランド状態を得ることができる。第３の実施例は
第１の実施例と同様に第１及び第２のグランド導体層４
１、４２を有するので、第１の実施例と同一の効果を有
する。
【００１６】
【第４の実施例】図１２に示す第４の実施例の回路基板
装置２１ｃは、第１及び第２のグランド導体層４１、４
２のパターンを変え、第１のグランド導体層４１の面積
を大きくした他は、図９〜図１１と同一に構成されてい
る。図１２の回路基板装置２１ｃによっても第１〜第３
の実施例と同様な作用効果を得ることができる。
装置２１ｃは、第１及び第２のグランド導体層４１、４
２のパターンを変え、第１のグランド導体層４１の面積
を大きくした他は、図９〜図１１と同一に構成されてい
る。図１２の回路基板装置２１ｃによっても第１〜第３
の実施例と同様な作用効果を得ることができる。
【００１７】
【第５の実施例】図１３は図１４に示す第５の実施例の
回路基板装置２１ｄの回路構成を示す。図１３の回路は
図２の回路の第１及び第２のグランド端子１７ａ、１７
ｂの接続箇所を変えた他は図２と同一に形成されてい
る。図１３では第２のグランド端子１７ｂにＦＥＴ１０
のソースＳのみが接続され、第１のグランド端子１７ａ
に抵抗７の下端及びバイパスコンデンサ９、１４の下端
が接続されている。図１３の回路を含む回路基板装置２
１ｄの第１の主面側の構成は図３及び図４と同一であ
る。基板２３の第２の主面２５側は、図１４に示すよう
にＦＥＴ１０のソースＳに接続された貫通孔３８、３９
の導体が第２のグランド導体層４２に接続され、その他
の貫通孔３６、３７、４０の導体は第１のグランド導体
層４１に接続され、第１及び第２のグランド導体層４
１、４２は分離領域４３で分離されている。図１３及び
図１４に示すように構成してもＦＥＴ１０の直流特性を
第１の実施例と同様に測定することが可能であり、第１
の実施例と同一の作用効果を得ることができる。
回路基板装置２１ｄの回路構成を示す。図１３の回路は
図２の回路の第１及び第２のグランド端子１７ａ、１７
ｂの接続箇所を変えた他は図２と同一に形成されてい
る。図１３では第２のグランド端子１７ｂにＦＥＴ１０
のソースＳのみが接続され、第１のグランド端子１７ａ
に抵抗７の下端及びバイパスコンデンサ９、１４の下端
が接続されている。図１３の回路を含む回路基板装置２
１ｄの第１の主面側の構成は図３及び図４と同一であ
る。基板２３の第２の主面２５側は、図１４に示すよう
にＦＥＴ１０のソースＳに接続された貫通孔３８、３９
の導体が第２のグランド導体層４２に接続され、その他
の貫通孔３６、３７、４０の導体は第１のグランド導体
層４１に接続され、第１及び第２のグランド導体層４
１、４２は分離領域４３で分離されている。図１３及び
図１４に示すように構成してもＦＥＴ１０の直流特性を
第１の実施例と同様に測定することが可能であり、第１
の実施例と同一の作用効果を得ることができる。
【００１８】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の様な実施形態をとることができるもので
ある。 （１） 図１５に示すように第１及び第２の回路１、２
に対して連続する第３及び第４の回路７１、７２を有す
る高周波増幅回路装置において、互いに分離された第
１、第２及び第３のグランド端子１７ａ、１７ｂ、１７
ｃを設けることができる。図１５において、第１及び第
２の回路１、２は図１３と同様に形成され、第３の回路
は２つのコンデンサ７３、７４と２つの抵抗７５、７６
とから成り、第３の回路７２はＦＥＴ７７と第３の電源
端子７８とインダクタンス素子７９と２つのコンデンサ
８０、８１と第３の整合回路８２と出力端子８３とから
成る。図１５の第１及び第２のグランド端子１７ａ、１
７ｂとして機能する第１及び第２のグランド導体層は図
１４と同様に構成し、第３のグランド端子１７ｃは図１
４の第２のグランド導体層４２と同様に島状に形成す
る。この様に多段増幅器において各段のＦＥＴ１０、７
７のソースを分離しておけば、これ等の直流特性を個別
に測定することができ、第１の実施例と同一の効果を得
ることができる。 （２） ＦＥＴ１０、７７の代りにバイポーラトランジ
スタを使用した高周波回路にも本発明を適用することが
できる。 （３） 基板２３の代りに積層基板を使用し、回路部
品、配線導体の一部又は全部を基板に埋設することがで
きる。
く、例えば次の様な実施形態をとることができるもので
ある。 （１） 図１５に示すように第１及び第２の回路１、２
に対して連続する第３及び第４の回路７１、７２を有す
る高周波増幅回路装置において、互いに分離された第
１、第２及び第３のグランド端子１７ａ、１７ｂ、１７
ｃを設けることができる。図１５において、第１及び第
２の回路１、２は図１３と同様に形成され、第３の回路
は２つのコンデンサ７３、７４と２つの抵抗７５、７６
とから成り、第３の回路７２はＦＥＴ７７と第３の電源
端子７８とインダクタンス素子７９と２つのコンデンサ
８０、８１と第３の整合回路８２と出力端子８３とから
成る。図１５の第１及び第２のグランド端子１７ａ、１
７ｂとして機能する第１及び第２のグランド導体層は図
１４と同様に構成し、第３のグランド端子１７ｃは図１
４の第２のグランド導体層４２と同様に島状に形成す
る。この様に多段増幅器において各段のＦＥＴ１０、７
７のソースを分離しておけば、これ等の直流特性を個別
に測定することができ、第１の実施例と同一の効果を得
ることができる。 （２） ＦＥＴ１０、７７の代りにバイポーラトランジ
スタを使用した高周波回路にも本発明を適用することが
できる。 （３） 基板２３の代りに積層基板を使用し、回路部
品、配線導体の一部又は全部を基板に埋設することがで
きる。
【図１】従来の回路基板装置を示す回路図である。
【図２】本発明の第１の実施例の回路基板装置の回路構
成を示す回路図である。
成を示す回路図である。
【図３】第１の実施例の回路基板装置と親基板とを示す
分解斜視図である。
分解斜視図である。
【図４】図３の回路基板装置の平面図である。
【図５】図４の回路基板装置の底面図である。
【図６】図３の回路基板装置を親基板に取付けたものの
一部拡大断面図である。
一部拡大断面図である。
【図７】図２のＦＥＴの特性測定回路を示す回路図であ
る。
る。
【図８】第２の実施例の回路基板装置を示す底面図であ
る。
る。
【図９】第３の実施例の回路基板装置を示す平面図であ
る。
る。
【図１０】図９の回路基板装置の底面図である。
【図１１】図９の回路基板装置の金属ケースに取付けた
ものの一部拡大断面図である。
ものの一部拡大断面図である。
【図１２】第４の実施例の回路基板装置の底面図であ
る。
る。
【図１３】第５の実施例の回路基板装置の回路構成を示
す回路図である。
す回路図である。
【図１４】第５の実施例の回路基板装置の底面図であ
る。
る。
【図１５】変形例の回路基板装置の回路構成を示す回路
図である。
図である。
３ 入力端子 ５、１１ 電源端子 １６ 出力端子 １７ａ、１７ｂ 第１及び第２のグランド端子 ４１、４２ 第１及び第２のグランド導体層 ４３ 分離領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01R 31/26 H03F 1/00 H05K 1/02
Claims (5)
- 【請求項１】 少なくとも第１の回路と前記第１の回路
に接続された第２の回路とが絶縁性基板の第１の主面上
又は内部に設けられ、 前記基板の前記第１の主面に対向する第２の主面に前記
第１の回路に接続された第１のグランド導体層と前記第
２の回路に接続された第２のグランド導体層とが互いに
電気的に分離されて設けられ、 前記第２の回路は一端が前記グランド導体層に接続され
た回路部品を有し、 前記回路部品の所定箇所とグランドとの間の電気的特性
の測定が可能であるように前記所定箇所に接続された端
子が前記基板の前記第１の主面に設けられていることを
特徴とする回路基板装置。 - 【請求項２】 前記回路部品はトランジスタであり、前
記第１の回路は前記トランジスタのドライブ回路である
請求項１記載の回路基板装置。 - 【請求項３】 前記第１の回路は、前記基板の前記第１
の主面に設けられた第１の端子と、前記第１の端子と前
記第１のグランド導体層との間に接続された第１及び第
２の抵抗の直列回路とから成り、前記第２の回路は、前
記基板の前記第１の主面上に設けられた第２の端子と、
前記第２の端子に接続されたドレインと前記第２のグラ
ンド導体層に接続されたソースと前記第１及び第２の抵
抗の相互接続点に接続されたゲートとを有する電界効果
トランジスタとから成ることを特徴とする請求項１記載
の回路基板装置。 - 【請求項４】 前記基板は前記第１の主面から前記第２
の主面に至る貫通孔を有し、前記貫通孔に接続導体が設
けられ、前記第２のグランド導体層は前記貫通孔の前記
接続導体を介して前記第１の主面の配線導体に接続され
ていることを特徴とする請求項１又は２又は３記載の回
路基板装置。 - 【請求項５】 グランド導体層を有する支持体又は金属
から成る支持体上に導電性接合材で取付けるための回路
基板装置であって、 少なくとも第１の回路と前記第１の回路に接続された第
２の回路とが絶縁性基板の第１の主面上又は内部に設け
られ、 前記基板の前記第１の主面に対向する第２の主面に前記
第１の回路に接続された第１のグランド導体層と前記第
２の回路に接続された第２のグランド導体層とが互いに
電気的に分離されて設けられ、 前記第２の回路は一端が前記グランド導体層に接続され
た回路部品を有し、 前記回路部品の所定箇所とグランドとの間の電気的特性
の測定が可能であるように前記所定箇所に接続された端
子が前記基板の前記第１の主面に設けられ、前記第１及
び第２のグランド導体層が前記支持体のグランド導体層
又は金属から成る支持体に導電性接合材で結合されるよ
うに構成されていることを特徴とする回路基板装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22072197A JP3315899B2 (ja) | 1997-08-01 | 1997-08-01 | 回路基板装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22072197A JP3315899B2 (ja) | 1997-08-01 | 1997-08-01 | 回路基板装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1152027A JPH1152027A (ja) | 1999-02-26 |
| JP3315899B2 true JP3315899B2 (ja) | 2002-08-19 |
Family
ID=16755485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22072197A Expired - Fee Related JP3315899B2 (ja) | 1997-08-01 | 1997-08-01 | 回路基板装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3315899B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI19992852A (fi) | 1999-12-31 | 2001-07-01 | Nokia Mobile Phones Ltd | Menetelmä ja sovitelma elektronisen laitteen EMC-suojauksen toteuttamiseksi sekä elektronisen laitteen piirilevy |
-
1997
- 1997-08-01 JP JP22072197A patent/JP3315899B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1152027A (ja) | 1999-02-26 |
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