JP3311632B2 - Signal waveform shaping circuit - Google Patents

Signal waveform shaping circuit

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JP3311632B2
JP3311632B2 JP08147897A JP8147897A JP3311632B2 JP 3311632 B2 JP3311632 B2 JP 3311632B2 JP 08147897 A JP08147897 A JP 08147897A JP 8147897 A JP8147897 A JP 8147897A JP 3311632 B2 JP3311632 B2 JP 3311632B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、信号波形整形回
路、および、信号波形整形回路を有した表示装置の駆動
回路に関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a signal waveform shaping circuit and a drive circuit of a display device having the signal waveform shaping circuit.

【0002】[0002]

【従来の技術】近年、テレビジョン、VTR(video ta
pe recorder)、コンピュータ、カーナビゲーションな
どの普及により、ディスプレイ装置の開発が活発に行わ
れている。特に、光変調部材として液晶を用いた液晶表
示装置即ちLCDは、小型、薄型、低消費電力等の点で
有利で、AV機器、OA機器に多く用いられている。以
下、表示装置としてLCDを挙げて説明する。
2. Description of the Related Art In recent years, televisions and VTRs (video ta
Display devices are being actively developed due to the spread of pe recorders, computers, and car navigation systems. In particular, a liquid crystal display device using a liquid crystal as a light modulation member, that is, an LCD is advantageous in terms of small size, thinness, low power consumption, and the like, and is widely used in AV equipment and OA equipment. Hereinafter, an LCD will be described as a display device.

【0003】図11は従来のLCDモジュールの構成を
示すブロック図である。図の左側のマトリクス回路はL
CDパネル部であり、走査線であるゲートライン(G
L)と信号線であるドレインライン(DL)が縦横に配
置されて交差しており、その各交点には、電界効果薄膜
トランジスタ即ちTFT(SE)が形成されている。各
TFT(SE)には液晶容量(LC)及び補助容量(S
C)が互いに並列に接続形成されている。これらTFT
(SE)、ゲートライン(GL)、ドレインライン(D
L)、補助容量(SC)、及び、液晶容量(LC)の一
方の電極は1枚の基板上に形成され、液晶容量の他方の
電極は他方の基板に一体的に形成されている。これら2
枚の基板間には液晶が介在され、液晶容量(LC)の誘
電層となっている。ゲートライン(GL)は、主にシフ
トレジスタからなるゲートドライバー(GD)により駆
動され、ドレインライン(DL)は、主にシフトレジス
タ、サンプリング回路、必要によりホールド回路からな
るドレインドライバー(DD)により駆動される。
FIG. 11 is a block diagram showing a configuration of a conventional LCD module. The matrix circuit on the left side of the figure is L
The gate lines (G
L) and a drain line (DL) as a signal line are arranged vertically and horizontally and intersect, and a field-effect thin film transistor or TFT (SE) is formed at each intersection. Each TFT (SE) has a liquid crystal capacitance (LC) and an auxiliary capacitance (S
C) are connected and formed in parallel with each other. These TFT
(SE), gate line (GL), drain line (D
L), one electrode of the storage capacitor (SC), and one electrode of the liquid crystal capacitor (LC) are formed on one substrate, and the other electrode of the liquid crystal capacitor is formed integrally with the other substrate. These two
Liquid crystal is interposed between the two substrates, and forms a dielectric layer of a liquid crystal capacitance (LC). The gate line (GL) is mainly driven by a gate driver (GD) composed of a shift register, and the drain line (DL) is mainly driven by a drain driver (DD) composed of a shift register, a sampling circuit and, if necessary, a hold circuit. Is done.

【0004】図の右側は、コントローラ部である。外部
から受信された複合映像信号は、色復調、輝度補正など
を行うビデオインタフェース回路(VDINT)に入力
され、ここで原画信号が作成されてドレインドライバー
(DD)に供給される。複合映像信号はまた、同期分離
回路(SYN)に入力されて、垂直及び水平同期信号が
取り出される。同期分離回路(SYN)では、水平同期
パルス及び垂直同期パルスが作成され、水平同期パルス
は、更に位相比較器(PD)に入力される。位相比較器
(PD)は、電圧制御発振器(VCO)、ローパスフィ
ルター(LPF)とともに閉ループを成し、周知のPL
L(phase locked loop)回路を構成している。同期パ
ルスにより位相が調整されて安定した発信周波数に制御
されたVCO発信クロックは、水平カウンタ及び水平デ
コーダからなる水平タイミング制御部(HCD)に入力
される。ここでVCO発振クロックは分周および計数が
行われ、水平クロックパルス、水平スタートパルスが作
成されて、ドレインドライバー(DD)に供給されると
ともに、垂直クロックパルスが作成されてゲートドライ
バー(GD)に供給される。水平タイミング制御部(H
CD)のクロックパルスは、更に、垂直カウンタ及び垂
直デコーダからなる垂直タイミング制御部(VCD)に
供給されて分周され、垂直スタートパルス、極性反転信
号などが作成される。また、垂直同期パルスは垂直タイ
ミング制御部(VCD)に供給され、カウンターをリセ
ットすることにより原画信号との同期を取っており、垂
直スタートパルスはゲートドライバー(GD)に供給さ
れる。
The right side of the figure is a controller. A composite video signal received from the outside is input to a video interface circuit (VDINT) that performs color demodulation, luminance correction, and the like, where an original image signal is created and supplied to a drain driver (DD). The composite video signal is also input to a sync separation circuit (SYN) to extract vertical and horizontal sync signals. In the sync separation circuit (SYN), a horizontal sync pulse and a vertical sync pulse are created, and the horizontal sync pulse is further input to a phase comparator (PD). The phase comparator (PD) forms a closed loop together with a voltage controlled oscillator (VCO) and a low-pass filter (LPF), and a well-known PL.
An L (phase locked loop) circuit is configured. The VCO transmission clock whose phase is adjusted by the synchronization pulse and controlled to a stable transmission frequency is input to a horizontal timing control unit (HCD) including a horizontal counter and a horizontal decoder. Here, the VCO oscillation clock is divided and counted, a horizontal clock pulse and a horizontal start pulse are created and supplied to a drain driver (DD), and a vertical clock pulse is created and sent to a gate driver (GD). Supplied. Horizontal timing controller (H
The clock pulse of CD) is further supplied to a vertical timing control unit (VCD) including a vertical counter and a vertical decoder, and is divided to generate a vertical start pulse, a polarity inversion signal, and the like. The vertical synchronizing pulse is supplied to a vertical timing controller (VCD), and is synchronized with the original image signal by resetting a counter. The vertical start pulse is supplied to a gate driver (GD).

【0005】このように、同期信号により位相制御され
たPLL発信クロックは、水平カウンタ及び垂直カウン
タにより分周されて、1水平期間または1垂直期間に同
期したクロックパルス及び各スタートパルスが作成され
る。ゲートドライバーは、1垂直期間を更に走査線数で
割って得られる1水平期間毎に、ゲートライン(GL)
を順次選択走査してHレベルを印加していく。一方、ド
レインドライバー(DD)においては、ビデオインタフ
ェース(VDINT)より各画素に割り当てられる画素
信号電圧がシリーズに配列された原画信号が供給されて
いる。そして、1水平期間を更に信号線数で割って得ら
れる期間毎に原画信号より画素信号電圧をサンプリング
して、場合によっては1ライン分の全データが揃うまで
ホールドキャパシタに一時保持された後に各ドレインラ
イン(DL)に供給していく。この時、1水平期間に同
期して選択されたゲートライン(GL)上のTFT(S
E)が全てONされ、各液晶容量(LC)に電圧が印加
される。1垂直期間について行われるこのような作業を
全走査線についても順次行うことにより、1フレーム分
の画面が作成され、更にこのような作業が繰り返し行わ
れることにより、全画素について書き換えが続けられ、
動画の表示が行われる。
As described above, the PLL oscillation clock phase-controlled by the synchronization signal is frequency-divided by the horizontal counter and the vertical counter to generate a clock pulse synchronized with one horizontal period or one vertical period and each start pulse. . The gate driver generates a gate line (GL) for each horizontal period obtained by dividing one vertical period by the number of scanning lines.
Are sequentially selected and scanned to apply H level. On the other hand, in the drain driver (DD), an original image signal in which pixel signal voltages allocated to respective pixels are arranged in series is supplied from a video interface (VDINT). Then, the pixel signal voltage is sampled from the original image signal for each period obtained by further dividing one horizontal period by the number of signal lines. In some cases, the pixel signal voltage is temporarily held in a hold capacitor until all data for one line is collected. Supply to the drain line (DL). At this time, the TFT (S) on the gate line (GL) selected in synchronization with one horizontal period
E) are all turned on, and a voltage is applied to each liquid crystal capacitance (LC). By sequentially performing such work for one vertical period also for all scanning lines, a screen for one frame is created, and by repeating such work, rewriting for all pixels is continued.
The video is displayed.

【0006】最近では、透明な基板上に、移動度が数百
cm2/V・sに達する多結晶シリコン(p−Si)を
作成する技術を用いることにより、画素のスイッチング
用のTFT(SE)のみならず、N−chとP−chの
TFTを作成してCMOSを構成することにより、ゲー
トドライバー(GD)およびドレインドライバー(D
D)をも同一の基板上に作り込み、ドライバー(GD,
DD)部をLCDパネル内に内蔵した駆動回路内蔵型L
CDが開発されている。
Recently, a pixel switching TFT (SE) has been developed by using a technique of forming polycrystalline silicon (p-Si) having a mobility of several hundred cm 2 / V · s on a transparent substrate. In addition, by forming N-ch and P-ch TFTs to form a CMOS, a gate driver (GD) and a drain driver (D
D) is also fabricated on the same substrate, and the driver (GD,
DD) part with built-in drive circuit built in LCD panel
CDs are being developed.

【0007】駆動回路内蔵型では、全てのLCDパネル
内の全てのトランジスタ素子が、p−SiTFTにより
形成されている。p−SiTFTの動作速度は、画素部
のスイッチングには十分であるが、ドライバー(GD,
DD)部を構成するにはやや不十分である。即ち、p−
SiTFTによりドライバー回路の作成は可能となる
が、動作速度の点で十分とは言えない。従って、原画信
号を複数に分割してできるだけ低い周波数で供給すると
いった工夫が成されている。
In the drive circuit built-in type, all transistor elements in all LCD panels are formed by p-Si TFTs. The operation speed of the p-Si TFT is sufficient for switching of the pixel portion, but the driver (GD,
It is somewhat insufficient to constitute the DD) section. That is, p-
Although a driver circuit can be formed by the SiTFT, it cannot be said that the operation speed is sufficient. Therefore, a device has been devised in which the original image signal is divided into a plurality of signals and supplied at the lowest possible frequency.

【0008】図12は、p−SiTFTLCDのドレイ
ンドライバー(DD)の構成例である。上段部にシフト
レジスタ(S/H)、中段部に原画信号が供給されたビ
デオデータライン(VL1,2,3,4)、下段部にサ
ンプリング用トランスファゲート(SW)がある。ここ
では、点順次駆動を挙げている。即ち、サンプリングゲ
ート(SW)は、シフトレジスタ(S/R)からの各段
出力によりオンオフが制御され、各々のビデオデータラ
イン(VL1、2、3、4)に供給された原画データか
ら各列に割り当てるべき画素データを選択し、各ドレイ
ンライン(DL)へと送出する。
FIG. 12 shows a configuration example of a drain driver (DD) of a p-Si TFT LCD. The upper part has a shift register (S / H), the middle part has video data lines (VL1, 2, 3, 4) to which original picture signals have been supplied, and the lower part has a sampling transfer gate (SW). Here, the dot sequential driving is mentioned. That is, the ON / OFF of the sampling gate (SW) is controlled by the output of each stage from the shift register (S / R), and each column is converted from the original image data supplied to each video data line (VL1, 2, 3, 4). Is selected and transmitted to each drain line (DL).

【0009】図13は、原画データVDL1,2,3,
4と、画素データPXDとの関係を示すタイミング図で
ある。ここでの例は4分割であり、各ビデオデータライ
ン(VL1、2、3、4)には、4画素毎の画素データ
が、1/4周波数のアナログ信号としてシリアルに供給
されている。即ち、4ドット期間同一の画素データが供
給される。サンプリング期間は、これら4ドット期間の
最後の1ドット期間であるので、サンプリング時には原
画信号の遅延分が回復され、正確な画素信号電圧がサン
プリングされる。
FIG. 13 shows original image data VDL 1, 2, 3,
FIG. 4 is a timing chart showing a relationship between the pixel data PXD and pixel data PXD. In this example, the image data is divided into four, and pixel data of every four pixels is serially supplied to each video data line (VL1, 2, 3, 4) as an analog signal of 1/4 frequency. That is, the same pixel data is supplied for four dot periods. Since the sampling period is the last one dot period of these four dot periods, the delay of the original image signal is recovered at the time of sampling, and an accurate pixel signal voltage is sampled.

【0010】[0010]

【発明が解決しようとする課題】原画信号は、ドレイン
ドライバー(DD)内での寄生抵抗および寄生容量から
なる積分回路により波形の歪みが生じるが、このような
歪みは、画素信号電圧の振幅が減少し、輝度あるいはコ
ントラスト比が低下する問題を招いていた。特に、原画
信号の供給端から遠い側の端部、あるいは、画面の中央
部、更に、基板の大型化に伴って顕著になっている。
The original image signal is distorted in waveform by an integration circuit including a parasitic resistance and a parasitic capacitance in a drain driver (DD). Such distortion causes the amplitude of the pixel signal voltage to be reduced. This causes a problem that the luminance or the contrast ratio decreases. In particular, it has become remarkable with an end portion far from the supply end of the original image signal, a central portion of the screen, and a larger substrate.

【0011】このような問題は、図12および図13に
示すように、原画信号を複数に分割し、周波数を低くす
ることにより、ある程度は解消される。更に、前の画素
信号電圧と後の画素信号電圧との差が大きい場合には、
前の画素信号電圧と後の画素信号電圧との差が小さい場
合よりも、前の画素信号電圧が後の画素信号電圧に及ぼ
す影響が大きくなるといった問題がある。即ち、前の画
素信号電圧と後の画素信号電圧との差が大きいと、原画
信号電圧の変化に長時間を要するため、前の画素信号電
圧のレベルに従って、後の画素信号電圧が変化してしま
う。
Such a problem can be solved to some extent by dividing the original picture signal into a plurality of parts and lowering the frequency as shown in FIGS. Further, when the difference between the previous pixel signal voltage and the subsequent pixel signal voltage is large,
There is a problem that the influence of the previous pixel signal voltage on the subsequent pixel signal voltage is greater than when the difference between the previous pixel signal voltage and the subsequent pixel signal voltage is small. In other words, if the difference between the previous pixel signal voltage and the subsequent pixel signal voltage is large, it takes a long time to change the original image signal voltage, so that the subsequent pixel signal voltage changes according to the level of the previous pixel signal voltage. I will.

【0012】4分割の場合、ある列の表示が4列後の列
に影響を及ぼすが、更に、点順次駆動では、サンプリン
グ以降、即ち、ドレインライン(DL)の寄生抵抗と寄
生容量、および、TFT(SE)と液晶容量(LC)お
よび補助容量(SC)からなる積分回路によっても信号
が歪まされるので、最終的に画素に書き込まれるデータ
の歪みは無視できないものとなる。このようにある位置
の表示情報が遠くの表示位置にも影響を及ぼすと、表示
画面全体として見れば、ゴーストとして視認され、表示
品位を悪化させることとなっていた。
In the case of four divisions, the display of a certain column affects the column after four columns. In the dot sequential driving, furthermore, after sampling, that is, the parasitic resistance and the parasitic capacitance of the drain line (DL), and Since the signal is also distorted by the integration circuit including the TFT (SE), the liquid crystal capacitor (LC), and the auxiliary capacitor (SC), the distortion of the data finally written to the pixel cannot be ignored. If the display information at a certain position also affects a distant display position as described above, the entire display screen is visually recognized as a ghost, and the display quality is deteriorated.

【0013】このようなゴーストは、分割数を増加する
ことで解消されるが、原画信号の処理、および、ドレイ
ンドライバー(DD)の複雑化を招き、コスト的に好ま
しくない。
Although such a ghost can be solved by increasing the number of divisions, the processing of the original image signal and the complexity of the drain driver (DD) are caused, which is not preferable in terms of cost.

【0014】[0014]

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、入力信号の波形の立ち上がりまたは/およ
び立ち下がりエッジを強調することにより、出力信号の
波形を整形する信号波形整形回路において、前記入力信
の基準クロックのn(nは自然数)周期期間遅延させ
る遅延手段と、前記遅延手段から出力された遅延信号と
前記入力信号との差分を取る減算手段と、前記減算手段
から出力された差分信号が入力され、前記差分信号の振
幅に合わせて前記差分信号の振幅を所望幅増幅する振幅
増幅手段と、前記入力信号および前記振幅増幅手段から
出力された補正信号を各々前記基準クロックのn周期毎
の情報を含んだn倍の周期のn個の信号に分割する分割
手段と、分割された各々のn個の分割入力信号と分割補
正信号とを切換える切換手段と、を有し、前記分割入力
信号の各周期期間内の所定位置期間の振幅を前記所望幅
増幅したn個の整形信号を作成する構成である。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has been made in view of the above-mentioned problems, and a signal waveform shaping circuit for shaping the waveform of an output signal by emphasizing the rising or falling edge of the waveform of an input signal. , A delay means for delaying an n (n is a natural number) period of a reference clock of the input signal, a subtraction means for obtaining a difference between the delay signal output from the delay means and the input signal, and an output from the subtraction means. The amplified difference signal is input, an amplitude amplifying means for amplifying the amplitude of the difference signal by a desired width in accordance with the amplitude of the difference signal, and the correction signal output from the input signal and the amplitude amplifying means are each used as the reference clock. dividing means for dividing the n cycle every n times that contains information of the n signals of period, divided each of the n divided input signal and the divided correction signal switching of It comprises a switching means, the, is configured to create n number of shaped signal the amplitude of the predetermined position period the desire width amplified in each cycle period of the divided input signal.

【0015】これにより、立ち上がりあるいは立ち下が
りの前後の振幅差の大きさに合わせて最適な補正が行わ
れるので、信号の遅延による歪みが解消され、より原信
号に近い波形の信号が得られる。また、複数周期毎の情
報を含んで複数に分割された低周波情報信号に対して波
形整形が行われるので、低周波分割による信号遅延の回
復余地の拡大と、信号処理自体の簡易化が達成された。
[0015] Thus, since the optimum correction is performed in accordance with the magnitude of the amplitude difference before and after the rise or fall, distortion due to signal delay is eliminated, and a signal having a waveform closer to the original signal is obtained. In addition, since the waveform shaping is performed on the low frequency information signal divided into a plurality including the information for each of a plurality of cycles, the room for recovering the signal delay by the low frequency division is expanded and the signal processing itself is simplified. Was done.

【0016】[0016]

【発明の実施の形態】図1は本発明の実施形態に係る信
号波形整形回路の構成図である。整形すべきデータ信号
VDを例えば4周期期間遅延する遅延回路(1)と、遅
延回路(1)から出力された遅延信号DLとデータ信号
VDとの減算を行う減算回路(2)と、減算回路(2)
から出力された差分信号DFの振幅に応じた増幅率で遅
延信号DLを振幅増幅する振幅増幅回路(3)と、デー
タ信号VDを4周期毎の情報を有した1/4周波数の4
つの信号vd1、2、3、4に分割するデータ信号分割
回路(4)と、振幅増幅回路(3)から出力された補正
信号RDをデータ信号分割回路(3)と同様に4つに分
割する補正信号分割回路(5)と、データ信号分割回路
(4)および補正信号分割回路(5)から出力された、
各々同位相の分割データ信号vd1、2、3、4と分割
補正信号rd1、2、3、4とを、データ信号VDと同
じ周波数のクロックまたはその分周クロックに基づい
て、切り換え選択することにより、各々、データ信号の
1周期中の一部で振幅が増幅された4つの分割整形信号
VDL1、2、3、4を出力する切換回路(6)とから
なる。
FIG. 1 is a block diagram of a signal waveform shaping circuit according to an embodiment of the present invention. A delay circuit (1) for delaying the data signal VD to be shaped by, for example, four periods, a subtraction circuit (2) for subtracting the delay signal DL output from the delay circuit (1) from the data signal VD, and a subtraction circuit (2)
An amplitude amplifying circuit (3) for amplifying the delay signal DL with an amplification factor corresponding to the amplitude of the differential signal DF output from the FD-D, and converting the data signal VD to a 1/4 frequency signal having information for every four cycles.
A data signal dividing circuit (4) that divides the signal into two signals vd1, 2, 3, and 4, and a correction signal RD output from the amplitude amplifying circuit (3) is divided into four like the data signal dividing circuit (3). A correction signal dividing circuit (5), a data signal dividing circuit (4), and a correction signal dividing circuit (5).
By switching and selecting the divided data signals vd1, 2, 3, and 4 and the divided correction signals rd1, 2, 3, and 4 having the same phase, respectively, based on a clock having the same frequency as the data signal VD or a frequency-divided clock thereof. , each composed of a switching circuit (6) in which the amplitude outputs four division shaped signal VDL1,2,3,4 amplified by some in one period of the data signal.

【0017】この信号波形整形回路は、例えば、複数分
割・点順次駆動のp−SiTFTLCDにて採用され、
図11のビデインタフェース(VDINT)内で、R、
G、B毎に各ビデオデータ信号を4分割するとともに波
形整形を行うものである。図2は、ドレインドライバー
(DD)に供給される同一のビデオデータ信号VDで立
ち上がり(あるいは立ち下がり)の前と後の振幅差が比
較的小さい場合、ドライバー内のビデオデータライン
(VL)での実際の信号波形を比較したものである。
This signal waveform shaping circuit is employed, for example, in a p-Si TFT LCD of a plurality of divided / dot sequential driving.
In the video interface (VDINT) of FIG.
Each video data signal is divided into four for each of G and B, and waveform shaping is performed. FIG. 2 shows that the same video data signal VD supplied to the drain driver (DD) has a relatively small amplitude difference before and after the rising (or falling), so that the video data line (VL) in the driver can be used. This is a comparison of actual signal waveforms.

【0018】図2(a)はデータ信号分割回路(4)に
て4分割された1つの分割ビデオデータ信号vdの波
形、図2(b)は切換回路(6)から出力された各ビデ
オデータ信号VDL、即ち、本発明により整形された信
号波形、図2(c)はその信号波形がドレインドライバ
ー(DD)にて遅延された実際の出力波形である。ま
た、図2(d)はビデオデータ信号VDの波形の整形を
行わない従来の場合、図2(e)はその時の出力波形、
そして、図2(f)はビデオデータ信号の波形整形を一
定の補正量で行った比較例、図2(g)はその時の出力
波形である。
[0018] FIG. 2 (a) each video data output from the one divided video data signal vd of waveforms 4 divided by the data signal division circuit (4), FIG. 2 (b) switching circuit (6) The signal VDL, that is, the signal waveform shaped according to the present invention, and FIG. 2C is the actual output waveform whose signal waveform is delayed by the drain driver (DD). FIG. 2D shows a conventional case where the waveform of the video data signal VD is not shaped, and FIG. 2E shows an output waveform at that time.
FIG. 2F shows a comparative example in which waveform shaping of the video data signal is performed with a fixed correction amount, and FIG. 2G shows an output waveform at that time.

【0019】図2(b)(c)より、立ち上がり(立ち
下がり)部のエッジを最適に強調した波形に整形されて
いるので、信号の遅延があっても、歪みは小さいものに
抑えられている。また図2(d)(e)では、波形整形
を行っていないが、立ち上がり(立ち下がり)前後の変
化幅が小さいので、複数分割構成により各ビデオデータ
ラインの周波数が小さくされているので、信号の遅延が
回復する余地があるのでサンプリング時には影響は出な
い。
2 (b) and 2 (c), the waveform is shaped so that the edge of the rising (falling) portion is optimally emphasized, so that even if the signal is delayed, the distortion is suppressed to a small level. I have. In FIGS. 2D and 2E, waveform shaping is not performed. However, since the width of change before and after rising (falling) is small, the frequency of each video data line is reduced by a plurality of divided structures, Since there is room for recovery of the delay, there is no effect at the time of sampling.

【0020】ところが、図2(f)(g)より、立ち上
がり(立ち下がり)前後の差分が小さいにも関わらず、
一定の補正、この場合、大きすぎる補正のために、強調
されたエッジの影響がサンプリング時にまで残ってしま
い、結局、前の画素信号電圧が後の画素信号電圧に影響
を及ぼしていることが分かる。図3は、ドレインドライ
バー(DD)に供給される同一のビデオデータ信号で立
ち上がり(あるいは立ち下がり)の前と後の振幅差が比
較的大きい場合、ドライバー内のビデオデーアライン
(VL)での実際の信号波形を比較したものである。
However, as shown in FIGS. 2F and 2G, the difference before and after the rising (falling) is small.
Due to a constant correction, in this case a correction that is too large, the effect of the emphasized edge remains until the sampling, and it can be seen that, in the end, the previous pixel signal voltage affects the subsequent pixel signal voltage. . FIG. 3 shows the case where the same video data signal supplied to the drain driver (DD) has a relatively large amplitude difference before and after the rising (or falling) and the actual video data line (VL) in the driver. Are compared.

【0021】図3の各波形に関する信号処理は、図2と
同じである。但し、図2(a)でビデオデータ信号の振
幅は大きく、また、それに伴って、図3(b)の補正量
は図2の場合のよりも大きくなっている。このため、図
3(c)からわかるように、ビデオデータ信号の変化幅
が大きくなっても、その変化量に合わせて補正量も十分
に大きくされているので、信号遅延の影響がサンプリン
グ時には消えている。
The signal processing for each waveform in FIG. 3 is the same as in FIG. However, in FIG. 2A, the amplitude of the video data signal is large, and accordingly, the correction amount in FIG. 3B is larger than that in FIG. For this reason, as can be seen from FIG. 3C, even if the change width of the video data signal is large, the correction amount is sufficiently large in accordance with the change amount, so that the influence of the signal delay disappears during sampling. ing.

【0022】図3(d)(e)では、ビデオデータ信号
の変化量が大きいので、周波数を低下させただけでは信
号遅延の回復が間に合わず、サンプリング時に影響が出
ている。図3(f)(g)は、立ち上がり(立ち下が
り)前後の差分が大きいので、一定の補正、この場合、
小さすぎる補正のために、強調されたエッジの効果が不
足し、やはりサンプリング時に前の画素信号電圧が後の
画素信号電圧に影響を及ぼしている。
In FIGS. 3D and 3E, since the amount of change in the video data signal is large, the signal delay cannot be recovered in time by merely lowering the frequency, and the sampling time is affected. In FIGS. 3F and 3G, since the difference before and after the rise (fall) is large, a certain correction, in this case,
Due to the correction being too small, the effect of the emphasized edge is insufficient, and again the previous pixel signal voltage affects the subsequent pixel signal voltage during sampling.

【0023】[0023]

【実施例】以下、本発明をp−SiTFTLCDに適用
した例を詳細に説明する。図4は、図11のビデオイン
タフェース回路(VDINT)内の一部ブロック図であ
る。色復調されたR、G、Bのデータ信号R、G、B
は、各々、コントラスト調整回路(50)およびガンマ
補正回路(51)を介して、本発明のデータ信号分割・
波形整形回路(52)に送られる。データ信号分割・波
形整形回路(52)にて、4周期毎の情報を含んだ1/
4周波数の分割ビデオデータ信号VDL1、2、3、4
が作成される。これら分割ビデオデータ信号VDL1、
2、3、4は、D/A変換器(53)、アナログスイッ
チ回路(54)により、ドット反転のための所定の極性
整列が行われ、バッファ回路(55)にて、所定の電流
を有したR、G、Bのビデオデータ信号VR、VG、V
Bとして、ドレインドライバー(DD)に供給される。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an example in which the present invention is applied to a p-Si TFT LCD will be described in detail. FIG. 4 is a partial block diagram of the video interface circuit (VDINT) of FIG. R, G, B data signals R, G, B color demodulated
Are respectively connected to a data signal dividing / composing device of the present invention via a contrast adjusting circuit (50) and a gamma correcting circuit (51).
The signal is sent to the waveform shaping circuit (52). The data signal division / waveform shaping circuit (52) includes 1/4
4 frequency divided video data signals VDL1, 2, 3, 4
Is created. These divided video data signals VDL1,
In 2, 3, and 4, a predetermined polarity alignment for dot inversion is performed by a D / A converter (53) and an analog switch circuit (54), and a predetermined current is provided in a buffer circuit (55). R, G, B video data signals VR, VG, V
B is supplied to a drain driver (DD).

【0024】図5は、図4に示された本発明のデータ信
号分割・波形整形回路(52)の詳細なブロック図であ
る。データ信号VDは、4つのフリップフロップ(1
9)からなる遅延回路(11)にて、4ドット期間遅延
され、減算回路(12)に送られる。減算回路(12)
では、当該のデータ信号VDと遅延回路(11)から送
られた4ドット期間前のデータ信号DLとの差分を取
り、フロップフロップ(19)を介して補正量調整回路
(13)に送られる。この補正量調整回路(13)に
は、ROMに補正用データが保持され、減算回路(1
2)から出された差分データDFによりアドレスが制御
されて、差分に応じた補正用データが出力される。この
補正用データは、加減算回路(14)に送られ、当該の
データ信号に、その極性に基づいて加算または減算が行
われ、データ信号の振幅が増幅された補正データ信号R
Dが作成される。
FIG. 5 is a detailed block diagram of the data signal dividing / shaping circuit (52) of the present invention shown in FIG. The data signal VD has four flip-flops (1
The signal is delayed by 4 dot periods in the delay circuit (11) composed of 9) and sent to the subtraction circuit (12). Subtraction circuit (12)
Then, the difference between the data signal VD and the data signal DL sent four dots before sent from the delay circuit (11) is calculated and sent to the correction amount adjusting circuit (13) via the flop flop (19). The correction amount adjustment circuit (13) holds correction data in a ROM, and a subtraction circuit (1).
The address is controlled by the difference data DF output from 2), and correction data corresponding to the difference is output. The correction data is sent to an addition / subtraction circuit (14), where addition or subtraction is performed on the data signal based on the polarity thereof, and the correction data signal R whose data signal amplitude is amplified.
D is created.

【0025】これら、当該のデータ信号VD、および、
振幅が増幅された補正データ信号RDは、各々、分割回
路(16)(17)および切換回路(18)からなる4
つの分割データ信号作成回路(15)に送られ、4ドッ
ト毎のデータを有した、4つのビデオデータ信号VDL
1、2、3、4が作成される。これらのビデオデータ信
号VDL1、2、3、4は同位相で、同時にドレインド
ライバー(DD)の各ビデオデータライン(VL1、
2、3、4)に供給される。
These data signals VD and
The corrected data signal RD having the amplified amplitude is composed of a divided circuit (16) (17) and a switching circuit (18).
Four video data signals VDL sent to two divided data signal creation circuits (15) and having data for every four dots
1, 2, 3, and 4 are created. These video data signals VDL1,2,3,4 are in phase and at the same time each video data line (VL1,
2, 3, 4).

【0026】図6は、図5に示された分割データ信号作
成回路(15)の更に詳細なブロック図である。データ
信号VD用の分割回路(16)を構成する2つのD−F
F(21)(22)と、補正データ信号用の分割回路
(17)を構成する2つのD−FF(23)(24)、
および、切換回路(18)を構成する2つのANDゲー
ト(25)(26)とORゲート(27)からなる。
FIG. 6 is a more detailed block diagram of the divided data signal generating circuit (15) shown in FIG. Two DFs forming a division circuit (16) for the data signal VD
F (21) and (22), and two D-FFs (23) and (24) constituting a division circuit (17) for the correction data signal;
And consists of two AND gates constituting the switching circuit (18) (25) (26) an OR gate (27).

【0027】また、クロック分周回路(28)には水平
同期パルスHSYNCとドットクロックDCKが供給さ
れて、ドットクロックの周波数が1/4に分周されると
ともに、位相が90°づつ異なる1/4デューティの分
割クロックCK1、2、3、4が作成されている。4つ
の分割データ信号作成回路(15)のうち3つは図6と
同じ構成で、そのうち、第1の分割データ信号作成回路
(15)には、クロック分周回路(28)よりクロック
CK1とクロックCK4が供給されている。即ち、クロ
ックCK1がD−FF(21)(23)のクロック入力
に、クロックCK4がD−FF(22)(24)に供給
されている。
Further, a horizontal frequency synchronizing pulse HSYNC and a dot clock DCK are supplied to the clock frequency dividing circuit (28), so that the frequency of the dot clock is frequency-divided by 、 and the phase is different by 90 °. Four-duty divided clocks CK1, 2, 3, and 4 are created. Three of the four divided data signal generation circuits (15) have the same configuration as in FIG. 6, and among them, the first divided data signal generation circuit (15) has the clock CK1 and the clock CK1 supplied from the clock frequency dividing circuit (28). CK4 is supplied. That is, the clock CK1 is supplied to the clock input of the D-FFs (21) and (23), and the clock CK4 is supplied to the D-FFs (22) and (24).

【0028】データ信号VDは、D−FF(21)にD
入力され、そのQ出力(LT1)は次のD−FF(2
2)にD入力され、そのQ出力(vd1)はANDゲー
ト(25)の一方の入力端に供給される。補正データ信
号RDは、D−FF(23)にD入力され、そのQ出力
(LT1)は次のD−FF(24)にD入力され、その
Q出力(rd1)はANDゲート(26)の一方の入力
端に供給される。
The data signal VD is applied to the D-FF (21).
The Q output (LT1) is input to the next D-FF (2
D is input to 2), and its Q output (vd1) is supplied to one input terminal of an AND gate (25). The correction data signal RD is D-input to a D-FF (23), its Q output (LT1) is D-input to the next D-FF (24), and its Q output (rd1) is input to an AND gate (26). It is supplied to one input end.

【0029】ANDゲート(25)(26)の他方の入
力端には、クロックCK4に基づいた選択クロックSE
L、例えばクロックCK4の反転クロックおよび非反転
クロックが各々供給されている。これらANDゲート
(25)(26)の出力は、ORゲート(27)に供給
され、分割整形されたビデオデータ信号VDL1として
出力される。
The other input terminal of each of the AND gates (25) and (26) has a selected clock SE based on the clock CK4.
L, for example, an inverted clock and a non-inverted clock of the clock CK4 are supplied. The outputs of these AND gates (25) and (26) are supplied to an OR gate (27) and output as a divided and shaped video data signal VDL1.

【0030】第2および第3の分割データ信号作成回路
(15)にはクロックCK1の替わりに、位相が異なる
クロックCK2、CK3が供給され、各々、分割整形さ
れたビデオデータ信号VDL2、VDL3が作成され
る。図7は、分割データ信号作成回路(15)の残りの
1つのブロック図である。データ信号VD用の分割回路
(16)を構成するD−FF(21)と、補正データ信
号用の分割回路(17)を構成するD−FF、および、
切換回路(18)を構成する2つのANDゲート(2
5)(26)とOAゲート(27)からなる。D−FF
(21)(23)のクロック入力はクロックCK4が供
給されている。
Instead of the clock CK1, clocks CK2 and CK3 having different phases are supplied to the second and third divided data signal generating circuits (15) to generate divided and shaped video data signals VDL2 and VDL3, respectively. Is done. FIG. 7 is a block diagram of the remaining one of the divided data signal generation circuits (15). A D-FF (21) forming a dividing circuit (16) for the data signal VD, a D-FF forming a dividing circuit (17) for the correction data signal, and
Two AND gates constituting the switching circuit (18) (2
5) Consists of (26) and OA gate (27). D-FF
(21) The clock input of (23) is supplied with the clock CK4.

【0031】図8および図9は、各々、このような分割
回路(16)(17)にて、データ信号VDおよび補正
データ信号RDが分割・分周される様子を示すタイミン
グ図である。また、図10は、これら分割データ信号v
d1、2、3、4と分割補正データ信号rd1、2、
3、4より、分割整形された4つのビデオデータ信号V
DL1、2、3、4が作成される様子を示したタイミン
グ図である。
FIGS. 8 and 9 are timing charts showing how the data signal VD and the correction data signal RD are divided and divided by such dividing circuits (16) and (17), respectively. FIG. 10 shows these divided data signals v
d1, 2, 3, 4 and the divided correction data signals rd1, 2,
From the three and four, four divided and shaped video data signals V
FIG. 4 is a timing chart showing how DLs 1, 2, 3, and 4 are created.

【0032】分割される前のデータ信号VDの所定位置
のデータを比較して、その結果、最適に補正された補正
データ信号RDを作成し、これら、データ信号VDと補
正データ信号RDとをパラレルに同様の4分割を行う。
そして、各々、分割されたデータを対応させて切換を行
い、1周期期間中の初めの1/4周期期間で補正データ
RDnに切り換え出力し、残りの3/4周期期間で原デ
ータVDnに切換え出力することにより、分割されたデ
ータ信号vdの立ち上がり(立ち下がり)直後の振幅を
増幅した形で波形整形が行われる。
The data at a predetermined position of the data signal VD before the division is compared, and as a result, a corrected data signal RD that is optimally corrected is created. These data signal VD and the corrected data signal RD are parallelized. Is similarly divided into four.
And each performs switching the divided data in association, outputs switched to the correction data RDn at 1/4 cycle period beginning during one cycle period, the original data VDn in the remaining 3/4 cycle period switching By outputting, the waveform shaping is performed in such a manner that the amplitude immediately after the rising (falling) of the divided data signal vd is amplified.

【0033】また、この時、1周期期間は4ドット期間
であるので、分割クロックCK4をそのまま利用するこ
とで、1:3のデータ補正ができる。他に、例えば1:
1の補正を行う際には、クロック分周回路(28)に
て、1/2デューティの選択クロックを作成し、クロッ
ク選択回路(29)にてこれに切り換えることにより実
現される。
At this time, since one cycle period is a four-dot period, data correction of 1: 3 can be performed by using the divided clock CK4 as it is. Alternatively, for example 1:
When the correction of 1 is performed, the clock dividing circuit (28) creates a 1/2 duty selection clock, and the clock selection circuit (29) switches to this.

【0034】[0034]

【発明の効果】以上の説明より明らかな如く、表示装置
等に供給すべき原画信号を、複数周期毎の情報を含んだ
複数個に分割するとともに、これら分割された原画信号
の立ち上がり、および、立ち下がりの前後の変化量に合
わせた補正が行われ、表示装置に最適な信号波形整形が
可能となった。即ち、表示装置の駆動回路の速度に合わ
せるために、供給する原画信号を分割して周波数を低下
すると同時に、分割された原画信号の立ち上がりおよび
立ち下がり部のエッジを強調することで、いっそう効果
的な波形整形が実現された。
As is apparent from the above description, the original picture signal to be supplied to the display device or the like is divided into a plurality of pieces including information of a plurality of cycles, and the rising of the divided original picture signal and Correction according to the amount of change before and after the fall was performed, and signal waveform shaping optimal for the display device became possible. That is, in order to match the speed of the drive circuit of the display device, the original image signal to be supplied is divided to lower the frequency and, at the same time, the edges of the divided original image signal are emphasized at the rising and falling edges, so that it is more effective. Waveform shaping was realized.

【0035】また、分割数を多くすることによる信号処
理の複雑化、コストの増大、十分な整形効果を得るため
の補正量を多くすることに伴う信号誤差発生等の問題が
際緒言に抑えられた。
Further, problems such as complication of signal processing due to an increase in the number of divisions, an increase in cost, and occurrence of a signal error due to an increase in a correction amount for obtaining a sufficient shaping effect can be suppressed. Was.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態にかかる信号波形整形回路
の構成図である。
FIG. 1 is a configuration diagram of a signal waveform shaping circuit according to an embodiment of the present invention.

【図2】本発明の作用効果を示す波形図である。FIG. 2 is a waveform chart showing the operation and effect of the present invention.

【図3】本発明の作用効果を示す波形図である。FIG. 3 is a waveform chart showing the operation and effect of the present invention.

【図4】本発明の実施例にかかるLCDのコントローラ
部の構成図である。
FIG. 4 is a configuration diagram of a controller unit of the LCD according to the embodiment of the present invention.

【図5】本発明の実施例にかかる信号波形整形回路の構
成図である。
FIG. 5 is a configuration diagram of a signal waveform shaping circuit according to an embodiment of the present invention.

【図6】本発明の実施例にかかる分割信号作成回路の構
成図である。
FIG. 6 is a configuration diagram of a divided signal generation circuit according to an embodiment of the present invention.

【図7】本発明の実施例にかかる分割信号作成回路の構
成図である。
FIG. 7 is a configuration diagram of a divided signal generation circuit according to an embodiment of the present invention.

【図8】分割信号作成回路のタイミング図である。FIG. 8 is a timing chart of the divided signal generation circuit.

【図9】分割信号作成回路のタイミング図である。FIG. 9 is a timing chart of the divided signal generation circuit.

【図10】切換回路のタイミング図である。10 is a timing diagram of the switching circuit.

【図11】従来のLCDモジュールの構成図である。FIG. 11 is a configuration diagram of a conventional LCD module.

【図12】ドレインドライバーの構成図である。FIG. 12 is a configuration diagram of a drain driver.

【図13】ドレインドライバーの波形図である。FIG. 13 is a waveform diagram of a drain driver.

【符号の説明】[Explanation of symbols]

1,11 遅延回路 2,12 減算回路 3 振幅増幅回路 4,5 分割回路 6 切換回路 13 補正量調整回路 14 加減算回路 15 分割信号作成回路 16,17 分割回路 18 切換回路 19 フロップフロップ1,11 delay circuit 2, 12 a subtraction circuit 3 amplitude amplification circuit 4,5 dividing circuit 6 switching circuit 13 correction amount adjusting circuit 14 subtracting circuit 15 divides the signal generating circuit 16, 17 division circuit 18 switching circuit 19 flip-flop

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−274967(JP,A) 特開 平3−110520(JP,A) 特開 平7−98575(JP,A) 特公 昭43−1899(JP,B1) (58)調査した分野(Int.Cl.7,DB名) G09G 3/36 G02F 1/133 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-10-274967 (JP, A) JP-A-3-110520 (JP, A) JP-A-7-98575 (JP, A) 1899 (JP, B1) (58) Fields investigated (Int. Cl. 7 , DB name) G09G 3/36 G02F 1/133

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 入力信号の波形の立ち上がりまたは/お
よび立ち下がりエッジを強調することにより、出力信号
の波形を整形する信号波形整形回路において、 前記入力信号の基準クロックのn(nは自然数)周期期
間遅延させる遅延手段と、前記遅延手段から出力された
遅延信号と前記入力信号との差分を取る減算手段と、前
記減算手段から出力された差分信号が入力され、前記差
分信号の振幅に合わせて前記差分信号の振幅を所望幅増
幅する振幅増幅手段と、前記入力信号および前記振幅増
幅手段から出力された補正信号を各々前記基準クロック
n周期毎の情報を含んだn倍の周期のn個の信号に分
割する信号分割手段と、分割された各々のn個の分割入
力信号と分割補正信号とを切換える切換手段とを有し、
前記分割入力信号の各周期期間内の所定位置期間の振幅
を前記所望幅増幅したn個の整形信号を作成することを
特徴とする信号波形整形回路。
1. A signal waveform shaping circuit for shaping a waveform of an output signal by emphasizing a rising edge and / or a falling edge of a waveform of an input signal, wherein : n (n is a natural number) period of a reference clock of the input signal ; Delay means for delaying a period, subtraction means for taking a difference between the delay signal output from the delay means and the input signal, and a difference signal output from the subtraction means, which is input and adjusted in accordance with the amplitude of the difference signal the amplitude amplifying means for the amplitude of the differential signal to a desired width amplification, each said reference clock a correction signal outputted from said input signal and said amplitude amplification means
Has a signal dividing means for dividing into n signal with a period of n times that contains information for each n cycles, and a switching means for switching the n pieces of divided input signal each of the divided and the divided correction signal ,
A signal waveform shaping circuit, wherein n shaped signals are generated by amplifying the amplitude of a predetermined position period within each cycle period of the divided input signal by a desired width.
【請求項2】 前記信号分割手段はn個の分割信号作成
回路を含み、前記入力信号の基準クロックをn分周し、
順次基準クロックの1周期ずつずらした第1から第nの
分割クロックを受け、 第k(kはnよりも小さい自然数)の前記分割信号作成
回路は、前記入力信号をデータラッチし、第kの分割ク
ロックをクロック入力とする第1のデータ信号ラッチ回
路と、この第1のデータ信号ラッチ回路のQ出力をデー
タラッチし、第nの分割クロックをクロック入力とする
第2のデータ信号ラッチ回路とを有し、第kの前記分割
入力信号を出力する第kの入力信号分割回路と、前記補
正信号をデータラッチし、第kの分割クロックをクロッ
ク入力とする第1の補正データ信号ラッチ回路と、この
第1の補正データ信号ラッチ回路のQ出力をデータラッ
チし、第nの分割クロックをクロック入力とする第2の
補正データ信号ラッチ回路とを有し、第kの前記分割補
正信号を出力する第kの補正信号分割回路とからなり、 第nの前記分割信号作成回路は、前記入力信号をデータ
ラッチし、前記第nの分割クロックをクロック入力とす
データ信号ラッチ回路を有し、第nの前記分割入力信
号を出力する第nの入力信号分割回路と、前記補正信号
をデータラッチし、前記第nの分割クロックをクロック
入力とする補正データ信号ラッチ回路を有し、第nの前
記分割補正信号を出力する第nの補正信号分割回路とか
らなることを特徴とする請求項1記載の信号波形整形回
路。
2. The signal dividing means includes n divided signal generating circuits, and divides a reference clock of the input signal by n.
The first to n-th divided clocks sequentially shifted by one cycle of the reference clock are received, and the k-th (k is a natural number smaller than n) divided signal generation circuit latches the input signal, and performs k-th division. a first data signal latch circuit for dividing clock as a clock input, the Q output of the first data signal latch circuit and data latch, a second data signal latch circuits the divided clock of the n and the clock input A k-th input signal dividing circuit that outputs the k-th divided input signal, a first correction data signal latch circuit that latches the correction signal and inputs the k-th divided clock as a clock input, , The data output of the first correction data signal latch circuit is latched, and the second correction clock signal latch circuit receives the n-th divided clock as a clock input.
A k-th correction signal division circuit that outputs a k-th division correction signal, the n-th division signal creation circuit latches the input signal, An n-th input signal dividing circuit that outputs a n-th divided input signal, the data signal latch circuit having a n-th divided clock as a clock input; 2. The signal waveform shaping circuit according to claim 1, further comprising a correction data signal latch circuit that receives a clock as a clock, and an n-th correction signal division circuit that outputs the n-th division correction signal.
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