JPH10271419A - Liquid crystal display device - Google Patents

Liquid crystal display device

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Publication number
JPH10271419A
JPH10271419A JP7555697A JP7555697A JPH10271419A JP H10271419 A JPH10271419 A JP H10271419A JP 7555697 A JP7555697 A JP 7555697A JP 7555697 A JP7555697 A JP 7555697A JP H10271419 A JPH10271419 A JP H10271419A
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JP
Japan
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clock signal
signal
frequency
aspect ratio
liquid crystal
Prior art date
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Pending
Application number
JP7555697A
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Japanese (ja)
Inventor
Kimio Anai
貴実雄 穴井
Shuichi Matsumoto
修一 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7555697A priority Critical patent/JPH10271419A/en
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Abstract

PROBLEM TO BE SOLVED: To provide the display device by which video signals with same phase accuracy and different aspect ratios are displayed on a same liquid crystal display panel without the need for changing a frequency of a clock signal generated by a control IC circuit between a video image whose aspect ratio is 9:16 and a video image whose aspect ratio is 3:4. SOLUTION: A PLL 52 generates a reference clock signal forg with a frequency synchronously with a video signal to be displayed and twice number of pixels in a horizontal direction of an image whose aspect ratio is, e.g. 9:16. The reference clock signal is frequency-divided by 1/2 at a timing generating circuit 53 to produce a 1st clock signal f1 corresponding to the aspect ratio of 9:16 and frequency-divided by 2/3 at the timing generating circuit 53 to produce a 2nd clock signal f2. Then the 1st/2nd clock signal f1/f2 is selectively given to a signal line driving circuit in response to an aspect ratio of a given video signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は特にアスペクト比
が9対16である液晶表示パネルを有し、この9対16
のアスペクト比を含む複数のアスペクト表示モードを有
する液晶表示装置に関する。
The present invention particularly has a liquid crystal display panel having an aspect ratio of 9:16.
The present invention relates to a liquid crystal display device having a plurality of aspect display modes including an aspect ratio of 1.

【0002】[0002]

【従来の技術】表示画面の縦と横の比、すなわちアスペ
クト比が9対16である横長の液晶表示パネルがたとえ
ばハイビジョン用のテレビジョン受像機に用いられてい
る。しかしながらこのような9対16のアスペクト比の
液晶表示パネルに3対4の通常のアスペクト比を持つテ
レビジョン受像信号を供給すると、横方向に引き伸ばさ
れた画像が表示されてしまい、3対4の正しいアスペク
ト比で画像表示が行われない。たとえば、3対4のアス
ペクト比の画像中に含まれている真円の映像を9対16
のアスペクト比で表示すると、横方向に引き伸ばされた
横長の円となってしまう。したがってこのような場合は
9対16のアスペクト比の液晶表示パネルのうち9対1
2(=3対4)となる部分のみを用いて3対4のアスペ
クト比の画像を表示するようにモード切り替えが行われ
る。
2. Description of the Related Art A horizontally long liquid crystal display panel having a vertical to horizontal ratio of a display screen, that is, an aspect ratio of 9 to 16, is used in, for example, a high-definition television receiver. However, when a television receiving signal having a normal aspect ratio of 3: 4 is supplied to such a liquid crystal display panel having an aspect ratio of 9:16, an image stretched in the horizontal direction is displayed, and a 3: 4 aspect ratio is displayed. Images are not displayed with the correct aspect ratio. For example, an image of a perfect circle included in an image having an aspect ratio of 3: 4 is 9:16.
When displayed at an aspect ratio of, a horizontally elongated circle elongated in the horizontal direction is obtained. Therefore, in such a case, the 9: 1 aspect ratio of the liquid crystal display panel having a 9:16 aspect ratio is used.
The mode is switched so that an image having an aspect ratio of 3 to 4 is displayed using only the portion of 2 (= 3 to 4).

【0003】アスペクト比が異なっていても、与えられ
た映像信号の1水平走査期間内にそれぞれのアスペクト
比に対応する異なる周波数のクロック信号を発生させて
信号線駆動回路に供給すれば、それぞれのアスペクト比
に応じて画像を正しく表示できることになる。
[0003] Even if the aspect ratios are different, if a clock signal having a different frequency corresponding to each aspect ratio is generated within one horizontal scanning period of a given video signal and supplied to the signal line driving circuit, each clock signal is generated. An image can be displayed correctly according to the aspect ratio.

【0004】従来では、映像信号に含まれる水平同期信
号に位相同期したPLL回路の出力電圧をたとえば1個
の電圧制御発振器(VCO)に供給して、この出力電圧
を変えることによりそれぞれのアスペクト比に対応する
異なる周波数のクロック信号を発振させている。
Conventionally, an output voltage of a PLL circuit synchronized in phase with a horizontal synchronizing signal included in a video signal is supplied to, for example, one voltage controlled oscillator (VCO), and the output voltage is changed to change the aspect ratio. Are oscillated at different frequencies.

【0005】即ち、前記液晶表示パネルにアスペクト比
9:16及び3:4の映像を表示させる際に必要となる
周波数として9:16の場合にflとし、Nを画素数、
Tをデー夕取り込み期間とすると、Tは (1/fl)×N=T …(1) で表される。
That is, when the frequency required for displaying an image having an aspect ratio of 9:16 and 3: 4 on the liquid crystal display panel is 9:16, fl is assumed, N is the number of pixels, and N is the number of pixels.
Assuming that T is a data capture period, T is represented by (1 / fl) × N = T (1).

【0006】同様にアスペクト比3:4の場合、f2を
3:4の場合の周波数とすると、ここで必要となる画素
数は(3/4)×Nとなるので、同じデー夕取り込み期
間Tに対して(1/f2)×(3/4)×N=Tとなる
から、 (3×N)/(4×f2)=T …(2) となる。
Similarly, if the aspect ratio is 3: 4 and if f2 is a frequency in the case of 3: 4, the number of pixels required here is (3/4) .times.N. Since (1 / f2) × (3/4) × N = T, (3 × N) / (4 × f2) = T (2)

【0007】よって、1式と2式の左辺は等しく、ここ
で表される周波数forgを基準クロック周波数とすると、 3×fl=4×f2=forg …(3) の関係が得られる。
Accordingly, the left sides of the equations 1 and 2 are equal, and if the frequency forg expressed here is used as a reference clock frequency, the following relationship is obtained: 3 × fl = 4 × f2 = forg (3)

【0008】この3式から9:16のアスペクト比を持
つ映像信号には基準クロック周波数forgの3倍、また、
3:4の映像信号には4倍の周波数を持つクロックパル
ス信号が必要となる事がわかる。
From these three equations, a video signal having an aspect ratio of 9:16 is three times the reference clock frequency forg, and
It can be seen that a 3: 4 video signal requires a clock pulse signal having a quadruple frequency.

【0009】このような2種類のクロックパルス信号を
得るために前述したように従来では、VCO発振器の発
振周波数を変えることで対応していた。
In order to obtain such two types of clock pulse signals, as described above, in the prior art, it has been responded by changing the oscillation frequency of the VCO oscillator.

【0010】[0010]

【発明が解決しようとする課題】しかしながら、この方
法ではPLL回路のVCOで発振されるクロック信号の
周波数が2種類になるため、走査線、信号線の駆動回路
を制御するために用いられるコントロールICユニット
をこれらの2つの異なる周波数のクロック信号で動作さ
せなければならず、また、これらのクロック信号の発生
時にその位相の精度を常に保つことが困難であり、その
対策のために別の回路が必要となる。このため回路構成
が複雑になり製造コストが増加する原因となる。
However, in this method, since the frequency of the clock signal oscillated by the VCO of the PLL circuit becomes two types, a control IC used for controlling the scanning line and the signal line driving circuit is used. The unit must be operated with these two different frequency clock signals, and it is difficult to always maintain the phase accuracy when these clock signals are generated. Required. As a result, the circuit configuration becomes complicated and the manufacturing cost increases.

【0011】そこでこの発明は、9対16を含む異なる
アスペクト比を持つ複数種類の映像信号に対応して複数
の周波数を持ちそれぞれ高い位相精度を持つクロック信
号を簡単な回路構成で形成することができる液晶表示装
置を提供することを目的とする。
Therefore, according to the present invention, it is possible to form a clock signal having a plurality of frequencies and a high phase accuracy with a simple circuit configuration corresponding to a plurality of kinds of video signals having different aspect ratios including 9:16. It is an object of the present invention to provide a liquid crystal display device which can be used.

【0012】[0012]

【課題を解決するための手段】この発明の液晶表示装置
は、複数の表示画素が配列されて成る水平画素ラインを
複数本備えて構成される所定のアスペクト比の有効表示
領域を含む液晶表示パネルと、一水平走査期間と前記一
水平画素ラインとを構成する表示画素数とに関連した第
1周波数が1よりも大きい正の数倍されて成る基準クロ
ック信号を発生する手段と、前記基準クロック信号を分
周して前記第1周波数を成す第1クロック信号を生成す
る第1の分周手段と、前記基準クロック信号を分周して
前記第1周波数よりも小さい第2周波数を成す第2クロ
ック信号を生成する第2の分周手段と、前記第1クロッ
ク信号と前記第2クロック信号とを選択出力する選択手
段と、各前記水平画素ライン毎に、入力されるシリアル
映像信号を前記選択手段からのクロック信号に基いて対
応する前記表示画素に直並列変換して表示信号として供
給する映像信号供給回路とから構成されている。
According to the present invention, there is provided a liquid crystal display panel including an effective display area having a predetermined aspect ratio and comprising a plurality of horizontal pixel lines each having a plurality of display pixels arranged therein. Means for generating a reference clock signal in which a first frequency related to one horizontal scanning period and the number of display pixels forming the one horizontal pixel line is multiplied by a positive number greater than 1; A first frequency divider for dividing a signal to generate a first clock signal having the first frequency; and a second frequency divider dividing the reference clock signal and forming a second frequency smaller than the first frequency. Second frequency dividing means for generating a clock signal, selecting means for selectively outputting the first clock signal and the second clock signal, and selecting the serial video signal to be inputted for each of the horizontal pixel lines. And a video signal supply circuit for supplying a serial-parallel conversion to display signals to the display pixels corresponding based on the clock signal from the unit.

【0013】上記の構成により、表示すべき映像信号に
同期しかつ水平方向の画素数の所定の正の数倍の周波数
を持つて基準クロック信号を発生させ、この基準クロッ
ク信号を分周して第1のクロック信号を発生させ、前記
基準クロック信号を第1のクロック信号より小さい第2
の周波数に分周して第2クロック信号を形成させ、与え
られた映像信号に応じてこの第1、第2のクロック信号
を選択的に用いて映像信号表示制御ができ、それぞれ位
相精度が高い第1、第2のクロック信号を簡単な回路構
成により得ることができる。
With the above arrangement, a reference clock signal is generated in synchronization with the video signal to be displayed and having a frequency which is a predetermined positive multiple of the number of pixels in the horizontal direction, and this reference clock signal is frequency-divided. Generating a first clock signal, wherein the reference clock signal is a second clock signal smaller than the first clock signal;
And a second clock signal is formed by dividing the frequency into a second clock signal, and the first and second clock signals can be selectively used in accordance with a given video signal to perform video signal display control, and each has high phase accuracy. The first and second clock signals can be obtained with a simple circuit configuration.

【0014】[0014]

【発明の実施の形態】以下、この発明の第1の実施の形
態について図面を参照して説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to the drawings.

【0015】図1はこの第1の実施の形態である液晶表
示装置10の回路構成を示すブロック図である。図1に
おいて、液晶表示装置10は、例えばアスペクト比9:
16の液晶パネルを有するTV受像機に組込まれ、アス
ペクト比9:16の画像を表示するためのハイビジョン
映像信号を同期信号と共に発生する映像信号源40、お
よびアスペクト比3:4の画像を表示するためのNTS
C方式の映像信号を同期信号と共に発生する映像信号源
41とに接続される。
FIG. 1 is a block diagram showing a circuit configuration of a liquid crystal display device 10 according to the first embodiment. In FIG. 1, a liquid crystal display device 10 has, for example, an aspect ratio of 9:
A video signal source 40 which is incorporated in a TV receiver having 16 liquid crystal panels, generates a high definition video signal for displaying an image having an aspect ratio of 9:16 together with a synchronization signal, and displays an image having an aspect ratio of 3: 4. NTS for
It is connected to a video signal source 41 that generates a video signal of the C system together with a synchronization signal.

【0016】これらの映像信号源40、41は前記TV
受像機に組み込まれたハイビジョンおよびNTSC方式
のテレビジョン信号の受信回路であり、あるいはTV受
像機の外部に接続されたハイビジョン映像信号もしくは
NTSC方式の映像信号を磁気テープやディスクなどの
記憶媒体から読み出す再生装置である。
These video signal sources 40 and 41 are connected to the TV
A receiving circuit for a Hi-Vision and NTSC television signal incorporated in a receiver, or reading a Hi-Vision video signal or an NTSC video signal connected to the outside of a TV receiver from a storage medium such as a magnetic tape or a disk. It is a playback device.

【0017】この液晶表示装置10はスクリーンのアス
ペクト比が9:16に設定された液晶パネル30とハイ
ビジョン映像信号およびNTSC映像信号に基づいて液
晶パネル30を制御するパネル制御部CNTとで構成さ
れる。
The liquid crystal display device 10 comprises a liquid crystal panel 30 having a screen aspect ratio set to 9:16 and a panel control unit CNT for controlling the liquid crystal panel 30 based on a high definition video signal and an NTSC video signal. .

【0018】この液晶表示装置10では、アスペクト比
9:16のハイビジョン信号画像が図2の(a)に示す
ように液晶パネル30のスクリーン全体に表示され、ア
スペクト比3:4のNTSC信号画像が図2の(b)に
示すようにこのスクリーンの左側の3/4の領域Iに表
示される。残りの領域IIには例えば文字情報などが表
示される。
In the liquid crystal display device 10, a high-vision signal image having an aspect ratio of 9:16 is displayed on the entire screen of the liquid crystal panel 30 as shown in FIG. 2A, and an NTSC signal image having an aspect ratio of 3: 4 is displayed. As shown in FIG. 2B, the image is displayed in a region I on the left side of the screen, which is 3/4. For example, character information and the like are displayed in the remaining area II.

【0019】図1において、液晶表示パネル30はマト
リクス状に配列される複数の画素電極31、これら画素
電極31の行方向に沿って形成され走査信号を伝送する
複数の走査線33、これら画素電極31の列方向に沿っ
て形成される複数の信号線34、およびこれら走査線3
3および信号線34との交差位置にそれぞれ対応して形
成される複数のスイッチング素子32を含むアレイ基板
を有する。この液晶表示パネル30は、図示しないがさ
らにこのアレイ基板の複数の画素電極31に対向する対
向電極を含む対向基板と、これらアレイ基板および対向
基板間に保持される液晶層とより構成される。
In FIG. 1, a liquid crystal display panel 30 has a plurality of pixel electrodes 31 arranged in a matrix, a plurality of scanning lines 33 formed along the row direction of these pixel electrodes 31 for transmitting a scanning signal, and a plurality of pixel electrodes 31. 31 and a plurality of signal lines 34 formed along the column direction,
3 and an array substrate including a plurality of switching elements 32 formed corresponding to intersections with the signal lines 34. The liquid crystal display panel 30 includes a counter substrate (not shown) including a counter electrode facing the plurality of pixel electrodes 31 of the array substrate, and a liquid crystal layer held between the array substrate and the counter substrate.

【0020】各スイッチング素子32は、走査線33に
接続されるゲートおよび信号線34および画素電極31
間に接続されるカレントパスを持つ薄膜トランジスタ
(TFT)で構成され、この走査線33を介して供給さ
れる走査信号により導通し、表示信号に応じて設定され
た信号線34の電位を画素電極31に印加する。
Each switching element 32 includes a gate and a signal line 34 connected to a scanning line 33 and a pixel electrode 31.
It is constituted by a thin film transistor (TFT) having a current path connected therebetween, and is turned on by a scanning signal supplied through the scanning line 33, and the potential of the signal line 34 set according to the display signal is changed to the pixel electrode 31. Is applied.

【0021】液晶表示パネル30のスクリーンは複数の
画素電極31並びにこれら画素電極31にそれぞれ対応
するスイッチング素子32、液晶層部分、および対向電
極部分からなる複数の画素で構成され、各々の画素にお
ける液晶層の光透過率はこれら画素電極31と対向電極
との間の電位差により制御される。
The screen of the liquid crystal display panel 30 is composed of a plurality of pixels consisting of a plurality of pixel electrodes 31, switching elements 32 respectively corresponding to the pixel electrodes 31, a liquid crystal layer portion, and a counter electrode portion. The light transmittance of the layer is controlled by the potential difference between the pixel electrode 31 and the counter electrode.

【0022】パネル制御部CNTは後で詳細に説明する
コントロールICユニット14、映像選択回路15、第
1スイッチ回路16、第2スイッチ回路17,映像信号
処理回路19、信号線駆動回路20、および走査線駆動
回路21を含む。
The panel control unit CNT includes a control IC unit 14, a video selection circuit 15, a first switch circuit 16, a second switch circuit 17, a video signal processing circuit 19, a signal line drive circuit 20, and a scan circuit, which will be described in detail later. The line drive circuit 21 is included.

【0023】映像選択回路15はアスペクト比9:16
で表示を行うか、あるいは3:4で表示を行うかの選択
を行うための回路であって、例えばユーザのマニュアル
指定動作に従って第1、第2スイッチ回路16、17を
切り替えてハイビジョン映像信号発生源40およびNT
SC映像信号源41の出力信号のいずれかを映像信号処
理回路19に供給する。
The image selection circuit 15 has an aspect ratio of 9:16.
This is a circuit for selecting whether display is to be performed or display in 3: 4. For example, the first and second switch circuits 16 and 17 are switched according to a user's manual designation operation to generate a high-definition video signal. Source 40 and NT
One of the output signals of the SC video signal source 41 is supplied to the video signal processing circuit 19.

【0024】第1スイッチ回路16の切り替え接点はコ
ントロールICユニット14に接続されており、選択さ
れたハイビジョンあるいはNTSCの映像信号の水平同
期信号がこのコントロールICユニット14に供給され
る。なお、ユーザのマニュアル指定動作に従って映像選
択回路15からは表示モード切り替え信号が発生され、
これは後述するコントロールICユニット14中の切り
替え回路に供給される。
The switching contact of the first switch circuit 16 is connected to the control IC unit 14, and a horizontal synchronizing signal of the selected Hi-Vision or NTSC video signal is supplied to the control IC unit 14. Note that a display mode switching signal is generated from the video selection circuit 15 in accordance with the user's manual designation operation,
This is supplied to a switching circuit in the control IC unit 14 described later.

【0025】映像信号処理回路19はコントロールIC
ユニット14から選択されたアスペクト比に応じた適正
な周波数のクロック信号を受け、更に液晶パネル30を
適切に駆動するためにガンマ補正等の映像信号処理を行
う。
The video signal processing circuit 19 is a control IC
It receives a clock signal of an appropriate frequency according to the selected aspect ratio from the unit 14, and further performs video signal processing such as gamma correction to appropriately drive the liquid crystal panel 30.

【0026】走査線駆動回路21もコントロールICユ
ニット14から所定の周波数のクロック信号を受け、こ
れに応じて複数の走査線33に順次走査信号を供給する
駆動動作を行う。
The scanning line driving circuit 21 also receives a clock signal of a predetermined frequency from the control IC unit 14 and performs a driving operation for sequentially supplying scanning signals to the plurality of scanning lines 33 in response to the clock signal.

【0027】信号線駆動回路20はコントロールICユ
ニット14から選択されたアスペクト比に応じた適正な
周波数のクロック信号CPHおよび水平スタート信号S
THを受け、これに応じて映像信号処理回路19から供
給される映像信号を順次サンプルホールドし、これら映
像信号に応じて複数の信号線34を駆動する駆動動作を
行う。
The signal line drive circuit 20 includes a clock signal CPH and a horizontal start signal S of appropriate frequencies corresponding to the aspect ratio selected from the control IC unit 14.
Upon receiving TH, the video signals supplied from the video signal processing circuit 19 are sequentially sampled and held, and a driving operation for driving the plurality of signal lines 34 is performed in accordance with the video signals.

【0028】この信号線駆動回路20はすべての信号線
34を4つのグループに分割して構成された信号線ブロ
ックをそれぞれ駆動する第1ないし第4ドライバIC2
0a−2Odを備える。
The signal line driving circuit 20 includes first to fourth driver ICs 2 for driving signal line blocks formed by dividing all the signal lines 34 into four groups.
0a-2Od.

【0029】第1ないし第4ドライバIC20a−20
dは、コントロールICユニット14から供給される水
平スタート信号STHを伝送するために互いに直列に接
続され、各々1ブロック分の複数の信号線34に対応し
て直列に接続される複数のフリップフロップで構成され
る少なくとも1個のシフトレジスタを有する。各シフト
レジスタはクロック信号CPHに応答して水平スタート
信号STHのシフト動作を行なう。
First to fourth driver ICs 20a-20
d is a plurality of flip-flops connected in series with each other for transmitting the horizontal start signal STH supplied from the control IC unit 14 and connected in series corresponding to the plurality of signal lines 34 for one block. It has at least one shift register configured. Each shift register performs a shift operation of the horizontal start signal STH in response to the clock signal CPH.

【0030】図3はコントロールICユニット14の回
路構成を詳細に示す。このコントロールICユニット1
4はハイビジョン映像信号源40からの映像信号あるい
はNTSC映像信号源41からの映像信号に含まれる水
平同期信号Hに位相同期した出力信号を得るためのPL
L回路52を有する。このPLL回路52の出力信号
は、アスペクト比9:16のハイビジョン映像信号源4
0からの映像信号あるいはアスペクト比3:4のNTS
C映像信号源41からの映像信号のうちの選択された映
像信号を所定のアスペクト比で表示するために用いられ
るクロック信号を生成するためのタイミング発生回路5
3に供給されるように接続される。
FIG. 3 shows the circuit configuration of the control IC unit 14 in detail. This control IC unit 1
Reference numeral 4 denotes a PL for obtaining an output signal that is phase-synchronized with the horizontal synchronization signal H included in the video signal from the HDTV video signal source 40 or the video signal from the NTSC video signal source 41.
It has an L circuit 52. The output signal of the PLL circuit 52 is a high-vision video signal source 4 having an aspect ratio of 9:16.
Video signal from 0 or NTS with aspect ratio 3: 4
A timing generation circuit 5 for generating a clock signal used to display a selected video signal of the video signals from the C video signal source 41 at a predetermined aspect ratio.
3 to be supplied.

【0031】PLL回路52は図4に示したように構成
され、位相比較回路54においてスイッチ回路16から
供給される水平同期信号Hとカウンタ55から供給され
る基準水平クロック信号との位相誤差を検出し、この位
相誤差に応じた誤差信号をループフィルタ56に供給し
て、この誤差信号から高周波成分や雑音を取り除いた信
号電圧を発生し、この信号電圧をVCO57に供給して
信号電圧に対応する発振周波数のパルス信号を基準クロ
ック信号forgとして発生する。
The PLL circuit 52 is configured as shown in FIG. 4, and detects a phase error between a horizontal synchronizing signal H supplied from the switch circuit 16 and a reference horizontal clock signal supplied from the counter 55 in a phase comparing circuit 54. Then, an error signal corresponding to the phase error is supplied to the loop filter 56 to generate a signal voltage obtained by removing high-frequency components and noise from the error signal, and this signal voltage is supplied to the VCO 57 to correspond to the signal voltage. A pulse signal having an oscillating frequency is generated as a reference clock signal forg.

【0032】カウンタ55は1行分の画素数に基づいて
前記基準クロック信号forgを周波数分割し基準水平
クロック信号として位相比較回路54に供給する。
The counter 55 divides the frequency of the reference clock signal forg based on the number of pixels in one row and supplies the frequency-divided reference clock signal to the phase comparison circuit 54 as a reference horizontal clock signal.

【0033】VCO57から得られた基準クロック信号
forgはさらにタイミング発生回路53に供給され
る。
The reference clock signal forg obtained from the VCO 57 is further supplied to a timing generation circuit 53.

【0034】このタイミング発生回路53は図5に示す
ように基準クロック信号forgに基づいて第1の周波
数f1を持つ第1クロック信号と、第2の周波数f2を
持つ第2クロック信号とを夫々形成するための第1の発
生回路62と、第2の発生回路63とを有する。これら
第1、第2のクロック信号f1,f2はCPH切り替え
回路64に供給され、映像選択回路15からのモード切
り替え信号Mに基づいて切り替えられ、CPHとして出
力される。
As shown in FIG. 5, the timing generating circuit 53 forms a first clock signal having a first frequency f1 and a second clock signal having a second frequency f2 based on the reference clock signal ford. A first generation circuit 62 and a second generation circuit 63 for performing the operation. These first and second clock signals f1 and f2 are supplied to the CPH switching circuit 64, switched based on the mode switching signal M from the video selection circuit 15, and output as CPH.

【0035】この第1の発生回路62は図6に示したよ
うに、基準クロック信号forgの周波数を1/2にし
て第1のクロック信号f1を形成する分周回路であり、
図7の(a)に示した基準クロック信号forgの半分
の周波数を持つ第1のクロック信号f1が図7の(b)
に示されている。これらのクロック信号はいずれもその
デューティ比が1/2に設定されているが、このデュー
ティ比は適当な値に設定することができるものである。
As shown in FIG. 6, the first generating circuit 62 is a frequency dividing circuit for reducing the frequency of the reference clock signal forg to を to form the first clock signal f1.
The first clock signal f1 having half the frequency of the reference clock signal forg shown in FIG.
Is shown in Each of these clock signals has a duty ratio set to 1/2, but this duty ratio can be set to an appropriate value.

【0036】この第1クロック信号f1は、あとで詳細
に説明するが、与えられた映像信号に同期しかつアスペ
クト比が9対16である画像の水平方向の画素数に対応
する周波数を持つクロック信号であり、従って、基準ク
ロック信号forgは、与えられた映像信号に同期しか
つアスペクト比が9対16である画像の水平方向の画素
数の2倍の周波数を持つ基準クロック信号である。
As will be described later in detail, the first clock signal f1 is a clock synchronized with a given video signal and having a frequency corresponding to the number of pixels in the horizontal direction of an image having an aspect ratio of 9 to 16. Therefore, the reference clock signal forg is a reference clock signal synchronized with a given video signal and having a frequency twice the number of horizontal pixels of an image having an aspect ratio of 9 to 16.

【0037】以下に図7および図8を参照して第2のク
ロック信号f2を作成するための図5の第2の発生回路
63の構成、動作を説明する。
The configuration and operation of the second generation circuit 63 of FIG. 5 for generating the second clock signal f2 will be described below with reference to FIGS. 7 and 8.

【0038】まず、図8の1/6分周器71を用いて基
準クロック信号forgの周波数を1/6に分周して、
図7の(c)に示すようなクロック信号S1を形成す
る。
First, the frequency of the reference clock signal forg is divided into 1/6 using the 1/6 frequency divider 71 in FIG.
A clock signal S1 as shown in FIG. 7C is formed.

【0039】この1/6分周器71は例えば1個目の基
準クロック信号forgの立上がりで図示しないフリッ
プフロップをセットし、同時に図示しない3カウンタを
用いて基準クロック信号forgをカウントし、この3
カウンタのキャリーを4個目の基準クロック信号for
gの立上がりのタイミングで前記フリップフロップに与
えてリセットし、7個目の基準クロック信号forgの
立上がりで前記フリップフロップを再びセットするよう
にすれば容易に構成できる。
The 1/6 frequency divider 71 sets, for example, a flip-flop (not shown) at the rise of the first reference clock signal "forg", and simultaneously counts the reference clock signal "forg" using a 3 counter (not shown).
The carry of the counter is changed to the fourth reference clock signal for
The configuration can be easily realized by giving the signal to the flip-flop at the rising edge of g to reset the flip-flop and setting the flip-flop again at the rising edge of the seventh reference clock signal forg.

【0040】次に、このようにして得られたクロック信
号S1の位相を1/6分周器71から移相器72に供給
して基準クロック信号forgの1周期分遅らせて、図
7の(d)に示したようなクロック信号S2を形成す
る。
Next, the phase of the clock signal S1 obtained in this manner is supplied from the 1/6 frequency divider 71 to the phase shifter 72, and is delayed by one cycle of the reference clock signal forg. The clock signal S2 as shown in d) is formed.

【0041】このように形成された2種類のクロック信
号S1,S2をEXOR回路73に供給すると、図7の
(e)に示したように信号S1の立上がりに同期して立
上がり、信号S2の立上がりに同期して立ち下がるクロ
ック信号A1が得られる。このクロック信号A1を次に
移相器74に送って基準クロック信号forgの1周期
分遅らせて、図7の(f)に示したようなクロック信号
A2を形成する。
When the two types of clock signals S1 and S2 thus formed are supplied to the EXOR circuit 73, they rise in synchronization with the rising of the signal S1, as shown in FIG. Clock signal A1 falling in synchronism with the clock signal A1 is obtained. This clock signal A1 is then sent to the phase shifter 74 to delay it by one period of the reference clock signal forg to form a clock signal A2 as shown in FIG.

【0042】このように形成されたクロック信号A2は
別のフリップフロップ75に供給され、この状態で基準
クロック信号forgの立ち下がりのタイミングで図7
の(g)に示したようなクロック信号A3を形成する。
このクロック信号A3の立ち下がりはクロック信号A2
の立ち下がり後の最初の基準クロック信号forgの立
ち下がりのタイミングで図7の(g)に示したようなク
ロック信号A3が形成される。
The clock signal A2 formed as described above is supplied to another flip-flop 75, and in this state, at the falling timing of the reference clock signal forg, the signal shown in FIG.
A clock signal A3 as shown in FIG.
The falling of the clock signal A3 is caused by the clock signal A2
The clock signal A3 as shown in FIG. 7 (g) is formed at the timing of the first fall of the reference clock signal forg after the fall.

【0043】このようにして形成された2種類のクロッ
ク信号A1,A3はOR回路76に供給され、図7の
(h)に示したような第2のクロック信号f2が形成さ
れる。この第2のクロック信号f2は図7の(a),
(h)から明らかなように基準クロック信号forgの
2/3の周波数を持つものとなっている。
The two types of clock signals A1 and A3 thus formed are supplied to an OR circuit 76, and a second clock signal f2 as shown in FIG. 7H is formed. The second clock signal f2 is shown in FIG.
As can be seen from (h), the reference clock signal has a frequency that is 2/3 of the frequency of the reference clock signal.

【0044】第1、第2のクロック信号f1,f2は前
述のように図5のCPH切り替え回路64に供給され、
映像選択回路15からのモード切り替え信号Mに基づい
て切り替えられ、CPHとして出力される。
The first and second clock signals f1 and f2 are supplied to the CPH switching circuit 64 shown in FIG.
Switching is performed based on the mode switching signal M from the video selection circuit 15 and output as CPH.

【0045】図1に示す液晶表示パネル30を駆動させ
るにはアスペクト比に応じて走査線駆動回路21及び信
号線駆動回路20を制御するCPH信号、STH信号な
どの制御信号をコントロールICユニット14から供給
することが必要となる。
In order to drive the liquid crystal display panel 30 shown in FIG. 1, control signals such as CPH signal and STH signal for controlling the scanning line driving circuit 21 and the signal line driving circuit 20 according to the aspect ratio are sent from the control IC unit 14. It is necessary to supply.

【0046】信号線駆動信号の1つであるCPH信号は
信号線駆動回路20が映像信号を液晶表示パネル30の
表示信号として取り込むサンプリングクロック信号であ
る。つまり、コントロールICユニット14から信号線
駆動信号が信号線駆動回路20中に供給され、走査線駆
動信号が走査線駆動回路21に、それぞれ同期信号Hに
基づいて発生供給される。
The CPH signal, which is one of the signal line drive signals, is a sampling clock signal that the signal line drive circuit 20 takes in a video signal as a display signal of the liquid crystal display panel 30. That is, a signal line drive signal is supplied from the control IC unit 14 into the signal line drive circuit 20, and a scan line drive signal is generated and supplied to the scan line drive circuit 21 based on the synchronization signal H.

【0047】コントロールICユニット14の一部を構
成するタイミング発生回路53はPLL回路52から供
給されるクロック信号により走査線駆動回路21及び信
号線駆動回路20に制御信号を供給する。前記制御信号
のーつであるサンプリングクロック信号CPHはタイミ
ング発生回路53にて発生される。
The timing generation circuit 53 constituting a part of the control IC unit 14 supplies a control signal to the scanning line driving circuit 21 and the signal line driving circuit 20 by a clock signal supplied from the PLL circuit 52. A sampling clock signal CPH, which is one of the control signals, is generated by a timing generation circuit 53.

【0048】このサンプリングクロック信号CPHは前
述したように2種類の周波数のクロック信号f1,f2
のいずれかを意味し、CPH切り替え回路64にて切り
替えて必要なクロック信号f1あるいはf2を出力す
る。
As described above, the sampling clock signal CPH has two kinds of clock signals f1 and f2 having two frequencies.
The CPH switching circuit 64 switches and outputs the required clock signal f1 or f2.

【0049】ここでこれらのクロック信号f1、f2と
基準クロック信号forgとの関係を式で示す。
Here, the relationship between these clock signals f1 and f2 and the reference clock signal forg is shown by an equation.

【0050】まず、前述の3式において両辺を6で割る
と、 forg=(3/6)×fl=(4/6)×f2 となるから、 forg=(1/2)×f1=(2/3)×f2 …(4) となる。
First, when both sides are divided by 6 in the above-mentioned three equations, forg = (3/6) × fl = (4/6) × f2, so that forg = (1/2) × f1 = (2 / 3) × f2 (4)

【0051】つまり、基準となる周波数forgを2分周し
たものが、アスペクト比9:16の周波数fl、2/
3,つまり1.5分周したものが、アスペクト比3:4
の周波数f2となる。
That is, the frequency obtained by dividing the reference frequency forg by two is the frequency fl, 2 /
3, that is, 1.5 frequency division, the aspect ratio is 3: 4
Frequency f2.

【0052】図1においてハイビジョン映像信号源40
から発生されるアスペクト比9:16の映像を液晶表示
パネル30上に表示する場合には、映像選択回路15か
らコントロールICユニット14のCPH切り替え回路
64にモード切り替え信号Mが供給され、第1の発生回
路62からの周波数flのクロック信号がCPH信号と
して信号線駆動回路20に供給される。この結果、液晶
表示パネル30上には図2(a)に示したようなアスペ
クト比9:16の映像が表示される。
In FIG. 1, a high-vision video signal source 40 is shown.
In order to display an image having an aspect ratio of 9:16 generated on the liquid crystal display panel 30 on the liquid crystal display panel 30, a mode switching signal M is supplied from the video selection circuit 15 to the CPH switching circuit 64 of the control IC unit 14, and the first The clock signal of the frequency fl from the generation circuit 62 is supplied to the signal line drive circuit 20 as a CPH signal. As a result, an image having an aspect ratio of 9:16 is displayed on the liquid crystal display panel 30 as shown in FIG.

【0053】また、NTSC映像信号源41から発生さ
れるアスペクト比3:4の映像を液晶表示パネル30上
に表示する場合には、映像選択回路15からコントロー
ルICユニット14のCPH切り替え回路64にモード
切り替え信号Mが供給され、第2の発生回路63からの
周波数f2のクロック信号がCPH信号として信号線駆
動回路20に供給される。この結果、液晶表示パネル3
0上には図2(b)に示したようなアスペクト比3:4
の映像が表示される。
When displaying an image having an aspect ratio of 3: 4 generated from the NTSC image signal source 41 on the liquid crystal display panel 30, the image selection circuit 15 sends a mode to the CPH switching circuit 64 of the control IC unit 14. The switching signal M is supplied, and the clock signal of the frequency f2 from the second generation circuit 63 is supplied to the signal line driving circuit 20 as the CPH signal. As a result, the liquid crystal display panel 3
0 has an aspect ratio of 3: 4 as shown in FIG.
Is displayed.

【0054】このように、図5に示す第1の発生回路6
2及び第2の発生回路63から得られるfl、f2のク
ロック信号をCPH切り替え回路64にて切り替えるこ
とでコントロールICユニット14を制御する周波数を
変えることなく、かつ周波数を1つの基準クロック信号
周波数forgに限定してCPH信号f1,f2を発生
させることが出来る。
As described above, the first generation circuit 6 shown in FIG.
By switching the fl and f2 clock signals obtained from the second and second generation circuits 63 by the CPH switching circuit 64, the frequency for controlling the control IC unit 14 is not changed, and the frequency is changed to one reference clock signal frequency forg. , The CPH signals f1 and f2 can be generated.

【0055】[0055]

【発明の効果】以上詳述したようにこの発明によれば、
コントロールIC回路で発生するクロック信号の周波数
をアスペクト比9:16と3:4の映像を表示する場合
で変える必要がないため、コントロールIC回路の内部
及び外部に供給する制御信号の発生手段が簡易になり、
かつ位相精度が同一で9:16及び3:4という異なっ
たアスペクト比の映像信号を同一の液晶表示パネルに表
示させる液晶表示装置を提供することができる。
As described in detail above, according to the present invention,
Since there is no need to change the frequency of the clock signal generated by the control IC circuit when displaying images having aspect ratios of 9:16 and 3: 4, the means for generating control signals to be supplied to the inside and outside of the control IC circuit is simple. become,
In addition, it is possible to provide a liquid crystal display device that displays video signals having the same phase accuracy and different aspect ratios of 9:16 and 3: 4 on the same liquid crystal display panel.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の一実施の形態の回路構成を示すブロ
ック図。
FIG. 1 is a block diagram showing a circuit configuration according to an embodiment of the present invention.

【図2】アスペクト比9:16及び3:4の映像を同一
の液晶表示パネルに表示する方法を示す模式図。
FIG. 2 is a schematic diagram showing a method of displaying images having aspect ratios of 9:16 and 3: 4 on the same liquid crystal display panel.

【図3】図1に示したコントロールICユニットの内部
構成の一部を示すブロック図。
FIG. 3 is a block diagram showing a part of the internal configuration of the control IC unit shown in FIG. 1;

【図4】図3のPLLの内部構成の一例を示すブロック
図。
FIG. 4 is a block diagram showing an example of the internal configuration of the PLL in FIG. 3;

【図5】図3のタンミング発生回路の内部構成の一例を
示すブロック図。
FIG. 5 is a block diagram showing an example of an internal configuration of the tamping generation circuit of FIG. 3;

【図6】図5の第1の発生回路の一例を示すブロック
図。
FIG. 6 is a block diagram showing an example of a first generation circuit of FIG. 5;

【図7】図8に示す第2の発生回路の動作を示すタイム
チャート。
FIG. 7 is a time chart showing an operation of the second generation circuit shown in FIG. 8;

【図8】図5の第2の発生回路の一例を示すブロック
図。
FIG. 8 is a block diagram showing an example of a second generation circuit of FIG. 5;

【符号の説明】[Explanation of symbols]

14…コントロールICユニット 20…信号線駆動回路 21…走査線駆動回路 30…液晶表示パネル 57…VCO 62…第1の発生回路 63…第2の発生回路 14 Control IC Unit 20 Signal Line Drive Circuit 21 Scan Line Drive Circuit 30 Liquid Crystal Display Panel 57 VCO 62 First Generation Circuit 63 Second Generation Circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 複数の表示画素が配列されて成る水平画
素ラインを複数本備えて構成される所定のアスペクト比
の有効表示領域を含む液晶表示パネルと、 一水平走査期間と前記一水平画素ラインとを構成する表
示画素数とに関連した第1周波数が1よりも大きい正の
数倍されて成る基準クロック信号を発生する手段と、 前記基準クロック信号を分周して前記第1周波数を成す
第1クロック信号を生成する第1の分周手段と、 前記基準クロック信号を分周して前記第1周波数よりも
小さい第2周波数を成す第2クロック信号を生成する第
2の分周手段と、 前記第1クロック信号と前記第2クロック信号とを選択
出力する選択手段と、 各前記水平画素ライン毎に、入力されるシリアル映像信
号を前記選択手段からのクロック信号に基いて対応する
前記表示画素に直並列変換仕手表示信号として供給する
映像信号供給回路と、を備えたことを特徴とする液晶表
示装置。
1. A liquid crystal display panel including an effective display area having a predetermined aspect ratio and comprising a plurality of horizontal pixel lines in which a plurality of display pixels are arranged; one horizontal scanning period; and one horizontal pixel line. Means for generating a reference clock signal obtained by multiplying a first frequency related to the number of display pixels constituting the first clock signal by a positive number greater than 1; and dividing the reference clock signal to form the first frequency. A first frequency divider for generating a first clock signal; a second frequency divider for dividing the reference clock signal to generate a second clock signal having a second frequency smaller than the first frequency; Selecting means for selecting and outputting the first clock signal and the second clock signal; and for each of the horizontal pixel lines, a serial video signal input corresponding to the horizontal pixel line based on the clock signal from the selecting means. The liquid crystal display device characterized by comprising a video signal supply circuit for supplying a serial-parallel conversion shite display signal to the display pixel.
【請求項2】 前記有効表示領域のアスペクト比が9:
16であることを特徴とする請求項1記載の液晶表示装
置。
2. An aspect ratio of the effective display area is 9: 2.
The liquid crystal display device according to claim 1, wherein the number is 16.
【請求項3】 前記正の数が2であり、前記第2周波数
が前記第1周波数の4/3であることを特徴とする請求
項2記載の液晶表示装置。
3. The liquid crystal display device according to claim 2, wherein the positive number is 2, and the second frequency is 4/3 of the first frequency.
【請求項4】 前記基準クロック信号を発生する手段は
PLL回路を具備することを特徴とする請求項1に記載
の液晶表示装置。
4. The liquid crystal display device according to claim 1, wherein the means for generating the reference clock signal comprises a PLL circuit.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006284709A (en) * 2005-03-31 2006-10-19 Sony Corp Display panel and its driving method
JP2009115936A (en) * 2007-11-05 2009-05-28 Sharp Corp Drive control method, drive controller, and display device
JP2011125399A (en) * 2009-12-15 2011-06-30 Kyoraku Sangyo Kk Game machine

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