JP3306062B2 - 負荷が機能するかどうかを監視する装置 - Google Patents
負荷が機能するかどうかを監視する装置Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Description
【発明の詳細な説明】 本発明は、電子スイッチ（例えばトランジスタで構成
される出力段）に直列に接続された負荷が機能するかど
うかを監視する装置に関する。
される出力段）に直列に接続された負荷が機能するかど
うかを監視する装置に関する。
従来の技術 従来、負荷が機能するかどうかを監視する装置（機能
監視回路）においては、 負荷の欠落と装置のアースへの短絡を区別する手段を
持たず、 故障を記憶することができず（すなわち、オンライン
の故障識別のみが可能）、 マイクロコンピュータでのみ故障識別が行われ、 故障を発見し故障箇所と故障の種類を識別するために
は、大規模なソフトウエア検出ルーチンが必要である。
監視回路）においては、 負荷の欠落と装置のアースへの短絡を区別する手段を
持たず、 故障を記憶することができず（すなわち、オンライン
の故障識別のみが可能）、 マイクロコンピュータでのみ故障識別が行われ、 故障を発見し故障箇所と故障の種類を識別するために
は、大規模なソフトウエア検出ルーチンが必要である。
この公知の機能監視回路は、出力段の出力電位を検出
する駆動ピンを用いている。その場合に、トランジスタ
を有する出力段の出力電位が「ハイ」であるか「ロー」
であるかが検出される。それによって入力信号と出力信
号をソフトウエアで比較して、出力段が電源電圧ないし
プラス電位あるいはアースへ短絡したかどうかを検出す
ることができる。
する駆動ピンを用いている。その場合に、トランジスタ
を有する出力段の出力電位が「ハイ」であるか「ロー」
であるかが検出される。それによって入力信号と出力信
号をソフトウエアで比較して、出力段が電源電圧ないし
プラス電位あるいはアースへ短絡したかどうかを検出す
ることができる。
他の公知の機能監視回路においては、出力段の出力電
位の検出は、上述の説明とは異なり、直列のインターフ
ェイスを介して行われる。
位の検出は、上述の説明とは異なり、直列のインターフ
ェイスを介して行われる。
他に知られている機能監視回路においては、多数の出
力段についてそれぞれ接続ピンの一方側での電源電圧へ
短絡及び負荷の欠落と、反対側での負荷のアースへの短
絡を一緒に検出している。負荷の欠落とアースへの短絡
という故障を区別することは不可能である。故障をある
出力段に対応づけることができるようにするためには、
大規模なソフトウエア検出ルーチンが必要である。
力段についてそれぞれ接続ピンの一方側での電源電圧へ
短絡及び負荷の欠落と、反対側での負荷のアースへの短
絡を一緒に検出している。負荷の欠落とアースへの短絡
という故障を区別することは不可能である。故障をある
出力段に対応づけることができるようにするためには、
大規模なソフトウエア検出ルーチンが必要である。
本発明の利点 それに対して、本発明の装置では、電子スイッチ（出
力段）と負荷間の接続点（電子スイッチの出力端子に対
応）に基準電位が印加され、電子スイッチの入力端子の
電位とその出力端子の電位が故障検出論理回路に供給さ
れる。故障検出論理回路は、該入力端子に電子スイッチ
を導通させる電位が印加されたとき、出力端子の電位が
プラス電位に対応する電位の場合には、電子スイッチと
負荷間の接続線のプラス電位への短絡の故障を検出し、
また、入力端子に電子スイッチを非導通にさせる電位が
印加されたとき、出力端子の電位がアース電位に対応す
る電位の場合には、電子スイッチと負荷間の接続線のア
ースへの短絡の故障を、また基準電位に対応する電位の
場合には、該接続線の断線の故障を検出する。これによ
り少ないハードウェアとソフトウェアで電子スイッチと
負荷間の接続線のプラス電位への短絡、アースへの短
絡、及び該接続線の断線（負荷の欠落）という故障を識
別することができ、また負荷が正しく機能していること
も識別することができる。さらに、本発明ではすでに設
けられている制御回路に後から付加することができる。
出力段と機能監視回路並びに各個別素子の全体構成は、
ディスクリートに構成することができ、ハイブリッドに
構成することができ、また集積して構成することができ
る。
力段）と負荷間の接続点（電子スイッチの出力端子に対
応）に基準電位が印加され、電子スイッチの入力端子の
電位とその出力端子の電位が故障検出論理回路に供給さ
れる。故障検出論理回路は、該入力端子に電子スイッチ
を導通させる電位が印加されたとき、出力端子の電位が
プラス電位に対応する電位の場合には、電子スイッチと
負荷間の接続線のプラス電位への短絡の故障を検出し、
また、入力端子に電子スイッチを非導通にさせる電位が
印加されたとき、出力端子の電位がアース電位に対応す
る電位の場合には、電子スイッチと負荷間の接続線のア
ースへの短絡の故障を、また基準電位に対応する電位の
場合には、該接続線の断線の故障を検出する。これによ
り少ないハードウェアとソフトウェアで電子スイッチと
負荷間の接続線のプラス電位への短絡、アースへの短
絡、及び該接続線の断線（負荷の欠落）という故障を識
別することができ、また負荷が正しく機能していること
も識別することができる。さらに、本発明ではすでに設
けられている制御回路に後から付加することができる。
出力段と機能監視回路並びに各個別素子の全体構成は、
ディスクリートに構成することができ、ハイブリッドに
構成することができ、また集積して構成することができ
る。
請求の範囲第１項に記載の特徴を有する冒頭で述べた
種類の装置は、負荷の駆動に用いられる出力段に対して
並列に設けられた少なくとも１つの故障検出回路を有す
る。入力電位と出力電位をハードウエア的に比較するこ
とによって、冒頭で述べた故障を区別することができ
る。負荷の欠落を識別するために、負荷に通じる接続線
が欠落した場合に出力段に発生し処理される電位が出力
段に印加される。この電位は、例えば電圧源と内部抵抗
あるいは演算回路ないし比較回路あるいは電流源などに
よって形成することができる。機能監視回路が負荷の出
力段と並列に接続されることによって、負荷と出力段と
それに関連する接続線の機能を監視するために制御回路
に作用を行なう必要がない。従ってこの回路は後から簡
単に取り付けることができる。この回路はさらに簡単に
構成されているので、装置を安価に製造することができ
る。
種類の装置は、負荷の駆動に用いられる出力段に対して
並列に設けられた少なくとも１つの故障検出回路を有す
る。入力電位と出力電位をハードウエア的に比較するこ
とによって、冒頭で述べた故障を区別することができ
る。負荷の欠落を識別するために、負荷に通じる接続線
が欠落した場合に出力段に発生し処理される電位が出力
段に印加される。この電位は、例えば電圧源と内部抵抗
あるいは演算回路ないし比較回路あるいは電流源などに
よって形成することができる。機能監視回路が負荷の出
力段と並列に接続されることによって、負荷と出力段と
それに関連する接続線の機能を監視するために制御回路
に作用を行なう必要がない。従ってこの回路は後から簡
単に取り付けることができる。この回路はさらに簡単に
構成されているので、装置を安価に製造することができ
る。
機能監視回路の好ましい実施例においては、故障検出
論理回路にメモリが設けられている。故障がメモリに格
納されることによって、非同期的に、すなわち故障の発
生とは無関係に故障の問い合わせを行うことができる。
メモリは、同時に出力ユニットとして、例えば後続の直
列インターフェイス用のシフトレジスタとして、あるい
は並列インターフェイス用の出力ラッチ回路として用い
られるように構成される。それによって制御回路の機能
が損なわれることはない。というのは、故障はオンライ
ンで処理する必要がないからである。
論理回路にメモリが設けられている。故障がメモリに格
納されることによって、非同期的に、すなわち故障の発
生とは無関係に故障の問い合わせを行うことができる。
メモリは、同時に出力ユニットとして、例えば後続の直
列インターフェイス用のシフトレジスタとして、あるい
は並列インターフェイス用の出力ラッチ回路として用い
られるように構成される。それによって制御回路の機能
が損なわれることはない。というのは、故障はオンライ
ンで処理する必要がないからである。
さらに、機能監視回路の好ましい実施例においては、
メモリと故障検出論理回路間にバッファメモリが設けら
る。検出後にその故障を直接このメモリに格納すること
ができる。同時に故障の発生が対応する信号によって機
能監視回路のポートに出力される。制御装置の問い合わ
せに応じてバッファメモリから故障がメモリに伝送さ
れ、メモリから制御装置へ出力される。
メモリと故障検出論理回路間にバッファメモリが設けら
る。検出後にその故障を直接このメモリに格納すること
ができる。同時に故障の発生が対応する信号によって機
能監視回路のポートに出力される。制御装置の問い合わ
せに応じてバッファメモリから故障がメモリに伝送さ
れ、メモリから制御装置へ出力される。
この実施例によれば、制御回路への故障伝送に障害が
発生した場合に、故障状態をバッファメモリから改めて
メモリにロードすることができ、その後改めて伝送でき
るという利点が得られる。さらに、バッファメモリを故
障検出論理回路によって書き換えることができる。すな
わち、出力段の故障が生じなくなった場合には、バッフ
ァメモリはリセットされる。故障の種類が変化した場合
には、その時の故障がバッファメモリに書き込まれる。
それによって、制御回路は常時その時の故障状態を把握
することができる。
発生した場合に、故障状態をバッファメモリから改めて
メモリにロードすることができ、その後改めて伝送でき
るという利点が得られる。さらに、バッファメモリを故
障検出論理回路によって書き換えることができる。すな
わち、出力段の故障が生じなくなった場合には、バッフ
ァメモリはリセットされる。故障の種類が変化した場合
には、その時の故障がバッファメモリに書き込まれる。
それによって、制御回路は常時その時の故障状態を把握
することができる。
さらに機能監視回路の好ましい実施例においては、バ
ッファメモリに時間遅延装置が設けられる。それによっ
て、例えば出力段の立上り時間によって起こされる出力
段の入力と出力間の非妥当性をマスキングして、故障表
示として現れないようにするという利点が得られる。同
様に、ゆっくりと減衰するオン電流を有する負荷、例え
ばランプの出力段などもこの装置を用いて監視すること
ができる。最初オン電流が非常に高いので、誤って負荷
の短絡と見なされてしまうことがある。しかし故障例は
時限素子の遅延時間が経過した後にバッファメモリに読
み込まれるので、次ぎにはオン電流は減衰してしまう。
ッファメモリに時間遅延装置が設けられる。それによっ
て、例えば出力段の立上り時間によって起こされる出力
段の入力と出力間の非妥当性をマスキングして、故障表
示として現れないようにするという利点が得られる。同
様に、ゆっくりと減衰するオン電流を有する負荷、例え
ばランプの出力段などもこの装置を用いて監視すること
ができる。最初オン電流が非常に高いので、誤って負荷
の短絡と見なされてしまうことがある。しかし故障例は
時限素子の遅延時間が経過した後にバッファメモリに読
み込まれるので、次ぎにはオン電流は減衰してしまう。
本発明の他の実施例によれば、故障検出論理回路の後
段に接続されるコーダを機能監視装置に設けることがで
きる。２つあるいはそれ以上の種類の故障が同時に発生
することはないので、コーダを用いて故障の種類をコー
ド化することができ、それによってバッファメモリ／メ
モリ内の記憶容量を削減することができる。さらに、ビ
ット数の減少に従って、メモリの読みだしサイクルに必
要な時間が減少する。
段に接続されるコーダを機能監視装置に設けることがで
きる。２つあるいはそれ以上の種類の故障が同時に発生
することはないので、コーダを用いて故障の種類をコー
ド化することができ、それによってバッファメモリ／メ
モリ内の記憶容量を削減することができる。さらに、ビ
ット数の減少に従って、メモリの読みだしサイクルに必
要な時間が減少する。
本発明の他の実施例及び利点は、他の請求の範囲従属
項に記載されている。特に好ましくは機能監視装置に、
故障の場合に出力段に制御信号を供給する安全回路が設
けられ、それによって出力段と負荷が遮断される。それ
により、過負荷の場合、例えばプラス電位への短絡（ロ
ーサイドスイッチの場合）あるいはアースへの短絡（ハ
イサイドスイッチの場合）に出力段の破壊を防止するこ
とができる。
項に記載されている。特に好ましくは機能監視装置に、
故障の場合に出力段に制御信号を供給する安全回路が設
けられ、それによって出力段と負荷が遮断される。それ
により、過負荷の場合、例えばプラス電位への短絡（ロ
ーサイドスイッチの場合）あるいはアースへの短絡（ハ
イサイドスイッチの場合）に出力段の破壊を防止するこ
とができる。
機能監視回路の実施例に設けられている回路において
は、好ましくは故障が発生したときに機能監視回路のポ
ートに信号が印加されるので（例えばシリアルインター
フェイスの出力）、故障の発生が上位に接続された制御
回路に即座に出力され、制御回路は故障メモリの読み出
しを行わせることができる。
は、好ましくは故障が発生したときに機能監視回路のポ
ートに信号が印加されるので（例えばシリアルインター
フェイスの出力）、故障の発生が上位に接続された制御
回路に即座に出力され、制御回路は故障メモリの読み出
しを行わせることができる。
次に、本発明を図面を用いて詳細に説明する。
第１図は、機能監視回路の原理を示す概略ブロック図
であり、 第２図は、機能監視回路のブロック回路図であり、 第３図は、機能監視回路の故障伝送プロトコル（例え
ばシリアルインターフェイスの）のパルス図であり、 第４図は、機能監視回路のカスケード接続を示すブロ
ック図である。
であり、 第２図は、機能監視回路のブロック回路図であり、 第３図は、機能監視回路の故障伝送プロトコル（例え
ばシリアルインターフェイスの）のパルス図であり、 第４図は、機能監視回路のカスケード接続を示すブロ
ック図である。
実施例の説明 第１図に示す原理図には、故障識別の原理が示されて
いる。電気負荷の機能を監視する装置、すなわち機能監
視装置１は、増幅器の記号３で示される負荷Ｒの出力段
に対して並列に接続されている。機能監視回路１の入力
端子E1はＵEで示す出力段３の入力と接続され、機能監
視回路１の端子D1はＵAで示す出力と接続されている。
以下においては、出力段は非反転出力段であるが、故障
識別原理は反転出力段に応用することも可能である。
いる。電気負荷の機能を監視する装置、すなわち機能監
視装置１は、増幅器の記号３で示される負荷Ｒの出力段
に対して並列に接続されている。機能監視回路１の入力
端子E1はＵEで示す出力段３の入力と接続され、機能監
視回路１の端子D1はＵAで示す出力と接続されている。
以下においては、出力段は非反転出力段であるが、故障
識別原理は反転出力段に応用することも可能である。
図にはいわゆる「ローサイド出力段」が示されてい
る。すなわちプラス電位に接続される負荷Ｒはオンに切
り替わったときに出力段３を介してアースに接続され
る。しかし故障検出原理は、「ハイサイド出力段」に応
用することもできる。
る。すなわちプラス電位に接続される負荷Ｒはオンに切
り替わったときに出力段３を介してアースに接続され
る。しかし故障検出原理は、「ハイサイド出力段」に応
用することもできる。
出力段３は制御回路μｃによって駆動される（抵抗R1
を介して）。図では見やすくするために、制御回路のド
ライバー回路と、負荷を有する１つの出力段のみが示さ
れている。
を介して）。図では見やすくするために、制御回路のド
ライバー回路と、負荷を有する１つの出力段のみが示さ
れている。
第２図に示すブロック回路図は、出力段に対して並列
に接続された機能監視回路１を示すものである。
に接続された機能監視回路１を示すものである。
出力段３の出力側には電源電圧に関係した基準電圧Ur
efに接続されるダイオードＤとプルアップ抵抗ＲPを有
するレベル供給装置６が設けられる。他の実施例におい
ては、レベル供給装置は例えば電流源、あるいは演算増
幅器回路あるいは比較器回路から形成することができ
る。
efに接続されるダイオードＤとプルアップ抵抗ＲPを有
するレベル供給装置６が設けられる。他の実施例におい
ては、レベル供給装置は例えば電流源、あるいは演算増
幅器回路あるいは比較器回路から形成することができ
る。
機能監視回路１には故障検出論理回路５が設けられ、
故障検出論理回路は入力ポートE1を介して出力段３の入
力端子ＵEと接続されると共に、ポートD1を介して出力
段３の出力端子ＵAと接続されている。ポートE1には、
出力段の入力レベル「ロー」と「ハイ」を検出する回路
装置が設けられている。入／出力ポートD1には出力段の
出力レベル「ロー」、「ハイ」及び「Uref」を検出する
ことのできる回路装置が設けられる。
故障検出論理回路は入力ポートE1を介して出力段３の入
力端子ＵEと接続されると共に、ポートD1を介して出力
段３の出力端子ＵAと接続されている。ポートE1には、
出力段の入力レベル「ロー」と「ハイ」を検出する回路
装置が設けられている。入／出力ポートD1には出力段の
出力レベル「ロー」、「ハイ」及び「Uref」を検出する
ことのできる回路装置が設けられる。
次の実施例に記載されている電圧レベルは、12Vの自
動車の電気系に応用したものに関する。これは電圧レベ
ルの選択の例として考えるべきである。好ましくは電圧
レベルはプラス電位に従って調節される。
動車の電気系に応用したものに関する。これは電圧レベ
ルの選択の例として考えるべきである。好ましくは電圧
レベルはプラス電位に従って調節される。
機能監視回路１の故障検出論理回路は、次の状態（こ
の場合例えば非反転のLSSについて）を区別することが
できる。
の場合例えば非反転のLSSについて）を区別することが
できる。
１）出力段３の入力端子ＵEにロー電位が印加され、そ
れによって出力段がオンないし導通した場合に、出力段
３の出力端子ＵAに7Vより高い電位が現れた場合には、
負荷Ｒがプラス電位に短絡されたと見なされる。
れによって出力段がオンないし導通した場合に、出力段
３の出力端子ＵAに7Vより高い電位が現れた場合には、
負荷Ｒがプラス電位に短絡されたと見なされる。
２）出力段３の入力端子ＵEにハイ電位が印加され、そ
れによって出力段が遮断された場合に、出力端子ＵAに3
Vより低い電位が現れた場合には、アースへの短絡と見
なされる。
れによって出力段が遮断された場合に、出力端子ＵAに3
Vより低い電位が現れた場合には、アースへの短絡と見
なされる。
３）出力段３の入力端子ＵEに「ハイ」電位が印加さ
れ、それによって出力段が遮断された場合に、出力段３
が遮断されている間に出力段の出力端子ＵAに3V〜7Vの
電位Urefが現れた場合には、負荷の欠落、すなわち負荷
導線の断線と見なされる。
れ、それによって出力段が遮断された場合に、出力段３
が遮断されている間に出力段の出力端子ＵAに3V〜7Vの
電位Urefが現れた場合には、負荷の欠落、すなわち負荷
導線の断線と見なされる。
従って、故障のない正常な動作がなされている場合に
は、出力段が導通している場合には0V〜3Vの電位が出力
端子ＵAに現れる。出力段が遮断されている場合には、
出力端子の出力電位がＵA＞7Vであれば、故障のない正
常な動作が行われる。
は、出力段が導通している場合には0V〜3Vの電位が出力
端子ＵAに現れる。出力段が遮断されている場合には、
出力端子の出力電位がＵA＞7Vであれば、故障のない正
常な動作が行われる。
プラス電位、基準電位及びアース電位に従って、３つ
の電圧領域0V〜3V、3V〜7V及び7V以上を区別することが
できる。従って入力電位レベルを用い、プラス電位へ短
絡、アースへの短絡及び負荷の欠落という３種類の故障
を直接区別することができる。
の電圧領域0V〜3V、3V〜7V及び7V以上を区別することが
できる。従って入力電位レベルを用い、プラス電位へ短
絡、アースへの短絡及び負荷の欠落という３種類の故障
を直接区別することができる。
故障検出論理回路の後段には、バッファメモリ９と接
続されたコーダ７が接続されている。バッファメモリの
出力信号は機能監視回路１の出力ポートＧに接続される
出力端子を有するメモリ11に供給される。第２図から明
らかなように、バッファメモリには時間遅延装置13が設
けられている。遅延装置は、遅延時間tvを有する時間遅
延回路である。
続されたコーダ７が接続されている。バッファメモリの
出力信号は機能監視回路１の出力ポートＧに接続される
出力端子を有するメモリ11に供給される。第２図から明
らかなように、バッファメモリには時間遅延装置13が設
けられている。遅延装置は、遅延時間tvを有する時間遅
延回路である。
バッファメモリ９には導線15を介して安全回路17が接
続され、安全回路は機能監視回路１の入力ポートE1と接
続され、それによって出力段３の入力端子ＵEと接続さ
れる。
続され、安全回路は機能監視回路１の入力ポートE1と接
続され、それによって出力段３の入力端子ＵEと接続さ
れる。
機能監視回路の入力端子Ｊは制御回路の同期ポートP2
と接続され、機能監視回路の他の入力端子Ｈは制御回路
μＣのクロック信号を出力するポートP3と接続されてい
る。さらに、機能監視回路１の他の入力端子Ｍには反転
されたリセット信号が印加される。
と接続され、機能監視回路の他の入力端子Ｈは制御回路
μＣのクロック信号を出力するポートP3と接続されてい
る。さらに、機能監視回路１の他の入力端子Ｍには反転
されたリセット信号が印加される。
同期信号は所定の導線19と21を介して安全回路17とバ
ッファメモリ９に供給される。同様に反転されたリセッ
ト信号が導線23と25を介して安全回路17とバッファメモ
リ９及びその時限素子13に印加される。さらにポートP3
のクロック信号は導線27を介してメモリ11に印加され
る。
ッファメモリ９に供給される。同様に反転されたリセッ
ト信号が導線23と25を介して安全回路17とバッファメモ
リ９及びその時限素子13に印加される。さらにポートP3
のクロック信号は導線27を介してメモリ11に印加され
る。
他の機能監視回路をポートＦを介して図示の機能監視
回路と接続することができ、その場合にはこのポートは
導線29を介してメモリ11に接続される。
回路と接続することができ、その場合にはこのポートは
導線29を介してメモリ11に接続される。
導線31を介してポートＧを不図示の機能監視回路並び
にμＣのシリアルインターフェイスに接続することがで
き、その場合には導線31はμＣのポートP4に接続され
る。
にμＣのシリアルインターフェイスに接続することがで
き、その場合には導線31はμＣのポートP4に接続され
る。
機能監視回路１にはさらに他のポートＫとＬが設けら
れており、これらのポートには電源電圧ＵBattと他の電
圧Vccが印加される。
れており、これらのポートには電源電圧ＵBattと他の電
圧Vccが印加される。
第２図の実施例においては、見やすくするために論理
回路５は１つしか設けられておらず、論理回路５は機能
監視回路１のポートE1及びD1と接続され、かつ出力段３
に対して設けられている。しかし、多数、たとえばｎ個
の論理回路を設けることも可能で、他のポートE2〜En及
びD2〜Dnを介して出力段と接続される。コーダ７、バッ
ファメモリ９及び安全回路17の数は、論理回路５の数と
一致する。ｎ個の論理回路が設けられている場合でも対
応する数のビットを有するメモリ11を１つだけにするこ
とも可能である。
回路５は１つしか設けられておらず、論理回路５は機能
監視回路１のポートE1及びD1と接続され、かつ出力段３
に対して設けられている。しかし、多数、たとえばｎ個
の論理回路を設けることも可能で、他のポートE2〜En及
びD2〜Dnを介して出力段と接続される。コーダ７、バッ
ファメモリ９及び安全回路17の数は、論理回路５の数と
一致する。ｎ個の論理回路が設けられている場合でも対
応する数のビットを有するメモリ11を１つだけにするこ
とも可能である。
第３図には、故障伝送プロトコルのパルス図の例が示
されている。一番上の線図はμＣの同期ポートP2に印加
される信号の時間的な変化を示すものである。中央の線
図はクロックポートP3の電位の変化を示すものであっ
て、一番下の線図は機能監視回路のポートＧないしはμ
ＣのポートP4に印加される電位の変化を示すものであ
る。
されている。一番上の線図はμＣの同期ポートP2に印加
される信号の時間的な変化を示すものである。中央の線
図はクロックポートP3の電位の変化を示すものであっ
て、一番下の線図は機能監視回路のポートＧないしはμ
ＣのポートP4に印加される電位の変化を示すものであ
る。
ポートP2、P3及びP4における電位の変化を機能監視回
路１の機能の説明を用いて詳細に説明する。
路１の機能の説明を用いて詳細に説明する。
第２図に示す監視回路の機能について、以下で詳細に
説明する。
説明する。
機能監視回路１を用いて、出力段３の入力ＵEと出力
ＵAの電位の妥当性チェックが行われる。その場合、第
１図を用いて詳細に説明したように、３つの電位領域、
従って３つの故障状態が検出され、論理回路５のウイン
ドコンパレータを用いて区別される。すなわち負荷Ｒが
電源電圧ＵBattに短絡したか、アースに短絡したかある
いは負荷の欠落すなわち負荷Ｒへ至る導線の断線を区別
することができる。そのために、機能監視回路１の端子
E1とD1に印加される電位と基準電位Urefが論理回路５で
互いに比較される。
ＵAの電位の妥当性チェックが行われる。その場合、第
１図を用いて詳細に説明したように、３つの電位領域、
従って３つの故障状態が検出され、論理回路５のウイン
ドコンパレータを用いて区別される。すなわち負荷Ｒが
電源電圧ＵBattに短絡したか、アースに短絡したかある
いは負荷の欠落すなわち負荷Ｒへ至る導線の断線を区別
することができる。そのために、機能監視回路１の端子
E1とD1に印加される電位と基準電位Urefが論理回路５で
互いに比較される。
故障検出論理回路５を用いて出力段３の故障が検出さ
れる。装置９によって調節された遅延時間tvが経過した
後に、同時に故障がバッファメモリに書き込まれ、ポー
ト（この場合にはポートＧ）を介して故障の発生が表示
される。この遅延時間によって、例えば出力段の通常の
動作時間遅延によって起こされる出力段の入力電位と出
力電位間の非妥当性などのような誤った故障表示が防止
される。
れる。装置９によって調節された遅延時間tvが経過した
後に、同時に故障がバッファメモリに書き込まれ、ポー
ト（この場合にはポートＧ）を介して故障の発生が表示
される。この遅延時間によって、例えば出力段の通常の
動作時間遅延によって起こされる出力段の入力電位と出
力電位間の非妥当性などのような誤った故障表示が防止
される。
あるいは例えばランプ出力段の場合には、オン電流が
非常に大きく、ないしは出力端子ＵAに現れる電位が非
常に高いと、負荷Ｒが電源電圧に短絡したと診断される
惧れがある。入出力間の非妥当性が短期間である場合に
は無視され、ないしはオン電流が所定の遅延時間の経過
後に減衰するように遅延時間を選択しなければならな
い。故障は、必要に応じ故障が回復されるまでバッファ
メモリに格納される。例えば接触不良の場合には、最初
検出された負荷の欠落は後の時点では出力されなくな
る。バッファメモリ９に格納された故障は、故障が回復
された場合には上書き、すなわち消去される。
非常に大きく、ないしは出力端子ＵAに現れる電位が非
常に高いと、負荷Ｒが電源電圧に短絡したと診断される
惧れがある。入出力間の非妥当性が短期間である場合に
は無視され、ないしはオン電流が所定の遅延時間の経過
後に減衰するように遅延時間を選択しなければならな
い。故障は、必要に応じ故障が回復されるまでバッファ
メモリに格納される。例えば接触不良の場合には、最初
検出された負荷の欠落は後の時点では出力されなくな
る。バッファメモリ９に格納された故障は、故障が回復
された場合には上書き、すなわち消去される。
従って機能監視回路１のポートＧは、故障が発生した
後遅延時間が経過するとすぐに「ロー」にセットされ
る。故障はバッファメモリ９に格納される。制御装置μ
Ｃは入力ポートP4の状態を調べることによって出力端子
Ｇの電位の変化を検出し、場合によっては故障の問い合
わせを行うことができる。従って制御装置は非同期で、
すなわち故障の発生とは関係なく、故障の問い合わせを
行うことができる。
後遅延時間が経過するとすぐに「ロー」にセットされ
る。故障はバッファメモリ９に格納される。制御装置μ
Ｃは入力ポートP4の状態を調べることによって出力端子
Ｇの電位の変化を検出し、場合によっては故障の問い合
わせを行うことができる。従って制御装置は非同期で、
すなわち故障の発生とは関係なく、故障の問い合わせを
行うことができる。
そのために、同期ポートP2とそれに関連する導線21を
介してバッファメモリ９に信号が印加され、その後バッ
ファメモリは故障情報をメモリ11にロードする。メモリ
11は好ましくは出力ユニットに接続される。その場合、
例えば並列の出力あるいは直列の出力が接続される。メ
モリ11はここでは好ましくは直列の出力を有するシフト
レジスタとして接続される。このような構成によって、
機能監視回路の端子の数を減少させることができる。
介してバッファメモリ９に信号が印加され、その後バッ
ファメモリは故障情報をメモリ11にロードする。メモリ
11は好ましくは出力ユニットに接続される。その場合、
例えば並列の出力あるいは直列の出力が接続される。メ
モリ11はここでは好ましくは直列の出力を有するシフト
レジスタとして接続される。このような構成によって、
機能監視回路の端子の数を減少させることができる。
第３図には、直列に「故障読み出す」ための伝送プロ
トコルの例が示されている。導線27を介してメモリ11に
接続されるクロックポートP3のクロック信号によって、
メモリ11の格納されている故障情報の「クロック出
力」、すなわちメモリ内容の直列読み出しが行われる。
トコルの例が示されている。導線27を介してメモリ11に
接続されるクロックポートP3のクロック信号によって、
メモリ11の格納されている故障情報の「クロック出
力」、すなわちメモリ内容の直列読み出しが行われる。
第３図の一番下の線図から明らかなように、メモリ11
にセットされているビット、ここではビット１から15が
順次読みだされる。伝送プロトコルのビットの位置か
ら、故障の種類及び故障の経路、すなわち故障が存在す
る出力段を求めることができる。
にセットされているビット、ここではビット１から15が
順次読みだされる。伝送プロトコルのビットの位置か
ら、故障の種類及び故障の経路、すなわち故障が存在す
る出力段を求めることができる。
第３図から明らかなように、ポートP3のクロック信号
は同期ポートP2の電位が変化してから出力される。同期
ポートP2の電位が「ハイ」である間は、第３図に示すク
ロック信号は診断インターフェイスの入力ポートP4に影
響を与えない。
は同期ポートP2の電位が変化してから出力される。同期
ポートP2の電位が「ハイ」である間は、第３図に示すク
ロック信号は診断インターフェイスの入力ポートP4に影
響を与えない。
以上の説明から、バッファメモリ９からメモリ11に故
障情報が伝送される。基本的には故障なし、プラス電位
への短絡、アースへの短絡、および負荷の欠落の４つの
故障情報が区別される。従ってそれぞれの論理回路につ
いても４つのビットがバッファメモリにもメモリ11にも
設けられなければならない。上述したように、機能監視
回路１にはｎ個までの論理回路が設けられる。従って４
・ｎビットを設けることができる。従ってメモリ11にも
対応した数のビットを設けなければならない。
障情報が伝送される。基本的には故障なし、プラス電位
への短絡、アースへの短絡、および負荷の欠落の４つの
故障情報が区別される。従ってそれぞれの論理回路につ
いても４つのビットがバッファメモリにもメモリ11にも
設けられなければならない。上述したように、機能監視
回路１にはｎ個までの論理回路が設けられる。従って４
・ｎビットを設けることができる。従ってメモリ11にも
対応した数のビットを設けなければならない。
２つの故障が同時に出力段に発生することはないの
で、図示の実施例においては故障は次に示すテーブルに
従ってコード化される。故障の種類 ビット ビット 故障なし １ １ プラス電位へのKS ０ ０ 負荷の欠落 １ ０ アースへのKS ０ １ なお、KSは短絡を示している。
で、図示の実施例においては故障は次に示すテーブルに
従ってコード化される。故障の種類 ビット ビット 故障なし １ １ プラス電位へのKS ０ ０ 負荷の欠落 １ ０ アースへのKS ０ １ なお、KSは短絡を示している。
このコード化は、故障検出論理回路５とバッファメモ
リ９間に配置されたコーダ７で行われる。このようにし
て、バッファメモリ９にもメモリ11にも各故障検出論理
回路５に付き必要なビット数が２つに減少される。
リ９間に配置されたコーダ７で行われる。このようにし
て、バッファメモリ９にもメモリ11にも各故障検出論理
回路５に付き必要なビット数が２つに減少される。
従って出力段が７つ設けられている場合には、メモリ
11に14ビット設けるだけでよい。
11に14ビット設けるだけでよい。
診断インターフェイスがメモリ11から制御回路μＣへ
故障情報を誤りなく伝送しているかを検査するために、
さらにレジスタ11の終りに他のビットが設けられる。こ
のビットは最後のビットとして、すなわち第３図ではビ
ット15としてシリアルインターフェイスのポートP4に現
れなければならない。故障伝送プロトコルでは、伝送に
誤りがないときは付加された最後の15番目のビットは
「ロー」でなければならない。これが第３図に示す一番
下の線図によって示されている。
故障情報を誤りなく伝送しているかを検査するために、
さらにレジスタ11の終りに他のビットが設けられる。こ
のビットは最後のビットとして、すなわち第３図ではビ
ット15としてシリアルインターフェイスのポートP4に現
れなければならない。故障伝送プロトコルでは、伝送に
誤りがないときは付加された最後の15番目のビットは
「ロー」でなければならない。これが第３図に示す一番
下の線図によって示されている。
故障伝送プロトコルの問い合わせにおいて検査ビット
が万一「ロー」でない場合には、第３図に示す信号列に
よってバッファメモリ９に格納されている故障伝送プロ
トコルを再度メモリ11に伝送してそこから問い合わせす
ることができる。
が万一「ロー」でない場合には、第３図に示す信号列に
よってバッファメモリ９に格納されている故障伝送プロ
トコルを再度メモリ11に伝送してそこから問い合わせす
ることができる。
メモリ11から故障プロトコルを伝送する場合には、ビ
ットは直列に調べられる。それによって故障ビットを該
当する故障検出論理回路５ないしはそれに関連する出力
段３に一義的に対応づけることができる。従って故障伝
送プロトコルから直接に、機能監視回路１に関連してい
る出力段のどれに故障が発生したか、及びそこに存在す
る故障の種類を検出することができる。従って故障の対
応づけと故障の区別を問題なく行うことができる。
ットは直列に調べられる。それによって故障ビットを該
当する故障検出論理回路５ないしはそれに関連する出力
段３に一義的に対応づけることができる。従って故障伝
送プロトコルから直接に、機能監視回路１に関連してい
る出力段のどれに故障が発生したか、及びそこに存在す
る故障の種類を検出することができる。従って故障の対
応づけと故障の区別を問題なく行うことができる。
機能監視回路１にはさらに導線15を介してバッファメ
モリ９と接続された安全遮断回路17が設けられる。出力
段を損傷する惧れのある短絡が発生すると（ローサイド
スイッチの場合には電源電圧への短絡、ハイサイドスイ
ッチの場合にはアースへの短絡）、信号がこの導線を介
して安全遮断回路へ出力され、安全遮断回路はそれに基
づいて該当する出力段３を遮断する。図示の実施例にお
いては、出力段の入力端子には出力段を確実に不動作に
するレベルが入力される。このようにしてアースへの短
絡の場合でも電源電圧への短絡の場合でも、負荷Ｒは遮
断されるので、実質上損傷は排除される。遮断遅延によ
って出力段は短時間は短絡に対して抵抗があるので、安
全遮断回路17による遮断までの損傷が防止される。
モリ９と接続された安全遮断回路17が設けられる。出力
段を損傷する惧れのある短絡が発生すると（ローサイド
スイッチの場合には電源電圧への短絡、ハイサイドスイ
ッチの場合にはアースへの短絡）、信号がこの導線を介
して安全遮断回路へ出力され、安全遮断回路はそれに基
づいて該当する出力段３を遮断する。図示の実施例にお
いては、出力段の入力端子には出力段を確実に不動作に
するレベルが入力される。このようにしてアースへの短
絡の場合でも電源電圧への短絡の場合でも、負荷Ｒは遮
断されるので、実質上損傷は排除される。遮断遅延によ
って出力段は短時間は短絡に対して抵抗があるので、安
全遮断回路17による遮断までの損傷が防止される。
一度遮断された出力段はメモリ11から故障伝送プロト
コルを読み出すときに、接続線19と安全遮断回路17によ
って再び遮断が解かれる。しかし「プラス電位への短
絡」という故障は、場合によっては故障回復によりリセ
ットされるまで、バッファメモリ９に格納されている。
故障が存在する限り出力段はそれぞれ読み出し後に再び
遮断される。機能監視回路１の入力ポートＭの反転リセ
ット信号によってすべての故障メモリないしバッファメ
モリ９は所定にリセットされる。そのためにリセット信
号が導線25を介してバッファメモリ９に入力される。
コルを読み出すときに、接続線19と安全遮断回路17によ
って再び遮断が解かれる。しかし「プラス電位への短
絡」という故障は、場合によっては故障回復によりリセ
ットされるまで、バッファメモリ９に格納されている。
故障が存在する限り出力段はそれぞれ読み出し後に再び
遮断される。機能監視回路１の入力ポートＭの反転リセ
ット信号によってすべての故障メモリないしバッファメ
モリ９は所定にリセットされる。そのためにリセット信
号が導線25を介してバッファメモリ９に入力される。
反転リセット信号によって、機能監視回路１を初期化
することができ、ないしは所定に遮断することができ
る。そのためにさらにリセット信号が導線23を介して出
力段の遮断に用いられる安全遮断回路に供給される。す
なわち所定の入力レベルが出力段に印加されることによ
って、負荷を含めた出力段が遮断される。
することができ、ないしは所定に遮断することができ
る。そのためにさらにリセット信号が導線23を介して出
力段の遮断に用いられる安全遮断回路に供給される。す
なわち所定の入力レベルが出力段に印加されることによ
って、負荷を含めた出力段が遮断される。
機能監視回路１の初期化時に遮断されてはならない、
あるいは遮断する必要のない負荷は制御装置によって駆
動される。すなわち制御装置μＣの出力ポートP1と出力
段の入力端子ＵE間に設けられた抵抗R1は、これらの出
力段から除かれる。その代わりにその抵抗は出力段の入
力端子ＵEと機能監視回路１のそれに関連するポートE1
間に配置される。それによって安全回路17が動作された
場合でも、それに関する負荷はオフにされない。
あるいは遮断する必要のない負荷は制御装置によって駆
動される。すなわち制御装置μＣの出力ポートP1と出力
段の入力端子ＵE間に設けられた抵抗R1は、これらの出
力段から除かれる。その代わりにその抵抗は出力段の入
力端子ＵEと機能監視回路１のそれに関連するポートE1
間に配置される。それによって安全回路17が動作された
場合でも、それに関する負荷はオフにされない。
さらに、安全上の理由から、リセット信号が出力され
た場合に、出力段は安全遮断回路17を介して遮断される
ようにすることができ、それによって制御回路μＣの出
力ポートに不定の電位が現れ、負荷に誤機能をもたらす
ことはない。
た場合に、出力段は安全遮断回路17を介して遮断される
ようにすることができ、それによって制御回路μＣの出
力ポートに不定の電位が現れ、負荷に誤機能をもたらす
ことはない。
このようにして、図示の機能監視回路１により故障を
個々の出力段に対応づけ、かつ区別することが可能にな
ることが理解できる。
個々の出力段に対応づけ、かつ区別することが可能にな
ることが理解できる。
説明するまでもなく、機能監視回路を負荷の出力段に
問題なく対応づけることができる。というのは並列回路
しか設けられていないからである。該当する出力段への
何らの作用は必要でない。このようにして図示の機能監
視回路は簡単かつ普遍的に使用することができる。上述
の回路によって、簡単かつ安価な出力段素子は短絡に対
して抵抗がありかつ診断可能となる。
問題なく対応づけることができる。というのは並列回路
しか設けられていないからである。該当する出力段への
何らの作用は必要でない。このようにして図示の機能監
視回路は簡単かつ普遍的に使用することができる。上述
の回路によって、簡単かつ安価な出力段素子は短絡に対
して抵抗がありかつ診断可能となる。
さらに、上述のような故障監視回路はカスケード接続
することができることを付言しておく。カスケード回路
の例が第４図に示されている。
することができることを付言しておく。カスケード回路
の例が第４図に示されている。
図示の実施例においては、３つの故障監視回路10、2
0、30が１つの制御装置μＣに設けられている。最も重
要な負荷の出力段は、制御装置μＣに直接接続された監
視回路30に関連して設けられている。その場合、この監
視回路の出力ポートG'は制御回路の入力ポートP4'に対
応する。これは、調査の際に最も重要な出力段の故障情
報を最初に得ることを目的としている。故障監視回路30
のポートF'には故障監視回路20の出力端子G"が接続され
る。同様に、故障監視回路20のポートF"には故障監視回
路10の出力ポートG'"が接続される。
0、30が１つの制御装置μＣに設けられている。最も重
要な負荷の出力段は、制御装置μＣに直接接続された監
視回路30に関連して設けられている。その場合、この監
視回路の出力ポートG'は制御回路の入力ポートP4'に対
応する。これは、調査の際に最も重要な出力段の故障情
報を最初に得ることを目的としている。故障監視回路30
のポートF'には故障監視回路20の出力端子G"が接続され
る。同様に、故障監視回路20のポートF"には故障監視回
路10の出力ポートG'"が接続される。
クロック信号は制御回路のポートP3'を介してすべて
の故障監視回路に印加され、制御回路のポートP2'に現
れる同期信号も同様である。
の故障監視回路に印加され、制御回路のポートP2'に現
れる同期信号も同様である。
いずれかの故障監視回路が故障を検出すると、制御回
路μＣのポートP4'に「ロー」の電位が発生する。故障
の問い合わせは第２図の説明と同様に行われる。すなわ
ち第２図を用いてメモリ11について説明したのと同様
に、故障監視回路10、20、30に存在する故障が該当する
メモリからシリアルにクロック出力される。
路μＣのポートP4'に「ロー」の電位が発生する。故障
の問い合わせは第２図の説明と同様に行われる。すなわ
ち第２図を用いてメモリ11について説明したのと同様
に、故障監視回路10、20、30に存在する故障が該当する
メモリからシリアルにクロック出力される。
点線で示す導線ＡとＢは、故障監視回路10、20、30に
設けられている故障プロトコルを制御回路μＣにより並
列に調べ、読み出し時間を短縮することも可能であるこ
とを示すものである。
設けられている故障プロトコルを制御回路μＣにより並
列に調べ、読み出し時間を短縮することも可能であるこ
とを示すものである。
フロントページの続き (72)発明者 マイヤー・ルディ ドイツ連邦共和国 ヴェー 7143 ファ イヒンゲン／エンツ・レルヒェンヴェー ク 28 (72)発明者 デンツ・ヘルムート ドイツ連邦共和国 ヴェー 7000 シュ トゥットガルト １・リンデンシュピュ ールシュトラーセ 18 (72)発明者 シュトレーベル・ハンス・ペーター ドイツ連邦共和国 ヴェー 7000 シュ トゥットガルト １・パウルリンケシュ トラーセ 28 (72)発明者 パレシュ・ラインハルト ドイツ連邦共和国 ヴェー 7147 エバ ーディンゲンホッホドルフ・テオドール ホイスシュトラーセ 48 (72)発明者 エックハルト・ユルゲン ドイツ連邦共和国 ヴェー 7141 シュ ヴィーバーディンゲン・パラディースヴ ェーク 19 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/02
Claims (8)
- 【請求項１】電源のプラス電位とアース間でアース側に
ある電子スイッチに直列に接続された負荷が機能するか
どうかを監視する装置において、 電子スイッチ（３）に対して並列に接続された少なくと
も１つの故障検出論理回路（５）が設けられ、 電子スイッチ（３）と負荷（Ｒ）間の接続点に基準電位
（Uref）が印加され、 電子スイッチ（３）の入力端子（ＵE）の電位とその出
力端子（ＵA）の電位が前記故障検出論理回路に供給さ
れ、 前記故障検出論理回路は、前記入力端子に電子スイッチ
を導通させる電位が印加されたとき、前記出力端子の電
位がプラス電位に対応する電位の場合には、電子スイッ
チと負荷間の接続線のプラス電位への短絡の故障を検出
し、 また前記故障検出論理回路は、前記入力端子に電子スイ
ッチを非導通にさせる電位が印加されたとき、前記出力
端子の電位がアース電位に対応する電位の場合には、電
子スイッチと負荷間の接続線のアースへの短絡の故障
を、また基準電位に対応する電位の場合には、該接続線
の断線の故障を検出することを特徴とする負荷が機能す
るかどうかを監視する装置。 - 【請求項２】前記故障検出論理回路（５）で検出された
故障がメモリ（11）に記憶されることを特徴とする請求
の範囲第１項に記載の装置。 - 【請求項３】前記故障検出論理回路（５）とメモリ（1
1）間にバッファメモリ（９）が設けられ、故障検出論
理回路（５）で検出された故障がバッファメモリ（９）
に一時記憶された後、メモリ（11）に記憶されることを
特徴とする請求の範囲第２項に記載の装置。 - 【請求項４】バッファメモリ（９）が時間遅延装置（1
3）を有することを特徴とする請求の範囲第３項に記載
の装置。 - 【請求項５】故障検出論理回路（５）で検出された故障
をコード化するコーダ（７）が故障検出論理回路とバッ
ファメモリ（９）間に設けられ、前記検出された故障が
コード化されてバッファメモリ（９）に記憶されること
を特徴とする請求の範囲第３項又は第４項に記載の装
置。 - 【請求項６】前記バッファメモリ（９）に電子スイッチ
を遮断する安全遮断回路（17）が接続され、バッファメ
モリに記憶された故障の種類に応じて該安全遮断回路を
介して電子スイッチが遮断されることを特徴とする請求
の範囲第３項から第５項のいずれか１項に記載の装置。 - 【請求項７】メモリ（11）がポート（P4）あるいは並列
インターフェイスを介して制御回路（μＣ）と接続さ
れ、それを介してメモリの内容が読み出されることを特
徴とする請求の範囲第２項から第６項のいずれか１項に
記載の装置。 - 【請求項８】それぞれ電子スイッチに対応した複数の故
障検出論理回路が設けられ、各故障検出論理回路がコー
ダ及びバッファメモリを介してメモリと接続されること
を特徴とする請求の範囲第５項から第７項のいずれか１
項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4012109A DE4012109C2 (de) | 1990-04-14 | 1990-04-14 | Vorrichtung zur Funktionsüberwachung eines elektrischen/elektronischen Schaltmittels, seines angeschlossenen Verbrauchers, einer Ansteuerung und seiner Verbindungsleitung |
| DE4012109.7 | 1990-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04507139A JPH04507139A (ja) | 1992-12-10 |
| JP3306062B2 true JP3306062B2 (ja) | 2002-07-24 |
Family
ID=6404438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50566791A Expired - Lifetime JP3306062B2 (ja) | 1990-04-14 | 1991-03-22 | 負荷が機能するかどうかを監視する装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5311138A (ja) |
| EP (1) | EP0477309B1 (ja) |
| JP (1) | JP3306062B2 (ja) |
| KR (1) | KR100190479B1 (ja) |
| DE (2) | DE4012109C2 (ja) |
| WO (1) | WO1991016637A1 (ja) |
Families Citing this family (71)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4125302C2 (de) * | 1991-07-31 | 2003-04-30 | Bosch Gmbh Robert | Einrichtung zur Überwachung eines elektrischen Verbrauchers in einem Fahrzeug |
| US5337013A (en) * | 1992-06-10 | 1994-08-09 | Ford Motor Company | Method and apparatus for monitoring the operation of electrical loads in an automotive vehicle |
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