CN220359142U - 一种对inter x86平台fusa信号快速可靠的响应电路 - Google Patents
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Abstract
本实用新型公开了一种对INTER X86平台FUSA信号快速可靠的响应电路，包括FUSA检测模块、状态控制模块、FUSA使能模块和响应模块；所述FUSA检测模块接收FUSA信号，用于检测所述FUSA信号是否存在安全问题，若是则向所述FUSA使能模块输出所述FUSA信号；所述状态控制模块用于接收系统状态信号，判断所述外部CPU是否处于正常工作状态，若是则向所述FUSA使能模块输出工作正常信号；所述FUSA使能模块用于判断接收的所述FUSA信号是否正确，若同时接收到所述FUSA信号和所述工作正常信号则向所述响应模块输出所述FUSA信号；所述响应模块用于判断是否为所述FUSA信号，若是则发送低电平脉冲信号。解决了采用MCU集成FUSA检测与电源控制在可靠性与响应速度上不足。
Description
技术领域
本实用新型属于汽车安全技术领域，具体地说，涉及一种对INTER X86平台FUSA信号快速可靠的响应电路。
背景技术
随着汽车电子化、智能化、网联化的发展，汽车电子系统的复杂性和重要性不断增加，同时也带来了更多的故障风险。为了保证汽车电子系统的安全性能，需要在系统设计和开发过程中遵循功能安全(FUSA)的标准和要求。功能安全(FUSA)是指由于电气和/或电子(E/E)系统的故障行为引起的危险的可接受风险的缺失。功能安全的国际标准是ISO26262，它规定了汽车电子系统的安全生命周期、安全管理、安全分析、安全设计、安全验证和测试等方面的要求。
INTER X86平台上有多个系列，如TIGER LAKE、ELKHART LAKE系列等支持FUSA功能，适用于各种汽车电子系统的开发和应用。然而，目前在INTER X86平台上实现FUSA功能的方法还是普遍采用外置MCU集成FUSA功能引脚进行电平检测与对外的电源开关控制。这样的方式存在MCU失效与响应速度不够快等缺点，这限制了该平台在汽车电子系统中的应用范围和效果。
实用新型内容
本实用新型的技术解决问题是：提供一种对INTER X86平台FUSA信号快速可靠的响应电路，以解决采用MCU集成FUSA检测与电源控制在可靠性与响应速度上不足的技术问题。
本实用新型的技术解决方案是：本实用新型提供一种对INTER X86平台FUSA信号快速可靠的响应电路，包括FUSA检测模块、状态控制模块、FUSA使能模块和响应模块；
所述FUSA检测模块与外部CPU连接并接收所述外部CPU传出的FUSA信号，所述FUSA检测模块用于检测所述FUSA信号是否存在安全问题，若是则向所述FUSA使能模块输出所述FUSA信号；
所述状态控制模块与所述外部CPU连接，用于接收所述外部CPU输出的系统状态信号，判断所述外部CPU是否处于正常工作状态，若是则向所述FUSA使能模块输出工作正常信号，若否则向所述FUSA使能模块输出错误信号；
所述FUSA使能模块用于判断接收到的所述FUSA信号是否正确，若同时接收到所述FUSA信号和所述工作正常信号则向所述响应模块输出所述FUSA信号；
所述响应模块用于判断接收信号是否为所述FUSA信号，若是则发送低电平脉冲信号。
进一步地，所述FUSA检测模块包括：
第一逻辑与门，所述第一逻辑与门的第一输入端口与所述外部CPU的THERMTRIP#端口连接，用于判断所述外部CPU是否输出电流电压过载信号，若是则输出低电平信号，所述第一逻辑与门的第二输入端口恒置为高电平；
第二逻辑与门，所述第二逻辑与门的第一输入端口与所述外部CPU的CATERR#端口连接，所述第二逻辑与门的第二输入端口与所述外部CPU的ERR2#端口连接，所述第二逻辑与门用于判断所述外部CPU的CATERR#端口或所述外部CPU的ERR#端口是否输出温度超标或器件错误信号，若是则输出低电平信号；
第三逻辑与门，所述第三逻辑与门的第一输入端口与所述第一逻辑与门的输出端口连接，所述第三逻辑与门的第二输入端口与所述第二逻辑与门的输出端口连接，用于判断所述外部CPU是否存在温度超标、电压电流过载或器件错误信号，若是则输出低电平信号；
第一三极管，所述第一三极管的基极与所述第三逻辑与门输出端口连接，用于根据所述第三逻辑与门输出端口的电平信号控制所述第一三极管的通路或断路，所述第一三极管的集电极接地。
进一步地，根据所述第三逻辑与门输出端口的电平信号控制所述第一三极管的通路或断路包括：所述第三逻辑与门输出端口输出低电平信号，所述第一三极管打开，所述第一三极管的发射极输出低电平信号。
进一步地，所述状态控制模块包括：
MCU处理芯片，所述MCU处理芯片的输入端口与所述外部CPU的S3端口连接并接收系统状态信号，用于判断系统的工作状态。
进一步地，所述FUSA使能模块包括：
第二三极管，所述第二三极管的基极与所述MCU处理芯片的输出端口连接，用于根据所述MCU处理芯片的输出端口的电平信号控制所述第二三极管的通路或断路，所述第二三极管的集电极与所述第一三极管的发射极连接。
进一步地，根据所述MCU处理芯片的输出端口的电平信号控制所述第二三极管的通路或断路包括：所述MCU处理芯片接收到所述外部CPU输出的开机、重启或休眠状态信号，所述MCU处理芯片的输出端口向所述第二三极管的基级输出高电平信号，所述第二三极管截断。
进一步地，根据所述MCU处理芯片的输出端口的电平信号控制所述第二三极管的通路或断路包括：所述MCU处理芯片接收到所述外部CPU输出的工作正常信号，所述MCU处理芯片的输出端口向所述第二三极管的基级输出低电平信号，所述第二三极管导通，所述第二三极管的发射极输出低电平信号。
进一步地，所述响应模块包括：
电路监控芯片，所述电路监控芯片的第一端口分别与所述第二三极管的发射极和电源电路连接，并接收所述第二三极管输出的电平信号，所述电路监控芯片的第七端口与所述主板的电源模块的输入端连接，若接收到低电平信号，则向所述输入端发出低电平脉冲，使主板的电源被切断。
进一步地，所述电路监控芯片的电源电路包括：所述电源与第一电阻的第一端连接，所述第一电阻的第二端分别与电容的第一端和第二电阻的第一端连接，所述电容的第二端接地，所述第二电阻的第二端和所述电路控制芯片的第一端口连接，若所述发射极输出低电平信号，所述电源电路导通，所述电路监控芯片的第一端口输入低电平信号。
进一步地，所述电路监控芯片的第二端口、第四端口、第五端口、第六端口和第八端口置为高电平信号，第三端口接地。
本实用新型的有益效果是：
FUSA检测模块采用硬件逻辑电路对FUSA信号进行检测，相比MCU集成检测与控制的方式，在可靠性和响应速度上更优；状态控制模块采用MCU处理芯片对系统工作状态进行识别；FUSA使能模块接收FUSA信号并根据系统的工作状态进行判断，避免对系统电源的误触发；响应模块接收FUSA信号进行快速响应，及时切断电源。
附图说明
图1为本实用新型一实施例中FUSA信号快速可靠的响应电路的结构框图；
图2为本实用新型一实施例中FUSA检测模块的电路结构图；
图3为本实用新型一实施例中FUSA使能模块的电路结构图；
图4为本实用新型一实施例中的状态控制模块的电路结构图；
图5为本实用新型一实施例中响应模块的电路结构图。
图号说明：
1-FUSA检测模块，2-状态控制模块，3-FUSA使能模块，4-响应模块；
11-第一逻辑与门，12-第二逻辑与门，13-第三逻辑与门，14-第一三极管；
111-第一逻辑与门的第一输入端口，112-第一逻辑与门的第二输入端口，113-第一逻辑与门的输出端口，121-第二逻辑与门的第一输入端口，122-第二逻辑与门的第二输入端口，123-第一逻辑与门的输出端口，131-第三逻辑与门的第一输入端口，132-第三逻辑与门的第二输入端口，133-第三逻辑与门的输出端口；
21-MCU处理芯片，31-第二三极管；
211-MCU处理芯片输入端口，212-MCU处理芯片输出端口；
41-电路监控芯片，42-电源电路；
421-电源，422-第一电阻，423-第二电阻，424-电容。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型中，术语“第一”、“第二”等主要是用于区分不同的装置、元件或组成部分(具体的种类和构造可能相同也可能不同)，并非用于表明或暗示所指示装置、元件或组成部分的相对重要性和数量。除非另有说明，“多个”的含义为两个或两个以上。
以下结合具体附图对本实用新型的实现进行详细的描述：
图1是本实用新型一实施例中FUSA信号快速可靠的响应电路的结构框图，如图1所示，一种对INTER X86平台FUSA信号快速可靠的响应电路，包括FUSA检测模块1、状态控制模块2、FUSA使能模块3和响应模块4；
FUSA检测模块1与INTER TIGER LAKE平台的CPU连接并接收CPU传出的三路FUSA信号(FUSA信号不局限于三路，可以为至少两路FUSA信号，在此实施例中以三路FUSA信号为例)，FUSA检测模块1用于检测FUSA信号是否存在安全问题，FUSA信号的安全问题包括电流电压过载和CPU器件错误，出现安全问题则向状态控制模块2输出单路FUSA信号。
状态控制模块2与CPU连接并接收CPU输出的系统状态信号，判断CPU是否处于正常工作状态，若CPU处于正常工作状态则向FUSA使能模块3输出工作正常信号，若未处于正常工作状态则向FUSA使能模块3输出错误信号；
FUSA使能模块3用于判断接收到的FUSA信号是否正确，若同时接收到FUSA信号和工作正常信号则向响应模块4输出FUSA信号。
响应模块4用于判断接收信号是否为FUSA信号，若是则向电源模块发送低电平脉冲信号，使整个X86平台的主板电源被切断，实现FUSA信号的快速可靠响应。
图2为本实用新型一实施例中FUSA检测模块的电路结构图，如图2所示，FUSA检测模块包括：
第一逻辑与门11，第一逻辑与门的第一输入端口111与CPU的THERMTRIP#端口连接，用于判断CPU是否电流电压过载，若发生电流电压过载，THERMTRIP#端口输出低电平信号，第一逻辑与门的第二输入端口112恒置为高电平，第一逻辑与门11输出低电平信号；
第二逻辑与门12，第二逻辑与门的第一输入端口121与CPU的CATERR#端口连接，第二逻辑与门的第二输入端口122与CPU的ERR2#端口连接，第二逻辑与门12用于判断CPU的CATERR#端口或CPU的ERR#端口是否输出温度超标或器件错误信号，若发生温度超标或器件错误，CATERR#端口或ERR#端口输出低电平信号，则第二逻辑与门12输出低电平信号；
第三逻辑与门13，第三逻辑与门的第一输入端口131与第一逻辑与门的输出端口113连接，第三逻辑与门的第二输入端口132与第二逻辑与门的输出端口123连接，用于判断CPU是否存在温度超标、电压电流过载或器件错误信号，若是则输出低电平信号；
第一逻辑与门11、第二逻辑与门12和第三逻辑与门13均采用两输入与门且相互之间独立，两输入与门器件电路简单，器件发生错误的概率更低，响应速度比集成芯片更快。
第一三极管14，第一三极管的基极与第三逻辑与门输出端口133连接，用于根据第三逻辑与门输出端口133的电平信号控制第一三极管14的通路或断路，第一三极管的集电极接地，第三逻辑与门输出端口133输出低电平信号，第一三极管14打开，第一三极管的发射极输出低电平信号。若CPU未发生错误，则三路FUSA信号均为高电平信号，第三逻辑与门13输出高电平信号，第一三极管14处于截断状态，第一三极管14输出高电平信号，则该CPU处于安全状态。在该实施例中，第一三极管为PNP型三极管。
在另一实施例中，FUSA信号为多路信号，则逻辑与门器件的数量相应做出调整，使多路FUSA信号任一路出现错误信号都能触发响应。
采用硬件逻辑电路对FUSA信号进行检测，硬件电路相比MCU集成检测与控制的方式在可靠性与响应速度上更优。
如图3和图4所示，图4为状态控制模块2包括：MCU处理芯片21，MCU处理芯片的输入端口211与CPU的S3端口连接并接收系统状态信号；
图3为FUSA使能模块3包括：第二三极管31，第二三极管的基极与MCU处理芯片的输出端口212连接，用于根据MCU处理芯片的输出端口212的电平信号控制第二三极管31的通路或断路，MCU处理芯片21接收到CPU输出的开机、重启或休眠状态的低电平信号，这时CPU不处于工作状态，此时发来的FUSA信号为误触发，需要及时截断，具体方式为：MCU处理芯片的输出端口212向第二三极管31的基级输出高电平信号，第二三极管31截断，若MCU处理芯片21接收到CPU输出的高电平信号，此时CPU处于工作状态，MCU处理芯片的输出端口212向第二三极管31的基级输出低电平信号，第二三极管31导通，第二三极管的发射极输出低电平信号，第二三极管31的集电极与第一三极管14的发射极连接，在该实施例中，第二三极管31为PNP型三极管。
采用MCU处理芯片21对开机，休眠与重启三种状态进行识别，在这三种状态下，第二三极管31不使能电路监控芯片41，避免对系统电源的误触发，在此处的MCU处理芯片21只需实时检测CPU工作状态，与第二三极管31配合，判断是否对FUSA信号进行拦截，FUSA信号无需经过处理芯片，因此相应速度更快。
图5为本实用新型一实施例中响应模块的电路结构图，如图5所示，响应模块包括：电路监控芯片41，电路监控芯片的第一端口分别与第二三极管31的发射极和电源电路42连接，并接收第二三极管31输出的电平信号，电路监控芯片的第七端口/>与CPU连接，若接收到低电平信号，第一三极管14与第二三极管31均处于打开状态，FUSA信号迅速传出，第一端口/>引脚电平被拉低，第七端口/>则向CPU输出低电平脉冲，使整个X86平台主板电源被切断，CPU停止工作。
其中电源电路42包括：电源421与第一电阻422的第一端连接，第一电阻422的第二端分别与电容424的第一端和第二电阻423的第一端连接，第一电阻阻值较小，电容424的第二端接地，第二电阻423的第二端和电路控制芯片的第一端口连接，若第二三极管31发射极输出低电平信号，电源电路42导通，电路监控芯片的第一端口/>输入低电平信号。在此实施例中第一电阻阻值为零，第二电阻阻值较大，在电路处于通路时分得电压较多，因此第一端口/>输入低电平信号，若电路处于断路，即第一三极管或第二三极管处于截断状态时，第一端口/>电势与电源电势相同，第一端口/>输入高电平信号，在电源电路42设置电容接地，使信号更稳定不易被干扰。
电路监控芯片31的第二端口VCC、第四端口PFI、第五端口第六端口WDI和第八端口/>与电源电路42连接置为高电平信号，第三端口接地，使电路监控芯片处于稳定的正常工作状态。
采用电路监控芯片41进行FUSA信号的快速响应，及时切断系统电源。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。
Claims (10)
1.一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，包括FUSA检测模块、状态控制模块、FUSA使能模块和响应模块；
所述FUSA检测模块与外部CPU连接并接收所述外部CPU传出的FUSA信号，所述FUSA检测模块用于检测所述FUSA信号是否存在安全问题，若是则向所述FUSA使能模块输出所述FUSA信号；
所述状态控制模块与所述外部CPU连接，用于接收所述外部CPU输出的系统状态信号，判断所述外部CPU是否处于正常工作状态，若是则向所述FUSA使能模块输出工作正常信号，若否则向所述FUSA使能模块输出错误信号；
所述FUSA使能模块用于判断接收到的所述FUSA信号是否正确，若同时接收到所述FUSA信号和所述工作正常信号则向所述响应模块输出所述FUSA信号；
所述响应模块用于判断接收信号是否为所述FUSA信号，若是则发送低电平脉冲信号。
2.如权利要求1所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，所述FUSA检测模块包括：
第一逻辑与门，所述第一逻辑与门的第一输入端口与所述外部CPU的THERMTRIP#端口连接，用于判断所述外部CPU是否输出电流电压过载信号，若是则输出低电平信号，所述第一逻辑与门的第二输入端口恒置为高电平；
第二逻辑与门，所述第二逻辑与门的第一输入端口与所述外部CPU的CATERR#端口连接，所述第二逻辑与门的第二输入端口与所述外部CPU的ERR2#端口连接，所述第二逻辑与门用于判断所述外部CPU的CATERR#端口或所述外部CPU的ERR#端口是否输出温度超标或器件错误信号，若是则输出低电平信号；
第三逻辑与门，所述第三逻辑与门的第一输入端口与所述第一逻辑与门的输出端口连接，所述第三逻辑与门的第二输入端口与所述第二逻辑与门的输出端口连接，用于判断所述外部CPU是否存在温度超标、电压电流过载或器件错误信号，若是则输出低电平信号；
第一三极管，所述第一三极管的基极与所述第三逻辑与门输出端口连接，用于根据所述第三逻辑与门输出端口的电平信号控制所述第一三极管的通路或断路，所述第一三极管的集电极接地。
3.如权利要求2所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，根据所述第三逻辑与门输出端口的电平信号控制所述第一三极管的通路或断路包括：所述第三逻辑与门输出端口输出低电平信号，所述第一三极管打开，所述第一三极管的发射极输出低电平信号。
4.如权利要求2所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，所述状态控制模块包括：
MCU处理芯片，所述MCU处理芯片的输入端口与所述外部CPU的S3端口连接并接收系统状态信号，用于判断系统的工作状态。
5.如权利要求4所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，所述FUSA使能模块包括：
第二三极管，所述第二三极管的基极与所述MCU处理芯片的输出端口连接，用于根据所述MCU处理芯片的输出端口的电平信号控制所述第二三极管的通路或断路，所述第二三极管的集电极与所述第一三极管的发射极连接。
6.如权利要求5所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，根据所述MCU处理芯片的输出端口的电平信号控制所述第二三极管的通路或断路包括：所述MCU处理芯片接收到所述外部CPU输出的开机、重启或休眠状态信号，所述MCU处理芯片的输出端口向所述第二三极管的基级输出高电平信号，所述第二三极管截断。
7.如权利要求6所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，根据所述MCU处理芯片的输出端口的电平信号控制所述第二三极管的通路或断路包括：所述MCU处理芯片接收到所述外部CPU输出的工作正常信号，所述MCU处理芯片的输出端口向所述第二三极管的基级输出低电平信号，所述第二三极管导通，所述第二三极管的发射极输出低电平信号。
8.如权利要求7所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，所述响应模块包括：
电路监控芯片，所述电路监控芯片的第一端口分别与所述第二三极管的发射极和电源电路连接，并接收所述第二三极管输出的电平信号，所述电路监控芯片的第七端口与所述主板的电源模块的输入端连接，若接收到低电平信号，则向所述输入端发出低电平脉冲，使所述主板的电源被切断。
9.如权利要求8所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，所述电路监控芯片的电源电路包括：所述电源与第一电阻的第一端连接，所述第一电阻的第二端分别与电容的第一端和第二电阻的第一端连接，所述电容的第二端接地，所述第二电阻的第二端和所述电路控制芯片的第一端口连接，若所述发射极输出低电平信号，所述电源电路导通，所述电路监控芯片的第一端口输入低电平信号。
10.如权利要求8所述的一种对INTER X86平台FUSA信号快速可靠的响应电路，其特征在于，所述电路监控芯片的第二端口、第四端口、第五端口、第六端口和第八端口置为高电平信号，第三端口接地。
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