JP3299565B2 - 整流器回路 - Google Patents

整流器回路

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Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は２つの入力端子に印加すべき周期
的に変化する入力電圧から、特に交流電圧から直流電圧
を導く整流器回路に関連し、該回路は１つの入力端子
と、直流電圧の１つのポールを構成する第１出力端子と
の間に配設されたその主電流通路を有する第１の通常オ
フ（normally-off）の電界効果トランジスタ(FET）を具
えている。
【０００２】
【背景技術】もしそのような回路の第１FET のゲート
が、入力端子に接続されている主電流通路端子に直接接
続されているなら、トランジスタはダイオードとして動
作し、それは例えば対称交流電圧を脈動直流電圧に変換
する（それはキャパシターのような簡単な手段により平
滑化できる）か、あるいは脈動直流電圧を平滑化直流電
圧に変換する。ＮチャネルFET が使用される場合、この
トランジスタは該トランジスタのしきい値電圧に少なく
とも等しい量だけゲートが主電流通路端子、すなわち本
回路の出力端子の１つよりさらに正である時にターンオ
ンされる。しかし、このことはトランジスタにわたるし
きい値電圧の大きさだけの電圧降下を生成する。たとえ
このしきい値電圧が製作プロセスにより影響できても、
それを任意に小さくすることはできない。
【０００３】
【発明の開示】本発明の目的は少なくとも１つのFET を
具え、かつ小さい電圧降下を示す整流器回路を備えるこ
とである。
【０００４】本発明によると、第１FET のゲートが、そ
のゲートと第１FET に接続された入力端子との間に実質
的に一定なバイアス電圧を発生するバイアス回路に接続
され、該バイアス電圧が第１FET の実効しきい値電圧を
減少することでこの目的は達成される。
【０００５】FET のゲート上にしきい値電圧に実質的に
等しいバイアス電圧を生成することにより、オン状態で
非常に小さい電圧降下を有する整流要素を得ることがで
きる。この目的で、非常に小さいしきい値電圧を持つFE
T を製作することは必要ではない。というのは、一般
に、高いしきい値電圧を補償するバイアス電圧を発生す
ることが容易にできるからである。
【０００６】その基本形において、本発明による整流器
回路は例えば対称交流電圧用の半波整流器である。しか
し、例えば交流電圧を電子回路の電源用の直流電圧に変
換する多くの使用に対して、特にブリッジ回路の形をし
た全波整流器が要求される。電界効果トランジスタのみ
を具える整流器ブリッジはドイツ国出願特許第3,400,97
3 号から知られ、かつ２つの分枝に配設されている４つ
の通常オフの電界効果トランジスタを具えており、それ
を介して交流電圧の各ポールは直流電圧の２つのポール
の各々１つに接続され、第１分枝の各トランジスタのゲ
ートは交流電圧の他の各ポールに接続されている。１つ
の分枝のトランジスタは他の分枝のトランジスタとは反
対の導電型のトランジスタである。その結果、各分枝の
各トランジスタのゲートは交流電圧の他の各ポールに接
続でき、従って交流電圧は実質的に電圧降下のない脈動
直流電圧に変換できる。しかし、この脈動直流電圧がキ
ャパシタを用いて平滑化される場合、キャパシタは例え
ばダイオード接続された別の電界効果トランジスタのよ
うな整流デバイスを先行しなければならない。さらに、
単一半導体基体に異なる導電型の電界効果トランジスタ
を製作することは同じ導電型の電界効果トランジスタの
製作することよりもさらに複雑である。
【０００７】本発明による整流器回路はただ１つの導電
型の電界効果トランジスタを用いて小さい電圧降下を持
つブリッジ整流器回路を構成できる。本発明による整流
器回路の適当な修正は、その入力電圧が実質的に対称交
流電圧であるブリッジ整流器に対して、個別バイアス回
路を持つ第１の通常オフのFET と共通第１出力端子が備
えられ、各入力端子は同じ導電型の第２の通常オフのFE
T を介して第２出力端子にさらに接続され、該第２出力
端子は直流電圧の第２ポールを構成し、かつ第２の各FE
T のゲートは他の各入力端子に接続されることを特徴と
している。
【０００８】このように、第２出力端子をフィードする
分枝において、FET は上述のドイツ国出願特許第3,400,
973 号から知られているような態様で配設され、従って
この分枝にわたってどんな著しい電圧降下も生成されな
い。第１出力端子をフィードする分枝はバイアス回路路
を持つ本発明による整流器回路を２つ具え、この分枝で
生成された電圧降下もまた小さい。さらに、付加的整流
デバイスを必要とすることなく、平滑化された直流電圧
を得るためにキャパシタが出力端子に直接接続できる。
【０００９】バイアス回路が非常に簡単な構造である本
発明による別の実施例は、各バイアス回路が第１FET の
ゲートと関連入力端子との間に配設された第１キャパシ
タンス、および入力電圧の期間の少なくとも一部分で補
助電圧を供給する手段に第１FET のゲートを連結する第
１整流デバイスを具えることを特徴としている。ゲート
を通る電流が非常に小さいから、第１キャパシタンスは
小さい値のものであり得る。第１整流デバイスの使用は
補助電圧を全配列の任意の点で参照可能にする。という
のは、この電圧が入力電圧の期間の一部分のみに対して
第１FET のしきい値電圧より十分高いなければならず、
第１整流デバイスを介して補償すべき第１キャパシタン
ス上の電荷の小さい損失を可能にするからである。ブリ
ッジ回路の場合、各バイアス回路に対して個別の補助電
圧を発生することは一般に有利である。
【００１０】最も簡単な場合、第１整流デバイスはダイ
オードであり得るが、しかし、もしも整流器回路のすべ
ての要素が単一の半導体基体に集積されるなら、このダ
イオードは電界効果トランジスタと同じ製作プロセスで
容易に形成できない。従って、本発明の別の実施例にお
いて、もし第１整流デバイスが第１FET と同じ導電型の
第１の通常オフの付加的FET であり、かつ第１の通常オ
フの付加的FET のゲートがその主電流通路の１つの端子
に接続されているならそれは有利である。このことはす
べてのFET が同じ態様で製作されることを可能にする。
【００１１】補助電圧が高インピーダンスソースを構成
する手段により供給され、かつこの補助電圧が２つの分
枝のFET のしきい値電圧より実質的に高い場合に、第２
分枝のFET のゲートは、これらのトランジスタが交流電
圧の零交差でなお導通し、従って逆電流が直流電圧の関
連ポールから交流電圧に流れ得るような態様で第１整流
デバイスを介してバイアスできる。このことを実効的に
除外するために、本発明の別の実施例において、電圧制
限要素が第１キャパシタンスに並列に配設されている。
この要素は例えばありふれたツェナーダイオードであっ
てもよい。
【００１２】しかし、簡単な解決法は本発明の別の実施
例で達成され、そこでは電圧制限要素は第１FET と同じ
導電型の第２の通常オフの付加的FET であり、該第２の
通常オフの付加的FET はその主電流通路の１つの端子に
接続されたそのゲートを有し、かつ第１FET のしきい値
電圧に実質的に等しいしきい値電圧を有している。すべ
てのFET が単一の製作プロセスで同時に製造される場
合、それらは自動的に同じしきい値電圧を有し、従って
第１FET のゲートはこれらのFET を流れる電流が、交流
電圧の瞬時値が直流電圧より小さくなる時点で正確に終
了し、その結果キャパシタを用いて平滑化される直流電
圧が発生でき、かつその値が交流電圧の最大振幅に実質
的に等しいような態様で自動的にバイアスされる。この
ことは極めて小さい電圧降下を示し、かつ特に、ありふ
れたダイオードを具える整流器回路よりも小さくできる
整流器回路を生じる。
【００１３】補助電圧を供給する手段は種々の態様で構
成できる。その入力電圧が実質的に対称交流電圧である
本発明の別の実施例において、補助電圧を供給する手段
は他の入力端子により構成される。第１整流デバイスは
それ自身が非常に高いインピーダンスを有さないなら高
い抵抗値を介して他の入力端子に接続され、このことは
FET を用いて実現される場合には容易に可能である。
【００１４】補助電圧を供給する手段を構成する他の可
能性は本発明の他の実施例により与えられ、そこでは各
バイアス回路に補助電圧を供給する手段は第２出力端子
に接続されている第２キャパシタンスと、関連第１FET
と同じ入力端子に接続されている第２整流デバイスとを
具えている。もし入力電圧が単極脈動電圧ならこの可能
性は有利であり、本発明による整流器回路は半波整流に
使用され、かつ第２出力端子は他の入力端子に直接接続
されている。しかし、もしも入力電圧が対称入力電圧で
あり、かつ整流器回路がブリッジ回路として構成されて
いるならこの可能性もまた使用できる。第２キャパシタ
ンスが第１キャパシタンスより実質的に小さく、従って
第１キャパシタンス入力電圧の各期間に僅かだけ再充電
されることが適当である。本発明の別の実施例におい
て、第２整流デバイスは第１FET と同じ導電型であり、
かつその主電流通路の１つの端子に接続されたそのゲー
トを有する第３の通常オフの付加的FET である。このこ
とは整流器回路のすべての要素が半導体基体に容易に集
積されることを可能にする。
【００１５】実質的に対称交流電圧である入力電圧に対
するブリッジ整流器回路に補助電圧を供給する手段に適
応する別の可能性は本発明の別の実施例により与えら
れ、そこでは各バイアス回路に補助電圧を供給する手段
が、他の各入力端子に接続されている第２キャパシタン
スと、第２出力端子に接続されている第２整流デバイス
とを具えることを特徴としている。
【００１６】特に誘導性電源を持つ集積半導体回路に使
用する場合に、共通半導体にこの整流器をすべての関連
FET と共に集積するのが共通的なやり方である。そのよ
うなケースで、第２整流デバイスが、別の第１FET の主
電流通路と、直流電圧の１つのポールに接続されている
半導体基体との間の接合により構成されている場合に、
それは有利である。このように、どんな分離空間も第２
整流デバイスに必要とされない。
【００１７】本発明の実施例を添付図面を参照して今後
詳細に説明する。
【００１８】
【実施例】図１は通常オフの電界効果トランジスタFET
Ｔ１の主電流通路を介して入力端子１が出力端子３に接
続されている整流器回路を示している。他の入力端子２
は第２出力端子４に直接接続されている。FET Ｔ１のゲ
ートはバイアス回路Ｖの点Ｐ1 に接続され、そこからゲ
ートはトランジスタＴ1 のしきい値電圧を低減するバイ
アス電圧を受けている。
【００１９】説明の目的で、点Ｐ1 上のこのバイアス電
圧は零と仮定され、すなわち点Ｐ1は入力端子１と同じ
電圧を伝えるものと仮定されている。もしＴ1 がＮチャ
ネルFET であるとさらに仮定されるなら、このことは入
力１の入力電圧がFET Ｔ１のしきい値電圧に等しい量だ
け出力端子３よりさらに正になるまでどんな電流もこの
トランジスタに流れないことを意味している。このこと
は出力端子３と４が負荷抵抗器により相互接続される場
合と、平滑化された直流電圧を得るために出力端子３と
４の間に平滑化キャパシターCLが配設されている場合の
双方に適用される。後に述べた場合に、出力端子３と４
の間、すなわち平滑化キャパシタンスCLにわたって直流
電圧が得られ、それは入力端子１と２の間の入力電圧の
最大正振幅よりも小さいFET Ｔ１のしきい値電圧に等し
い量である。このことは入力電圧が単極脈動電圧である
（示された整流器回路は例えば電圧増倍器回路の一部分
である）場合、および入力電圧が対称交流電圧である
（示された整流器回路は半波整流器である）場合の双方
に適用される。
【００２０】入力電圧を最適に使用するために、すなわ
ちそれを出力端子３に最小電圧降下で転送するために、
入力端子１とそこに接続されたFET Ｔ１の主電流通路端
子に対してFET のゲートにバイアス電圧を点Ｐに発生す
るバイアス回路Ｖが備えられている。このバイアス電圧
がFET Ｔ１のしきい値電圧に実質的に等しい場合、それ
は入力端子１の電圧が出力端子３の電圧より僅かに高い
時にこのFET Ｔ１を通る電流となる。というのは、入力
端子１の電圧を追跡する点Ｐ１の電圧がしきい値電圧だ
け出力端子３の電圧を超過するからである。これは非常
に小さい電圧降下を持つ整流器回路となる。
【００２１】バイアス電圧を発生するために、バイアス
回路Ｖは点Ｐ1 （すなわちFET Ｔ１のゲート）と入力端
子１との間に配設されたキャパシタンスＣ1 を具えてい
る。ゲートを介す漏洩電流が極めて小さいから、キャパ
シタンスＣ1 の電荷の損失は小さく、従って実質的に一
定のバイアス電圧が点Ｐ1 で得られる。
【００２２】キャパシタンスＣ1 が入力電圧の各期間で
再充電されることで電荷の損失は補償できる。その結
果、キャパシタンスＣ1 の値は、例えば 100ｋHzの入力
周波数で適当なＣ1 ＝10pFほど小さくできる。しかし、
例えば漏洩電流がまた温度依存であるという理由でキャ
パシタンスＣ1 の電荷の損失が明白に予期できないの
で、バイアス電圧はキャパシタンスＣ1 の過剰再充電の
結果としてしきい値電圧より高くできる。しかし、その
場合、入力端子１の電圧が出力端子３の電圧より低い時
にFET Ｔ１がなお導通しており、FET Ｔ１を通る出力端
子３から入力端子１への電流（それは例えば平滑化キャ
パシタCLを放電する）となるからこれは絶対的に回避さ
れる。この理由で、キャパシタンスＣ1 に並列な電圧制
限要素（この場合にはツェナーダイオードＤ３である
が）はバイアス電圧をFET Ｔ１のしきい値電圧以下の値
に制限する。
【００２３】キャパシタンスＣ１は整流デバイス（ここ
ではダイオードＤ２として表された）を介して補助電圧
によりリフレッシュされ、この補助電圧は入力端子１に
接続されたダイオードＤ４と、他の入力端子２に接続さ
れたキャパシタンスＣ２により発生される。入力端子１
の入力電圧が入力端子２に対して正である場合、キャパ
シタンスＣ２はダイオードＤ４を介して充電され、ダイ
オードＤ２は点Ｐ1 が既に正のバイス電圧を伝えるもの
と仮定される場合にカットオフのままである。もし引き
続いて入力端子１と２の間の入力電圧が減少するか、あ
るいは符号の変化が存在すると、点Ｐ1 の電圧もまたキ
ャパシタＣ1 のために入力端子１に対して小さくなり、
従って電荷はダイオードＤ２を介してキャパシタンスＣ
２からキャパシタンスＣ１に転送できる。このことが小
さい電荷のみを要求するから、キャパシタンスＣ２は例
えばキャパシタンスＣ１の値よりほぼ２オーダーだけ小
さい値のような適当に非常に小さい値を有することがで
きる。この結果、非常に小さい電荷のみがツェナーダイ
オードＤ３を介して排出されるべきである。
【００２４】もし図１に示された回路が単一半導体基体
上に集積された集積回路の一部分を形成するなら、同じ
プロセスを用いる電界効果トランジスタ、通常のダイオ
ードおよびツェナーダイオードの製作は困難であり、従
って一般に付加的なステップのプロセスが必要である。
図１に示されたような基本構造を有するが、しかし集積
の容易な整流器回路が図２に示されている。図１のダイ
オードＤ２は、キャパシタンスＣ２に接続されたそのゲ
ートと主電流通路端子とを有する通常オフのFET Ｔ２に
より形成されている。同様に、図１のダイオードＤ４
は、入力端子１に接続されているそのゲートと主電流通
路端子とを有するFET Ｔ４により構成されている。FET
Ｔ４を用いて、キャパシタンスＣ２は最大入力電圧マイ
ナスFET Ｔ４のしきい値電圧に等しい電圧に充電され
る。もし引き続いて入力電圧が減少すると、点Ｐ１の電
圧がキャパシタンスＣ2 にわたる最大電圧マイナスFET
Ｔ２のしきい値電圧に等しい場合に、キャパシタンスＣ
２はFET Ｔ２を介してキャパシタンスＣ１に放電する。
しかし、点Ｐ１のバイアス電圧がFET Ｔ１のほぼしきい
値電圧だけ入力端子１の電圧を超過すべきであり、かつ
FET のしきい値電圧が同じプロセスにより製作されるこ
とにより実質的に等しいなら、入力端子１と２の間の入
力電圧の最大振幅は、点Ｐ１で適当なバイアス電圧を得
るためにFET のしきい値電圧の少なくとも３倍でなけれ
ばならない。しかし、たいていの入力に対して、このこ
とは製作プロセスの間にしきい値電圧を適当に調整する
ことにより達成できる。
【００２５】同じプロセスで製造された場合にすべての
FET のしきい値電圧が実質的に等しいから、図１のツェ
ナーダイオードＤ３もまた、その主電流通路がキャパシ
タンスＣ１と並列に接続されかつそのゲートが点Ｐ１に
接続されている図２のFET Ｔ３により非常に簡単に形成
できる。というのは、キャパシタンスＣ１にわたる電圧
がFET Ｔ３のしきい値電圧を超過する時点でこのFET Ｔ
３がターンオンするからである。FET １１のしきい値電
圧が実質的に同じ値を有するから、点Ｐ1 のバイアス電
圧はこの値に自動的に制限される。
【００２６】図３は図１に示された回路より簡単な構造
ではあるが、その入力電圧が対称交流電圧であると仮定
されている。キャパシタンスＣ１、ツェナーダイオード
Ｄ３およびダイオードＤ２に加えて、バイアス回路Ｖは
ダイオードＤ２と直列に配設されかつ入力端子２に接続
された抵抗器Ｒを具えている。入力端子１が入力端子２
に対して負である入力電圧の期間の間に、ツェナーダイ
オードＤ３がターンオンされるまでキャパシタンスＣ1
は抵抗器ＲとダイオードＤ２を介して充電される。この
ことはFET Ｔ１のゲートに対する点Ｐ1 の正バイアス電
圧となる。もしダイオードＤ２が図２を参照して説明さ
れたようにFET として構成されているなら、このFET は
分離抵抗器Ｒがなしで済ませるような高インピーダンス
を有するようにできる。図３に示された回路において、
入力端子２はキャパシタンスＣ１を再充電する補助電圧
を直接供給する。
【００２７】図４は対称交流電圧を最小電圧降下を持つ
直流電圧に変換するブリッジ整流器回路を示し、この直
流電圧は平滑化キャパシタを用いて平滑化された直流電
圧に変換できる。図４に示されたブリッジ整流器回路は
トランジスタＴ11，Ｔ12とＴ21，Ｔ22を具える２つの分
枝を具えている。これらのトランジスタは同じ導電型の
通常オフの電界効果トランジスタである。第１分枝にお
いて、トランジスタＴ11は交流電圧のポールＡに対して
入力端子１を（発生すべき）直流電圧Ｖssの出力端子３
に接続し、かつトランジスタＴ12は交流電圧の他のポー
ルＢに対する入力端子２を出力端子３に接続される。ト
ランジスタＴ11とＴ12のゲートは他の各入力端子２ある
いは１に接続する。ｎ型電界効果トランジスタが使用さ
れているものと仮定すると、トランジスタＴ12はポール
ＡがポールＢに対して正である交流電圧の半波に応じて
ターンオンされ、かつ入力端子２は他の端子に接続され
る。同様に、トランジスタＴ11は他の半波に応じてター
ンオンされる。双方の場合、電圧降下が関連入力端子と
出力端子４との間にのみ起こり、その電圧降下はトラン
ジスタの内部抵抗と、このように発生された直流電圧に
接続された負荷の負荷電流とに依存する。
【００２８】第２分枝において、トランジスタＴ21は交
流電圧のポールＡの入力端子１を直流電圧のポールＶcc
の出力端子３に接続し、かつトランジスタＴ22は交流電
圧のポールＢの入力端子２を直流電圧のポールＶccの出
力端子３に接続する。トランジスタＴ21のゲートはバイ
アス回路Ｖ1 により供給された正のバイアス電圧を伝え
る点Ｐ1 に接続される。同様に、トランジスタＴ22のゲ
ートはバイアス回路Ｖ1 により供給された正のバイアス
電圧を伝える点Ｐ2 に接続される。再び点Ｐ1とＰ2 の
バイアス電圧はそれぞれトランジスタＴ21とＴ22のしき
い値電圧に近似的に等しく、従ってこれらのトランジス
タは入力電圧の２つの半波に対して交互に導通し、かつ
入力端子１あるいは２を非常に小さい電圧降下で出力端
子３に接続する。
【００２９】バイアス回路Ｖ1 およびＶ2 はお互いに類
似しており、かつ図１に示された整流器回路のバイアス
回路Ｖに類似している。図１のキャパシタンスＣ1 は図
４の各キャパシタンスＣ21とＣ22に対応し、図１のツェ
ナーダイオードＤ3 は図４の各ツェナーダイオードＤ27
とＤ28に対応し、図１のダイオードＤ2 は図４の各ダイ
オードＤ23とＤ24に対応し、図１のダイオードＤ4 は図
４の各ダイオードＤ21とＤ22に対応し、そして図１のキ
ャパシタンスＣ2 は図４の各キャパシタンスＣ25とＣ26
に対応する。ダイオードから遠い前述のキャパシタンス
の端子は他の各入力端子に直接接続されていないが、し
かし直流電圧のポールＶssを介して出力端子４に接続さ
れ、この出力端子４はキャパシタンスＣ25あるいはＣ26
がそれぞれ充放電される場合に各トランジスタＴ11ある
いはＴ12を介して関連端子に接続される。
【００３０】ダイオードＤ21からＤ24と、ツェナーダイ
オードＤ27およびＤ28は図２を参照して説明されたのと
同じやり方で通常オフの電界効果トランジスタとして構
成できる。
【００３１】図５はブリッジ整流器回路の他の実施例を
示し、そこではキャパシタンスＣ21とＣ22を再充電する
補助電圧は少々異なる態様で発生されている。同じ機能
を有する要素は同じ参照記号を持っている。トランジス
タＴ11とＴ12を具える第１分枝は図４に示されたものと
同じである。第２分枝において、トランジスタＴ21とＴ
22のゲートは、前述の導電型が使用される場合に正の電
圧を伝える点Ｐ1 およびＰ2 に再び接続される。
【００３２】点Ｐ1 が最初に考慮され、この点はキャパ
シタンスＣ21を介して入力端子１に接続される。さら
に、点Ｐ1 はダイオードＤ23と別のキャパシタンスＣ23
の直列配列を介して他の入力端子２に接続されている。
これら２つの要素間のノードはダイオードＤ25を介して
直流電圧のポールＶssに接続されている。キャパシタン
スＣ23は再びキャパシタンスＣ21より実質的に小さい。
【００３３】交流入力電圧のポールＢがポールＡよりさ
らに正である各半波の間に、電荷はダイオードＤ23を介
してキャパシタンスＣ23からキャパシタンスＣ21に転送
され、一方、そのような半波の終わりで、あるいは他の
半波の始まりで、この電荷はダイオードＤ25を介してキ
ャパシタンスＣ23に戻される。このようにキャパシタン
スＣ21は複数の半波の経過で入力端子１に対して正電圧
に充電される。その結果、入力端子１の電圧がトランジ
スタＴ21のしきい値電圧に等しい量だけ出力端子４の電
圧Ｖccを超過する前にトランジスタＴ21は既にターンオ
ンされる。
【００３４】しかし、点Ｐ1 の電圧はトランジスタＴ21
のしきい値電圧を超過する量だけ入力端子１の電圧より
さらに正になることを防止ししなければならず、すなわ
ちキャパシタンスＣ21はこの電圧以上に充電されること
を防止ししなければならない。従って、ツェナーダイオ
ードＤ27の形をした電圧制限要素がキャパシタンスＣ21
に並列に接続され、このツェナーダイオードの破壊電圧
は最小限トランジスタＴ21のしきい値電圧より小さい。
これら２つの電圧間の差は、交流電圧あるいはその最大
振幅と、直流電圧との間の電圧降下を本質的に決定す
る。
【００３５】前述の考察は、キャパシタンスＣ22とツェ
ナーダイオードＤ28を介して入力端子２に接続され、か
つダイオードＤ24とキャパシタンスＣ24の直列配列を介
して入力端子１に接続されている点Ｐ2 にも保持され
る。再び、キャパシタンスＣ24の充電電流の戻り通路を
与えるために、ダイオードＤ26は出力端子４と、上記の
ダイオードＤ24と上記のキャパシタンスＣ24の間の接合
点との間に配設されている。
【００３６】図６は電界効果トランジスタのみを用いて
実現された図５の回路を示している。そこに示されたキ
ャパシタンスＣ21からＣ24ならびに上述の回路は図７に
例示されたように、すなわち主電流通路に対する電界効
果トランジスタのゲートのキャパシタンスを用いて既知
の態様で実現できる。キャパシタンスの値はゲートの表
面面積により決定できる。図６において、図５のダイオ
ードＤ23は電界効果トランジスタＴ23により形成され、
それはその幾何学的寸法を除いて、整流器ブリッジの２
の分枝のトランジスタＴ11，Ｔ12，Ｔ21およびＴ22と同
様に構成されている。トランジスタＴ23のゲートはこれ
またキャパシタンスＣ23に接続されている主電流通路の
１つの端子に接続されている。最初にキャパシタンスＣ
23が完全に放電されているものと仮定すると、入力端子
２がトランジスタＴ23のしきい値電圧より大きい量だけ
点Ｐ1 の電圧よりさらに正である交流電圧の半波の間
に、充電電流はトランジスタＴ23を介してキャパシタン
スＣ23からキャパシタンスＣ21に流れるであろう。トラ
ンジスタＴ23が半導体基体のｐ型基板（そこに出力端子
４もまた接続されている）に配設されたｎ型主電流通路
を有するのでキャパシタンスＣ23は再充電される。この
ことは図５のダイオードＤ25に対応するダイオードが出
力端子４と主電流通路との間に、それ故、トランジスタ
Ｔ23とキャパシタンスＣ23との間のノードに形成される
こととなる。
【００３７】図６に示された回路において、図５のツェ
ナーダイオードＤ27はその主電流通路がキャパシタンス
Ｃ21に並列に配設され、かつ点Ｐ1 に接続されているそ
のゲートを有する電界効果トランジスタＴ27により形成
されている。トランジスタＴ27のしきい値電圧はせいぜ
いトランジスタＴ21のしきい値電圧に等しくなければな
らないが、しかしそれはわずかに小さいことが適当であ
る。これは、もし点Ｐ1 の電圧が、キャパシタンスＣ21
が充電されているという結果、トランジスタＴ27のしき
い値電圧よりさらに正になるなら、このトランジスタの
ゲート電圧もまた入力端子１に接続された主電流通路の
電圧よりさらに正になり、従ってトランジスタＴ27がタ
ーンオンされ、かつキャパシタンスＣ21の一層の充電を
禁止するという事実のためである。このように、トラン
ジスタＴ21は入力端子１の電圧が直流電圧の入力端子３
の電圧よりわずかに高くなるまでターンオンされない。
【００３８】同じことはトランジスタＴ27に対応する電
界効果トランジスタＴ28を介して入力端子２に、そして
トランジスタＴ23に対応するトランジスタＴ24を介して
キャパシタンスＣ24に接続されている点Ｐ2 にも保持さ
れる。この回路が交流電圧の２つの半波に対して対称的
に構成されているから、小さい電圧降下を持つ、それ
故、高い効率を持つ整流を生じる。
【００３９】図５に示された回路において、キャパシタ
ンスＣ23とＣ24はそれぞれ高抵抗により置換でき、かつ
ダイオードＤ25とＤ26はなくても済ますことができ、従
って各側で図３に示されたものと類似の回路が得られる
ことに注意すべきである。同様に、図６のキャパシタン
スＣ23とＣ24は直接の相互接続により置換でき、かつト
ランジスタＴ23とＴ24は非常に高いインピーダンスを有
することができる。
【図面の簡単な説明】
【図１】図１は本発明による整流器回路の第１の実施例
を示している。
【図２】図２は同じ導電型のFET を用いて専ら実現され
た図１に示された回路を示している。
【図３】図３は本発明による整流器回路の別の実施例を
示している。
【図４】図４はブリッジ整流器回路として構成された本
発明による整流器回路の一実施例を示している。
【図５】図５はブリッジ整流器回路として構成された他
の実施例を示している。
【図６】図６は同じ導電型のFET を用いて専ら実現され
た図５に示された回路を示している。
【図７】図７はFET を用いて実現されたキャパシタンス
を示している。
【符号の説明】
１ 入力端子 ２ 入力端子 ３ 出力端子 ４ 出力端子
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 平１−318559（ＪＰ，Ａ) 実開 平３−7687（ＪＰ，Ｕ) 実開 平３−34117（ＪＰ，Ｕ) 欧州特許出願公開112119（ＥＰ，Ａ １) 米国特許4533988（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/219 H02M 7/21

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 ２つの入力端子に印加すべき周期的に変
    化する入力電圧から直流電圧を取り出す整流器回路であ
    って、一方の入力端子と直流電圧の一方の極を構成する
    第１の出力端子との間に配設された主電流通路を有する
    第１のノーマリオフの電界効果トランジスタ(FET) を具
    える整流器回路において、 前記第１の電界効果トランジスタ（Ｔ１）のゲートを、
    このゲートと第１の電界効果トランジスタ（Ｔ１）に接
    続された入力端子（１）との間にほぼ一定のバイアス電
    圧を発生するバイアス回路（Ｖ）に接続し、そのバイア
    ス電圧が前記第１の電界効果トランジスタ（Ｔ１）の実
    効しきい値電圧を低下させることを特徴とする整流器回
    路。
  2. 【請求項２】 入力電圧がほぼ対称的な交流電圧である
    ブリッジ整流器の配置構成の整流器回路において、 各入力端子（１，２）毎に、個別のバイアス回路（Ｖ
    １，Ｖ２）を有する第１のノーマリオフの電界効果トラ
    ンジスタ（Ｔ21, Ｔ22）及び共通の第１の出力端子
    （３）が備えられ、各入力端子（１，２）が同一導電型
    の第２のノーマリオフの電界効果トランジスタ（Ｔ11,
    Ｔ12）を介して第２の出力端子（４）に接続され、この
    第２の出力端子が直流電圧の第２の極を構成し、各第２
    の電界効果トランジスタ（Ｔ11, Ｔ12）のゲートが他方
    の入力端子（２，１）にそれぞれ接続されていることを
    特徴とする整流器回路。
  3. 【請求項３】 前記各バイアス回路（Ｖ；Ｖ１，Ｖ２）
    が、第１の電界効果トランジスタ（Ｔ１；Ｔ21，Ｔ22）
    のゲートとこの電界効果トランジスタと関連する入力端
    子（１，２）との間に配設された第１のキャパシタンス
    （Ｃ1;Ｃ21，Ｃ22）と、入力電圧の期間の少なくとも一
    部分の期間中に前記第１の電界効果トランジスタ（Ｔ
    １；Ｔ21，Ｔ22）のゲートを補助電圧を供給する手段に
    結合する第１の整流デバイス（Ｄ2;Ｄ23，Ｄ24）とを具
    えることを特徴とする請求項１又は２に記載の整流器回
    路。
  4. 【請求項４】 前記第１整流デバイス（Ｄ2;Ｄ23，Ｄ2
    4）を、前記第１の電界効果トランジスタ（Ｔ１；Ｔ2
    1，Ｔ22）と同一の導電型の別の第１のノーマリオフの
    電界効果トランジスタ（Ｔ２；Ｔ23，Ｔ24）とし、前記
    第１のノーマリオフの別の電界効果トランジスタのゲー
    トをその主電流通路の一方の端子に接続したことを特徴
    とする請求項３に記載の整流器回路。
  5. 【請求項５】 電圧制限要素（Ｄ３；Ｄ27，Ｄ28）が第
    １キャパシタンス（Ｃ１；Ｃ21，Ｃ22）に並列に配設さ
    れていることを特徴とする請求項３又は４に記載の整流
    器回路。
  6. 【請求項６】 前記電圧制限要素（Ｄ３；Ｄ27，Ｄ28）
    を、前記第１の電界効果トランジスタ（Ｔ１；Ｔ21，Ｔ
    22）と同一の導電型の別の第２のノーマリオフ電界効果
    トランジスタ（Ｔ３；Ｔ27，Ｔ28）とし、この第２の別
    のノーマリオフの電界効果トランジスタが、その主電流
    通路の一方の端子に接続したゲートを有すると共に、前
    記第１の電界効果トランジスタ（Ｔ１；Ｔ21，Ｔ22）の
    しきい値電圧にほぼ等しいしきい値電圧を有することを
    特徴とする請求項５に記載の整流器回路。
  7. 【請求項７】 入力電圧がほぼ対称的な交流電圧である
    請求項１から６までのいずれか１項に記載の整流器回路
    において、前記補助電圧を供給する手段を、他方の入力
    端子（２）により構成したことを特徴とする整流器回
    路。
  8. 【請求項８】 前記各バイアス回路（Ｖ；Ｖ１，Ｖ２）
    の補助電圧を供給する手段が、第２出力端子（４）に接
    続されている第２キャパシタンス（Ｃ２；Ｃ25，Ｃ26）
    と、前記第１の電界効果トランジスタ（Ｔ21，Ｔ22）と
    同一の入力端子（１，２）に接続されている第２整流デ
    バイス（Ｄ４；Ｄ21，Ｄ22）とを具えることを特徴とす
    る請求項３から６のいずれか１つに記載の整流器回路。
  9. 【請求項９】 前記第２整流デバイス（Ｄ4 ）を、前記
    第１の電界効果トランジスタ（Ｔ１）と同一の導電型の
    別の第３のノーマリオフの電界効果トランジスタ（Ｔ
    ４）とし、そのゲートをその主電流通路の一方の端子に
    接続したことを特徴とする請求項８に記載の整流器回
    路。
  10. 【請求項１０】 入力電圧がほぼ対称的な交流電圧であ
    るブリッジ整流回路用の請求項３から６までのいずれか
    １項に記載の整流回路において、前記各バイアス回路
    （Ｖ１，Ｖ２）の補助電圧供給手段が、各他方の各入力
    端子（２，１）に接続されている第２キャパシタンス
    （Ｃ23, Ｃ24）と、前記第２出力端子（４）に接続され
    ている第２整流デバイス（Ｄ24，Ｄ25）とを具えること
    を特徴とする整流器回路。
  11. 【請求項１１】 全ての電界効果トランジスタ（Ｔ11，
    Ｔ12，Ｔ21，Ｔ22，Ｔ23，Ｔ24）が共通の半導体基体に
    集積化されている請求項１０に記載の整流回路におい
    て、前記第２整流デバイス（Ｄ25，Ｄ26）が、前記第１
    の別の電界効果トランジスタ（Ｔ23，Ｔ24）と直流電圧
    の一方の極（Ｖss）に接続されている半導体基体との間
    の接合により構成されていることを特徴とする整流器回
    路。
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