JP3293743B2 - 時分割信号交換システム - Google Patents

時分割信号交換システム

Info

Publication number
JP3293743B2
JP3293743B2 JP18020896A JP18020896A JP3293743B2 JP 3293743 B2 JP3293743 B2 JP 3293743B2 JP 18020896 A JP18020896 A JP 18020896A JP 18020896 A JP18020896 A JP 18020896A JP 3293743 B2 JP3293743 B2 JP 3293743B2
Authority
JP
Japan
Prior art keywords
signal
circuit
memory
stm
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18020896A
Other languages
English (en)
Other versions
JPH1028101A (ja
Inventor
洋 ▲吉▼田
英男 須長
雅志 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP18020896A priority Critical patent/JP3293743B2/ja
Priority to US08/851,425 priority patent/US6034947A/en
Priority to CN97114522A priority patent/CN1132369C/zh
Publication of JPH1028101A publication Critical patent/JPH1028101A/ja
Application granted granted Critical
Publication of JP3293743B2 publication Critical patent/JP3293743B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/14—Monitoring arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0003—Switching fabrics, e.g. transport network, control network
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0046—User Network Interface
    • H04J2203/0048—Network termination, e.g. NT1, NT2, PBX
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0057—Operations, administration and maintenance [OAM]
    • H04J2203/006—Fault tolerance and recovery
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S370/00—Multiplex communications
    • Y10S370/901—Wide area network
    • Y10S370/902—Packet switching
    • Y10S370/903—Osi compliant network
    • Y10S370/907—Synchronous optical network, SONET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、時分割信号交換シ
ステムに関し、特にＳＤＨ（SynchronousDigital Hiera
rchy ）ネットワークに備えられる時分割信号交換シス
テムにおけるパススイッチ（回線冗長）を含むクロスコ
ネクト（回線設定）方式に関する。
【０００２】
【従来の技術】電話サービスを初めデータや映像を含む
サービスに効率よく適用可能の多重化方式として、ＳＤ
Ｈ技術が国際標準化されている。
【０００３】一方、近年の伝送装置においては、クロス
コネクト（回線設定）装置に関する技術の進歩によりネ
ットワーク全体の回線を自由に変更できるシステム、及
び回線の信頼度の向上が要求されている。
【０００４】ここで図３４において、ＶＣｎ信号の接続
設定は、設定変更により自由に変更可能である。時分割
信号交換システムの中心となるクロスコネクト（回線設
定）装置とは、図３４に概念的に示されるものである。
図示のように、複数のＳＴＭ−ｎとよばれるＳＤＨイン
タフェースフレーム信号が入力し、このＳＴＭ−ｎ（同
期転送モジュール: Synchronous Transfer Module Leve
l n)フレーム信号に多重化されているＶＣｎという回線
信号を分離し、更にそれぞれの回線のＶＣｎ信号を何処
の出力に接続するかを設定し、設定されたＶＣｎ信号を
多重化して再びＳＴＭ−ｎフレーム信号として出力する
ものである。
【０００５】上記のＳＴＭ−ｎフレーム信号は、ＳＤＨ
における多重化伝送信号であり、同期転送モジュールの
ｎの値は、同期デジタルハイアラーキレベルに対応し
て、０、１、４、１６の４種類が定義され、ＳＴＭ−１
がＳＤＨの基本となる多重化単位である。
【０００６】また、ＶＣｎ回線信号は、バーチャルコン
テナと呼ばれる規格化された、バイト単位に各種情報を
多重する箱に相当するものである。１５０Ｍｂｐｓの最
大ビットレートで、収容情報の速度１３８ＭｂｐｓのＶ
Ｃ４の他に、収容情報の速度に対応してＶＣ１１、ＶＣ
１２、ＶＣ２、ＶＣ３等がある。
【０００７】更に、図３４において、ＶＣｎ信号の接続
設定は、設定変更により自由に変更可能である。
【０００８】実線と点線の２方向からの接続に対して出
力方向が１方向しかない回線は、１箇所のクロスコネク
ト装置から異なる経路を通ってきた同じ信号であり、実
線を現用、点線を予備として使用している。現用回線に
おいて信号劣化が検出された場合、予備の回線に接続を
自動的に変更される。
【０００９】反対に、１方向の入力に対して２方向の出
力で接続されているものは冗長回線接続を行うために異
なる方向に同じ信号を出力させる為のものである。又、
図内のＵＮＥＱ（unequipped）は、回線が挿入されてい
ない空きタイムスロットである。
【００１０】ここで、先に言及したようにネットワーク
全体の回線を自由に変更できるシステム、及び回線の信
頼度の向上のためにクロスコネクト（回線設定）装置Ａ
−Ｂ間は、図３５に示すようにこれらを接続するＳＴＭ
−ｎ単位での現用／予備ライン（Ｌｉｎｅ）冗長方式が
採られていた。
【００１１】また、図３６に示すようにリング（Ｒｉｎ
ｇ）アプリケーションでは、Ａｄｄ／Ｄｒｏｐ多重化と
呼ばれる限られた回線設定機能を有する伝送装置Ａ〜Ｄ
において、個々の回線を冗長する機能を備えるものであ
る。
【００１２】
【発明が解決しようとする課題】上記の従来技術でのク
ロスコネクト（回線設定）装置では、多重化されたＳＴ
Ｍ−ｎ回線での冗長方式であった為、回線間の救済は可
能であるが、伝送装置が故障となる場合の救済ができな
い。又、現用／予備の伝送路が同一経路にあるために両
方の伝送路が同時に障害となる可能性もあり信頼度が低
かった。
【００１３】又、ＲＩＮＧアプリケーションでは、回線
冗長は限られたアプリケーションで適用可能であり、ク
ロスコネクト（回線設定）装置が使用される複雑なネッ
トワークでの回線冗長を構成することは困難である。
【００１４】本発明の目的は、ＩＴＵ（国際通信連
盟）、あるいはＳＯＮＥＴ（Synchronous Optical Netw
ork)の定める有線の通信システムにおいて、各回線の品
質を監視しながら品質劣化を検出した場合、別な方向か
らの回線に容易に切換可能とする回線設定を行う時分割
信号交換システムを提供することにある。
【００１５】
【課題を解決するための手段】従って、上記課題を実現
する本発明の時分割信号交換システムの第１の構成は、
ＳＤＨインタフェース信号を入力し、該ＳＤＨインタフ
ェース信号に多重化されているバーチャルコンテナ回線
を分離し、いずれかの出力に接続するように設定を行な
う時分割信号交換システムであって、主信号を入力し、
該入力される信号からアラーム情報を検出し、該アラー
ム情報の発生状況に応じて該主信号を変換する信号受信
部と、該信号受信部から該主信号と該アラーム情報を入
力し、該主信号と該アラーム情報の位相を一のクロック
により乗り換えて出力する信号同期化部と、該信号同期
化部から該主信号を、該主信号のタイムスロット毎に交
換して出力するＴＳＩ機能部を有して構成されることを
特徴とする。
【００１６】更に、本発明の時分割信号交換システムの
第２の構成は、第一の構成において、前記一のクロック
は、該ＴＳＩ機能部から出力されることを特徴とする。
【００１７】また、第３の構成は、第１または第２の構
成において、前記ＴＳＩ機能部は、前記主信号を記憶す
るメモリを備え、該メモリへの書き込みの順番と異なる
順番で、該メモリから該主信号の読み出しを行なうこと
により、該主信号のタイムスロット毎に交換して出力す
ることを特徴とする。
【００１８】更に又、第４の構成は、第１または第２の
構成において、前記ＴＳＩ機能部は、前記主信号を記憶
する二つのメモリと、一のセレクタを備え、該二つのメ
モリからの読み出しを交互に行うように該一のセレクタ
を制御することを特徴とする。
【００１９】更に、第５の構成は、第１または第２の構
成において、前記ＴＳＩ機能部は、ｎ個のそれぞれ、前
記主信号を記憶する二つのメモリのセットと、ｎ個のメ
モリのセットに対応するｎ個の信号セレクタと、該ｎ個
の信号セレクタの出力の内の一の信号セレクタの出力を
選択して出力するセレクタを有することを特徴とする。
【００２０】また、第６の構成は、前記第１から５の何
れか一の構成において、前記ＴＳＩ機能部の出力を格納
するメモリと、該メモリの出力にオーバヘッド情報を挿
入するオーバヘッド情報挿入回路を備える信号発生部を
有することを特徴とする。
【００２１】更にまた、第７の構成は、第６の構成にお
いて、前記主信号は光信号であり、前記信号受信部は光
信号／電気信号変換回路を有し、且つ前記信号発生部は
電気信号／光信号変換回路を有することを特徴とする。
【００２２】更に、第８の構成は、第６の構成におい
て、前記主信号はＳＴＭ−ｎ信号であり、前記信号受信
部は該ＳＴＭ−ｎ信号を複数のＳＴＭ−１信号に多重分
離する回路を有し、前記信号同期化部は該多重分離され
たＳＴＭ−１信号に対し位相同期するように制御するこ
とを特徴とする。
【００２３】また、第９の構成は、入力されるＳＴＭ−
ｎ信号を複数のＳＴＭ−１信号に多重分離する第一手段
と、該複数のＳＴＭ−１信号に対し、フレームタイミン
グ位置を一致するように位相調整する第二手段と、該複
数のＳＴＭ−１信号に多重化されているＶＣ−ｎ信号に
ついてチャネル毎にアラーム状態をモニタし、モニタし
たアラーム状態を区別する信号を、 該第二手段で位相調
整された信号に付加して出力する第三手段と、ＶＣ−１
２ ＵＮＥＱ信号が多重化されたＳＴＭ−ｎ信号を生成
する第四手段と、上位の該第三手段の出力または、前記
第四手段の出力に、下位の該第三手段の出力の任意のＶ
Ｃ−ｎを挿入し、回線設定を行う手段とを有することを
特徴とする。
【００２４】第１０の構成は、第９の構成において、更
に、前記回線設定を行う手段は、回線設定によりクロス
コネクトされた２つの信号の内のＶＣ−ｎ信号に付加さ
れている状態信号により該２つの信号の内、いずれを選
択すべきかを選択する回線選択手段を有することを特徴
とす時分割信号交換システム。
【００２５】第１１の構成は、第１０の構成ににおい
て、更に、設定されたタイムスロットにおいて、上位か
らの信号のアラームと、挿入すべき信号のアラームを比
較して品質の高い方の信号を選択することを特徴とす
る。
【００２６】第１２の構成は、前記第９〜１１の何れか
一の構成において、前記回線設定を行う手段は、ＳＴＭ
−ｎ信号の１列分の信号とアラーム信号を保存できる容
量のデータメモリを２面分有し、更に該データメモリか
ら出力すべき１列分のデータのバイト毎の入力元の情報
が保存されるアドレスメモリと、該アドレスメモリの内
容により、ＵＮＥＱ信号あるいは、該データメモリから
出力されるデータのいずれかを選択出力するセレクタを
備えたことを特徴とする。
【００２７】更に、第１３の構成は、第１２の構成にお
いて、前記アドレスメモリに格納される前記入力元の情
報は、ＵＮＥＱ信号か前記データメモリから読み出した
データかの情報及び、データメモリから読み出すデータ
のアドレスを有し、且つ、該アドレスメモリは、タイム
スロットが冗長を行なうものであるか否かを保存し、更
に該スルー入力か前記データメモリから読み出したデー
タかの情報、該アドレスメモリタイムスロットが冗長を
行なうものであるか否か及び各信号のアラーム情報によ
り前記セレクタの選択を制御するセレクタ判定回路を有
することを特徴とする。
【００２８】更にまた、第１４の構成は、第９の構成に
おいて、前記ＳＴＭ−ｎ信号がＳＴＭ−４信号であるこ
とを特徴とする。
【００２９】
【本発明の実施の形態】以下本発明の実施の形態を図面
に従って説明する。尚、図において、同一または類似の
ものには、同一の参照番号または、参照記号を付して説
明する。
【００３０】図１は、本発明に従う回線設定装置の実施
の形態の機能ブロック図である。回線設定装置の基本的
機能として、次の機能要素を有する。即ち、 １）主信号である伝送信号の入力（ｚ−１）処理機能 ２）信号同期化 ３）ＴＳＩ機能（Ｔｉｍｅ Ｓｌｏｔ Ｉｎｔｅｒｃｈ
ａｇｅ：タイムスロットの入れ替え） ４）主信号の出力（ｚ−２) 処理機能 ５）ユーザーインタフェース機能 上記主信号として基幹系信号においては、高速の信号が
より低速な信号を多重化して構成されている。例えばＩ
ＴＵの定めるＳＴＭ−１信号（伝送速度：１５５．５２
Ｍｂｉｔ／ｓ）は、ＴＵ１２信号（伝送速度：２．３０
４Ｍｂｉｔ／ｓ）を６３ｃｈ分多重化している。
【００３１】ＴＳＩ機能部３におけるＴＳＩ処理は、高
速信号に多重化されている低速信号の構成を変更した
り、高速信号そのものを別の高速信号に置き換えること
である。本発明のクロスコネクト（回線設定）装置の１
つの特徴は、かかるＴＳＩ機能を提供することにある。
【００３２】上記の図１における機能ブロックの各機能
について更に説明する。第１に、入力（ｚ−１）処理機
能部１は、主信号ｚ−１（たとえばＳＴＭ−１光信号）
を入力し、ＡＬＭ情報を検出し、信号同期化部２に警報
（ＡＬＭ）情報ｓ−３を出力し、また主信号ｚ−１をＡ
ＬＭの発生状況に応じて例えば、ＡＩＳ（Alarm Indica
tion Signal：警報表示信号）に変換して主信号ｓ−１
として出力する。また、入力処理機能部１からの信号ｓ
−２は、クロック信号である。
【００３３】信号同期化部２は、信号入力処理機能部１
より主信号ｓ−１、ＡＬＭ情報ｓ−３の位相を入力し、
ＴＳＩ機能部３からのクロックｓ−６に乗り換えてそれ
ぞれ信号ｓ−４、ｓ−５として出力する。
【００３４】この際、信号同期化部２は、ＶＣ（virtua
l container ）と呼ばれる各チャネル（回線）毎の信号
の先頭バイト（Ｂｙｔｅ）の位置をそろえて出力する。
また、全体としてエラスティックメモリとして働き信号
入力処理機能部１とＴＳＩ機能部３との間に生じる周波
数変動を吸収する。
【００３５】ＴＳＩ機能部３は、信号同期化部２からの
主信号ｓ−４をそのタイムスロット毎に交換し、出力す
る際その順番を変えて信号ｓ−７として出力する。その
際、ＡＬＭ情報ｓ−５を基にしてそのＡＬＭの発生具合
に応じ、信号ｓ−７の内容を変更する。
【００３６】同時に、信号ｓ−７の先頭を示すタイミン
グパルスと同相であるクロックｓ−８を出力する。
【００３７】更に、出力（ｚ−２) 処理機能部４は、主
信号ｓ−７とクロックｓ−８とを入力し、光信号ｚ−２
に変換して出力する。この際、ユーザーインタフェース
部５よりのオーバヘッド情報等を、バスインタフェース
ｓ−９を通して取り込み、主信号に挿入する。
【００３８】次に、上記各機能ブロックの詳細構成につ
いて説明する。
【００３９】 １）主信号である伝送信号の入力（ｚ−１）処理機能部
１：図２は、入力（ｚ−１）処理機能部１の構成例機能ブロ
ック図である。入力された主信号ｚ−１が光信号である
場合、電気信号に変換する必要がある。光信号／電気信
号変換回路１０により光入力信号が、電気信号に変換さ
れａ−１として出力され、またクロック信号ｓ−２が抽
出される。 受信入力される主信号ｚ−１を処理するため
には、その信号の先頭位置が確定していなければならな
い。そのために、まず主信号ｚ−１の復号（例えば、デ
スクランブル）を行い、主信号ｚ−１の先頭位置を特定
する。
【００４０】主信号ｚ−１中には先頭位置を示す特別な
信号［例えば、ＳＴＭ−４のセクションオーバヘッドに
挿入されるフレーム同期をとるための固定のビットパタ
ーンＡ１ バイト（Ｂｙｔｅ）］があり、これを目印に
同期処理を行う。
【００４１】この同期処理を行うのが同期処理回路１２
である。これはフレーム周期を持つカウンタと、パター
ン検出回路により実現される。このカウンタにより、主
信号ｚ−１中に存在する様々なオーバヘッド信号位置
や、低速信号の位置が特定できる。従って、必要に応じ
て個々に低速信号の抽出処理を行うことも可能である。
これはＤＥＭＵＬＴＩＰＬＩＣＡＴＩＯＮ（＝ＤＭＵ
Ｘ）と呼ばれる。
【００４２】個々に抽出されたオーバヘッド情報は、オ
ーバヘッド情報処理回路１３に入力され、そこで内容の
演算処理［例えばＢ１，Ｂ２，Ｂ３ バイト（Ｂｙｔ
ｅ）のパフォーマンスカウント］を行う。ここで検出し
たＡＬＭはＡＬＭ処理回路１１に入力される。
【００４３】ＡＬＭ処理回路１１では、信号受信回路１
０で検出した様々な信号を収集し、これらを優先順位に
処理（例えば、信号欠落検出時には信号同期検出を禁止
する。）する。
【００４４】これらの処理の結果、ＡＬＭ情報ａ−６、
オーバヘッド情報ａ−７は，バス（Ｂｕｓ）インタフェ
ース回路１４を通して、ユーザーインタフェース部５に
通知される。
【００４５】また、主信号ｚ−１は、発生するＡＬＭに
より特別な信号に加工する必要が生じる場合がある。例
えば、光入力信号断によるＡＩＳ処理である。これを行
うのが信号変換回路１５であり、前記ＡＩＳ処理は、発
生したＡＬＭにより信号を”１”固定にマスクすること
により実現される。
【００４６】
【００４７】図３は、上記入力される主信号ｚ−１がバ
イポーラ信号である場合の構成例である。光信号／電気
信号変換回路１０の代わりに、バイポーラ信号変換回路
１０を備える。
【００４８】バイポーラ信号変換回路１０は、ＩＴＵま
たはＳＯＮＥＴの定めるバイポーラ形式の電気信号ｚ−
１−ｂであり、これよりデータ成分ａ−１（形式は一般
的にＮＲＺ）とクロック分ｓ−２を抽出する。
【００４９】上記において光信号／電気信号変換回路１
０は、ＩＴＵまたはＳＯＮＥＴの定める形式の光伝送信
号ｚ−１を受信し、これよりデータ成分ａ−１（形式は
一般的にＮＲＺ）とＣＬＫ成分ｓ−２を抽出する。また
入力信号の異常を示すＡＬＭ情報ａ−３（たとえば、受
信信号レベル）を検出し、ＡＬＭ処理部１１に通知す
る。
【００５０】同様に図３において、入力受信光あるい
は、入力バイポーラ信号が所定レベル以上である場合な
どの警報（ＡＬＭ）ａ−３情報は、ＡＬＭ検出回路１１
に送られる。
【００５１】同期処理回路１２は、光信号／電気信号変
換回路１０またはバイポーラ信号変換回路１０よりデー
タ成分ａ−１を取り込み、高次群の中に多重されている
より次群の低い信号ａ−２とオーバヘッド（ｏｖｅｒ
ｈｅａｄ）情報ａ−5 を分離し、信号ａ−２は信号変換
回路１５に、情報ａ−５はオーバーヘッド情報処理回路
１３に出力する。
【００５２】オーバーヘッド情報処理回路１３は、情報
信号ａ−５を入力し、それを加工し［Ｂ１ バイト（ｂ
ｙｔｅ）情報よりパフォーマンス情報を算出する］、こ
のうちＡＬＭ情報は、信号ａ−４として出力し、その他
の情報は信号ａ−７として出力する。尚、図３の構成で
は、ＡＬＭ情報信号ａ−４は、直接に同期処理回路１２
から出力される。
【００５３】ＡＬＭ処理回路１１は、信号ａ−３とａ−
４を取り込み、優先順位処理等を行い、信号変換回路１
５の信号変換トリガである制御信号ａ−８と、ＡＬＭ情
報ａ６を出力する。
【００５４】信号変換回路１５は、制御信号ａ−８によ
り、同期処理回路１２よりの主信号ａ−２を別の信号、
例えばＡＩＳ信号に変換し、信号ｓ−１として出力す
る。
【００５５】バスインタフェース回路１４は、ＡＬＭ処
理回路１１とオーバーヘッド情報処理回路１３よりの信
号ａ−６、ａ−７を取り込み、これをバスデータｓ−９
に変換して出力する。
【００５６】２）信号同期化部２：信号同期化部２は、
入力（ｚ−１）処理機能部１より、主信号ｓ−１、ＡＬ
Ｍ情報ｓ−３の位相を、ＴＳＩ機能部３からのクロック
ｓ−６に乗り換えてそれぞれ信号ｓ−７、ｓ−８として
出力する。図４に示すようにメモリ回路２０、信号形式
変換回路２１、メモリ書き込み回路２２とメモリ読み出
し回路２３より構成されている。
【００５７】メモリ回路２０は、マトリックス形式の信
号を一時的に蓄えておくデバイスであり、入力（ｚ−
１）処理機能部１から送られる主信号ｓ−１とＡＬＭ情
報ｓ−３をメモリ書き込み回路２２よりの書き込みクロ
ックｂ−１に同期して書き込みを行う。
【００５８】メモリ読み出し回路２３からの読み出しク
ロックｂ−２により、その内容の全部又はＶＣ（virtua
l container ）部のデータ（ＤＡＴＡ）ｂ−３とそれに
付帯するＡＬＭ情報ｂ−４を読み出す。
【００５９】信号形式変換回路２１は、メモリ回路２０
からの読み出しデータ（ＤＡＴＡ）ｂ−３が、信号ｓ−
１に対し全ての内容を持っている場合は、信号形式交換
回路２１で処理しやすい形式にシリアル／パラレル処理
を行う。
【００６０】読み出しデータ（ＤＡＴＡ）ｂ−３がＶＣ
である場合は、固定スタッフ信号やオーバヘッド信号を
挿入し、各チャネル信号の先頭バイト（Ｂｙｔｅ）の位
置が揃うように処理し、信号ｓ−４として出力する。
【００６１】また、ＡＬＭ情報ｂ−４は、主信号ｓ−４
と位相が一致するようにタイミング調整され、ＡＬＭｓ
−５として出力される。
【００６２】３）ＴＳＩ機能部３：ＴＳＩ機能部３の一
構成が、図５に示される。ＴＳＩ回路３０、制御信号発
生回路３１、バスインタフェース回路３２及びＵＮＥＱ
ＩＰＰＥＤ信号発生回路３３を有して構成される。ＴＳ
Ｉ回路３０は、入力された主信号ｓ−４をＴＳＩ回路３
０の一部であるが、図５では示されていないメモリに蓄
え、それを制御信号回路３１よりの制御信号ｃ−１に従
い主信号ｓ−７として読み出しを行う。
【００６３】その際に、入力時とは異なる順番での読み
出しを行うことでＴＳＩ（ＴｉｍｅＳｌｏｔ Ｉｎｔｅ
ｒｃｈａｎｇｅ）が行われる。
【００６４】ＵＮＥＱＵＩＰＰＥＤ信号発生回路３３
は、ＵＮＥＱＵＩＰＰＥＤ信号もＴＳＩの対象とするも
のであり、ＵＮＥＱＵＩＰＰＥＤ信号を発生し、出力す
る。
【００６５】ここでＴＳＩを実現するためには、主信号
ｓ−４（ＴＳＩ機能部３への入力）中の各レベルにおけ
る先頭位置を確定させる。このためには、先ずビットレ
ート１５０．３３６Ｍｂ／ｓのバーチャルコンテナＶＣ
−４のＪ１ バイト（Ｂｙｔｅ）を固定させる。
【００６６】例えば、図６は、位相同期化されたＳＴＭ
−１信号を示し、ＳＴＭ−１＞ＡＵ−４＞ＴＵＧ−３＞
ＴＵＧ−２＞ＴＵ−１２／ＴＵ−２形式で信号がマッピ
ングされている例である。
【００６７】図中 *１は、ＳＴＭ−１のオーバヘッドの
マッピング位置で、先頭バイト（Ｂｙｔｅ）をＡ１バイ
ト（Ｂｙｔｅ）としている。これにより、ＴＵ−３のポ
インターバイト（ｐｏｉｎｔｅｒ ｂｙｔｅ）やＴＵ−
２／ＴＵ−１２のＶ１バイト（Ｂｙｔｅ）も１列（ｒｏ
ｗ）目に位置するようになり、全階層の信号が整然と配
列するようになる。
【００６８】このためには、ＳＴＭ−１信号より抽出し
たＶＣ−４信号をメモリに蓄えておき、上記形式にマッ
ピングできる所定のタイミングでＳＴＭ−１信号に再マ
ッピングを行う。これを実行するのが信号同期化部２で
ある。
【００６９】信号同期化部２のメモリ２０に読み込んだ
主信号（ＶＣ−４信号）を、ＴＳＩ機能部３の要求する
所定のタイミング信号ｓ−６に関連付け読み出し、図６
に示す信号形式にマッピングする。
【００７０】その手順を、図７に示す。ＴＳＩ処理を行
うために、ＳＴＭ−１信号は再びＴＳＩ回路３０のメモ
リに入力される。ＳＴＭ−１信号をメモリに書き込み易
くするために、事前にパラレル信号に展開する。
【００７１】例えば、ＳＴＭ−１信号は１バイト（Ｂｙ
ｔｅ）が意味のある最小の信号単位であるので、これに
あわせて信号を８つのパラレル信号に展開しておく。こ
の処理は、信号同期化部２のメモリ読み出し部２３で行
われる。
【００７２】また、パス切換を行う場合は、個々のバイ
ト（Ｂｙｔｅ）に合わせてＡＬＭ信号を付加しておく。
例えば、主信号８本に対し、ＡＬＭ信号が１本付加され
る。
【００７３】ここでＴＳＩ機能部３のＴＳＩ回路３０
は、一例として図８または、図９〜図１１のように構成
される。入力信号Ｓ−４により主信号を一括処理する場
合、図８の構成となる。一方、主信号をいくつかのメモ
リに分散して処理する場合、図９〜図１１の構成とな
る。
【００７４】図８では、二つのメモリ３００、３０１と
信号セレクタ３０２から構成される。二つのメモリ３０
０、３０１は、主信号ｓ−４を取り込み、制御信号発生
回路３１からの制御信号ｃ−１に従い、異なる読み出し
順序で、制御信号ｓ−７として出力する。
【００７５】二つのメモリ３００、３０１は、ある周期
Ｔにおける主信号及びＡＬＭの情報を全て蓄えることが
できる容量を持ち、制御信号ｃ−１により読み書き可能
なメモリである。
【００７６】したがって、ＴＳＩ機能部３に入力された
主信号ｓ−４は、メモリ３００、３０１に交互に書き込
まれる。交互に書き込まれるのは、読み出す時にランダ
ム読み出しを行うためであり、完全にデータをメモリ３
００、３０１内に取り込んでから読み出す必要があり、
絶え間なく入力される主信号に対し、常に読み出しと同
時に、書き込みを行なうメモリーに見せるためである。
【００７７】即ち、ＴＳＩ回路３０では、制御信号ｃ−
１に従い、主信号ｓ−４の取り込みと、順序を変更した
主信号の読み出しを、例えば１３．８９μｓの周期で図
１２に示されるごとく交互に行う。信号セレクタ３０２
は、制御信号発生回路３１よりの制御信号ｃ−１によっ
て、メモリ３００、３０１の読み出し信号ｃ1-1.1 、ｃ
1-1.2 の内、読み出し状態にある側を選択し、主信号ｓ
−７として出力する。
【００７８】また、信号ｃ−１によりＵＮＥＱＵＩＰＰ
ＥＤ信号の選択が指示されている場合は、ＵＮＥＱＵＩ
ＰＰＥＤ信号ｃ−４を選択する。
【００７９】次にＴＳＩ回路３０の他の例として、図９
の構成では、２ｎ個のメモリセット３００−１〜ｎ、３
０１−１〜ｎ、ｎ個の信号セレクタ３０２−１〜ｎ及び
１つの信号セレクタ３０３を有して構成されている。
【００８０】更に、図１０の構成も同様に、ＴＳＩ回路
３０に複数の主信号ｓ-4.1〜ｓ-4.nに対してそれぞれ対
応に図８の構成を採る。且つ第二の信号セレクタ３０
３、の他、並列／直列変換回路３０４を設けている。
【００８１】図１１の構成では、第三の信号セレクタ３
０５を設けて、主信号を選択出力する。
【００８２】図１１のＴＳＩ回路３０の構成では、図９
のＴＳＩ回路３０の構成に対し、信号セレクタ３０３の
後段にシリアル／パラレル交換回路３０４を追加し、更
にシリアル／パラレル変換回路３０４の後方に、信号セ
レクタ３０５を備え、制御信号ｃ２-7に従いパススイッ
チを行う。これよりの信号セレクタ３０５により、いく
つかの主信号ｓ-7.1〜ｓ-7.mに分解して出力する。
【００８３】かかる主信号をいくつかのメモリに分散し
て処理する図９〜図１１のＴＳＩ回路３０の構成では、
制御信号発生回路３１内のメモリ３１３に蓄える読み出
しアドレス情報の量を増加させ、それに比例し読み出し
制御信号ｃ−１の速度を増加させることにより、ＴＳＩ
回路３０に対する主信号ｓ−７の量を増加させる。
【００８４】また、図９〜図１１において、メモリセッ
ト３００-1〜-n、３０１-1〜-nにおいて、個々のメモリ
の構成は、図８のメモリ３００、３０１と同じであり、
入力される個々の主信号ｓ-4.n（ｎ＝１〜ｎ）のある周
期Ｔにおける主信号及びＡＬＭの情報を全て蓄えること
ができる容量を持ち、制御信号ｃ−１ｎにより読み書き
可能である。
【００８５】従って、主信号ｓ-4.n（ｎ＝１〜ｎ）を取
り込み、制御信号ｃ-1.n（ｃ-1は、後に説明するよう
に、制御信号発生回路３１からのCLK c-1clk, ACM data
c-1.acm1, c-1.acm2, c-1.selを含む）に従い主信号ｓ
-4.n（ｎ＝１〜ｎ）の取り込みと、順序を変更した主信
号ｃ１-1.1.1〜ｃ１-1.1.n、ｃ１-1.2.1〜ｃ１-1.2.nを
交互に読み出す。
【００８６】また、ｃ−１によりＵＮＥＱＵＩＰＰＥＤ
信号の選択が指示されている場合は、ＵＮＥＱＵＩＰＰ
ＥＤ信号ｃ−４を選択する。
【００８７】更に、信号セレクタ３０２-1〜-n は、個
々のメモリセット３００-1〜-n、３０１-1〜-nよりの主
信号ｃ１-1.1.1〜ｃ１-1.1.n、ｃ１-1.2.1〜ｃ１-1.2.n
を制御信号発生回路３１（図５参照）よりの制御信号ｃ
-1.selによって読み出し状態にある側を選択する。
【００８８】信号セレクタ３０３は、個々の信号セレク
タ３０２-1〜-nからの主信号ｃ１-2.1〜ｃ１-2.nを以下
に説明する制御信号発生回路３１よりの制御信号ｃ-1.s
el2によって選択し、主信号ｓ−７として出力する。
【００８９】ＴＳＩ機能部３の制御信号発生回路３１
は、タイムスロット入れ替え（信号交換）に関するマス
タークロックであるｓ-6.clk、ｓ-1.clk、ｓ-8.clk及
び、ＴＳＩ回路３０を制御する制御信号ｃ−１（ｃ-1.s
el、ｃ-1.acm1 、ｃ-1.acm2 ）を出力する。
【００９０】制御信号発生回路３１は、一例として図１
３に示す構成であり、図８のＴＳＩ回路３０と組みあわ
せて使用される。また、パススイッチ制御を行う機能を
有していないものである。クロック（ＣＬＫ）発信器３
１０、パルス発生回路３１１、制御信号セレクタ３１
２、メモリ３１３及びメモリ制御回路３１４により構成
されている。
【００９１】クロック（ＣＬＫ）発信器３１０がタイム
スロット入れ替え（信号交換）に関するマスタークロッ
クであるｓ-6.clk、ｃ-1.clk、ｃ2-1 を発生する。パル
ス発生回路３１１は、ＴＳＩ処理に必要な各種タイミン
グパルスｓ-6.tp 、ｓ-8.tp及びＴＳＩ回路３０に対す
る制御信号ｃ-1.selを生成する。
【００９２】メモリ３１３は、ＴＳＩ回路３０のメモリ
３００、３０１の読み出しアドレス信号となる情報ｃ2-
4 信号をメモリ制御回路３１４より入力し、格納する。
更にパルス発生回路３１１よりの制御信号ｃ2-2 に従
い、周期的に制御信号ｃ2-6 として出力する。
【００９３】メモリ制御回路３１４は、バスインタフェ
ース回路部３２（図５参照）よりのＴＳＩ設定情報ｃ-3
を取り込み、メモリ３１３に書き込みを行う。またバス
インタフェース回路３２に、設定信号確認のための情報
出力ｃ2-4 を行ったり、メモリ３１３より確認のためア
ドレス情報の読み込みを行う。
【００９４】制御信号セレクタ３１２は、パルス発生回
路３１１より出力される書き込みアドレス信号ｃ2-2
と、メモリ３１３からの読み出しアドレス信号ｃ2-6 と
を選択出力する。
【００９５】この書き込みアドレス信号ｃ2-2 は、カウ
ントアップ信号であり、メモリ３１３にシーケンシャル
な書き込みをするためのアドレス信号であり、メモリ３
１３がリード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）を繰
り返すのに同期して、ＴＳＩ用の制御信号ｃ2-6 と制御
信号セレクタ３１２において交互に選択され、制御信号
ｃ-1.acm1 、ｃ-1.acm2 として出力される。
【００９６】メモリ３１３のｒｅａｄ／ｗｒｉｔｅの周
期は、１列（ｒｏｗ）分の時間（１２５／９μｓ）で行
われる。ＳＴＭ−１信号は、図６に見られるように列
（ｒｏｗ）毎に同じ信号配列をしているので、１列（ｒ
ｏｗ）分のデータを取り込めばＴＳＩは十分行うことが
できる。
【００９７】また、信号フォーマットを限定すれば、１
／４列（ｒｏｗ）でもＴＳＩは可能である。一度メモリ
内に取り込んだデータは、出力時にランダム読み出しが
可能である。これを利用して、ＴＳＩを実現する。例え
ば、図１４に示されるように、メモリ入力時と出力時で
は、列１００と１０１のデータが入れ替わっている。
【００９８】またメモリ３１３が複数設ける場合は、セ
レクタで選択するように構成もできる。更に、パススイ
ッチを行う場合、ＡＬＭ情報によりメモリの制御信号を
選択する方式と、ＴＳＩ後の主信号を選択する方式があ
る。
【００９９】メモリの制御信号を選択する方式は、図１
５に示す制御信号発生回路３１の構成例のように、あら
かじめＡＬＭ発生時とＡＬＭ不発生時に選択すべき信号
の情報をそれぞれメモリ３１３−１、３１３−２に蓄え
て置く。
【０１００】更に、信号判定回路３１６と第２の制御信
号セレクタ３１５を設け、これらによりＡＬＭの発生状
況に応じてメモリ３１３−１、３１３−２の出力のいず
れかを選択する。制御信号そのものがＡＬＭの発生状況
に応じて切り替わるため、これに応じて主信号も切り替
わる。
【０１０１】即ち、図１５に示す制御信号発生回路３１
の例では、図８のＴＳＩ回路３０に対応した制御信号発
生回路であるが、パススイッチ制御を行う機能を有して
いる。ＣＬＫ発信器３１０、パルス発生回路３１１、制
御信号セレクタ３１２、メモリ３１３-1、３１３-2、メ
モリ制御回路３１４及び信号判定回路３１６より構成さ
れている。
【０１０２】制御信号発生回路３１からは、クロスコネ
クト（信号交換）に関するマスタークロックであるＣＬ
Ｋ ｓ-6.clk，ｃ-1.clk，ｓ-8.clkを発生する。また、
各ブロックをタイミング制御するタイミングパルスｓ-
6.tp ，ｓ-8.tp を出力する。更に、ＴＳＩ回路３０を
制御する制御信号Ｃ−１（ｃ-1.sel，ｃ-1.acm1 ，ｃ-
1.acm2 ）を出力する。
【０１０３】図１３の制御信号発生回路３１との構成の
違いは、ＡＬＭ情報ｓ−５を取り込み、これに従いＴＳ
Ｉ回路３０のメモリ３００、３０１を制御する制御信号
ｃ-1.acm1 ，ｃ-1.acm2 の内容が切り替わる点である。
【０１０４】更に、図１５において、メモリ３１３-1,
３１３-2 は、図８のＴＳＩ回路３０の構成に対し、メ
モリ３００及び３０１の読み出しアドレス信号となる情
報ｃ２-4.1，ｃ２-4.2 をメモリ制御回路３１４より入
力し蓄え、パルス発生回路３１１よりの制御信号ｃ２-2
により、周期的に出力を行う。
【０１０５】図１５において、メモリ制御回路３１４
は、ＴＳＩ回路３０の対応するメモリの増加に伴い、出
力信号がｃ２-4.1，ｃ２-4.2 と入力信号がｃ２-5.1，
ｃ２-5.12 と増加する。
【０１０６】信号判定回路３１６は、信号同期化部２よ
りの回線ＡＬＭ信号ｓ−５を基に、メモリ３１３-1又
は、３１３-2のいずれかを選択する選択制御信号を出力
する。制御セレクタ３１２は、信号判定回路３１６から
の制御信号ｃ２-7 に従い、メモリ３１３-1又は、３１
３-2より出力されるいずれかの読み出しアドレス信号を
選択し、出力する。
【０１０７】制御信号セレクタ３１２は、図１５の構成
では、パルス発生回路３１１より出力される書き込みア
ドレス信号ｃ２-2と、信号制御セレクタ３１２よりの出
力信号ｃ２-6.c とを切り替え選択する。
【０１０８】更に、図１６は、図９に対応した制御信号
発生回路３１である。パススイッチ制御を行う機能を有
していないものであり、ＣＬＫ発信器３１０、パルス発
生回路３１１、制御信号セレクタ３１３、メモリ３１３
及びメモリ制御回路３１４より構成されている。
【０１０９】タイムスロット交換（信号交換）に関する
マスタークロックであるＣＬＫ ｓ-6.clk，ｃ-1.clk，
ｓ-8.clkを発生する。また各ブロックをタイミング制御
するタイミングパルスｓ-6.tp ，ｓ-8.tp を出力する。
【０１１０】ＴＳＩ回路３０を制御する制御信号Ｃ−１
（ｃ-1.sel，ｃ-1.acm1 ，ｃ-1.acm2 ，ｃ-1.sel2 ）を
出力する。
【０１１１】メモリ３１３は、メモリ３００、３０１の
読み出しアドレス信号となる情報ｃ２-4信号をメモリ制
御回路３１４より入力し蓄え、パルス発生回路３１１よ
りの制御信号ｃ２-2に従い周期的に制御信号ｃ２-6とし
て出力を行う。但し、図９のＴＳＩ回路３０で使うとき
には、ＴＳＩ回路３０の信号セレクタ３０３を制御する
信号ｃ-1.sel2 も出力する。
【０１１２】図１７の制御信号発生回路３１の構成例と
する場合は、図９のＴＳＩ回路３０に対応した制御信号
発生回路であるが、パススイッチを制御する機能を有し
ており、ＣＬＫ発信器３１０、パルス発生回路３１１、
制御信号セレクタ３１６、とメモリ３１３-1, ３１３-
2, メモリ制御回路３１４及び信号判定回路３１５、及
び制御信号セレクタ３１２より構成されている。
【０１１３】信号交換に関するマスタークロックである
ＣＬＫ ｓ-6.clk，ｃ-1.clk，ｓ-8.clkを発生する。ま
た各ブロックをタイミング制御するタイミングパルスｓ
-6.yp ，ｓ-8.tp を出力する。
【０１１４】ＴＳＩ回路３０を制御する制御信号Ｃ−１
（ｃ-1.sel，ｃ-1.acm1,ｃ-1.acm2，ｃ-1.sel2 ）を出
力する。
【０１１５】図１６の制御信号発生回路３１との違いは
ＡＬＭ情報ｓ−５を取り込み、これい従いＴＳＩ回路３
０のメモリ３００、３０１を制御する制御信号ｃ-1.acm
1,ｃ-1.acm2 及びｃ-1.sel2 の内容が切り替わる点であ
る。
【０１１６】図１８は、図１１のＴＳＩ回路３０に対応
する制御信号発生回路の例である。図１６の構成に更に
信号判定回路３１５が付加され、ＡＬＭ情報ｓ−５を入
力し、制御信号ｃ２−７を出力する。
【０１１７】４）伝送信号発生部４：図１９は、伝送信
号発生部４（図１参照）の構成例である。メモリ回路４
０、メモリ読み出し回路４１、オーバヘッドバイト（Ｏ
ｖｅｒ ｈｅａｄ ｂｙｔｅ）挿入回路４２、信号多重
回路４３、信号変換回路４４及び、バスインタフェース
回路４５を備えている。
【０１１８】ＴＳＩ機能部３から主信号ｓ−７とクロッ
クｓ-8.clk とタイミングパルスｓ-8.tp を入力し、光
信号ｚ−２に変換し、出力する。
【０１１９】この時、ユーザインタフェース部５からオ
ーバヘッド情報等をバスインタフェースｓ−９を通して
取り込み、主信号に挿入する。
【０１２０】メモリ回路４０は、ＴＳＩ機能部３よりの
主信号ｓ−７を取り込み記憶する。また、メモリ読み出
し回路４１よりの読み出しクロックｄ−１により、蓄え
たデータを出力する。
【０１２１】メモリ読み出し回路４１は、ＴＳＩ機能部
３からクロックｓ-8.clk とタイミングパルスｓ-8.tp
を入力し、メモリ回路４０の読み出しを制御する読み出
しクロックｄ−１を出力する。
【０１２２】オーバヘッドバイト（Ｏｖｅｒ ｈｅａｄ
ｂｙｔｅ）挿入回路４２は、メモリ回路４０から読み
出した主信号ｄ−２を取り込み、所定のタイムスロット
にオーバヘッド（ｏｖｅｒ ｈｅａｄ）情報を挿入す
る。この際、バスインタフェース回路４５よりのオーバ
ヘッド（ｏｖｅｒ ｈｅａｄ）情報ｄ−３を取り込み挿
入する。
【０１２３】信号多重回路４３は、オーバヘッドバイト
（Ｏｖｅｒ ｈｅａｄ ｂｙｔｅ）挿入回路４２よりの
主信号ｄ−４を、シリアル／パラレル変換し、信号変換
回路４４にあう形式に変換する。この際スクランブル等
のコード化処理も行う。
【０１２４】信号変換回路４４は、電気／光信号変換す
る機能を有し、信号多重回路４３よりの主信号ｄ−５を
光信号ｚ−２（たとえば、ＳＴＭ−１信号）に変換し、
出力する。
【０１２５】バスインタフェース回路４５は、ユーザー
インタフェース部５とバス接続されており、ユーザーが
指定したオーバヘッド（ｏｖｅｒ ｈｅａｄ）情報ｄ−
３を、オーバヘッドバイト（ｏｖｅｒ ｈｅａｄ ｂｙ
ｔｅ）挿入回路４２に引き渡す。
【０１２６】尚、信号変換回路４４は、上記の電気／光
信号変換する機能を持つ替わりに電気信号としてバイポ
ーラ信号を出力する出力回路とすることも可能である。
【０１２７】この場合、バイポーラ信号の出力回路とし
て機能する信号変換回路４４は、信号多重回路４３より
の信号を、例えば１４０Ｍｂｐｓの電気信号として、出
力する。
【０１２８】ＴＳＩ機能部３より出力された主信号は、
信号発生部４のメモリ４０に入力される。これはＴＳＩ
機能部３のＣＬＫ発信器３１０とは別の同期したクロッ
ク信号源に主信号を乗り換えるためである。
【０１２９】この際、ＡＵ−４ ポインタ（ｐｏｉｎｔ
ｅｒ）の付け替えが行われる。さらにオーバヘッド（Ｏ
ｖｅｒ ｈｅａｄ）挿入回路４２により主信号の特定の
位置にオーバヘッド情報が挿入される。また、ユーザー
インタフェース部５とバス接続しているバスインタフェ
ース回路４５より、顧客設定の情報も挿入される。
【０１３０】さらに信号多重回路４３で、主信号をシリ
アル／パラレル変換し、信号変換回路４４に敵した信号
形式に変換される。この時、主信号の符号化（スクラン
ブル等）やパリティの不可、挿入（Ｂ１ Ｂｙｔｅ等）
も行う。
【０１３１】そして最後に信号変換回路４４により光信
号ｚ−２に変換され出力される。
【０１３２】５）ユーザーインタフェース機能：ユーザ
ーインタフェース部５の機能として、受信した主信号の
ＡＬＭ情報、パフォーマンス情報、オーバーヘッド情報
等をディスプレイ、端末等に表示したり、顧客設定した
回線情報を実現するために演算回路を用いて演算し、そ
の結果をバス信号を通してＴＳＩ機能部３に入力した
り、顧客設定のオーバヘッド（ｏｖｅｒ ｈｅａｄ）情
報を信号発生部４に伝達する。
【０１３３】即ち、ユーザーからの設定を、信号受信部
１、ＴＳＩ機能部３あるいは信号発生部４にバスｓ−９
を介して伝達したり、受信した主信号の状態（ＡＬＭ
等）や受信主信号中のオーバヘッド（ｏｖｅｒ ｈｅａ
ｄ）情報等を、ディスプレー等に表示する仲介処理を行
う。
【０１３４】ユーザーインタフェース部５の一例が図２
０に示される。バスコントローラ（Ｂｕｓ ｃｏｎｔｒ
ｏｌｅｒ）５０、メモリ５１、ＣＰＵ５２及び外部イン
タフェース回路５３により構成される。
【０１３５】バスコントローラ（Ｂｕｓ ｃｏｎｔｒｏ
ｌｅｒ）５０は、信号入力処理発生部１、ＴＳＩ機能部
３、あるいは、信号発生部４中のバスインタフェース回
路とバス接続ｓ−９し、ＡＬＭ情報やオーバヘッド（ｏ
ｖｅｒ ｈｅａｄ）情報の授受を行う。
【０１３６】メモリ５１は、ユーザーの設定する回線設
定情報やオーバヘッド（ｏｖｅｒｈｅａｄ）上や入力信
号処理部１より収集したＡＬＭ情報やＣＰＵ５２が演算
で使用する一時的な情報を蓄える。
【０１３７】ＣＰＵ５２は、は、バスコントローラ（Ｂ
ｕｓ ｃｏｎｔｒｏｌｅｒ）５０、メモリ５１、及び外
部インタフェース回路５３と接続し、それぞれの入出力
情報を演算により形式変換する。
【０１３８】外部インタフェース回路５３は、ユーザー
とインタフェースするための様々な機器（たとえば、デ
ィスプレイ、キーボード、ポータブル端末）とのインタ
フェースポートを持ち、これらよりのデータをＣＰＵ５
２に伝えると同時に、メモリ５１に保持されている様々
な情報をＣＰＵ５２経由で、これらインタフェースポー
トより出力する。
【０１３９】次に上記に詳述した本発明の実施の形態に
ついて、入力をＳＴＭ−４×２本、ＳＴＭ−１×８本と
してクロスコネクト（回線設定）を行う実施例を図２１
に示す。
【０１４０】尚、図２１においては、先に説明した実施
の形態の図面を一部簡略し、また接続順番を変更してい
る。図示されるように入力としてＳＴＭ−４信号が２
本、ＳＴＭ−１信号が８本それぞれ信号入力処理機能部
１に入力し、信号入力処理機能部１内の光信号／電気信
号変換回路１０により電気信号に変換される。
【０１４１】さらに、ＳＴＭ−４信号には、ＳＴＭ−１
信号が多重化されており、一方信号入力処理機能部１内
のＡＬＭ処理回路１１では、ＡＬＭモニタの信号の処理
を共通でＳＴＭ−１レベルの信号で行っている。この
為、信号入力処理機能部１の同期処理回路１２によりＳ
ＴＭ−４信号は、４本のＳＴＭ−１信号に分離される。
【０１４２】また、クロスコネクト（回線設定）装置に
入力する各ＳＴＭ−ｎ信号は、フレームタイミングがバ
ラバラであるが、クロスコネクトのためには、各信号の
タイムスロット位置を合わせておく必要がある。
【０１４３】したがって、図４に示される信号同期化部
２のメモリ２０の書き込み、読み出しタイミングを制御
して、全ての入力ＳＴＭ−１信号についてフレームタイ
ミング位置を調整し、一致させる。
【０１４４】上記のＡＬＭモニタの信号の処理を行なう
ＡＬＭ処理回路１１では、各入力ＳＴＭ−１信号内に多
重化されているＶＣ−ｎ信号についてチャネル毎にアラ
ーム（ＡＬＭ）の状態をモニタする。
【０１４５】モニタされたＡＬＭの状態により各チャネ
ル信号の状態をＳＦ（Ｓｉｇｎａｌｆａｉｌ）、ＳＤ
（Ｓｉｇｎａｌ ｄｉｇｒａｄｅ）、ＮＯ−ＡＬＭ状態
等を区別する信号を出力する。
【０１４６】次いで、主信号データをアラーム信号と伴
に、回線設定をし易くするために信号同期化部２の信号
変換回路２１でＳＴＭ−１信号をＳＴＭ−４信号に多重
化する。多重化されたＳＴＭ−４信号は、ＴＳＩ機能部
３に入力される。
【０１４７】ＴＳＩ機能部３のＵＮＥＱ信号発生回路３
３は、ＶＣ−１２ ＵＮＥＱＵＩＰＰＥＤ信号を２５２
チャネル分多重したＳＴＭ−４信号を発生する。ＴＳＩ
機能部３のＴＳＩ回路３０は、回線設定回路１３１〜１
６４を有する。
【０１４８】ここで図２１に示す実施例のＴＳＩ回路３
０を先に説明した実施の形態とを比較すると、図２２に
模式的に示される通りである。即ち、図２２（１）は、
先に説明したＴＳＩ回路３０の構成であり、回線設定素
子１００は、メモリ３００、３０１及び信号セレクタ３
０２の集合体に相当する。また、セレクタ１０１は、セ
レクタ３０３（図９参照）に対応する。
【０１４９】したがって、回線設定素子１００のそれぞ
れの出力を一括してセレクタ１０１に入力し、これから
１の回線設定素子１００の出力を選択するように構成さ
れるている。
【０１５０】これに対し、図２１の実施例では、図２２
（２）に示すように、回線設定回路１３１〜１６４の各
々を、回線設定素子１００とセレクタ１０２で構成し、
セレクタ１０２をカスケードに接続している。
【０１５１】尚、図２１の実施例では、回線設定素子が
計１６あるのは縦４個を１組としてＳＴＭ−４分のＴＳ
Ｉを実施しているためである（計４組でＳＴＭ−１６に
相当）。尚、縦１組でＳＴＭ−１６のＴＳＩができない
のは、デバイスのスピードに限界があるためであり、ス
ピードを１／４にし、その分回線規模を４倍にしてい
る。
【０１５２】ＴＳＩの処理情報量は、アドレスのスピー
ドにより可変である。アドレスのスピードをＳＴＭ−１
６相当にすれば図２１の回線設定素子は、縦１組で十分
となる。
【０１５３】図２１の実施例では、ＵＮＥＱ信号発生回
路３３または上位の回線設定回路からのスルー信号に信
号変換回路２１からのＳＴＭ−４信号の任意のＶＣ−ｎ
を挿入する。この際、ＶＣ−ｎ付加されている状態信号
も一緒に回線設定される。
【０１５４】更に、回線選択（パススイッチ：ＰＳＷ）
回路１４０、１４１を設け、回線設定回路１３１〜１６
４によってクロスコネクトされた２本の信号内のＶＣ−
ｎ信号が付加されている状態信号により２つの信号の内
どちらの信号を選択すべきかを選択する。
【０１５５】又、冗長しないチャネルについては、選択
されずにそれぞれ出力される。この構成では回線設定素
子を縦方向に多段に接続を増やすことで、入力信号の容
量を増やすことができ、横方向に多段に接続する増やせ
ば、出力信号の容量が増える。このように全体としての
回線設定容量を容易に増やすことができる。
【０１５６】ここで図２１の実施例における回線設定回
路１３１〜１６４の構成例を図２３に示す。回線設定素
子１００としてデータメモリで構成する。データメモリ
１００は２面有し、それぞれの面はＳＴＭ−４信号の１
列（ｒｏｗ：１２５／９μｓ）分の信号と３ビットのＡ
ＬＭ信号を保存できる容量を持つ。
【０１５７】１列（ｒｏｗ）分の容量とすることは、チ
ャネルの繰り返しが１列（ｒｏｗ）毎に行われる為であ
る。１面が書き込み状態で、左から信号が入力順に書き
込まれている間、もう１面では１列（ｒｏｗ）前のデー
タが書き込まれ、アドレスメモリ１０３からのアドレス
によって任意のアドレスのデータが読み出されている。
このようにして、１列（ｒｏｗ）毎に書き込みと読み出
しが入れ代わる。
【０１５８】アドレスメモリ１０３には、出力すべき信
号の１列（ｒｏｗ）分のデータのバイト毎の入力元の情
報が保存されている。この時の入力元の情報として以下
のものが格納されている。また、メモリの情報は、外部
から書換え可能である。（１）スルー入力であるか、あ
るいはデータメモリ１００から読み出したデータである
か。（２）データメモリ１００から読みだすデータアド
レスデータメモリ１００の出力及びスルーデータがセレ
クタ１０２に入力される。そして、アドレスメモリ１０
３の内容によりスルーデータかデータメモリ１００から
のデータかを選択する。尚、選択する際は、双方のデー
タのフレームタイミング位置が一致している必要があ
る。
【０１５９】上記の図２１の実施例における各部の信号
のタイムチャートが図２４、図２５に示される。図２
４、図２５におけるカッコの数字のタイミングは、図２
１における対応する数字の部分に対応する。
【０１６０】更に、図２６は別の実施例であり、ＡＬＭ
情報によりメモリの制御信号を選択する方式のパススイ
ッチ例である。構成は、図２１と同様に入力にＳＴＭ−
４×２本、ＳＴＭ−１×８本のクロスコネクトの例を示
す。
【０１６１】図２１の実施例と同様に、上部のＵＮＥＱ
発生または回線設定回路からのスルー信号に多重化され
たＳＴＭ−４信号の任意のＶＣ−ｎを挿入する。この
際、ＶＣ−ｎに付加されている状態信号も一緒に回線設
定される。
【０１６２】又、設定されたタイムスロットにおいては
上位からの信号のＡＬＭと挿入すべき信号のＡＬＭを監
視し、品質の良い方を選択する。これにより冗長機能も
実現する。
【０１６３】図２７は、図２６の実施例に使用される回
線設定回路の構成である。図２１の実施例に使用される
図２３の回線設定回路との相違は、セレクタ判定回路１
０４を有する点である。ここでのセレクタ判定回路１０
４は、先に説明した制御信号セレクタ３１２と判定回路
３１５（例えば、図１７参照）に相当する。
【０１６４】データメモリ１００は、ＳＴＭ−４信号の
１列（ｒｏｗ：１２５／９ｕｓ）分の信号と３ビットの
ＡＬＭ信号を保存できる容量を持つメモリを２面有して
構成される。
【０１６５】１列（ｒｏｗ）分の容量とするのは、チャ
ネルの繰り返しが１列（ｒｏｗ）毎に行われる為であ
る。１面が書き込み状態で左から信号を入力順に従って
書き込まれている間に、もう１面には１列（ｒｏｗ）前
のデータが書き込まれており、アドレスメモリからのア
ドレスによって任意のアドレスのデータが読みだされ
る。このように、１列（ｒｏｗ）毎に書き込みと読み出
しが入れ代わる。
【０１６６】アドレスメモリ１０３は、出力すべき信号
の１列（ｒｏｗ）分のデータのバイト毎の入力元の情報
と、冗長を行うかの情報が保存されている。メモリの情
報は、外部から書換え可能である。入力元の情報として
以下のものが格納されている。 （１）スルー入力かＤＡＴＡメモリから読みだしたデー
タか。 （２）データメモリから読みだすデータのアドレス （３）そのタイムスロットは冗長されるかされないか。
【０１６７】セレクタ判定回路１０４は、アドレスメモ
リ１０３からの上記（１）、（３）の情報と各信号から
のＡＬＭ情報によって、どちらを選択すべきかを判定す
る。この判定の内容を整理すると、図２８のようにな
る。
【０１６８】したがって、セレクタ１０２は、セレクタ
判定回路１０４の判定結果によって、アドレスメモリ１
０３の内容によりスルーデータかデータメモリ１００か
らのデータかを選択する。選択する際は、双方のデータ
のフレームタイミング位置が一致している必要がある。
【０１６９】上記図２６の実施例における各部の信号の
タイムチャートが図２９、図３０に示される。図２９、
図３０におけるカッコの数字のタイミングは、図２６に
おける対応する数字の部分に対応する。
【０１７０】更に、図２３の回線設定回路を用いてＡｄ
ｄ／Ｄｒｏｐ 多重化回路（ＭＵＸ）を図３１に示すよ
うに構成できる。Ａｄｄ／Ｄｒｏｐ ＭＵＸとは二方向
の高次群信号に対して１方向の低次群の信号が装置にイ
ンタフェースしており、クロスコネクト機能が限定され
ているものを言う。
【０１７１】この限定とは高次群同志の接続においては
タイムスロットの入替え不可能であることを言う。高次
群と低次群の接続においては自由にタイムスロットの入
替えが可能である。かかる実施例における各部の信号の
タイムチャートが図３２、図３３に示される。図３２、
図３３におけるカッコの数字のタイミングは、図３１に
おける対応する数字の部分に対応する。
【０１７２】
【発明の効果】以上実施の形態に従い説明した通り、本
発明によれば大規模な回線設定機能が実現可能である。
そして、高信頼性を確保することができる為に、回線冗
長機能と共に効率的な回路構成が実現できる。よって、
回線設定機能の有効・無効の設定がフレキシブルな構成
にできると共に効率的な回路構成が実現できる。
【０１７３】又、同様の回線設定回路を用いてＡｄｄ／
Ｄｒｏｐ ＭＵＸ装置を構成可能である。
【図面の簡単な説明】
【図１】本発明に従う回線設定装置の実施の形態の機能
ブロック図である。
【図２】入力（ｚ−１）処理機能部１の構成例機能ブロ
ック図である。
【図３】入力される主信号ｚ−１がバイポーラ信号であ
る場合の構成例である。
【図４】信号同期化部２の構成例ブロック図である。
【図５】ＴＳＩ機能部３の一構成ブロック図である。
【図６】位相同期化されたＳＴＭ−１信号を示し、ＳＴ
Ｍ−１＞ＡＵ−４＞ＴＵＧ−３＞ＴＵＧ−２＞ＴＵ−１
２／ＴＵ−２形式で信号がマッピングされている例であ
る。
【図７】信号同期化部２のメモリ２０に読み込んだ主信
号（ＶＣ−４信号）を、読み出す手順の説明図である。
【図８】ＴＳＩ機能部３のＴＳＩ回路３０の構成例ブロ
ック図である。
【図９】ＴＳＩ機能部３のＴＳＩ回路３０の他の構成例
ブロック図である。
【図１０】ＴＳＩ機能部３のＴＳＩ回路３０の更に他の
構成例ブロック図である。
【図１１】ＴＳＩ機能部３のＴＳＩ回路３０の更にまた
別の構成例ブロック図である。
【図１２】ＴＳＩ回路３０からの主信号の読み出しを説
明する図である。
【図１３】制御信号発生回路３１の一例ブロック図であ
る。
【図１４】ＴＳＩによりタイムスロットが入れ替わる例
を示す図である。
【図１５】制御信号発生回路３１の構成例ブロック図で
ある。
【図１６】図９に対応した制御信号発生回路３１の構成
例ブロック図である。
【図１７】制御信号発生回路３１の他の構成例ブロック
図である。
【図１８】図１１のＴＳＩ回路３０に対応する制御信号
発生回路の一例である。
【図１９】伝送信号発生部４の構成例ブロック図であ
る。
【図２０】ユーザーインタフェース部５の一例ブロック
図である。
【図２１】入力をＳＴＭ−４×２本、ＳＴＭ−１×８本
としてクロスコネクト（回線設定）を行う実施例ブロッ
ク図である。
【図２２】図２１に示す実施例のＴＳＩ回路３０を先に
説明した実施の形態とを比較を説明する図である。
【図２３】図２１の実施例における回線設定回路１３１
〜１６４の構成例ブロック図である。
【図２４】図２１の実施例における各部の信号のタイム
チャート（その１）である。
【図２５】図２１の実施例における各部の信号のタイム
チャート（その２）である。
【図２６】ＳＴＭ−４×２本、ＳＴＭ−１×８本のクロ
スコネクトの他の例を示す。
【図２７】図２６の実施例に使用される回線設定回路の
構成である。
【図２８】セレクタ判定回路１０４の判定の内容を整理
して説明する図である。
【図２９】図２６の実施例における各部の信号のタイム
チャート（その１）である。
【図３０】図２６の実施例における各部の信号のタイム
チャート（その２）である。
【図３１】図２３の回線設定回路を用いて構成されるＡ
ｄｄ／Ｄｒｏｐ 多重化回路（ＭＵＸ）に一例を示す。
【図３２】図３１の実施例における各部の信号のタイム
チャート（その１）である。
【図３３】図３１の実施例における各部の信号のタイム
チャート（その２）である。
【図３４】時分割信号交換システムの中心となるクロス
コネクト（回線設定）装置の従来例を説明する図であ
る。
【図３５】ＳＴＭ−ｎ単位での現用／予備ライン（Ｌｉ
ｎｅ）冗長方式を説明する図である。
【図３６】リング（Ｒｉｎｇ）アプリケーションでＡｄ
ｄ／Ｄｒｏｐ多重化の回線設定機能を有する伝送装置を
説明する図である。
【符号の説明】
１ 主信号である伝送信号の入力（ｚ−１）処理機能部 １０ 信号受信回路 １１ ＡＬＭ処理回路 １２ 同期処理回路 １３ オーバヘッド処理回路 １４ バスインタフェース回路 １５ 信号変換回路 ２ 信号同期化部 ２０ メモリ ２１ 信号変換回路 ２２ メモリ書き込み回路 ２３ メモリ読み出し回路 ３ ＴＳＩ機能部 ３０ ＴＳＩ回路 ３１ 制御信号発生回路 ３２ インタフェース回路 ３３ ＵＮＥＱ信号発生回路 ４ 主信号の出力（ｚ−２) 処理機能部 ５ ユーザーインタフェース機能部
フロントページの続き (72)発明者 田中 雅志 神奈川県横浜市港北区新横浜２丁目３番 ９号 富士通ディジタル・テクノロジ株 式会社内 (56)参考文献 特開 平８−111895（ＪＰ，Ａ) 特開 平５−347596（ＪＰ，Ａ) 特開 平１−132238（ＪＰ，Ａ) 特開 平７−250154（ＪＰ，Ａ) 特開 平４−165839（ＪＰ，Ａ) ＦＩＪＩＴＳＵ，Ｖｏｌ．42，Ｎｏ. ４，ｐ．316−321 (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04Q 11/00 - 11/08

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】主信号をＳＴＭ−ｎ信号として入力し、該
    入力される主信号について回線ごとにアラーム情報を検
    出し、前記主信号をアラームの発生に応じて、ＡＩＳ信
    号に変換して出力する信号受信部と、 該信号受信部から前記主信号とアラーム情報を入力し、
    該主信号と該アラーム情報の位相を一のクロックにより
    乗り換えて出力する信号同期化部と、 該信号同期化部から前記主信号を、タイムスロット毎に
    交換して出力するＴＳＩ機能部を有し、 該ＴＳＩ機能部は、前記アラーム情報に基づき前記タイ
    ムスロット毎の交換の際にパス切替を行うように 構成さ
    れることを特徴とする時分割信号交換システム。
  2. 【請求項２】請求項１において、 前記一のクロックは、該ＴＳＩ機能部から出力されるこ
    とを特徴とする時分割信号交換システム。
  3. 【請求項３】請求項１または２において、 前記ＴＳＩ機能部は、前記主信号を記憶するメモリを備
    え、該メモリへの書き込みの順番と異なる順番で、該メ
    モリから該主信号の読み出しを行なうことにより、該主
    信号のタイムスロット毎に交換して出力することを特徴
    とする時分割信号交換システム。
  4. 【請求項４】請求項１または２において、 前記ＴＳＩ機能部は、前記主信号を記憶する二つのメモ
    リと、一のセレクタを備え、該二つのメモリからの読み
    出しを交互に行うように該一のセレクタを制御すること
    を特徴とする時分割信号交換システム。
  5. 【請求項５】請求項１または２において、 前記ＴＳＩ機能部は、ｎ個のそれぞれ、前記主信号を記
    憶する二つのメモリのセットと、ｎ個のメモリのセット
    に対応するｎ個の信号セレクタと、該ｎ個の信号セレク
    タの出力の内の一の信号セレクタの出力を選択して出力
    するセレクタを有することを特徴とする時分割信号交換
    システム。
  6. 【請求項６】請求項１から５の何れか一において、 前記ＴＳＩ機能部の出力を格納するメモリと、該メモリ
    の出力にオーバヘッド情報を挿入するオーバヘッド情報
    挿入回路を備える信号発生部を有することを特徴とする
    時分割信号交換システム。
  7. 【請求項７】請求項６において、 前記主信号は光信号であり、前記信号受信部は光信号／
    電気信号変換回路を有し、且つ前記信号発生部は電気信
    号／光信号変換回路を有することを特徴とする時分割信
    号交換システム。
  8. 【請求項８】請求項６において、 前記主信号はＳＴＭ−ｎ信号であり、前記信号受信部は
    該ＳＴＭ−ｎ信号を複数のＳＴＭ−１信号に多重分離す
    る回路を有し、前記信号同期化部は該多重分離されたＳ
    ＴＭ−１信号に対し位相同期するように制御することを
    特徴とする時分割信号交換システム。
  9. 【請求項９】入力されるＳＴＭ−ｎ信号を複数のＳＴＭ
    −１信号に多重分離する第一手段と、複数 のＳＴＭ−１信号に対し、フレームタイミング位置
    を一致するように位相調整する第二手段と、前記 複数のＳＴＭ−１信号に多重化されているＶＣ−ｎ
    信号についてチャネル毎にアラーム状態をモニタし、モ
    ニタしたアラーム状態を区別する信号を、 該第二手段で
    位相調整された信号に付加して出力する第三手段と、アイドル信号を示すＵＮＥＱ信号を 生成する第四手段
    と、列及び行に従続された複数の回線設定回路を有する 回線
    設定を行う手段とを有し、 前記複数の回線設定回路の第一行目に配置される前記回
    線設定回路は、前記第四手段の出力又は、前記第三手段
    の出力を選択出力し、第二行目以降に配置される前記回
    線設定回路は、前行に配置される回線設定回路の出力又
    は前記第三手段の出力を選択出力し、 さらに、前記回線設定を行う手段は、前記複数の回線設
    定回路に入力された前記第三手段の出力である２つのＶ
    Ｃ−ｎ信号のいずれかを、該２つのＶＣ−ｎ信 号に付加
    されている前記アラーム状態を区別する信号に基づき選
    択する回線選択手段を備える ことを特徴とする時分割信
    号交換システム。
  10. 【請求項１０】請求項９において、前記回線選択手段における回線選択は、前記２つのＶＣ
    −ｎ信号に付加されているアラーム状態を区別する信号
    を比較して品質の高い方の信号を選択することを特徴と
    する時分割信号交換システム。
  11. 【請求項１１】請求項９において、前記複数段の回線設定回路のそれぞれは 、ＳＴＭ−ｎ信
    号の１列（ｒｏｗ）分の信号とアラーム状態を区別する
    信号を保存できる容量のデータメモリを有し、 更に該データメモリから出力すべき１列分のデータのバ
    イト毎の入力元の情報が保存されるアドレスメモリと、 該アドレスメモリの入力元の情報により、前記ＵＮＥＱ
    信号又は前行に配置される回線設定回路の出力あるい
    は、前記データメモリから出力されるデータのいずれか
    を選択出力するセレクタを備えたことを特徴とする時分
    割信号交換システム。
  12. 【請求項１２】請求項１１において、 前記アドレスメモリは、該当するタイムスロットが冗長
    処理を行うものであるか否かの情報を保存し、更に前記
    回線選択手段として、前記冗長処理を行うタイムスロッ
    トについて、前記データメモリに保存されるアラーム状
    態を区別する信号により前記２つのＶＣ−ｎ信号のいず
    れかを選択を制御するセレクタ判定回路を有することを
    特徴とする時分割信号交換システム。
  13. 【請求項１３】請求項９において、 前記ＳＴＭ−ｎ信号がＳＴＭ−４信号であることを特徴
    とする時分割信号交換システム。
JP18020896A 1996-07-10 1996-07-10 時分割信号交換システム Expired - Fee Related JP3293743B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP18020896A JP3293743B2 (ja) 1996-07-10 1996-07-10 時分割信号交換システム
US08/851,425 US6034947A (en) 1996-07-10 1997-05-05 Cross connection system for time-division multiplexed signal
CN97114522A CN1132369C (zh) 1996-07-10 1997-07-10 时分复用信号的交叉连接系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18020896A JP3293743B2 (ja) 1996-07-10 1996-07-10 時分割信号交換システム

Publications (2)

Publication Number Publication Date
JPH1028101A JPH1028101A (ja) 1998-01-27
JP3293743B2 true JP3293743B2 (ja) 2002-06-17

Family

ID=16079297

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18020896A Expired - Fee Related JP3293743B2 (ja) 1996-07-10 1996-07-10 時分割信号交換システム

Country Status (3)

Country Link
US (1) US6034947A (ja)
JP (1) JP3293743B2 (ja)
CN (1) CN1132369C (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3765520B2 (ja) 1998-12-24 2006-04-12 富士通株式会社 クロスコネクト方法及びクロスコネクト装置
US6356550B1 (en) * 1999-07-30 2002-03-12 Mayan Networks Corporation Flexible time division multiplexed bus using sonet formatting
US6870838B2 (en) 2000-04-11 2005-03-22 Lsi Logic Corporation Multistage digital cross connect with integral frame timing
US7301941B2 (en) * 2000-04-11 2007-11-27 Lsi Corporation Multistage digital cross connect with synchronized configuration switching
US7260092B2 (en) 2000-04-11 2007-08-21 Lsi Corporation Time slot interchanger
US20030058848A1 (en) * 2000-04-11 2003-03-27 Velio Communications, Inc. Scheduling clos networks
IL136176A (en) * 2000-05-16 2004-02-19 Lightscape Networks Ltd Rearrangement of data streams
US6580731B1 (en) * 2001-05-18 2003-06-17 Network Elements, Inc. Multi-stage SONET overhead processing
US7002967B2 (en) 2001-05-18 2006-02-21 Denton I Claude Multi-protocol networking processor with data traffic support spanning local, regional and wide area networks
US7362759B2 (en) * 2001-05-21 2008-04-22 Intel Corporation Method and apparatus for encoding information
US7158517B2 (en) * 2001-05-21 2007-01-02 Intel Corporation Method and apparatus for frame-based protocol processing
US7075953B2 (en) * 2001-07-30 2006-07-11 Network-Elements, Inc. Programmable SONET framing
US7139291B2 (en) * 2002-04-04 2006-11-21 Bay Microsystems, Inc. Hitless reconfiguration of a switching network
US7346049B2 (en) * 2002-05-17 2008-03-18 Brian Patrick Towles Scheduling connections in a multi-stage switch to retain non-blocking properties of constituent switching elements
CN100414899C (zh) * 2002-08-05 2008-08-27 华为技术有限公司 大传输延时的虚级联虚容器帧的处理方法
US7330428B2 (en) 2002-12-11 2008-02-12 Lsi Logic Corporation Grooming switch hardware scheduler
CN1323521C (zh) * 2003-05-29 2007-06-27 中兴通讯股份有限公司 一种虚级联组中时隙调整的方法
US7620038B1 (en) * 2003-07-16 2009-11-17 Starent Networks, Corp. Using hot swap logic in a communication system
US7542484B2 (en) * 2003-09-30 2009-06-02 Nortel Networks Limited Managing payload specific latencies in a cross-connect system
CN100428732C (zh) * 2003-12-24 2008-10-22 华为技术有限公司 集成交叉交换单元及其业务调度方法
CN100440772C (zh) * 2004-03-19 2008-12-03 华为技术有限公司 一种实现同步数字序列低阶时分全交叉的方法
US20060067314A1 (en) * 2004-09-29 2006-03-30 Michael Ho Overhead processing and generation techniques
CN1767418B (zh) * 2004-10-27 2010-05-05 中兴通讯股份有限公司 一种优化时分资源的时隙配置方法
CN100417079C (zh) * 2004-11-29 2008-09-03 中兴通讯股份有限公司 同步数字体系支路自动保护倒换装置
JP4910893B2 (ja) * 2007-06-07 2012-04-04 富士通株式会社 タイムスロット入替装置
CN103645658B (zh) * 2013-11-25 2016-02-10 北京经纬恒润科技有限公司 一种多片信号转换器的相位同步方法、装置及fpga控制器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935921A (en) * 1986-09-30 1990-06-19 Nec Corporation Cross-connection network using time switch
GB2198012B (en) * 1986-11-20 1990-07-04 Sony Corp Clock signal multiplexers
JP3160962B2 (ja) * 1991-10-29 2001-04-25 富士通株式会社 通信システムの二重化系切換方式
US5553176A (en) * 1995-07-14 1996-09-03 The United States Of America As Represented By The Secretary Of The Navy Single in-line fiber-optic rotary joint

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ＦＩＪＩＴＳＵ，Ｖｏｌ．４２，Ｎｏ．４，ｐ．３１６−３２１

Also Published As

Publication number Publication date
US6034947A (en) 2000-03-07
CN1177246A (zh) 1998-03-25
CN1132369C (zh) 2003-12-24
JPH1028101A (ja) 1998-01-27

Similar Documents

Publication Publication Date Title
JP3293743B2 (ja) 時分割信号交換システム
US5675580A (en) Processor device for terminating and creating synchronous transport signals
US5781527A (en) Integrated multi-fabric digital cross-connect integrated office links
US6094737A (en) Path test signal generator and checker for use in a digital transmission system using a higher order virtual container VC-4-Xc in STM-N frames
EP1518366B1 (en) Transparent flexible concatenation
JP3442180B2 (ja) アド・ドロップ・マルチプレクス装置
EP1083692A2 (en) Inter-chip port and method for supporting high rate data streams in SDH and SONET transport networks
EP1537694B1 (en) Synchronous transmission network node
US20010053146A1 (en) Processor device for terminating and creating synchronous transport signals
US7016357B1 (en) Methods and apparatus for arbitrary concatenation in a switch
WO1994013073A1 (en) A method for testing a network element in a synchronous digital telecommunication system
US5710759A (en) Switch protection arrangement
US6600742B1 (en) Add-drop multiplexer in an SDH transmission unit
EP0638223B1 (en) A method and a cross-connection architecture for error-free change-over of a cross-connection matrix
KR100332414B1 (ko) 동기식 디지털 계위 상의 가상콘테이너 매퍼 장치
KR20000046373A (ko) E１신호로부터의 au－４신호 생성장치
KR100237475B1 (ko) 동기식 전송시스템에서 대국 고속다중화 유니트 절체요구장치
KR100439216B1 (ko) 동기식 전송시스템의 채널 스위치의 읽기/쓰기 어드레스생성장치 및 그 방법
KR19980054664A (ko) 전송장치내 직렬 데이타 전송에러 검출장치
KR0179505B1 (ko) 저속 스위칭을 위한 티유 신호의 프레임 정렬기
Torres et al. A 2.5 Gbps SONET STS-48/SDH STM-16 Add Drop Multiplexer
Herkersdorf et al. A scalable SONET/SDH ATM transceiver with integrated ADD/DROP and cross-connect
Networking SONET/SDH
Matthews et al. Synchronous Optical Networks and Synchronous Digital Hierarchy
GAUTAM DESIGN AND IMPLEMENTATION OF TIME SLICED/SHARED SDH TRIBUTARY POINTER PROCESSING AND ALIGNMENT, USING VHDL

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020319

LAPS Cancellation because of no payment of annual fees