JP3285016B2 - 半導体装置の製造方法、プログラムパターン径設定方法及びプログラムパターン径設定プログラムを記録した記録媒体 - Google Patents
半導体装置の製造方法、プログラムパターン径設定方法及びプログラムパターン径設定プログラムを記録した記録媒体Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- Preparing Plates And Mask In Photomechanical Process (AREA)
Description
【０００１】
【発明の属する技術分野】半導体装置の製造方法に関
し、特にマスクＲＯＭ（リード・オンリ・メモリ）のプ
ログラムパターン径の設定方法に関する。
し、特にマスクＲＯＭ（リード・オンリ・メモリ）のプ
ログラムパターン径の設定方法に関する。
【０００２】
【従来の技術】マスクＲＯＭは、製造工程においてメモ
リセルを構成する各トランジスタのチャネルにイオン注
入がされたか否かによって情報を不揮発的に保持するメ
モリである。すなわち、メモリセルトランジスタを形成
した後、ユーザから要求されたデータに対応するプログ
ラムパターンをレジスト膜によって構成し、これをマス
クとして所望のメモリセルトランジスタにイオン注入す
ることによって、メモリセルトランジスタのしきい値を
変化させ、上記データを保持する。
リセルを構成する各トランジスタのチャネルにイオン注
入がされたか否かによって情報を不揮発的に保持するメ
モリである。すなわち、メモリセルトランジスタを形成
した後、ユーザから要求されたデータに対応するプログ
ラムパターンをレジスト膜によって構成し、これをマス
クとして所望のメモリセルトランジスタにイオン注入す
ることによって、メモリセルトランジスタのしきい値を
変化させ、上記データを保持する。
【０００３】イオン注入によるしきい値の変化は２通り
ある。一つは、イオン注入によりメモリセルトランジス
タのしきい値を上げ、これによって選択／非選択に関わ
らずメモリセルトランジスタを常時オフとするものであ
り、もう一つはイオン注入によりメモリセルトランジス
タのしきい値を下げ、これによって選択／非選択に関わ
らずメモリセルトランジスタを常時オンとするものであ
る。いずれにしても、イオン注入されたメモリセルトラ
ンジスタは選択／非選択に関わらずオン又はオフを維持
するので、選択時にオンし非選択時にはオフするイオン
注入されていないメモリセルトランジスタと区別するこ
とが可能となる。
ある。一つは、イオン注入によりメモリセルトランジス
タのしきい値を上げ、これによって選択／非選択に関わ
らずメモリセルトランジスタを常時オフとするものであ
り、もう一つはイオン注入によりメモリセルトランジス
タのしきい値を下げ、これによって選択／非選択に関わ
らずメモリセルトランジスタを常時オンとするものであ
る。いずれにしても、イオン注入されたメモリセルトラ
ンジスタは選択／非選択に関わらずオン又はオフを維持
するので、選択時にオンし非選択時にはオフするイオン
注入されていないメモリセルトランジスタと区別するこ
とが可能となる。
【０００４】つまり、イオン注入によりメモリセルトラ
ンジスタのしきい値を上げ常時オフとするタイプでは、
メモリセルトランジスタを並列に接続し、選択すべきメ
モリセルトランジスタのゲートにのみ高電位を与えるこ
とによって、他のメモリセルトランジスタを全てオフ状
態としつつ、選択すべきメモリセルトランジスタの導通
状態、すなわち保持データを検出することが可能となり
（ＮＯＲ型ＲＯＭ）、イオン注入によりメモリセルトラ
ンジスタのしきい値を下げ常時オンとするタイプでは、
メモリセルトランジスタを直列に接続し、選択すべきメ
モリセルトランジスタのゲートにのみ低電位を与えるこ
とによって、他のメモリセルトランジスタを全てオン状
態としつつ、選択すべきメモリセルトランジスタの導通
状態、すなわち保持データを検出することが可能となる
（ＮＡＮＤ型ＲＯＭ）。
ンジスタのしきい値を上げ常時オフとするタイプでは、
メモリセルトランジスタを並列に接続し、選択すべきメ
モリセルトランジスタのゲートにのみ高電位を与えるこ
とによって、他のメモリセルトランジスタを全てオフ状
態としつつ、選択すべきメモリセルトランジスタの導通
状態、すなわち保持データを検出することが可能となり
（ＮＯＲ型ＲＯＭ）、イオン注入によりメモリセルトラ
ンジスタのしきい値を下げ常時オンとするタイプでは、
メモリセルトランジスタを直列に接続し、選択すべきメ
モリセルトランジスタのゲートにのみ低電位を与えるこ
とによって、他のメモリセルトランジスタを全てオン状
態としつつ、選択すべきメモリセルトランジスタの導通
状態、すなわち保持データを検出することが可能となる
（ＮＡＮＤ型ＲＯＭ）。
【０００５】さて、イオン注入時のマスク、つまりプロ
グラムパターンは、フォトレジスト膜によって構成され
るが、個々のパターンのサイズは周囲のパターンによっ
て影響を受けることが知られており、例えば特開平９−
２２３７５１号公報には、周囲のパターンによる影響を
考慮したプログラムパターンの形成方法が開示されてい
る。
グラムパターンは、フォトレジスト膜によって構成され
るが、個々のパターンのサイズは周囲のパターンによっ
て影響を受けることが知られており、例えば特開平９−
２２３７５１号公報には、周囲のパターンによる影響を
考慮したプログラムパターンの形成方法が開示されてい
る。
【０００６】図１２は、同公報に開示された方法によっ
てそのサイズが修正されたプログラムパターンを示す図
である。図１２において、格子の一つひとつがメモリセ
ルであり、斜線部がフォトレジスト膜に覆われた部分で
ある。図１２に示すように、「ＨＯＬＥ」部（フォトレ
ジスト膜除去部のうち、周囲が全てフォトレジスト膜で
囲まれた部分）や「ＤＯＴ」部（フォトレジスト膜残存
部のうち、周囲のフォトレジスト膜が全て除去されてい
る部分）においてそのパターン形状が修正されているこ
とが分かる。
てそのサイズが修正されたプログラムパターンを示す図
である。図１２において、格子の一つひとつがメモリセ
ルであり、斜線部がフォトレジスト膜に覆われた部分で
ある。図１２に示すように、「ＨＯＬＥ」部（フォトレ
ジスト膜除去部のうち、周囲が全てフォトレジスト膜で
囲まれた部分）や「ＤＯＴ」部（フォトレジスト膜残存
部のうち、周囲のフォトレジスト膜が全て除去されてい
る部分）においてそのパターン形状が修正されているこ
とが分かる。
【０００７】具体的には、ＨＯＬＥ部ではその開口径が
△Ｐだけ大きめに設定され、ＤＯＴ部ではその残存径が
△Ｐだけ大きめに設定されている。これは、同公報にも
開示されているように、ポジ型レジストを用いた場合、
ＨＯＬＥ部において露光不足となってその開口径が設計
よりも小さくなり、また、ＤＯＴ部において露光オーバ
ーとなってその残存径が設計よりも小さくなることか
ら、これを相殺するために行うものである。
△Ｐだけ大きめに設定され、ＤＯＴ部ではその残存径が
△Ｐだけ大きめに設定されている。これは、同公報にも
開示されているように、ポジ型レジストを用いた場合、
ＨＯＬＥ部において露光不足となってその開口径が設計
よりも小さくなり、また、ＤＯＴ部において露光オーバ
ーとなってその残存径が設計よりも小さくなることか
ら、これを相殺するために行うものである。
【０００８】また、同公報には、図１３に示すように、
マスクパターン形状がメモリセル形状よりも小さい場合
（ａ）と、マスクパターン形状とメモリセル形状とが一
致する場合（ｂ）が示され、マスクパターン形状とメモ
リセル形状とが一致する場合（図１３（ｂ））には周囲
のパターンによって受ける影響が大きいため上記修正の
必要があるが、マスクパターン形状がメモリセル形状よ
りも小さい場合（図１３（ａ））はその影響が小さいこ
とも記載されている。
マスクパターン形状がメモリセル形状よりも小さい場合
（ａ）と、マスクパターン形状とメモリセル形状とが一
致する場合（ｂ）が示され、マスクパターン形状とメモ
リセル形状とが一致する場合（図１３（ｂ））には周囲
のパターンによって受ける影響が大きいため上記修正の
必要があるが、マスクパターン形状がメモリセル形状よ
りも小さい場合（図１３（ａ））はその影響が小さいこ
とも記載されている。
【０００９】さらに、同公報には、図１２に示すよう
に、凸パターンの凸部（図１２では凸パターンの右側）
においてレジスト形状を△Ｐより小さい△Ｐ１だけ大き
くするとともに、凸パターンの側部（図１２では凸パタ
ーンの上下）においてレジスト形状が連続するように斜
めに形成すべきことが記載されている。また、凹パター
ンの凹部（図１２では凹パターンの左側）において開口
形状を△Ｐより小さい△Ｐ２だけ大きくすべきことが記
載されている。
に、凸パターンの凸部（図１２では凸パターンの右側）
においてレジスト形状を△Ｐより小さい△Ｐ１だけ大き
くするとともに、凸パターンの側部（図１２では凸パタ
ーンの上下）においてレジスト形状が連続するように斜
めに形成すべきことが記載されている。また、凹パター
ンの凹部（図１２では凹パターンの左側）において開口
形状を△Ｐより小さい△Ｐ２だけ大きくすべきことが記
載されている。
【００１０】
【発明が解決しようとする課題】上述のとおり、同公報
ではマスクパターン形状がメモリセル形状よりも小さい
場合（図１３（ａ））は、周囲のパターン形状が与える
影響が小さいとされているが、メモリセルの微細化に伴
ってその影響はもはや無視することはできない。すなわ
ち、メモリセルトランジスタのサイズが小さくなると、
データをプログラムするために注入されたイオンが、隣
接する他のメモリセルトランジスタのチャネルに達する
おそれが高くなることから、マスクパターン形状をより
小さくする必要がある。この場合、特に周囲のパターン
形状がレジスト除去部（図１３（ａ）における斜線部以
外の部分）に与える影響が大きくなってしまう。
ではマスクパターン形状がメモリセル形状よりも小さい
場合（図１３（ａ））は、周囲のパターン形状が与える
影響が小さいとされているが、メモリセルの微細化に伴
ってその影響はもはや無視することはできない。すなわ
ち、メモリセルトランジスタのサイズが小さくなると、
データをプログラムするために注入されたイオンが、隣
接する他のメモリセルトランジスタのチャネルに達する
おそれが高くなることから、マスクパターン形状をより
小さくする必要がある。この場合、特に周囲のパターン
形状がレジスト除去部（図１３（ａ）における斜線部以
外の部分）に与える影響が大きくなってしまう。
【００１１】また、周囲のパターン形状に応じた修正を
施すにあたっても、工程の複雑化はできる限り避けるこ
とが好ましい。例えば、図１２に示すように凸パターン
の側部において斜めにレジストを形成したり、凸パター
ンの凸部におけるレジスト増加量を△Ｐより小さい△Ｐ
１とする等の手法は、レチクル作成を極めて複雑化さ
せ、ひいてはＴＡＴを悪化させてしまう。
施すにあたっても、工程の複雑化はできる限り避けるこ
とが好ましい。例えば、図１２に示すように凸パターン
の側部において斜めにレジストを形成したり、凸パター
ンの凸部におけるレジスト増加量を△Ｐより小さい△Ｐ
１とする等の手法は、レチクル作成を極めて複雑化さ
せ、ひいてはＴＡＴを悪化させてしまう。
【００１２】したがって、本発明は、ＲＯＭのプログラ
ムパターン径を周囲のパターン形状に応じて修正するに
あたって、工程の複雑化を最小限にとどめ、ＴＡＴの悪
化を防止できる半導体装置の製造方法を提供することを
目的とする。
ムパターン径を周囲のパターン形状に応じて修正するに
あたって、工程の複雑化を最小限にとどめ、ＴＡＴの悪
化を防止できる半導体装置の製造方法を提供することを
目的とする。
【００１３】また、本発明の他の目的は、工程の複雑化
を最小限にとどめ、ＴＡＴの悪化を防止したプログラム
パターン径設定方法及びプログラムパターン径設定プロ
グラムを記録した記録媒体を提供することである。
を最小限にとどめ、ＴＡＴの悪化を防止したプログラム
パターン径設定方法及びプログラムパターン径設定プロ
グラムを記録した記録媒体を提供することである。
【００１４】
【課題を解決するための手段】本発明の概要は、ＲＯＭ
のプログラムパターン径を周囲のパターン形状に応じて
修正するにあたり、その修正量をレチクル設計における
最小単位に基づいて決定するというものである。
のプログラムパターン径を周囲のパターン形状に応じて
修正するにあたり、その修正量をレチクル設計における
最小単位に基づいて決定するというものである。
【００１５】すなわち、本発明の半導体装置の製造方法
は、複数のメモリセルトランジスタがマトリクス状に形
成された半導体基板の主面にレジスト膜を形成する工程
と、前記複数のメモリセルトランジスタのうち所定のメ
モリセルトランジスタに対応する部分の前記レジスト膜
を除去することにより前記レジスト膜を複数の開口を有
するプログラムパターンとする工程と、前記プログラム
パターンをマスクとしてイオン注入する工程とを備える
半導体装置の製造方法において、前記プログラムパター
ンの前記開口のうち、隣接する位置に所定数の開口が設
けられている開口の開口径を、隣接する位置に前記所定
数よりも多い開口が設けられている開口の開口径よりも
レチクル設計の最小単位分拡大して形成することを特徴
とする。ここで、前記各開口は四辺形であり、前記拡大
して形成される開口は少なくともその一辺において前記
最小単位分拡大される。
は、複数のメモリセルトランジスタがマトリクス状に形
成された半導体基板の主面にレジスト膜を形成する工程
と、前記複数のメモリセルトランジスタのうち所定のメ
モリセルトランジスタに対応する部分の前記レジスト膜
を除去することにより前記レジスト膜を複数の開口を有
するプログラムパターンとする工程と、前記プログラム
パターンをマスクとしてイオン注入する工程とを備える
半導体装置の製造方法において、前記プログラムパター
ンの前記開口のうち、隣接する位置に所定数の開口が設
けられている開口の開口径を、隣接する位置に前記所定
数よりも多い開口が設けられている開口の開口径よりも
レチクル設計の最小単位分拡大して形成することを特徴
とする。ここで、前記各開口は四辺形であり、前記拡大
して形成される開口は少なくともその一辺において前記
最小単位分拡大される。
【００１６】さらに、本発明の半導体装置の製造方法
は、複数のメモリセルトランジスタがマトリクス状に形
成された半導体基板の主面にレジスト膜を形成する工程
と、前記複数のメモリセルトランジスタのうち所定のメ
モリセルトランジスタに対応する部分の前記レジスト膜
を除去することにより前記レジスト膜を複数の開口を有
するプログラムパターンとする工程と、前記プログラム
パターンをマスクとしてイオン注入する工程とを備える
半導体装置の製造方法において、前記プログラムパター
ンの前記開口のうち、隣接する位置に開口が設けられて
いない開口の開口径を、隣接する位置に開口が設けられ
ている開口の開口径よりもレチクル設計の最小単位分拡
大して形成することを特徴とする。さらに、本発明の半
導体装置の製造方法は、複数のメモリセルトランジスタ
がマトリクス状に形成された半導体基板の主面にレジス
ト膜を形成する工程と、前記複数のメモリセルトランジ
スタのうち所定のメモリセルトランジスタに対応する部
分の前記レジスト膜を除去することにより前記レジスト
膜を四辺形からなる複数の開口を有するプログラムパタ
ーンとする工程と、前記プログラムパターンをマスクと
してイオン注入する工程とを備える半導体装置の製造方
法において、前記プログラムパターンの前記開口のう
ち、隣接する位置に開口が設けられていない開口を第１
の開口径とし、隣接する位置に所定数の開口が設けられ
ている開口を第２の開口径とし、隣接する位置に前記所
定数より多い開口が設けられている開口を第３の開口径
とし、前記第２の開口径は前記第３の開口径よりも少な
くともその一辺においてレチクル設計の最小単位分大き
く、前記第１の開口径は前記第２の開口径よりも少なく
ともその一辺において前記レチクル設計の最小単位分大
きいことを特徴とする。
は、複数のメモリセルトランジスタがマトリクス状に形
成された半導体基板の主面にレジスト膜を形成する工程
と、前記複数のメモリセルトランジスタのうち所定のメ
モリセルトランジスタに対応する部分の前記レジスト膜
を除去することにより前記レジスト膜を複数の開口を有
するプログラムパターンとする工程と、前記プログラム
パターンをマスクとしてイオン注入する工程とを備える
半導体装置の製造方法において、前記プログラムパター
ンの前記開口のうち、隣接する位置に開口が設けられて
いない開口の開口径を、隣接する位置に開口が設けられ
ている開口の開口径よりもレチクル設計の最小単位分拡
大して形成することを特徴とする。さらに、本発明の半
導体装置の製造方法は、複数のメモリセルトランジスタ
がマトリクス状に形成された半導体基板の主面にレジス
ト膜を形成する工程と、前記複数のメモリセルトランジ
スタのうち所定のメモリセルトランジスタに対応する部
分の前記レジスト膜を除去することにより前記レジスト
膜を四辺形からなる複数の開口を有するプログラムパタ
ーンとする工程と、前記プログラムパターンをマスクと
してイオン注入する工程とを備える半導体装置の製造方
法において、前記プログラムパターンの前記開口のう
ち、隣接する位置に開口が設けられていない開口を第１
の開口径とし、隣接する位置に所定数の開口が設けられ
ている開口を第２の開口径とし、隣接する位置に前記所
定数より多い開口が設けられている開口を第３の開口径
とし、前記第２の開口径は前記第３の開口径よりも少な
くともその一辺においてレチクル設計の最小単位分大き
く、前記第１の開口径は前記第２の開口径よりも少なく
ともその一辺において前記レチクル設計の最小単位分大
きいことを特徴とする。
【００１７】また、本発明のプログラムパターン径設定
方法は、ＲＯＭを構成する各メモリセルトランジスタに
イオン注入するか否かを決定するプログラムパターンの
プログラムパターン径設定方法であって、プログラムパ
ターンの各開口について隣接する位置に設けられる開口
数を検索するステップと、隣接する位置に設けられる開
口数に基づきその開口径をレチクル設計の最小単位を一
単位として拡大するステップとを備える。
方法は、ＲＯＭを構成する各メモリセルトランジスタに
イオン注入するか否かを決定するプログラムパターンの
プログラムパターン径設定方法であって、プログラムパ
ターンの各開口について隣接する位置に設けられる開口
数を検索するステップと、隣接する位置に設けられる開
口数に基づきその開口径をレチクル設計の最小単位を一
単位として拡大するステップとを備える。
【００１８】さらに、本発明のプログラムパターン径設
定プログラムを記録した記録媒体は、ＲＯＭを構成する
各メモリセルトランジスタにイオン注入するか否かを決
定するプログラムパターンのプログラムパターン径設定
プログラムであって、プログラムパターンの各開口につ
いて隣接する位置に設けられる開口数を検索するステッ
プと、隣接する位置に設けられる開口数に基づきその開
口径をレチクル設計の最小単位を一単位として拡大する
ステップとを備えるプログラムパターン径設定プログラ
ムが記録されている。
定プログラムを記録した記録媒体は、ＲＯＭを構成する
各メモリセルトランジスタにイオン注入するか否かを決
定するプログラムパターンのプログラムパターン径設定
プログラムであって、プログラムパターンの各開口につ
いて隣接する位置に設けられる開口数を検索するステッ
プと、隣接する位置に設けられる開口数に基づきその開
口径をレチクル設計の最小単位を一単位として拡大する
ステップとを備えるプログラムパターン径設定プログラ
ムが記録されている。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２０】図１は、コードイオン注入（保持すべきデ
ータに応じたイオン注入）が行われる前のＲＯＭを示す
平面図であり、図２にそのＡ−Ａ’断面図を示す。図１
に示すように、本ＲＯＭでは複数のゲート配線１０が並
行に敷設され、これらの間に拡散領域１２が設けられて
メモリセルトランジスタを構成している。各拡散領域１
２は、セレクタ３６を介して拡散層コンタクト１６に接
続され、拡散層コンタクト１６は図示しない上層金属配
線を介してセンスアンプに接続される。
ータに応じたイオン注入）が行われる前のＲＯＭを示す
平面図であり、図２にそのＡ−Ａ’断面図を示す。図１
に示すように、本ＲＯＭでは複数のゲート配線１０が並
行に敷設され、これらの間に拡散領域１２が設けられて
メモリセルトランジスタを構成している。各拡散領域１
２は、セレクタ３６を介して拡散層コンタクト１６に接
続され、拡散層コンタクト１６は図示しない上層金属配
線を介してセンスアンプに接続される。
【００２１】図２から明らかなように、本ＲＯＭは各メ
モリセルトランジスタが直列に接続されたＮＡＮＤ型の
ＲＯＭである。しかし、本発明がＮＡＮＤ型のＲＯＭに
限定されるというものではなく、ＮＯＲ型のＲＯＭに本
発明を適用することも当然ながら可能である。
モリセルトランジスタが直列に接続されたＮＡＮＤ型の
ＲＯＭである。しかし、本発明がＮＡＮＤ型のＲＯＭに
限定されるというものではなく、ＮＯＲ型のＲＯＭに本
発明を適用することも当然ながら可能である。
【００２２】ＮＡＮＤ型のＲＯＭとＮＯＲ型のＲＯＭと
の相違は上述のとおりであり、ＮＡＮＤ型のＲＯＭでは
直列に接続したメモリセルトランジスタのうち所定のも
のにイオン注入してそのしきい値を下げて常時オンと
し、選択すべきメモリセルトランジスタのゲートにのみ
低電位を与えることによって、選択すべきメモリセルト
ランジスタの導通状態を検出する。一方、ＮＯＲ型のＲ
ＯＭでは並列に接続したメモリセルトランジスタのうち
所定のものにイオン注入してそのしきい値を上げて常時
オフとし、選択すべきメモリセルトランジスタのゲート
にのみ高電位を与えることによって、選択すべきメモリ
セルトランジスタの導通状態を検出する。これら導通状
態が、各メモリセルトランジスタに保持された論理値と
なる。
の相違は上述のとおりであり、ＮＡＮＤ型のＲＯＭでは
直列に接続したメモリセルトランジスタのうち所定のも
のにイオン注入してそのしきい値を下げて常時オンと
し、選択すべきメモリセルトランジスタのゲートにのみ
低電位を与えることによって、選択すべきメモリセルト
ランジスタの導通状態を検出する。一方、ＮＯＲ型のＲ
ＯＭでは並列に接続したメモリセルトランジスタのうち
所定のものにイオン注入してそのしきい値を上げて常時
オフとし、選択すべきメモリセルトランジスタのゲート
にのみ高電位を与えることによって、選択すべきメモリ
セルトランジスタの導通状態を検出する。これら導通状
態が、各メモリセルトランジスタに保持された論理値と
なる。
【００２３】再び図２を参照すると、ゲート配線１０
は、Ｐ型半導体基板２０上にゲート酸化膜２２を介して
設けられており、ポリシリコン層２６とシリサイド層２
８の積層構造からなる。但し、本発明においてゲート電
極がポリシリコン層２６とシリサイド層２８の積層構造
に限定されることはなく、例えば単層のポリシリコンか
らなるゲート電極であってもよい。
は、Ｐ型半導体基板２０上にゲート酸化膜２２を介して
設けられており、ポリシリコン層２６とシリサイド層２
８の積層構造からなる。但し、本発明においてゲート電
極がポリシリコン層２６とシリサイド層２８の積層構造
に限定されることはなく、例えば単層のポリシリコンか
らなるゲート電極であってもよい。
【００２４】ゲート配線１０を含む全面には、層間絶縁
膜２４が形成され図示しないレジスト膜を用いて拡散層
コンタクト１６が開口されている（図１参照）。拡散層
コンタクト１６近傍の４本のゲート配線は選択線１４で
あり、かかる選択線１４をゲート電極とする８つの選択
トランジスタは、セレクタ３６を構成する。選択トラン
ジスタはメモリセルトランジスタと同一構成である。
膜２４が形成され図示しないレジスト膜を用いて拡散層
コンタクト１６が開口されている（図１参照）。拡散層
コンタクト１６近傍の４本のゲート配線は選択線１４で
あり、かかる選択線１４をゲート電極とする８つの選択
トランジスタは、セレクタ３６を構成する。選択トラン
ジスタはメモリセルトランジスタと同一構成である。
【００２５】尚、特に限定されないが、ユーザからの要
求が発生する前に、図１及び図２に示す状態、すなわち
層間絶縁膜２４まで形成しておくことが望ましい。そし
て、ユーザからの要求が発生すれば、後述するようにレ
ジスト膜によるプログラムパターンを用いてコードイオ
ン注入を開始すれば、ユーザからの要求が発生してから
製造を始める場合に比べてＴＡＴが短縮される。
求が発生する前に、図１及び図２に示す状態、すなわち
層間絶縁膜２４まで形成しておくことが望ましい。そし
て、ユーザからの要求が発生すれば、後述するようにレ
ジスト膜によるプログラムパターンを用いてコードイオ
ン注入を開始すれば、ユーザからの要求が発生してから
製造を始める場合に比べてＴＡＴが短縮される。
【００２６】次に、図３乃至図５に示すように、層間絶
縁膜２４上の全面にレジスト膜３０を形成し、レチクル
（図示せず）を用いたフォトリソグラフィー法によりイ
オン注入すべき箇所のレジスト膜３０を除去する。図３
では、図を見やすくするため図１と同様にゲート配線１
０、拡散領域１２、選択線１４、拡散層コンタクト１６
をも透視的に図示しているが、開口部Ｍ−０〜Ｍ−９、
Ｓ−０〜Ｓ−３以外の部分は全てレジスト膜３０で覆わ
れている。図３におけるＢ−Ｂ’断面図、及びＣ−Ｃ’
断面図は、それぞれ図４及び図５に示されている。
縁膜２４上の全面にレジスト膜３０を形成し、レチクル
（図示せず）を用いたフォトリソグラフィー法によりイ
オン注入すべき箇所のレジスト膜３０を除去する。図３
では、図を見やすくするため図１と同様にゲート配線１
０、拡散領域１２、選択線１４、拡散層コンタクト１６
をも透視的に図示しているが、開口部Ｍ−０〜Ｍ−９、
Ｓ−０〜Ｓ−３以外の部分は全てレジスト膜３０で覆わ
れている。図３におけるＢ−Ｂ’断面図、及びＣ−Ｃ’
断面図は、それぞれ図４及び図５に示されている。
【００２７】ここで、開口部Ｓ−０〜Ｓ−３は、図３に
示すように互い違いに開口されており、開口部Ｍ−０〜
Ｍ−９は、プログラムすべきデータに応じて開口されて
いる。
示すように互い違いに開口されており、開口部Ｍ−０〜
Ｍ−９は、プログラムすべきデータに応じて開口されて
いる。
【００２８】半導体基板２０のうち、開口部Ｍ−０〜Ｍ
−９、Ｓ−０〜Ｓ−３にて開口された部分に対応する部
分は、続いて行われるイオン注入工程にてＮ型の不純物
（例えばリン）が注入される。これにより、当該部分の
トランジスタのしきい値が低下してデプレッション型と
なり（Ｖｔｈ＜０Ｖ）、ゲート配線１０（選択線１４）
が選択時電圧（例えば３．３Ｖ）であっても、非選択時
電圧（例えば０Ｖ）であっても常時オン状態となる。こ
れに対し、開口されなかった部分のトランジスタはエン
ハンスメント型となり（Ｖｔｈ＞０Ｖ）、ゲート配線１
０（選択線１４）が選択時電圧（例えば３．３Ｖ）であ
ればオンし、非選択時電圧（例えば０Ｖ）であればオフ
する。
−９、Ｓ−０〜Ｓ−３にて開口された部分に対応する部
分は、続いて行われるイオン注入工程にてＮ型の不純物
（例えばリン）が注入される。これにより、当該部分の
トランジスタのしきい値が低下してデプレッション型と
なり（Ｖｔｈ＜０Ｖ）、ゲート配線１０（選択線１４）
が選択時電圧（例えば３．３Ｖ）であっても、非選択時
電圧（例えば０Ｖ）であっても常時オン状態となる。こ
れに対し、開口されなかった部分のトランジスタはエン
ハンスメント型となり（Ｖｔｈ＞０Ｖ）、ゲート配線１
０（選択線１４）が選択時電圧（例えば３．３Ｖ）であ
ればオンし、非選択時電圧（例えば０Ｖ）であればオフ
する。
【００２９】但し、本実施例はＮＡＮＤ型ＲＯＭを例に
説明しているためコードイオン注入工程にてＮ型の不純
物を導入しているが、本発明はこれ限定されず、例えば
本発明をＮＯＲ型のＲＯＭに適用すれば、イオン注入工
程にてＰ型の不純物（例えばボロン）を注入し、これに
よって当該部分のトランジスタのしきい値を上昇させて
常時オフとすることになる。
説明しているためコードイオン注入工程にてＮ型の不純
物を導入しているが、本発明はこれ限定されず、例えば
本発明をＮＯＲ型のＲＯＭに適用すれば、イオン注入工
程にてＰ型の不純物（例えばボロン）を注入し、これに
よって当該部分のトランジスタのしきい値を上昇させて
常時オフとすることになる。
【００３０】尚、セレクタ３６を構成する選択トランジ
スタは、互い違いにデプレッション型／エンハンスメン
ト型となっているので、４本の選択線１４のうち一つを
選択時電圧とすることにより、１つの拡散層コンタクト
１６につながる１組のディジット線のうちの一つが選択
状態となり、図示しないセンスアンプに接続される。
スタは、互い違いにデプレッション型／エンハンスメン
ト型となっているので、４本の選択線１４のうち一つを
選択時電圧とすることにより、１つの拡散層コンタクト
１６につながる１組のディジット線のうちの一つが選択
状態となり、図示しないセンスアンプに接続される。
【００３１】このようにしてイオン注入された状態の回
路図を図６に示す。図６を参照すれば、開口されイオン
が注入されたトランジスタ（例えばメモリセルトランジ
スタ３２）はデプレッション型となり、イオンが注入さ
れないトランジスタ（例えばメモリセルトランジスタ３
４）はエンハンスメント型となっている様子が分かる。
路図を図６に示す。図６を参照すれば、開口されイオン
が注入されたトランジスタ（例えばメモリセルトランジ
スタ３２）はデプレッション型となり、イオンが注入さ
れないトランジスタ（例えばメモリセルトランジスタ３
４）はエンハンスメント型となっている様子が分かる。
【００３２】さて、本発明の核心は、当該開口のサイズ
を周辺のパターン形状に応じて修正し、その修正単位を
レチクル設計における最小単位に基づいて定める点にあ
る。
を周辺のパターン形状に応じて修正し、その修正単位を
レチクル設計における最小単位に基づいて定める点にあ
る。
【００３３】まず、隣接する位置に開口が設けられてい
ない開口部（例えば開口部Ｍ−１）と、隣接する位置に
多数の開口が設けられている開口部（例えば開口部Ｓ−
０）とでは、レチクル（図示せず）上で同一の開口サイ
ズに設計してもレジスト上では同一とならず、レジスト
上における実際の開口サイズは、隣接する位置に開口が
設けられていない開口部（例えば開口部Ｍ−１）の方
が、隣接する位置に多数の開口が設けられている開口部
（例えば開口部Ｓ−０）よりも小さくなってしまう。こ
れはマスクバイアス効果と呼ばれ、独立した開口である
ほど、実際の開口サイズが小さくなる。
ない開口部（例えば開口部Ｍ−１）と、隣接する位置に
多数の開口が設けられている開口部（例えば開口部Ｓ−
０）とでは、レチクル（図示せず）上で同一の開口サイ
ズに設計してもレジスト上では同一とならず、レジスト
上における実際の開口サイズは、隣接する位置に開口が
設けられていない開口部（例えば開口部Ｍ−１）の方
が、隣接する位置に多数の開口が設けられている開口部
（例えば開口部Ｓ−０）よりも小さくなってしまう。こ
れはマスクバイアス効果と呼ばれ、独立した開口である
ほど、実際の開口サイズが小さくなる。
【００３４】このため、本発明では、図７及び図８に示
すように、隣接する位置に開口が設けられていない開口
部（例えば開口部Ｍ−１）と、隣接する位置に多数の開
口が設けられている開口部（例えば開口部Ｓ−０）と
で、レチクル（図示せず）上におけるの開口サイズに差
をもたせている。
すように、隣接する位置に開口が設けられていない開口
部（例えば開口部Ｍ−１）と、隣接する位置に多数の開
口が設けられている開口部（例えば開口部Ｓ−０）と
で、レチクル（図示せず）上におけるの開口サイズに差
をもたせている。
【００３５】図７において、破線で示した枠は基準とな
る開口サイズであり、実線で示した枠は修正後の開口サ
イズである。つまり、修正なしの場合は破線で示したサ
イズとなるようレチクル（図示せず）に開口が設けられ
るが、本発明では、開口部Ｍ−１は隣接する開口を持た
ないため、レジスト膜３０上においてその開口サイズが
予定よりも小さくなることを見越して実線で示すサイズ
となるよう、レチクル（図示せず）が開口されているの
である。
る開口サイズであり、実線で示した枠は修正後の開口サ
イズである。つまり、修正なしの場合は破線で示したサ
イズとなるようレチクル（図示せず）に開口が設けられ
るが、本発明では、開口部Ｍ−１は隣接する開口を持た
ないため、レジスト膜３０上においてその開口サイズが
予定よりも小さくなることを見越して実線で示すサイズ
となるよう、レチクル（図示せず）が開口されているの
である。
【００３６】ここで、その修正量は、図面右方向に△
Ａ、左方向に△Ａ、上方向に△Ｂである。△Ａ及び△Ｂ
は、それぞれレチクル製造時の横方向及び縦方向の最小
単位であり、横方向の最小単位と縦方向の最小単位とが
等しい場合には△Ａ＝△Ｂとなる。特に限定されない
が、例えば、△Ａ＝△Ｂ＝０．０１μである。
Ａ、左方向に△Ａ、上方向に△Ｂである。△Ａ及び△Ｂ
は、それぞれレチクル製造時の横方向及び縦方向の最小
単位であり、横方向の最小単位と縦方向の最小単位とが
等しい場合には△Ａ＝△Ｂとなる。特に限定されない
が、例えば、△Ａ＝△Ｂ＝０．０１μである。
【００３７】尚、△Ａ及び△Ｂはレチクル上のサイズで
はなく、レジスト膜３０への転写後のサイズである点に
注意されたい。つまり、レチクルが５倍の大きさで作ら
れる場合には、上記数値例で言えば、レチクル自体の最
小設計単位は０．０５μとなる。
はなく、レジスト膜３０への転写後のサイズである点に
注意されたい。つまり、レチクルが５倍の大きさで作ら
れる場合には、上記数値例で言えば、レチクル自体の最
小設計単位は０．０５μとなる。
【００３８】以下、具体的に説明する。
【００３９】まず、図７に示す開口部Ｍ−１のように、
隣接する位置に開口が設けられていないものは、そのサ
イズを上方向、右方向及び左方向においてそれぞれ一単
位（最小単位）ずつ拡大する。
隣接する位置に開口が設けられていないものは、そのサ
イズを上方向、右方向及び左方向においてそれぞれ一単
位（最小単位）ずつ拡大する。
【００４０】次に、図８に示す開口部Ｓ−０のように、
隣接する位置に３つ以上の開口が設けられているもの
は、修正を行わない。
隣接する位置に３つ以上の開口が設けられているもの
は、修正を行わない。
【００４１】また、図９（ａ）に示す開口部Ｍ−５のよ
うに、左側にのみ開口が設けられているものは、そのサ
イズを上方向及び右方向においてそれぞれ一単位（最小
単位）ずつ拡大する。また、図９（ｂ）に示す開口部Ｍ
−７のように、下側にのみ開口が設けられているもの
は、そのサイズを上方向において一単位（最小単位）拡
大する。さらに、図９（ｃ）に示す注目セル（対応する
セルは図３にはない）のように、左下側にのみ開口が設
けられているものは、そのサイズを上方向及び右方向に
おいてそれぞれ一単位（最小単位）ずつ拡大する。
うに、左側にのみ開口が設けられているものは、そのサ
イズを上方向及び右方向においてそれぞれ一単位（最小
単位）ずつ拡大する。また、図９（ｂ）に示す開口部Ｍ
−７のように、下側にのみ開口が設けられているもの
は、そのサイズを上方向において一単位（最小単位）拡
大する。さらに、図９（ｃ）に示す注目セル（対応する
セルは図３にはない）のように、左下側にのみ開口が設
けられているものは、そのサイズを上方向及び右方向に
おいてそれぞれ一単位（最小単位）ずつ拡大する。
【００４２】尚、図９（ａ）〜（ｃ）に示す配置の線対
称配置はこれらと同視するものとする。例えば、図９
（ａ）の線対称配置、すなわち注目セルの右側にのみ開
口が設けられている場合には、そのサイズを上方向及び
左方向においてそれぞれ一単位（最小単位）ずつ拡大す
ればよく、図９（ｂ）の線対称配置、すなわち注目セル
の上側にのみ開口が設けられている場合には、そのサイ
ズを下方向において一単位（最小単位）拡大すればよ
い。
称配置はこれらと同視するものとする。例えば、図９
（ａ）の線対称配置、すなわち注目セルの右側にのみ開
口が設けられている場合には、そのサイズを上方向及び
左方向においてそれぞれ一単位（最小単位）ずつ拡大す
ればよく、図９（ｂ）の線対称配置、すなわち注目セル
の上側にのみ開口が設けられている場合には、そのサイ
ズを下方向において一単位（最小単位）拡大すればよ
い。
【００４３】ここで、図９（ａ）及び（ｃ）に示す配置
において縦方向及び横方向にそれぞれ一単位ずつ拡大し
ているのは、図７に示す完全孤立セルよりはマスクバイ
アス効果が小さいためその拡大量を少なく設定したため
である。また、図９（ｂ）において縦方向に一単位のみ
拡大したのは、図９（ａ）のように横方向に開口が隣接
する場合よりもマスクバイアス効果が小さい場合を考慮
したものである。したがって、両者のマスクバイアス効
果が実質的に等しいならばこれらの拡大量も等しくすれ
ばよい。逆に、図９（ａ）のように横方向に開口が隣接
する場合の方が、図９（ｂ）のように縦方向に開口が隣
接する場合よりもマスクバイアス効果が小さい条件であ
れば、図９（ａ）のように横方向に開口が隣接する場合
の拡大量を小さくし、図９（ｂ）のように縦方向に開口
が隣接する場合の拡大量を大きく設定すればよい。
において縦方向及び横方向にそれぞれ一単位ずつ拡大し
ているのは、図７に示す完全孤立セルよりはマスクバイ
アス効果が小さいためその拡大量を少なく設定したため
である。また、図９（ｂ）において縦方向に一単位のみ
拡大したのは、図９（ａ）のように横方向に開口が隣接
する場合よりもマスクバイアス効果が小さい場合を考慮
したものである。したがって、両者のマスクバイアス効
果が実質的に等しいならばこれらの拡大量も等しくすれ
ばよい。逆に、図９（ａ）のように横方向に開口が隣接
する場合の方が、図９（ｂ）のように縦方向に開口が隣
接する場合よりもマスクバイアス効果が小さい条件であ
れば、図９（ａ）のように横方向に開口が隣接する場合
の拡大量を小さくし、図９（ｂ）のように縦方向に開口
が隣接する場合の拡大量を大きく設定すればよい。
【００４４】要は、マスクバイアス効果に応じた拡大量
を、レチクル設定における最小単位を一単位として設定
する点が重要である。したがって、以上の例で言えば、
図７のように完全孤立の開口に対しては３単位、横方向
若しくは斜め方向にのみ開口が隣接する場合には２単
位、縦方向にのみ開口が隣接する場合には１単位の拡大
が施されている点が重要である。
を、レチクル設定における最小単位を一単位として設定
する点が重要である。したがって、以上の例で言えば、
図７のように完全孤立の開口に対しては３単位、横方向
若しくは斜め方向にのみ開口が隣接する場合には２単
位、縦方向にのみ開口が隣接する場合には１単位の拡大
が施されている点が重要である。
【００４５】また、図９（ａ）及び（ｃ）のように２単
位拡大するにあたって、縦方向及び横方向にそれぞれ１
単位ずつ拡大したのは、拡大による開口形状の歪みを最
小限に抑えるためである。但し、本発明はこれに限定さ
れることはなく、開口形状の歪みの影響が少なければ、
例えば縦方向に２単位拡大してもよい。
位拡大するにあたって、縦方向及び横方向にそれぞれ１
単位ずつ拡大したのは、拡大による開口形状の歪みを最
小限に抑えるためである。但し、本発明はこれに限定さ
れることはなく、開口形状の歪みの影響が少なければ、
例えば縦方向に２単位拡大してもよい。
【００４６】さらに、図９（ａ）〜（ｃ）において拡大
の方向を隣接する開口とは逆方向に設定したのは、当該
隣接する開口とのマージンを悪化させないためである。
但し、本発明はこれに限定されることはなく、マージン
に問題がなければ、隣接する開口の方向とは無関係に拡
大方向を決めてもよい。
の方向を隣接する開口とは逆方向に設定したのは、当該
隣接する開口とのマージンを悪化させないためである。
但し、本発明はこれに限定されることはなく、マージン
に問題がなければ、隣接する開口の方向とは無関係に拡
大方向を決めてもよい。
【００４７】次に、隣接する開口が２個である場合につ
いて説明する。
いて説明する。
【００４８】隣接する開口が２個である場合は、その種
類が多いので図１０及び図１１に概略的に示すが、図１
０及び図１１において中心部の枠が注目セル、その周囲
の四角い破線が隣接セルの位置、破線上の×印が開口さ
れた隣接セルである。
類が多いので図１０及び図１１に概略的に示すが、図１
０及び図１１において中心部の枠が注目セル、その周囲
の四角い破線が隣接セルの位置、破線上の×印が開口さ
れた隣接セルである。
【００４９】隣接する開口が２個である場合の拡大量は
図１０及び図１１に示すとおりであり、いずれも１単位
である。その拡大の方向は図示したとおりである。ま
た、図１０及び図１１に示す配置の線対称配置はこれら
と同視するものとする。
図１０及び図１１に示すとおりであり、いずれも１単位
である。その拡大の方向は図示したとおりである。ま
た、図１０及び図１１に示す配置の線対称配置はこれら
と同視するものとする。
【００５０】このように、本発明ではマスクバイアス効
果を相殺するための開口の拡大を、レチクル設計におけ
る最小単位を一単位として段階的に行っているので、開
口の拡大に伴う工程の増加は極めて少ない。
果を相殺するための開口の拡大を、レチクル設計におけ
る最小単位を一単位として段階的に行っているので、開
口の拡大に伴う工程の増加は極めて少ない。
【００５１】尚、実際の作業における開口の拡大作業
は、レチクルデータ作成におけるソフトウェア処理によ
る。具体的には、ユーザから要求されたデータに基づき
レチクルを作成する際に、開口すべき箇所それぞれにつ
いて隣接位置に開口箇所があるか否か、及びどの隣接位
置に開口箇所があるかを検索し、その開口数及び位置に
応じてその開口径、すなわちプログラムパターン径を、
レチクル設計の最小単位を一単位として修正する。かか
る処理はコンピュータを用いたソフトウェア処理によっ
て行われ、当該ソフトウェア（プログラムパターン径設
定プログラム）は種々の記録媒体に格納することができ
る。
は、レチクルデータ作成におけるソフトウェア処理によ
る。具体的には、ユーザから要求されたデータに基づき
レチクルを作成する際に、開口すべき箇所それぞれにつ
いて隣接位置に開口箇所があるか否か、及びどの隣接位
置に開口箇所があるかを検索し、その開口数及び位置に
応じてその開口径、すなわちプログラムパターン径を、
レチクル設計の最小単位を一単位として修正する。かか
る処理はコンピュータを用いたソフトウェア処理によっ
て行われ、当該ソフトウェア（プログラムパターン径設
定プログラム）は種々の記録媒体に格納することができ
る。
【００５２】以上説明したとおり、本発明は、マスクバ
イアス効果を相殺すべくプログラムパターン径を修正す
るにあたって、レチクル設計の最小単位を一単位として
修正する点が重要であり、上述した実施の形態に限定さ
れないことは言うまでもない。
イアス効果を相殺すべくプログラムパターン径を修正す
るにあたって、レチクル設計の最小単位を一単位として
修正する点が重要であり、上述した実施の形態に限定さ
れないことは言うまでもない。
【００５３】例えば、上記実施の形態では、隣接位置の
開口数のみならず、どの隣接位置に開口箇所があるかを
も考慮してプログラムパターン径の拡大量及び拡大方向
を決定しているが、これを簡略化し、隣接位置の開口数
のみを考慮してプログラムパターン径の拡大量を決定し
てもよい。具体的には、完全に孤立した開口に対しては
ある決められた方向に３単位（例えば、上方向、右方向
及び左方向にそれぞれ１単位）拡大し、隣接する開口を
１つ有する場合にはその位置に関わらずある決められた
方向に２単位（例えば、上方向及び左方向にそれぞれ１
単位）拡大し、隣接する開口を２つ有する場合にはその
位置に関わらずある決められた方向に１単位（例えば、
左方向に１単位）拡大し、隣接する開口を３つ以上有す
る場合には拡大を行わない、との手法を採用してもよ
い。
開口数のみならず、どの隣接位置に開口箇所があるかを
も考慮してプログラムパターン径の拡大量及び拡大方向
を決定しているが、これを簡略化し、隣接位置の開口数
のみを考慮してプログラムパターン径の拡大量を決定し
てもよい。具体的には、完全に孤立した開口に対しては
ある決められた方向に３単位（例えば、上方向、右方向
及び左方向にそれぞれ１単位）拡大し、隣接する開口を
１つ有する場合にはその位置に関わらずある決められた
方向に２単位（例えば、上方向及び左方向にそれぞれ１
単位）拡大し、隣接する開口を２つ有する場合にはその
位置に関わらずある決められた方向に１単位（例えば、
左方向に１単位）拡大し、隣接する開口を３つ以上有す
る場合には拡大を行わない、との手法を採用してもよ
い。
【００５４】隣接した開口数に応じた拡大量もこれに限
定されず、より拡大量を増加させてもよい。例えば、完
全に孤立した開口に対しては４単位、隣接する開口を１
つ有する場合には３単位、隣接する開口を２つ有する場
合には２単位、隣接する開口を３つ有する場合には１単
位、隣接する開口を４つ以上有する場合には拡大を行わ
ない、との手法を採用してもよい。逆に、拡大量を減少
させ、完全に孤立した開口に対しては２単位、隣接する
開口を１つ有する場合には１単位、隣接する開口を２つ
以上有する場合には拡大を行わない、との手法を採用し
てもよい。すなわち、どのような拡大量とするかは、マ
スクバイアス効果の影響、設計ルール、露光装置の性能
等の諸条件を考慮して適宜設定すればよく、その設定は
上記ソフトウェア（プログラムパターン径設定プログラ
ム）自体の変更や当該ソフトウェアに与えるパラメータ
の変更等の方法により設定すればよい。
定されず、より拡大量を増加させてもよい。例えば、完
全に孤立した開口に対しては４単位、隣接する開口を１
つ有する場合には３単位、隣接する開口を２つ有する場
合には２単位、隣接する開口を３つ有する場合には１単
位、隣接する開口を４つ以上有する場合には拡大を行わ
ない、との手法を採用してもよい。逆に、拡大量を減少
させ、完全に孤立した開口に対しては２単位、隣接する
開口を１つ有する場合には１単位、隣接する開口を２つ
以上有する場合には拡大を行わない、との手法を採用し
てもよい。すなわち、どのような拡大量とするかは、マ
スクバイアス効果の影響、設計ルール、露光装置の性能
等の諸条件を考慮して適宜設定すればよく、その設定は
上記ソフトウェア（プログラムパターン径設定プログラ
ム）自体の変更や当該ソフトウェアに与えるパラメータ
の変更等の方法により設定すればよい。
【００５５】いずれにしても、本発明では、プログラム
パターン径の拡大をレチクル設計における最小単位を一
単位として行っているので、単純なソフトウェア処理の
みによって最適な拡大が実現でき、ＴＡＴの悪化防止に
大きく寄与するものと期待される。
パターン径の拡大をレチクル設計における最小単位を一
単位として行っているので、単純なソフトウェア処理の
みによって最適な拡大が実現でき、ＴＡＴの悪化防止に
大きく寄与するものと期待される。
【００５６】
【発明の効果】 以上説明したように、本発明によれ
ば、マスクバイアス効果を相殺すべくプログラムパター
ン径を修正するにあたって、レチクル設計の最小単位を
一単位として修正をおこなっているので、レチクル設計
を根本から変えることなく、レチクル設計において従来
から使用していた装置をそのまま使用し、単純なソフト
ウェア処理のみによってプログラムパターン径の修正が
可能となるので、ＲＯＭの製造コストの大幅な増加やＴ
ＡＴの大幅な悪化をもたらすことなく、マスクバイアス
効果による歩留り低下を効果的に解消することができ
る。
ば、マスクバイアス効果を相殺すべくプログラムパター
ン径を修正するにあたって、レチクル設計の最小単位を
一単位として修正をおこなっているので、レチクル設計
を根本から変えることなく、レチクル設計において従来
から使用していた装置をそのまま使用し、単純なソフト
ウェア処理のみによってプログラムパターン径の修正が
可能となるので、ＲＯＭの製造コストの大幅な増加やＴ
ＡＴの大幅な悪化をもたらすことなく、マスクバイアス
効果による歩留り低下を効果的に解消することができ
る。
【図１】本発明の実施の形態による半導体装置の製造方
法において、コードイオン注入が行われる前の状態を示
す平面図である。
法において、コードイオン注入が行われる前の状態を示
す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】本発明の実施の形態による半導体装置の製造方
法において、コードイオン注入のためのレジスト膜３０
を形成した状態を示す平面図である。
法において、コードイオン注入のためのレジスト膜３０
を形成した状態を示す平面図である。
【図４】図３のＢ−Ｂ’断面図である。
【図５】図３のＣ−Ｃ’断面図である。
【図６】本発明の実施の形態による半導体装置の製造方
法において、コードイオン注入されたＲＯＭセルを示す
回路図である。
法において、コードイオン注入されたＲＯＭセルを示す
回路図である。
【図７】隣接する位置に開口部を持たない開口部Ｍ−１
を示す拡大図である。
を示す拡大図である。
【図８】隣接する位置に４つの開口部を持つ開口部Ｓ−
０を示す拡大図である。
０を示す拡大図である。
【図９】隣接する位置に１つの開口部を持つ各種開口部
Ｍ−５等を示す拡大図である。
Ｍ−５等を示す拡大図である。
【図１０】隣接する位置に２つの開口部を持つ各種開口
部を示す概略拡大図である。
部を示す概略拡大図である。
【図１１】隣接する位置に２つの開口部を持つ各種開口
部を示す概略拡大図である。
部を示す概略拡大図である。
【図１２】従来の半導体装置の製造方法を示す図であ
る。
る。
【図１３】メモリセル領域とイオン注入領域との関係を
示す図である。
示す図である。
１０ ゲート配線 １２ 拡散領域 １４ 選択線 １
６ 拡散層コンタクト ２０ 半導体基板 ２２ ゲート酸化膜 ２４ 層間絶
縁膜 ２６ ポリシリコン層 ２８ シリサイド層 ３
０ レジスト膜 ３２ デプレッション型メモリセルト
ランジスタ ３４ エンハンスメント型メモリセルトランジスタ ３６ セレクタ Ｍ−０〜Ｍ−９，Ｓ−０〜Ｓ−３ 開口部
６ 拡散層コンタクト ２０ 半導体基板 ２２ ゲート酸化膜 ２４ 層間絶
縁膜 ２６ ポリシリコン層 ２８ シリサイド層 ３
０ レジスト膜 ３２ デプレッション型メモリセルト
ランジスタ ３４ エンハンスメント型メモリセルトランジスタ ３６ セレクタ Ｍ−０〜Ｍ−９，Ｓ−０〜Ｓ−３ 開口部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 G03F 1/08 H01L 21/027 H01L 27/112
Claims (6)
- 【請求項１】 複数のメモリセルトランジスタがマトリ
クス状に形成された半導体基板の主面にレジスト膜を形
成する工程と、前記複数のメモリセルトランジスタのう
ち所定のメモリセルトランジスタに対応する部分の前記
レジスト膜を除去することにより前記レジスト膜を複数
の開口を有するプログラムパターンとする工程と、前記
プログラムパターンをマスクとしてイオン注入する工程
とを備える半導体装置の製造方法において、前記プログ
ラムパターンの前記開口のうち、隣接する位置に所定数
の開口が設けられている開口の開口径を、隣接する位置
に前記所定数よりも多い開口が設けられている開口の開
口径よりもレチクル設計の最小単位分拡大して形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記各開口は四辺形であり、前記拡大し
て形成される開口は少なくともその一辺において前記最
小単位分拡大されることを特徴とする半導体装置の製造
方法。 - 【請求項３】 複数のメモリセルトランジスタがマトリ
クス状に形成された半導体基板の主面にレジスト膜を形
成する工程と、前記複数のメモリセルトランジスタのう
ち所定のメモリセルトランジスタに対応する部分の前記
レジスト膜を除去することにより前記レジスト膜を複数
の開口を有するプログラムパターンとする工程と、前記
プログラムパターンをマスクとしてイオン注入する工程
とを備える半導体装置の製造方法において、前記プログ
ラムパターンの前記開口のうち、隣接する位置に開口が
設けられていない開口の開口径を、隣接する位置に開口
が設けられている開口の開口径よりもレチクル設計の最
小単位分拡大して形成することを特徴とする半導体装置
の製造方法。 - 【請求項４】 複数のメモリセルトランジスタがマトリ
クス状に形成された半導体基板の主面にレジスト膜を形
成する工程と、前記複数のメモリセルトランジスタのう
ち所定のメモリセルトランジスタに対応する部分の前記
レジスト膜を除去することにより前記レジスト膜を四辺
形からなる複数の開口を有するプログラムパターンとす
る工程と、前記プログラムパターンをマスクとしてイオ
ン注入する工程とを備える半導体装置の製造方法におい
て、前記プログラムパターンの前記開口のうち、隣接す
る位置に開口が設けられていない開口を第１の開口径と
し、隣接する位置に所定数の開口が設けられている開口
を第２の開口径とし、隣接する位置に前記所定数より多
い開口が設けられている開口を第３の開口径とし、前記
第２の開口径は前記第３の開口径よりも少なくともその
一辺においてレチクル設計の最小単位分大きく、前記第
１の開口径は前記第２の開口径よりも少なくともその一
辺において前記レチクル設計の最小単位分大きいことを
特徴とする半導体装置の製造方法。 - 【請求項５】 ＲＯＭを構成する各メモリセルトランジ
スタにイオン注入するか否かを決定するプログラムパタ
ーンのプログラムパターン径設定方法であって、プログ
ラムパターンの各開口について隣接する位置に設けられ
る開口数を検索するステップと、隣接する位置に設けら
れる開口数に基づきその開口径をレチクル設計の最小単
位を一単位として拡大するステップとを備えるプログラ
ムパターン径設定方法。 - 【請求項６】 ＲＯＭを構成する各メモリセルトランジ
スタにイオン注入するか否かを決定するプログラムパタ
ーンのプログラムパターン径設定プログラムであって、
プログラムパターンの各開口について隣接する位置に設
けられる開口数を検索するステップと、隣接する位置に
設けられる開口数に基づきその開口径をレチクル設計の
最小単位を一単位として拡大するステップとを備えるプ
ログラムパターン径設定プログラムを記録した記録媒
体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25707699A JP3285016B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体装置の製造方法、プログラムパターン径設定方法及びプログラムパターン径設定プログラムを記録した記録媒体 |
| KR1020000053495A KR20010030343A (ko) | 1999-09-10 | 2000-09-08 | 반도체장치의 제조방법, 프로그램 패턴 직경의 설정방법및 프로그램 패턴 직경의 설정 프로그램을 기록한 기록매체 |
| TW089118501A TW466709B (en) | 1999-09-10 | 2000-09-08 | Production of semiconductor device, method for setting programmed pattern width and recording medium to record the programmed pattern width setting program |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25707699A JP3285016B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体装置の製造方法、プログラムパターン径設定方法及びプログラムパターン径設定プログラムを記録した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085538A JP2001085538A (ja) | 2001-03-30 |
| JP3285016B2 true JP3285016B2 (ja) | 2002-05-27 |
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ID=17301419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25707699A Expired - Fee Related JP3285016B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体装置の製造方法、プログラムパターン径設定方法及びプログラムパターン径設定プログラムを記録した記録媒体 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3285016B2 (ja) |
| KR (1) | KR20010030343A (ja) |
| TW (1) | TW466709B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4675504B2 (ja) * | 2001-06-20 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | マスクパターンの設計方法 |
| JP2008076505A (ja) * | 2006-09-19 | 2008-04-03 | Nec Electronics Corp | マスク設計方法およびこれを用いた半導体装置の製造方法、ならびにマスク設計システム |
| JP4907563B2 (ja) | 2008-01-16 | 2012-03-28 | パナソニック株式会社 | 半導体記憶装置 |
-
1999
- 1999-09-10 JP JP25707699A patent/JP3285016B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-08 KR KR1020000053495A patent/KR20010030343A/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR20010030343A (ko) | 2001-04-16 |
| JP2001085538A (ja) | 2001-03-30 |
| TW466709B (en) | 2001-12-01 |
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