JP3282108B2 - 送受信回路 - Google Patents
送受信回路Info
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- JP3282108B2 JP3282108B2 JP08291095A JP8291095A JP3282108B2 JP 3282108 B2 JP3282108 B2 JP 3282108B2 JP 08291095 A JP08291095 A JP 08291095A JP 8291095 A JP8291095 A JP 8291095A JP 3282108 B2 JP3282108 B2 JP 3282108B2
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Description
【0001】
【産業上の利用分野】本発明は、磁性体を用いない集積
化に適した非可逆回路とこれを用いた送受信回路に関す
る。
化に適した非可逆回路とこれを用いた送受信回路に関す
る。
【0002】
【従来の技術】近年のマイクロ波回路の集積回路技術の
発展にはめざましいものがあり、その発展方向は送受信
回路を一体化してモノリシックに形成する方向にある。
また、無線LAN(Local Area Network)やディジタル
・コードレス電話などでは、送信と受信を時分割で切り
替えるTDD(Time Division Duplex)方式を採用して
いる場合が多くなっている。
発展にはめざましいものがあり、その発展方向は送受信
回路を一体化してモノリシックに形成する方向にある。
また、無線LAN(Local Area Network)やディジタル
・コードレス電話などでは、送信と受信を時分割で切り
替えるTDD(Time Division Duplex)方式を採用して
いる場合が多くなっている。
【0003】ここで、図12に送受信切替用スイッチを
用いた従来の送受信回路を示す。この図に示される送受
信回路は、イメージ抑圧型ミキサを送受共用で使用可能
な構成をとっている。図12において、21はIF変調
器、22はIF復調器、23,24,25はスイッチ、
26はIF90゜ハイブリッド、27(27a,27
b)は半導体素子などを用いた単位ミキサ、28はLO
端子、29はLO同相分配器、30はRF90゜ハイブ
リッド、31は高出力増幅器、32は低雑音増幅器、3
3はアンテナである。
用いた従来の送受信回路を示す。この図に示される送受
信回路は、イメージ抑圧型ミキサを送受共用で使用可能
な構成をとっている。図12において、21はIF変調
器、22はIF復調器、23,24,25はスイッチ、
26はIF90゜ハイブリッド、27(27a,27
b)は半導体素子などを用いた単位ミキサ、28はLO
端子、29はLO同相分配器、30はRF90゜ハイブ
リッド、31は高出力増幅器、32は低雑音増幅器、3
3はアンテナである。
【0004】次に、上記送受信回路の動作について説明
する。上記送受信回路から送信する場合、IF変調器2
1からのIF信号は、スイッチ23を介してIF90゜
ハイブリッド26へ入力され、ここで90゜分配されて
それぞれ2つの単位ミキサ27a,27bに印加され
る。単位ミキサ27a,27bは、ダイオードあるいは
トランジスタ等の半導体素子とその整合回路から構成さ
れ、半導体素子の非線形性を利用して、LO端子28か
ら入力されるとともにLO同相分配器29で分配された
LOとIF90°ハイブリッド26から印加された信号
とで周波数混合を行う。そして、これらの単位ミキサ2
7a,27bの各出力がRF90゜ハイブリッド30で
合成され、スイッチ24、高出力増幅器31、スイッチ
25を通ってアンテナ33から送信されるよう構成され
ている。
する。上記送受信回路から送信する場合、IF変調器2
1からのIF信号は、スイッチ23を介してIF90゜
ハイブリッド26へ入力され、ここで90゜分配されて
それぞれ2つの単位ミキサ27a,27bに印加され
る。単位ミキサ27a,27bは、ダイオードあるいは
トランジスタ等の半導体素子とその整合回路から構成さ
れ、半導体素子の非線形性を利用して、LO端子28か
ら入力されるとともにLO同相分配器29で分配された
LOとIF90°ハイブリッド26から印加された信号
とで周波数混合を行う。そして、これらの単位ミキサ2
7a,27bの各出力がRF90゜ハイブリッド30で
合成され、スイッチ24、高出力増幅器31、スイッチ
25を通ってアンテナ33から送信されるよう構成され
ている。
【0005】上述した場合と逆に受信する場合には、ス
イッチ23,24,25を切り替えることにより、上述
した送信動作と逆の動作が行われる。すなわち、アンテ
ナ33で受信した信号は、スイッチ25、低雑音増幅器
32、スイッチ24を通ってRF90゜ハイブリッド3
0へ入力され、ここで90゜分配され、それぞれ2つの
単位ミキサ27a,27bに印可され、LO端子28か
ら入力されるとともにLO同相分配器29で分配された
LOとで周波数混合が行われる。これらの単位ミキサ2
7a,27bの出力はIF90゜ハイブリッド26で合
成され、スイッチ23を通ってIF復調器22より復調
される。
イッチ23,24,25を切り替えることにより、上述
した送信動作と逆の動作が行われる。すなわち、アンテ
ナ33で受信した信号は、スイッチ25、低雑音増幅器
32、スイッチ24を通ってRF90゜ハイブリッド3
0へ入力され、ここで90゜分配され、それぞれ2つの
単位ミキサ27a,27bに印可され、LO端子28か
ら入力されるとともにLO同相分配器29で分配された
LOとで周波数混合が行われる。これらの単位ミキサ2
7a,27bの出力はIF90゜ハイブリッド26で合
成され、スイッチ23を通ってIF復調器22より復調
される。
【0006】
【発明が解決しようとする課題】上述したように、送受
信切替用スイッチを用いる場合には、回路を構成するス
イッチの数が多く、制御・構成が複雑になってしまうと
いう問題があった。さらに、従来の回路では大型のI
F,RF90゜ハイブリッドを用いるため、回路全体の
小型化が困難になるという短所があった。
信切替用スイッチを用いる場合には、回路を構成するス
イッチの数が多く、制御・構成が複雑になってしまうと
いう問題があった。さらに、従来の回路では大型のI
F,RF90゜ハイブリッドを用いるため、回路全体の
小型化が困難になるという短所があった。
【0007】ところで、スイッチを用いずに入力信号と
出力信号の分離を行う回路としては、図13に示すサー
キュレータを使用したものが考えられる。ところが、従
来のサーキュレータはフェライトなどの磁性体を用いて
構成されており、半導体モノリシックマイクロ波IC
(MMIC)の製造プロセスには適さず、全IC化の妨
げになっていた。さらに、やはり大型のIF,RF90
゜ハイブリッドを用いるため、小型化が困難になるとい
う短所については何ら解決されない。
出力信号の分離を行う回路としては、図13に示すサー
キュレータを使用したものが考えられる。ところが、従
来のサーキュレータはフェライトなどの磁性体を用いて
構成されており、半導体モノリシックマイクロ波IC
(MMIC)の製造プロセスには適さず、全IC化の妨
げになっていた。さらに、やはり大型のIF,RF90
゜ハイブリッドを用いるため、小型化が困難になるとい
う短所については何ら解決されない。
【0008】本発明は上述した事情に鑑みてなされたも
のであり、制御・構成が複雑になるスイッチや大型の9
0゜ハイブリッド、さらには磁性体を用いるサーキュレ
ータを使用せずに入力信号と出力信号を分離できる90
゜分配合成を用いた非可逆回路とこれを用いた送受信回
路を提供することを目的としている。
のであり、制御・構成が複雑になるスイッチや大型の9
0゜ハイブリッド、さらには磁性体を用いるサーキュレ
ータを使用せずに入力信号と出力信号を分離できる90
゜分配合成を用いた非可逆回路とこれを用いた送受信回
路を提供することを目的としている。
【0009】
【課題を解決するための手段】請求項1記載の送受信回
路は、第1〜第3の非可逆回路をそれぞれ2本の線路を
用いて縦続接続するとともに、該第1の非可逆回路の未
使用の2つの端子の一方にIF変調器、他方にIF復調
器を接続し、該第1の非可逆回路及び該第2の非可逆回
路間の各線路にLO同相分配器から同相の信号が入力さ
れる周波数混合用の単位ミキサを介挿し、該第2の非可
逆回路と該第3の非可逆回路との間の一方の線路に高出
力増幅器、他方の線路に低雑音増幅器を介挿し、該第3
の非可逆回路の未使用の端子にアンテナを接続してな
り、 該第1〜第3の非可逆回路は、第1の端子と、該第
1の端子に一端が接続された第1のキャパシタと、一端
が該第1のキャパシタの他端に接続され、他端が接地さ
れた第1の抵抗と、第2の端子と、入力端子が第1の抵
抗の一端に接続され、出力端子が第2の端子に接続され
た第1のFETと、前記第1の端子に一端が接続された
第2の抵抗と、一端が該第2の抵抗の他端に接続され、
他端が接地された第2のキャパシタと、第3の端子と、
入力端子が前記第2のキャパシタの一端に接続され、出
力端子が前記第3の端子に接続された第2のFETと、
前記第2の端子に一端が接続され、他端が接地された第
3の抵抗と、第4の端子と、一端が前記第3の抵抗の一
端に接続され、他端が前記第4の端子に接続された第3
のキャパシタと、前記第3の端子に一端が接続され、他
端が接地された第4のキャパシタと、一端が該第4のキ
ャパシタの一端に接続され、他端が前記第4の端子に接
続された第4の抵抗とからなる非可逆回路であることを
特徴としている。
路は、第1〜第3の非可逆回路をそれぞれ2本の線路を
用いて縦続接続するとともに、該第1の非可逆回路の未
使用の2つの端子の一方にIF変調器、他方にIF復調
器を接続し、該第1の非可逆回路及び該第2の非可逆回
路間の各線路にLO同相分配器から同相の信号が入力さ
れる周波数混合用の単位ミキサを介挿し、該第2の非可
逆回路と該第3の非可逆回路との間の一方の線路に高出
力増幅器、他方の線路に低雑音増幅器を介挿し、該第3
の非可逆回路の未使用の端子にアンテナを接続してな
り、 該第1〜第3の非可逆回路は、第1の端子と、該第
1の端子に一端が接続された第1のキャパシタと、一端
が該第1のキャパシタの他端に接続され、他端が接地さ
れた第1の抵抗と、第2の端子と、入力端子が第1の抵
抗の一端に接続され、出力端子が第2の端子に接続され
た第1のFETと、前記第1の端子に一端が接続された
第2の抵抗と、一端が該第2の抵抗の他端に接続され、
他端が接地された第2のキャパシタと、第3の端子と、
入力端子が前記第2のキャパシタの一端に接続され、出
力端子が前記第3の端子に接続された第2のFETと、
前記第2の端子に一端が接続され、他端が接地された第
3の抵抗と、第4の端子と、一端が前記第3の抵抗の一
端に接続され、他端が前記第4の端子に接続された第3
のキャパシタと、前記第3の端子に一端が接続され、他
端が接地された第4のキャパシタと、一端が該第4のキ
ャパシタの一端に接続され、他端が前記第4の端子に接
続された第4の抵抗とからなる非可逆回路であることを
特徴としている。
【0010】請求項2記載の送受信回路は、第1〜第3
の非可逆回路をそれぞれ2本の線路を用いて縦続接続す
るとともに、該第1の非可逆回路の未使用の2つの端子
の一方にIF変調器、他方にIF復調器を接続し、該第
1の非可逆回路及び該第2の非可逆回路間の各線路にL
O同相分配器から同相の信号が入力される周波数混合用
の単位ミキサを介挿し、該第2の非可逆回路と該第3の
非可逆回路との間の一方の線路に高出力増幅器、他方の
線路に低雑音増幅器を介挿し、該第3の非可逆回路の未
使用の端子にアンテナを接続してなり、 該第1〜第3の
非可逆回路は、第1の端子と、該第1の端子に一端が接
続された第1のキャパシタと、一端が該第1のキャパシ
タの他端に接続され、他端が接地された第1の抵抗と、
第2の端子と、入力端子が第1の抵抗の一端に接続さ
れ、出力端子が第2の端子に接続された第1のFET
と、前記第1の端子に一端が接続された第2の抵抗と、
一端が該第2の抵抗の他端に接続され、他端が接地され
た第2のキャパシタと、第3の端子と、入力端子が前記
第2のキャパシタの一端に接続され、出力端子が前記第
3の端子に接続された第2のFETと、入力端子が第2
の端子に接続された第3のFETと、該第3のFETの
出力端子に一端が接続され,他端が接地された第3の抵
抗と、第4の端子と、一端が第3の抵抗の一端に接続さ
れ、他端が第4の端子に接続された第3のキャパシタ
と、入力端子が第3の端子に接続された第4のFET
と、該第4のFETの出力端子に一端が接続され、他端
が接地された第4のキャパシタと、一端が該第4のキャ
パシタの一端に接続され、他端が前記第4の端子に接続
された第4の抵抗とからなる非可逆回路であることを特
徴としている。
の非可逆回路をそれぞれ2本の線路を用いて縦続接続す
るとともに、該第1の非可逆回路の未使用の2つの端子
の一方にIF変調器、他方にIF復調器を接続し、該第
1の非可逆回路及び該第2の非可逆回路間の各線路にL
O同相分配器から同相の信号が入力される周波数混合用
の単位ミキサを介挿し、該第2の非可逆回路と該第3の
非可逆回路との間の一方の線路に高出力増幅器、他方の
線路に低雑音増幅器を介挿し、該第3の非可逆回路の未
使用の端子にアンテナを接続してなり、 該第1〜第3の
非可逆回路は、第1の端子と、該第1の端子に一端が接
続された第1のキャパシタと、一端が該第1のキャパシ
タの他端に接続され、他端が接地された第1の抵抗と、
第2の端子と、入力端子が第1の抵抗の一端に接続さ
れ、出力端子が第2の端子に接続された第1のFET
と、前記第1の端子に一端が接続された第2の抵抗と、
一端が該第2の抵抗の他端に接続され、他端が接地され
た第2のキャパシタと、第3の端子と、入力端子が前記
第2のキャパシタの一端に接続され、出力端子が前記第
3の端子に接続された第2のFETと、入力端子が第2
の端子に接続された第3のFETと、該第3のFETの
出力端子に一端が接続され,他端が接地された第3の抵
抗と、第4の端子と、一端が第3の抵抗の一端に接続さ
れ、他端が第4の端子に接続された第3のキャパシタ
と、入力端子が第3の端子に接続された第4のFET
と、該第4のFETの出力端子に一端が接続され、他端
が接地された第4のキャパシタと、一端が該第4のキャ
パシタの一端に接続され、他端が前記第4の端子に接続
された第4の抵抗とからなる非可逆回路であることを特
徴としている。
【0011】
【0012】
【0013】
【作用】請求項1、2記載の発明によれば、制御・構成
が複雑になるスイッチや大型の90°ハイブリッド、さ
らには磁性体を用いたサーキュレータを使用せずに入力
信号と出力信号を分離できる非可逆回路を用いた送受信
回路を提供可能となる。
が複雑になるスイッチや大型の90°ハイブリッド、さ
らには磁性体を用いたサーキュレータを使用せずに入力
信号と出力信号を分離できる非可逆回路を用いた送受信
回路を提供可能となる。
【0014】
【実施例】まず、本発明の第1の実施例について説明す
る。図1は、本発明の第1の実施例による非可逆回路の
構成を示す図であり、1,2,3および4はそれぞれ9
0゜分配合成を用いた非可逆回路の第1,第2,第3お
よび第4の端子である。5は単方向性を有する{θ1
゜,(−90゜+θ1゜)}分配回路、6は単方向性を
有さない{θ2 ゜,(−90゜+θ2 ゜)}合成回路で
ある。なお、0゜≦θ1 ,θ2 ≦90゜であり、第2の
端子2と第3の端子3は互いに等しいインピーダンスを
有する外部回路に接続され、各端子1〜4でのインピー
ダンス整合がとれているものとする。
る。図1は、本発明の第1の実施例による非可逆回路の
構成を示す図であり、1,2,3および4はそれぞれ9
0゜分配合成を用いた非可逆回路の第1,第2,第3お
よび第4の端子である。5は単方向性を有する{θ1
゜,(−90゜+θ1゜)}分配回路、6は単方向性を
有さない{θ2 ゜,(−90゜+θ2 ゜)}合成回路で
ある。なお、0゜≦θ1 ,θ2 ≦90゜であり、第2の
端子2と第3の端子3は互いに等しいインピーダンスを
有する外部回路に接続され、各端子1〜4でのインピー
ダンス整合がとれているものとする。
【0015】単方向性を有する{θ1 ゜,(−90゜+
θ1 ゜)}分配回路5は入力端子5aから入力されるマ
イクロ波信号を等振幅で分配して出力する。この分配に
より、出力端子5b,5cから、同信号をθ1 ゜位相変
化させた信号、および同信号を(−90゜+θ1 ゜)位
相変化させた信号が出力される。分配回路5の出力端子
5bは単方向性を有さない{θ2 ゜,(−90゜+θ2
゜)}分配回路6の入力端子6bに接続され、分配回路
5の出力端子5cは単方向性を有さない{θ2゜,(−
90゜+θ2 ゜)}分配回路6の入力端子6bに接続さ
れる。
θ1 ゜)}分配回路5は入力端子5aから入力されるマ
イクロ波信号を等振幅で分配して出力する。この分配に
より、出力端子5b,5cから、同信号をθ1 ゜位相変
化させた信号、および同信号を(−90゜+θ1 ゜)位
相変化させた信号が出力される。分配回路5の出力端子
5bは単方向性を有さない{θ2 ゜,(−90゜+θ2
゜)}分配回路6の入力端子6bに接続され、分配回路
5の出力端子5cは単方向性を有さない{θ2゜,(−
90゜+θ2 ゜)}分配回路6の入力端子6bに接続さ
れる。
【0016】単方向性を有さない{θ2 ゜,(−90゜
+θ2 ゜)}合成回路6は、その入力端子6bに入力さ
れる信号をθ2 ゜位相変化させるとともに、入力端子6
cに入力される信号を(−90゜+θ2 ゜)位相変化さ
せ、両者を等振幅で1つの信号に合成して出力端子6a
から出力する。
+θ2 ゜)}合成回路6は、その入力端子6bに入力さ
れる信号をθ2 ゜位相変化させるとともに、入力端子6
cに入力される信号を(−90゜+θ2 ゜)位相変化さ
せ、両者を等振幅で1つの信号に合成して出力端子6a
から出力する。
【0017】ここで、{θ2 ゜,(−90゜+θ2
゜)}合成回路6が「単方向性を有さない」ということ
は、入力端子6bあるいは6cに入力された信号を出力
端子6aから出力できるとともに、端子6aへ信号を入
力した場合でも、端子6bあるいは6cから出力するこ
とができ、さらに端子6bあるいは6cから端子6aへ
信号が送られる場合の利得と端子6aから端子6bある
いは6cへ信号が送られる場合の利得が必ずしも等しく
なくてもよいという技術的意味を表す。通常、「双方向
性」という用語は、双方向に対して利得が等しいときの
みに用いられる語であるため、本明細書では、上述した
意味での双方向性のみに限らないという見地から「単方
向性を有さない」という表現を用いた。
゜)}合成回路6が「単方向性を有さない」ということ
は、入力端子6bあるいは6cに入力された信号を出力
端子6aから出力できるとともに、端子6aへ信号を入
力した場合でも、端子6bあるいは6cから出力するこ
とができ、さらに端子6bあるいは6cから端子6aへ
信号が送られる場合の利得と端子6aから端子6bある
いは6cへ信号が送られる場合の利得が必ずしも等しく
なくてもよいという技術的意味を表す。通常、「双方向
性」という用語は、双方向に対して利得が等しいときの
みに用いられる語であるため、本明細書では、上述した
意味での双方向性のみに限らないという見地から「単方
向性を有さない」という表現を用いた。
【0018】第1の端子1から{θ1 ゜,(−90゜+
θ1 ゜)}分配回路5の入力端子5aに入力された信号
は、互いに位相がθ1 ゜,(−90゜+θ1 ゜)だけ変
化した信号に分配され、それぞれ出力端子5b,5cか
ら出力される。出力端子5b,5cから出力される各信
号は、{θ2 ゜,(−90゜+θ2 ゜)}合成回路6の
入力端子6b、6cへの2入力となるとともに、それぞ
れ90゜分配合成を用いた非可逆回路の第2の端子2,
第3の端子3から出力される。
θ1 ゜)}分配回路5の入力端子5aに入力された信号
は、互いに位相がθ1 ゜,(−90゜+θ1 ゜)だけ変
化した信号に分配され、それぞれ出力端子5b,5cか
ら出力される。出力端子5b,5cから出力される各信
号は、{θ2 ゜,(−90゜+θ2 ゜)}合成回路6の
入力端子6b、6cへの2入力となるとともに、それぞ
れ90゜分配合成を用いた非可逆回路の第2の端子2,
第3の端子3から出力される。
【0019】ここで、第2の端子2、第3の端子3は互
いに等しいインピーダンスを有する外部回路に接続され
ているため、{θ2 ゜,(−90゜+θ2 ゜)}合成回
路6の入力端子6b、6cに入力された信号は、出力端
子6aにおいて、それぞれ位相が(θ1 ゜+θ2 ゜),
(−180゜+θ1 ゜+θ2 ゜)となる。すなわち、両
者は等振幅逆位相となり、第4の端子4からは信号が出
力されない。よって、第1の端子1から入力された信号
は、第2の端子2および第3の端子3のみに出力され
る。
いに等しいインピーダンスを有する外部回路に接続され
ているため、{θ2 ゜,(−90゜+θ2 ゜)}合成回
路6の入力端子6b、6cに入力された信号は、出力端
子6aにおいて、それぞれ位相が(θ1 ゜+θ2 ゜),
(−180゜+θ1 ゜+θ2 ゜)となる。すなわち、両
者は等振幅逆位相となり、第4の端子4からは信号が出
力されない。よって、第1の端子1から入力された信号
は、第2の端子2および第3の端子3のみに出力され
る。
【0020】次に、第2の端子2および第3の端子3に
入力された信号は{θ1 ゜,(−90゜+θ1 ゜)}分
配回路5が単方向性であるため、第1の端子1には出力
されず、第4の端子4のみに出力される。さらに、第4
の端子4から入力された信号は、{θ1 ゜,(−90゜
+θ1 ゜)}分配回路5が単方向性であるため、第2の
端子2と第3の端子3のみに出力され、第1の端子1に
は出力されない。したがって、この回路の散乱行列は、
以下の(1)式で表される。
入力された信号は{θ1 ゜,(−90゜+θ1 ゜)}分
配回路5が単方向性であるため、第1の端子1には出力
されず、第4の端子4のみに出力される。さらに、第4
の端子4から入力された信号は、{θ1 ゜,(−90゜
+θ1 ゜)}分配回路5が単方向性であるため、第2の
端子2と第3の端子3のみに出力され、第1の端子1に
は出力されない。したがって、この回路の散乱行列は、
以下の(1)式で表される。
【数1】
【0021】このように、図1に示す構成を用いること
により、すなわち、{θ1 ゜,(−90゜+θ1 ゜)}
分配回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路
とを組み合わせることにより、制御・構成が複雑になる
スイッチや大型の90゜ハイブリッド、さらには磁性体
を用いるサーキュレータを使用せずに、入力信号と出力
信号を分離することが可能となり、90゜分配合成を用
いた非可逆回路を実現することができる。
により、すなわち、{θ1 ゜,(−90゜+θ1 ゜)}
分配回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路
とを組み合わせることにより、制御・構成が複雑になる
スイッチや大型の90゜ハイブリッド、さらには磁性体
を用いるサーキュレータを使用せずに、入力信号と出力
信号を分離することが可能となり、90゜分配合成を用
いた非可逆回路を実現することができる。
【0022】次に、具体的な{θ゜,(−90゜+θ
゜)}分配回路の一例として、定位相差形分配回路を図
7に示す。この図に示される回路は、容量値Cのキャパ
シタ10aおよび抵抗値Rの抵抗9aからなる微分回路
と、抵抗値Rの抵抗9bおよび容量値Cのキャパシタ1
0bよりなる積分回路とを並列接続して構成されてい
る。ここで、入力端子11に接続される外部回路のイン
ピーダンスをR01,出力端子12に接続される外部回路
のインピーダンスをR02,出力端子13に接続される外
部回路のインピーダンスをR03とし、s=jωとおく
と、順方向伝達係数S21,S31および逆方向伝達係数S
12,S13は以下の(2),(3)式で表される。
゜)}分配回路の一例として、定位相差形分配回路を図
7に示す。この図に示される回路は、容量値Cのキャパ
シタ10aおよび抵抗値Rの抵抗9aからなる微分回路
と、抵抗値Rの抵抗9bおよび容量値Cのキャパシタ1
0bよりなる積分回路とを並列接続して構成されてい
る。ここで、入力端子11に接続される外部回路のイン
ピーダンスをR01,出力端子12に接続される外部回路
のインピーダンスをR02,出力端子13に接続される外
部回路のインピーダンスをR03とし、s=jωとおく
と、順方向伝達係数S21,S31および逆方向伝達係数S
12,S13は以下の(2),(3)式で表される。
【数2】
【数3】
【0023】ここで、R02=R03の場合、
【数4】
【数5】 となる。一般に、複素平面上で1/(a+jb),1/
(c+jd)が互いに直交するための条件は、以下の
(6)式で表される。
(c+jd)が互いに直交するための条件は、以下の
(6)式で表される。
【数6】 そこで、(4),(5)式について、(ac−bd)を
計算すると、以下の(7)式が得られる。
計算すると、以下の(7)式が得られる。
【数7】 すなわち、S21(=S12)とS31(=S13)との位相差
は周波数によらず常に90゜になる。
は周波数によらず常に90゜になる。
【0024】さらに、R=|1/SC|が成立する周波
数においては、(4)(5)式で順方向伝達係数S21お
よびS31,逆方向伝達係数S12およびS13の大きさが等
しくなる。したがって、この回路を{θ゜,(−90゜
+θ゜)}分配回路として用いることができる。また、
図7に示される回路に単方向性を持たせるためには、例
えば、この回路の出力端子12および出力端子13にソ
ース接地あるいはゲート接地あるいはドレイン接地から
なるFETを後置、あるいは入力端子11にソース接地
あるいはゲート接地あるいはドレイン接地からなるFE
Tを前置すればよい。なお、図7に示される回路は、
{θ゜,(−90゜+θ゜)}合成回路としても使用可
能であり、その場合には、端子12,13を入力端子と
して、端子11を出力端子として使用する。
数においては、(4)(5)式で順方向伝達係数S21お
よびS31,逆方向伝達係数S12およびS13の大きさが等
しくなる。したがって、この回路を{θ゜,(−90゜
+θ゜)}分配回路として用いることができる。また、
図7に示される回路に単方向性を持たせるためには、例
えば、この回路の出力端子12および出力端子13にソ
ース接地あるいはゲート接地あるいはドレイン接地から
なるFETを後置、あるいは入力端子11にソース接地
あるいはゲート接地あるいはドレイン接地からなるFE
Tを前置すればよい。なお、図7に示される回路は、
{θ゜,(−90゜+θ゜)}合成回路としても使用可
能であり、その場合には、端子12,13を入力端子と
して、端子11を出力端子として使用する。
【0025】次に、図1で説明した90゜分配合成を用
いた非可逆回路の具体例として、図7の分配合成回路を
用いたものを図8に示す。図8において、51,52,
53,54はそれぞれ90゜分配合成を用いた非可逆回
路の第1、第2、第3、第4の端子である。この図に示
される回路においては、容量値Cのキャパシタ50a,
50bと抵抗値Rの抵抗49a,49bとで{θ゜,
(−90゜+θ゜)}分配回路が構成されている。ま
た、55a、55bは単方向性を持たせるための分配用
FETであり、それらのバイアス供給回路については図
示を略した。この図に示される回路においては、容量値
Cのキャパシタ50c,50dと抵抗値Rの抵抗49
c,49dとで{θ゜,(−90゜+θ゜)}合成回路
が構成されている。
いた非可逆回路の具体例として、図7の分配合成回路を
用いたものを図8に示す。図8において、51,52,
53,54はそれぞれ90゜分配合成を用いた非可逆回
路の第1、第2、第3、第4の端子である。この図に示
される回路においては、容量値Cのキャパシタ50a,
50bと抵抗値Rの抵抗49a,49bとで{θ゜,
(−90゜+θ゜)}分配回路が構成されている。ま
た、55a、55bは単方向性を持たせるための分配用
FETであり、それらのバイアス供給回路については図
示を略した。この図に示される回路においては、容量値
Cのキャパシタ50c,50dと抵抗値Rの抵抗49
c,49dとで{θ゜,(−90゜+θ゜)}合成回路
が構成されている。
【0026】ここで、抵抗値R=100Ω、容量値C=
11.4pF、端子51に接続される外部回路のインピ
ーダンスR01=50Ω、端子52に接続される外部回路
のインピーダンスR02=50Ω、端子53に接続される
外部回路のインピーダンスR03=50Ω、端子54に接
続される外部回路のインピーダンスR04=50Ωとし、
ゲート幅100μmのFET(相互コンダクタンスgm
=22.4mS)を用いた場合の周波数特性を図10に
示す。
11.4pF、端子51に接続される外部回路のインピ
ーダンスR01=50Ω、端子52に接続される外部回路
のインピーダンスR02=50Ω、端子53に接続される
外部回路のインピーダンスR03=50Ω、端子54に接
続される外部回路のインピーダンスR04=50Ωとし、
ゲート幅100μmのFET(相互コンダクタンスgm
=22.4mS)を用いた場合の周波数特性を図10に
示す。
【0027】図8において、端子51から入力された信
号は、分配回路により90゜の位相差で分配され、端子
52および端子53から等振幅で出力されるとともに、
それぞれ合成回路に入力される。合成回路の出力端子5
4では、それぞれの信号がさらに90゜の位相差で合成
されるため、2信号が互いに等振幅逆相となり互いに打
ち消される。すなわち、端子51から入力された信号
は、端子52および端子53から出力されるが、端子5
4からは出力されない。
号は、分配回路により90゜の位相差で分配され、端子
52および端子53から等振幅で出力されるとともに、
それぞれ合成回路に入力される。合成回路の出力端子5
4では、それぞれの信号がさらに90゜の位相差で合成
されるため、2信号が互いに等振幅逆相となり互いに打
ち消される。すなわち、端子51から入力された信号
は、端子52および端子53から出力されるが、端子5
4からは出力されない。
【0028】また、端子52および端子53から入力さ
れた信号は、FET55a、55bの単方向性により端
子51からは出力されず、端子54からのみ出力され
る。さらに、端子54から入力された信号は、FET5
5a,55bの単方向性により端子52および端子53
のみから出力され、端子51には出力されない。このよ
うに、図8に示される構成の回路を用いることになり、
小型の90゜分配合成を用いた非可逆回路が構成でき
る。
れた信号は、FET55a、55bの単方向性により端
子51からは出力されず、端子54からのみ出力され
る。さらに、端子54から入力された信号は、FET5
5a,55bの単方向性により端子52および端子53
のみから出力され、端子51には出力されない。このよ
うに、図8に示される構成の回路を用いることになり、
小型の90゜分配合成を用いた非可逆回路が構成でき
る。
【0029】次に、本発明の第2の実施例について説明
する。図2は、本発明の第2の実施例による非可逆回路
の構成を示す図であり、1,2,3,4は90゜分配合
成を用いた非可逆回路の第1,第2,第3,第4の端
子、5は単方向性を有する{θ1 ゜,(−90゜+θ1
゜)}分配回路、7は単方向性を有する{θ2 ゜,(−
90゜+θ2 ゜)}合成回路である。ここで、0゜≦θ
1 ,θ2 ≦90゜であり、第2の端子2と第3の端子3
は互いに等しいインピーダンスを有する外部回路に接続
され、各端子1〜4でのインピーダンス整合がとれてい
るものとする。
する。図2は、本発明の第2の実施例による非可逆回路
の構成を示す図であり、1,2,3,4は90゜分配合
成を用いた非可逆回路の第1,第2,第3,第4の端
子、5は単方向性を有する{θ1 ゜,(−90゜+θ1
゜)}分配回路、7は単方向性を有する{θ2 ゜,(−
90゜+θ2 ゜)}合成回路である。ここで、0゜≦θ
1 ,θ2 ≦90゜であり、第2の端子2と第3の端子3
は互いに等しいインピーダンスを有する外部回路に接続
され、各端子1〜4でのインピーダンス整合がとれてい
るものとする。
【0030】単方向性を有する{θ1 ゜,(−90゜+
θ1 ゜)}分配回路5は入力端子5aから入力されるマ
イクロ波信号を等振幅で分配して出力する。この分配に
より、出力端子5b,5cから同信号をθ1 ゜位相変化
させた信号、および同信号を(−90゜+θ1 ゜)位相
変化させた信号が出力される。分配回路5の出力端子5
bは単方向性を有する{θ2 ゜,(−90゜+θ2
゜)}合成回路7の入力端子7bに接続され、分配回路
5の出力単位子5cは単方向性を有する{θ2 ゜,(−
90゜+θ2 ゜)}合成回路7の入力端子7cに接続さ
れている。また、単方向性を有する{θ2 ゜,(−90
゜+θ2 ゜)}合成回路は、入力端子7bに入力される
信号をθ2 ゜位相変化させるとともに、入力端子7cに
入力される信号を(−90゜+θ2 ゜)位相変化させ、
等振幅で1つの信号に合成して出力端子7aから出力す
る。
θ1 ゜)}分配回路5は入力端子5aから入力されるマ
イクロ波信号を等振幅で分配して出力する。この分配に
より、出力端子5b,5cから同信号をθ1 ゜位相変化
させた信号、および同信号を(−90゜+θ1 ゜)位相
変化させた信号が出力される。分配回路5の出力端子5
bは単方向性を有する{θ2 ゜,(−90゜+θ2
゜)}合成回路7の入力端子7bに接続され、分配回路
5の出力単位子5cは単方向性を有する{θ2 ゜,(−
90゜+θ2 ゜)}合成回路7の入力端子7cに接続さ
れている。また、単方向性を有する{θ2 ゜,(−90
゜+θ2 ゜)}合成回路は、入力端子7bに入力される
信号をθ2 ゜位相変化させるとともに、入力端子7cに
入力される信号を(−90゜+θ2 ゜)位相変化させ、
等振幅で1つの信号に合成して出力端子7aから出力す
る。
【0031】このような構成において、第1の端子1か
ら{θ1 ゜,(−90゜+θ1 ゜)}分配回路5の入力
端子5aに入力された信号は、等振幅で分配され、互い
に位相がθ1 ゜,(−90゜+θ1 ゜)変化されてそれ
ぞれ出力端子5b,5cから出力される。出力端子5
b,5cから出力された各信号は、{θ2 ゜,(−90
゜+θ2 ゜)}合成回路7の入力端子7b,7cへの2
入力となるとともに、それぞれ90゜分配合成を用いた
非可逆回路の第2の端子2,第3の端子3から出力され
る。
ら{θ1 ゜,(−90゜+θ1 ゜)}分配回路5の入力
端子5aに入力された信号は、等振幅で分配され、互い
に位相がθ1 ゜,(−90゜+θ1 ゜)変化されてそれ
ぞれ出力端子5b,5cから出力される。出力端子5
b,5cから出力された各信号は、{θ2 ゜,(−90
゜+θ2 ゜)}合成回路7の入力端子7b,7cへの2
入力となるとともに、それぞれ90゜分配合成を用いた
非可逆回路の第2の端子2,第3の端子3から出力され
る。
【0032】ここで、第2の端子2、第3の端子3は互
いに等しいインピーダンスを有する外部回路に接続され
ているため、{θ2 ゜,(−90゜+θ2 ゜)}合成回
路7の入力端子7b,7cに入力された信号は、出力端
子7aにおいて、それぞれ位相が(θ1 ゜+θ2 ゜),
(−180゜+θ1 ゜+θ2 ゜)、すなわち等振幅逆位
相となる。したがって、第1の端子1から入力された信
号は、第2の端子2および第3の端子3のみに出力さ
れ、第4の端子4からは出力されない。
いに等しいインピーダンスを有する外部回路に接続され
ているため、{θ2 ゜,(−90゜+θ2 ゜)}合成回
路7の入力端子7b,7cに入力された信号は、出力端
子7aにおいて、それぞれ位相が(θ1 ゜+θ2 ゜),
(−180゜+θ1 ゜+θ2 ゜)、すなわち等振幅逆位
相となる。したがって、第1の端子1から入力された信
号は、第2の端子2および第3の端子3のみに出力さ
れ、第4の端子4からは出力されない。
【0033】また、第2の端子2および第3の端子3に
入力された信号は{θ1 ゜,(−90゜+θ1 ゜)}分
配回路5が単方向性であるため、第1の端子1からは出
力されず、第4の端子4からのみ出力される。さらに、
第4の端子4から入力された信号は、{θ1 ゜,(−9
0゜+θ1 ゜)}合成回路7が単方向性であるため、第
2の端子2と第3の端子3と第1の端子1からは出力さ
れない。したがって、この回路の散乱行列は、以下の
(8)式で表される。
入力された信号は{θ1 ゜,(−90゜+θ1 ゜)}分
配回路5が単方向性であるため、第1の端子1からは出
力されず、第4の端子4からのみ出力される。さらに、
第4の端子4から入力された信号は、{θ1 ゜,(−9
0゜+θ1 ゜)}合成回路7が単方向性であるため、第
2の端子2と第3の端子3と第1の端子1からは出力さ
れない。したがって、この回路の散乱行列は、以下の
(8)式で表される。
【数8】
【0034】このように、図2に示される構成を用いる
こと、すなわち{θ1 ゜,(−90゜+θ1 ゜)}分配
回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路とを
組み合わせることにより、制御・構成が複雑になるスイ
ッチや大型の90゜ハイブリッド、さらには磁性体を用
いるサーキュレータを使用せずに入力信号と出力信号を
分離することが可能となり、90゜分配合成を用いた非
可逆回路を実現することができる。
こと、すなわち{θ1 ゜,(−90゜+θ1 ゜)}分配
回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路とを
組み合わせることにより、制御・構成が複雑になるスイ
ッチや大型の90゜ハイブリッド、さらには磁性体を用
いるサーキュレータを使用せずに入力信号と出力信号を
分離することが可能となり、90゜分配合成を用いた非
可逆回路を実現することができる。
【0035】図2で説明した90゜分配合成を用いた非
可逆回路の具体例として、図7に示される分配合成回路
を用いたものを図9に示す。図9において、51,5
2,53,54はそれぞれ90゜分配合成を用いた非可
逆回路の第1、第2、第3、第4の端子である。この図
に示される回路は、容量値Cのキャパシタ50a,50
bと抵抗値Rの抵抗49a,49bとで{θ゜,(−9
0゜+θ゜)}分配回路を構成している。また、図9に
おいて、55a,55bは単方向性を持たせるための分
配用FET、55c,55bは単方向性を持たせるため
の合成用FETであり、それらのバイアス供給回路につ
いては図示を略した。この図に示される回路において
は、容量値Cのキャパシタ50c,50dと抵抗値Rの
抵抗49c,49dとで{θ゜,(−90゜+θ゜)}
合成回路が構成されている。
可逆回路の具体例として、図7に示される分配合成回路
を用いたものを図9に示す。図9において、51,5
2,53,54はそれぞれ90゜分配合成を用いた非可
逆回路の第1、第2、第3、第4の端子である。この図
に示される回路は、容量値Cのキャパシタ50a,50
bと抵抗値Rの抵抗49a,49bとで{θ゜,(−9
0゜+θ゜)}分配回路を構成している。また、図9に
おいて、55a,55bは単方向性を持たせるための分
配用FET、55c,55bは単方向性を持たせるため
の合成用FETであり、それらのバイアス供給回路につ
いては図示を略した。この図に示される回路において
は、容量値Cのキャパシタ50c,50dと抵抗値Rの
抵抗49c,49dとで{θ゜,(−90゜+θ゜)}
合成回路が構成されている。
【0036】ここで、抵抗値R=100Ω、容量値C=
11.4pF、端子51に接続される外部回路のインピ
ーダンスR01=50Ω、端子52に接続される外部回路
のインピーダンスR02=50Ω、端子53に接続される
外部回路のインピーダンスR03=50Ω、端子54に接
続される外部回路のインピーダンスR04=50Ωとし、
ゲート幅100μmのFET(相互コンダクタンスgm
=22.4mS)を用いた場合の周波数特性を図11に
示す。
11.4pF、端子51に接続される外部回路のインピ
ーダンスR01=50Ω、端子52に接続される外部回路
のインピーダンスR02=50Ω、端子53に接続される
外部回路のインピーダンスR03=50Ω、端子54に接
続される外部回路のインピーダンスR04=50Ωとし、
ゲート幅100μmのFET(相互コンダクタンスgm
=22.4mS)を用いた場合の周波数特性を図11に
示す。
【0037】図9において、端子51から入力された信
号は、分配回路により90゜の位相差で分配され、端子
52および端子53から等振幅で出力されるとともに、
それぞれ合成回路に入力される。合成回路の出力端子で
は、入力された2信号がさらに90゜の位相差で合成さ
れるが、両者は互いに等振幅逆相であるため、互いに打
ち消されて信号が出力されない。すなわち、端子51か
ら入力された信号は端子52および端子53から出力さ
れ、端子54からは出力されない。
号は、分配回路により90゜の位相差で分配され、端子
52および端子53から等振幅で出力されるとともに、
それぞれ合成回路に入力される。合成回路の出力端子で
は、入力された2信号がさらに90゜の位相差で合成さ
れるが、両者は互いに等振幅逆相であるため、互いに打
ち消されて信号が出力されない。すなわち、端子51か
ら入力された信号は端子52および端子53から出力さ
れ、端子54からは出力されない。
【0038】次に、端子52および端子53から入力さ
れた信号は、FET55a、55bの単方向性により端
子51には出力されず、端子54にのみ出力される。さ
らに、端子54から入力された信号は、FET55c,
55dの単方向性により端子51,52,53のいずれ
にも出力されない。このように、図9の回路を用いるこ
とになり、小型の90゜分配合成を用いた非可逆回路が
構成できる。
れた信号は、FET55a、55bの単方向性により端
子51には出力されず、端子54にのみ出力される。さ
らに、端子54から入力された信号は、FET55c,
55dの単方向性により端子51,52,53のいずれ
にも出力されない。このように、図9の回路を用いるこ
とになり、小型の90゜分配合成を用いた非可逆回路が
構成できる。
【0039】次に、本発明の第3の実施例について説明
する。図2は、本発明の第3の実施例による非可逆回路
の構成を示す図であり、この図に示される回路は、図2
に示される非可逆回路において、第3の端子3に第2の
端子2に接続される外部回路と等しいインピーダンスを
有する負荷回路8を接続した構成となっている。
する。図2は、本発明の第3の実施例による非可逆回路
の構成を示す図であり、この図に示される回路は、図2
に示される非可逆回路において、第3の端子3に第2の
端子2に接続される外部回路と等しいインピーダンスを
有する負荷回路8を接続した構成となっている。
【0040】また、単方向性を有する{θ1 ゜,(−9
0゜+θ1 ゜)}分配回路5は、入力端子5aから入力
されるマイクロ波信号を等振幅で分配し、分配後の一方
の信号をθ1 ゜位相変化させて出力端子5bから、他方
の信号を(−90゜+θ1 ゜)位相変化させて出力端子
5cから出力する。さらに、分配回路5の出力端子5b
は、単方向性を有する{θ2 ゜,(−90゜+θ2
゜)}合成回路7の入力端子7bに接続され、分配回路
5の出力端子5cは単方向性を有する{θ2 ゜,(−9
0゜+θ2 ゜)}合成回路7の入力端子7cに接続され
る。また、単方向性を有する{θ2 ゜,(−90゜+θ
2 ゜)}合成回路7は、入力端子7bから入力される信
号をθ2 ゜位相変化させるとともに、入力端子7cから
入力される信号を(−90゜+θ2 ゜)位相変化させ、
等振幅で1つの信号に合成して出力端子7aから出力す
る。
0゜+θ1 ゜)}分配回路5は、入力端子5aから入力
されるマイクロ波信号を等振幅で分配し、分配後の一方
の信号をθ1 ゜位相変化させて出力端子5bから、他方
の信号を(−90゜+θ1 ゜)位相変化させて出力端子
5cから出力する。さらに、分配回路5の出力端子5b
は、単方向性を有する{θ2 ゜,(−90゜+θ2
゜)}合成回路7の入力端子7bに接続され、分配回路
5の出力端子5cは単方向性を有する{θ2 ゜,(−9
0゜+θ2 ゜)}合成回路7の入力端子7cに接続され
る。また、単方向性を有する{θ2 ゜,(−90゜+θ
2 ゜)}合成回路7は、入力端子7bから入力される信
号をθ2 ゜位相変化させるとともに、入力端子7cから
入力される信号を(−90゜+θ2 ゜)位相変化させ、
等振幅で1つの信号に合成して出力端子7aから出力す
る。
【0041】このような構成において、第1の端子1か
ら{θ1 ゜,(−90゜+θ1 ゜)}分配回路5の入力
端子5aに入力された信号は、等振幅で分配され、互い
に位相をθ1 ゜,(−90゜+θ1 ゜)変化されてそれ
ぞれ出力端子5b,5cから出力され、{θ2 ゜,(−
90゜+θ2 ゜)}合成回路7の入力端子7b、7cへ
の2入力となる。また、出力端子5bから出力された信
号は第2の端子2から出力され、出力端子5cから出力
された信号は第3の端子3から負荷8に吸収される。
ら{θ1 ゜,(−90゜+θ1 ゜)}分配回路5の入力
端子5aに入力された信号は、等振幅で分配され、互い
に位相をθ1 ゜,(−90゜+θ1 ゜)変化されてそれ
ぞれ出力端子5b,5cから出力され、{θ2 ゜,(−
90゜+θ2 ゜)}合成回路7の入力端子7b、7cへ
の2入力となる。また、出力端子5bから出力された信
号は第2の端子2から出力され、出力端子5cから出力
された信号は第3の端子3から負荷8に吸収される。
【0042】ここで、第2の端子2に接続される外部回
路と負荷8はインピーダンスが等しいため、{θ2 ゜,
(−90゜+θ2 ゜)}合成回路7の入力端子7b,7
cに入力された信号は、出力端子7aにおいて、それぞ
れ位相が(θ1 ゜+θ2 ゜)、(−180゜+θ1 ゜+
θ2 ゜)となって互いに等振幅逆位相となる。したがっ
て、第1の端子1から入力された信号は第2の端子2の
みから出力され、第4の端子4からは出力されない。
路と負荷8はインピーダンスが等しいため、{θ2 ゜,
(−90゜+θ2 ゜)}合成回路7の入力端子7b,7
cに入力された信号は、出力端子7aにおいて、それぞ
れ位相が(θ1 ゜+θ2 ゜)、(−180゜+θ1 ゜+
θ2 ゜)となって互いに等振幅逆位相となる。したがっ
て、第1の端子1から入力された信号は第2の端子2の
みから出力され、第4の端子4からは出力されない。
【0043】また、第2の端子2に入力された信号は
{θ1 ゜,(−90゜+θ1 ゜)}分配回路5が単方向
性であるため、第1の端子1からは出力されず、第4の
端子4からのみ出力される。さらに、第4の端子4から
入力された信号は、{θ2 ゜,(−90゜+θ2 ゜)}
合成回路7が単方向性であるため、どの端子からも出力
されない。したがって、この回路の散乱行列は、以下の
(9)式で表される。
{θ1 ゜,(−90゜+θ1 ゜)}分配回路5が単方向
性であるため、第1の端子1からは出力されず、第4の
端子4からのみ出力される。さらに、第4の端子4から
入力された信号は、{θ2 ゜,(−90゜+θ2 ゜)}
合成回路7が単方向性であるため、どの端子からも出力
されない。したがって、この回路の散乱行列は、以下の
(9)式で表される。
【数9】
【0044】このように、図3に示される構成を用いる
こと、すなわち{θ1 ゜,(−90゜+θ1 ゜)}分配
回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路とを
組み合わせることにより、制御・構成が複雑になるスイ
ッチや大型の90゜ハイブリッド、さらには磁性体を用
いるサーキュレータを使用せずに、入力信号と出力信号
を分離することが可能となり、90゜分配合成を用いた
非可逆回路を実現できる。
こと、すなわち{θ1 ゜,(−90゜+θ1 ゜)}分配
回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路とを
組み合わせることにより、制御・構成が複雑になるスイ
ッチや大型の90゜ハイブリッド、さらには磁性体を用
いるサーキュレータを使用せずに、入力信号と出力信号
を分離することが可能となり、90゜分配合成を用いた
非可逆回路を実現できる。
【0045】なお、合成回路として第2の実施例におけ
る単方向性を有する{θ2 ゜,(−90゜+θ2 ゜)}
合成回路7を用いたが、第1の実施例における単方向性
を有さない{θ2 ゜,(−90゜+θ2 ゜)}合成回路
6を用いた場合にも、{θ1゜,(−90゜+θ1
゜)}分配回路と{θ2 ゜,(−90゜+θ2 ゜)}合
成回路とを組み合わせることにより、制御・構成が複雑
になるスイッチや大型の90゜ハイブリッド、さらには
磁性体を用いるサーキュレータを使用せずに入力信号と
出力信号を分離することが可能となり、90゜分配合成
を用いた非可逆回路を実現することができる。
る単方向性を有する{θ2 ゜,(−90゜+θ2 ゜)}
合成回路7を用いたが、第1の実施例における単方向性
を有さない{θ2 ゜,(−90゜+θ2 ゜)}合成回路
6を用いた場合にも、{θ1゜,(−90゜+θ1
゜)}分配回路と{θ2 ゜,(−90゜+θ2 ゜)}合
成回路とを組み合わせることにより、制御・構成が複雑
になるスイッチや大型の90゜ハイブリッド、さらには
磁性体を用いるサーキュレータを使用せずに入力信号と
出力信号を分離することが可能となり、90゜分配合成
を用いた非可逆回路を実現することができる。
【0046】次に、本発明の第4の実施例について説明
する。図4は、本発明の第4の実施例による非可逆回路
の構成を示す図であり、この図に示される回路は、図3
に示される非可逆回路の構成単位を3個縦続接続させた
構成をとっている。図4において、61,62,63,
64,65は本回路の第1,第2,第3,第4,第5の
端子であり、66,67,68は図3の非可逆回路の構
成単位である。
する。図4は、本発明の第4の実施例による非可逆回路
の構成を示す図であり、この図に示される回路は、図3
に示される非可逆回路の構成単位を3個縦続接続させた
構成をとっている。図4において、61,62,63,
64,65は本回路の第1,第2,第3,第4,第5の
端子であり、66,67,68は図3の非可逆回路の構
成単位である。
【0047】このような構成によれば、第1の端子61
から入力された信号は、構成単位66の動作により、θ
1 ゜位相変化されて第2の端子62からのみ出力され
る。また、第2の端子62から入力された信号は、構成
単位66の動作により、第1の端子61からは出力され
ず、(θ2 ゜+θ3゜)位相変化されて第3の端子63
からのみ出力される。さらに、第3の端子63から入力
された信号は、構成単位67の動作により、(θ4゜+
θ5゜)位相変化されて第4の端子64からのみ出力さ
れる。第4の端子64から入力された信号は、構成単位
68の動作により、θ6゜位相変化されて第5の端子6
5からのみ出力される。したがって、この回路の散乱行
列は、以下の(10)式で表される。
から入力された信号は、構成単位66の動作により、θ
1 ゜位相変化されて第2の端子62からのみ出力され
る。また、第2の端子62から入力された信号は、構成
単位66の動作により、第1の端子61からは出力され
ず、(θ2 ゜+θ3゜)位相変化されて第3の端子63
からのみ出力される。さらに、第3の端子63から入力
された信号は、構成単位67の動作により、(θ4゜+
θ5゜)位相変化されて第4の端子64からのみ出力さ
れる。第4の端子64から入力された信号は、構成単位
68の動作により、θ6゜位相変化されて第5の端子6
5からのみ出力される。したがって、この回路の散乱行
列は、以下の(10)式で表される。
【数10】
【0048】このように、図4に示される構成を用いる
こと、すなわち、{θ1 ゜,(−90゜+θ1 ゜)}分
配回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路と
を組み合わせることにより、制御・構成が複雑になるス
イッチや大型の90゜ハイブリッド、さらには磁性体を
用いるサーキュレータを使用せずに、入力信号と出力信
号とを分離することが可能となり、90゜分配合成を用
いた非可逆回路を実現することができる。
こと、すなわち、{θ1 ゜,(−90゜+θ1 ゜)}分
配回路と{θ2 ゜,(−90゜+θ2 ゜)}合成回路と
を組み合わせることにより、制御・構成が複雑になるス
イッチや大型の90゜ハイブリッド、さらには磁性体を
用いるサーキュレータを使用せずに、入力信号と出力信
号とを分離することが可能となり、90゜分配合成を用
いた非可逆回路を実現することができる。
【0049】次に、本発明の第5の実施例について説明
する。図5は、本発明の第5の実施例による非可逆回路
の構成を示す図であり、この図に示される回路は、図4
に示されるものの端子61と65とを接続させた構成を
とっており、端子62,63,64を入出力端子とする
サーキュレータとして動作する。すなわち、図5に示さ
れる回路の散乱行列は、以下の(11)式で表される。
する。図5は、本発明の第5の実施例による非可逆回路
の構成を示す図であり、この図に示される回路は、図4
に示されるものの端子61と65とを接続させた構成を
とっており、端子62,63,64を入出力端子とする
サーキュレータとして動作する。すなわち、図5に示さ
れる回路の散乱行列は、以下の(11)式で表される。
【数11】 したがって、図5に示される構成を用いることにより、
磁性体を用いたサーキュレータを使用せずに同等のサー
キュレータ機能を実現することができる。
磁性体を用いたサーキュレータを使用せずに同等のサー
キュレータ機能を実現することができる。
【0050】次に、本発明の第6の実施例について説明
する。図6は、本発明の第6の実施例による送受信回路
の構成を示す図であり、この図に示される回路は、図
1,2または図1,2,5の非可逆回路を用いて構成さ
れている。なお、図6において、図12または図13と
共通する部分には同一の符号を付したので、以下、図1
2または図13に示される回路との相違点についてのみ
説明する。
する。図6は、本発明の第6の実施例による送受信回路
の構成を示す図であり、この図に示される回路は、図
1,2または図1,2,5の非可逆回路を用いて構成さ
れている。なお、図6において、図12または図13と
共通する部分には同一の符号を付したので、以下、図1
2または図13に示される回路との相違点についてのみ
説明する。
【0051】図6においては、図12(図13)に示さ
れるIF90゜ハイブリッド26およびスイッチ23
(サーキュレータ34)と、RF90゜ハイブリッド3
0およびスイッチ24(サーキュレータ35)と、スイ
ッチ25(サーキュレータ36)とに代えて、図2に示
される非可逆回路と同一構成の非可逆回路69、非可逆
回路70、および図3に示される非可逆回路と同一構成
の非可逆回路71を用いている。また、図6において、
1,2,3および4は90゜分配合成を用いた非可逆回
路の第1、第2、第3および第4の端子を示す。
れるIF90゜ハイブリッド26およびスイッチ23
(サーキュレータ34)と、RF90゜ハイブリッド3
0およびスイッチ24(サーキュレータ35)と、スイ
ッチ25(サーキュレータ36)とに代えて、図2に示
される非可逆回路と同一構成の非可逆回路69、非可逆
回路70、および図3に示される非可逆回路と同一構成
の非可逆回路71を用いている。また、図6において、
1,2,3および4は90゜分配合成を用いた非可逆回
路の第1、第2、第3および第4の端子を示す。
【0052】次に、上記構成の送受信回路の動作につい
て説明する。まず、送信動作について説明する。IF変
調器21からのIF信号は、非可逆回路69で90゜分
配され第2の端子および第3の端子から出力され、それ
ぞれ単位ミキサ27a,27bに印加される。単位ミキ
サ27a,27bはダイオードあるいはトランジスタな
どの半導体素子とその整合回路からなり、半導体素子の
非線形性を利用し、LO端子28から入力されLO同相
分配器29で分配されたLOと非可逆回路69の第2の
端子および第3の端子から出力された信号とで周波数混
合を行う。
て説明する。まず、送信動作について説明する。IF変
調器21からのIF信号は、非可逆回路69で90゜分
配され第2の端子および第3の端子から出力され、それ
ぞれ単位ミキサ27a,27bに印加される。単位ミキ
サ27a,27bはダイオードあるいはトランジスタな
どの半導体素子とその整合回路からなり、半導体素子の
非線形性を利用し、LO端子28から入力されLO同相
分配器29で分配されたLOと非可逆回路69の第2の
端子および第3の端子から出力された信号とで周波数混
合を行う。
【0053】これらの単位ミキサ27a,27bの出力
は、非可逆回路70の第2の端子および第3の端子に印
加される。第2および第3の端子に印加された両信号
は、非可逆回路7において90゜合成され、第4の端子
を介して高出力増幅器31へ入力され、ここで増幅され
る。増幅された信号(増幅信号)は非可逆回路71の第
1の端子から第2の端子を経てアンテナ33から送信さ
れる。
は、非可逆回路70の第2の端子および第3の端子に印
加される。第2および第3の端子に印加された両信号
は、非可逆回路7において90゜合成され、第4の端子
を介して高出力増幅器31へ入力され、ここで増幅され
る。増幅された信号(増幅信号)は非可逆回路71の第
1の端子から第2の端子を経てアンテナ33から送信さ
れる。
【0054】次に、受信動作について説明する。アンテ
ナ33で受信された信号は、非可逆回路71の第2の端
子から第4の端子を経て低雑音増幅器32を通り、第1
の端子を介して非可逆回路70へ入力される。非可逆回
路70へ入力された信号は、ここで90゜分配され、分
配された信号は、それぞれ第2の端子および第3の端子
を介して単位ミキサ27a,27bに印可される。
ナ33で受信された信号は、非可逆回路71の第2の端
子から第4の端子を経て低雑音増幅器32を通り、第1
の端子を介して非可逆回路70へ入力される。非可逆回
路70へ入力された信号は、ここで90゜分配され、分
配された信号は、それぞれ第2の端子および第3の端子
を介して単位ミキサ27a,27bに印可される。
【0055】そして、単位ミキサ27a,27bにおい
て、単位ミキサ27a,27bに印可された信号と、L
O端子28から入力されLO同相分配器29で分配され
たLOとで周波数混合が行われる。単位ミキサ27a,
27bの出力は、第2の端子と第3の端子を介して非可
逆回路69へ入力され、ここで90゜合成された後に第
4の端子から出力され、IF復調器22より復調され
る。
て、単位ミキサ27a,27bに印可された信号と、L
O端子28から入力されLO同相分配器29で分配され
たLOとで周波数混合が行われる。単位ミキサ27a,
27bの出力は、第2の端子と第3の端子を介して非可
逆回路69へ入力され、ここで90゜合成された後に第
4の端子から出力され、IF復調器22より復調され
る。
【0056】なお、この実施例では非可逆回路69,7
0として図2に示される非可逆回路と同一構成のものを
用いたが、図1に示される非可逆回路と同一構成のもの
を用いてもよい。また、非可逆回路69と非可逆回路7
0の構成は同一であっても相違していてもよいことはも
ちろんである。また、非可逆回路71を、図3に示され
る非可逆回路と同一構成ものではなく、図5に示される
非可逆回路と同一構成のものとしてもよい。
0として図2に示される非可逆回路と同一構成のものを
用いたが、図1に示される非可逆回路と同一構成のもの
を用いてもよい。また、非可逆回路69と非可逆回路7
0の構成は同一であっても相違していてもよいことはも
ちろんである。また、非可逆回路71を、図3に示され
る非可逆回路と同一構成ものではなく、図5に示される
非可逆回路と同一構成のものとしてもよい。
【0057】上述した各実施例は全て本発明を例示的に
示すものであって限定的に示すものではなく、本発明は
他の種々の変形態様および変更態様で実施することがで
きる。したがって、本発明の範囲は特許請求の範囲及び
その均等範囲によってのみ規定されるものである。
示すものであって限定的に示すものではなく、本発明は
他の種々の変形態様および変更態様で実施することがで
きる。したがって、本発明の範囲は特許請求の範囲及び
その均等範囲によってのみ規定されるものである。
【0058】
【発明の効果】以上説明したように、本発明によれば、
制御・構成が複雑になるスイッチや大型の90゜ハイブ
リッド、さらには磁性体を用いるサーキュレータを使用
せずに入力信号と出力信号とを分離できるため、送受信
回路の小型化が達成できる。特に、全IC化が可能なた
め、モノリシックマイクロ波集積回路(MMIC)への
応用に有効である。
制御・構成が複雑になるスイッチや大型の90゜ハイブ
リッド、さらには磁性体を用いるサーキュレータを使用
せずに入力信号と出力信号とを分離できるため、送受信
回路の小型化が達成できる。特に、全IC化が可能なた
め、モノリシックマイクロ波集積回路(MMIC)への
応用に有効である。
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】本発明の第3の実施例を示す回路図である。
【図4】本発明の第4の実施例を示す回路図である。
【図5】本発明の第5の実施例を示す回路図である。
【図6】本発明の第6の実施例を示す非可逆回路を用い
た送受信回路図である。
た送受信回路図である。
【図7】抵抗とキャパシタを用いた分配回路の具体例を
示す回路図である。
示す回路図である。
【図8】本発明の第1の実施例の具体例を示す回路図で
ある。
ある。
【図9】本発明の第2の実施例の具体例を示す回路図で
ある。
ある。
【図10】本発明の第1の実施例の具体例の周波数特性
を示す図である。
を示す図である。
【図11】本発明の第2の実施例の具体例の周波数特性
を示す図である。
を示す図である。
【図12】送受信切替スイッチを用いた従来の送受信回
路を示す図である。
路を示す図である。
【図13】サーキュレータを用いた他の従来の送受信回
路を示す図である。
路を示す図である。
1〜4,11〜13,51〜54,61〜65…入出力
端子、5…分配回路、6,7…合成回路、8…負荷回
路、9a,9b,49a,49b,49c,49d…抵
抗、10a,10b,50a,50b,50c,50d
…キャパシタ、21…IF変調器、22…IF復調器、
23,24,25…スイッチ、26…IF90゜ハイブ
リッド、27a,27b…単位ミキサ、28…LO端
子、29…LO同相分配器、30…RF90゜ハイブリ
ッド、31…高出力増幅器、32…低雑音増幅器、33
…アンテナ、34,35,36…サーキュレータ、55
a,55b,55c,55d…FET、66〜71…構
成単位。
端子、5…分配回路、6,7…合成回路、8…負荷回
路、9a,9b,49a,49b,49c,49d…抵
抗、10a,10b,50a,50b,50c,50d
…キャパシタ、21…IF変調器、22…IF復調器、
23,24,25…スイッチ、26…IF90゜ハイブ
リッド、27a,27b…単位ミキサ、28…LO端
子、29…LO同相分配器、30…RF90゜ハイブリ
ッド、31…高出力増幅器、32…低雑音増幅器、33
…アンテナ、34,35,36…サーキュレータ、55
a,55b,55c,55d…FET、66〜71…構
成単位。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−71608(JP,A) 特開 平5−110312(JP,A) 特開 昭52−67236(JP,A) 特開 昭47−26055(JP,A) 実開 平5−15523(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01P 1/36 H01P 5/16 H04B 1/48
Claims (2)
- 【請求項1】 第1〜第3の非可逆回路をそれぞれ2本
の線路を用いて縦続接続するとともに、該第1の非可逆
回路の未使用の2つの端子の一方にIF変調器、他方に
IF復調器を接続し、該第1の非可逆回路及び該第2の
非可逆回路間の各線路にLO同相分配器から同相の信号
が入力される周波数混合用の単位ミキサを介挿し、該第
2の非可逆回路と該第3の非可逆回路との間の一方の線
路に高出力増幅器、他方の線路に低雑音増幅器を介挿
し、該第3の非可逆回路の未使用の端子にアンテナを接
続してなり、 該第1〜第3の非可逆回路は、第1の端子と、該第1の
端子に一端が接続された第1のキャパシタと、一端が該
第1のキャパシタの他端に接続され、他端が接地された
第1の抵抗と、第2の端子と、入力端子が第1の抵抗の
一端に接続され、出力端子が第2の端子に接続された第
1のFETと、前記第1の端子に一端が接続された第2
の抵抗と、一端が該第2の抵抗の他端に接続され、他端
が接地された第2のキャパシタと、第3の端子と、入力
端子が前記第2のキャパシタの一端に接続され、出力端
子が前記第3の端子に接続された第2のFETと、前記
第2の端子に一端が接続され、他端が接地された第3の
抵抗と、第4の端子と、一端が前記第3の抵抗の一端に
接続され、他端が前記第4の端子に接続された第3のキ
ャパシタと、前記第3の端子に一端が接続され、他端が
接地された第4のキャパシタと、一端が該第4のキャパ
シタの一端に接続され、他端が前記第4の端子に接続さ
れた第4の抵抗とからなる非可逆回路であることを特徴
とする送受信回路。 - 【請求項2】 第1〜第3の非可逆回路をそれぞれ2本
の線路を用いて縦続接続するとともに、該第1の非可逆
回路の未使用の2つの端子の一方にIF変調器、他方に
IF復調器を接続し、該第1の非可逆回路及び該第2の
非可逆回路間の各線路にLO同相分配器から同相の信号
が入力される周波数混合用の単位ミキサを介挿し、該第
2の非可逆回路と該第3の非可逆回路との間の一方の線
路に高出力増幅器、他方の線路に低雑音増幅器を介挿
し、該第3の非可逆回路の未使用の端子にアンテナを接
続してなり、 該第1〜第3の非可逆回路は、第1の端子と、該第1の
端子に一端が接続され た第1のキャパシタと、一端が該
第1のキャパシタの他端に接続され、他端が接地された
第1の抵抗と、第2の端子と、入力端子が第1の抵抗の
一端に接続され、出力端子が第2の端子に接続された第
1のFETと、前記第1の端子に一端が接続された第2
の抵抗と、一端が該第2の抵抗の他端に接続され、他端
が接地された第2のキャパシタと、第3の端子と、入力
端子が前記第2のキャパシタの一端に接続され、出力端
子が前記第3の端子に接続された第2のFETと、入力
端子が第2の端子に接続された第3のFETと、該第3
のFETの出力端子に一端が接続され,他端が接地され
た第3の抵抗と、第4の端子と、一端が第3の抵抗の一
端に接続され、他端が第4の端子に接続された第3のキ
ャパシタと、入力端子が第3の端子に接続された第4の
FETと、該第4のFETの出力端子に一端が接続さ
れ、他端が接地された第4のキャパシタと、一端が該第
4のキャパシタの一端に接続され、他端が前記第4の端
子に接続された第4の抵抗とからなる非可逆回路である
ことを特徴とする送受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08291095A JP3282108B2 (ja) | 1995-04-07 | 1995-04-07 | 送受信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08291095A JP3282108B2 (ja) | 1995-04-07 | 1995-04-07 | 送受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08279705A JPH08279705A (ja) | 1996-10-22 |
JP3282108B2 true JP3282108B2 (ja) | 2002-05-13 |
Family
ID=13787416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08291095A Expired - Fee Related JP3282108B2 (ja) | 1995-04-07 | 1995-04-07 | 送受信回路 |
Country Status (1)
Country | Link |
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Families Citing this family (3)
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---|---|---|---|---|
JP5095561B2 (ja) * | 2008-09-04 | 2012-12-12 | 日本アンテナ株式会社 | 送受共用回路 |
JP5828767B2 (ja) * | 2012-01-05 | 2015-12-09 | パナソニック株式会社 | 直交ハイブリッドカプラ、増幅器、無線通信装置及び直交ハイブリッドカプラの制御方法 |
JP5793089B2 (ja) * | 2012-01-05 | 2015-10-14 | パナソニック株式会社 | 直交ハイブリッドカプラ、増幅器及び無線通信装置 |
-
1995
- 1995-04-07 JP JP08291095A patent/JP3282108B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH08279705A (ja) | 1996-10-22 |
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