JP3275964B2 - 電界効果トランジスタを含む半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧化された絶
縁ゲート型電界効果トランジスタを含む半導体装置に関
する。

【０００２】

【従来の技術】本件出願人は、図１に示す複合又は集積
化された半導体装置を製作した。この半導体装置は、絶
縁ゲート型電界効果トランジスタから成る第１の半導体
素子１とこの第１の半導体素子１よりも電力容量の小さ
い第２の半導体素子２とを有する。第１及び第２の半導
体素子１、２を構成するためにシリコン半導体基体３、
第１の半導体素子１のためのドレイン電極４、ソース電
極５、ゲート絶縁膜６、ゲート電極７、グランド電極
８、容量結合形フィールドプレート構成体９、第２の半
導体素子２のための電極１０等を有する。

【０００３】半導体基体３は、Ｐ形（第１導電形）のサ
ブストレート（基層）領域１１と、Ｎ形（第２導電形）
の第１のドレイン領域１２と、第１のドレイン領域１２
よりも不純物濃度の高いＮ⁺ 形の第２のドレイン領域１
３と、平面的に見て第１のドレイン領域１２を包囲して
いるＰ形のチャネル形成領域１４と、Ｎ⁺ 形ソース領域
１５と、第２の半導体素子２用の半導体領域１６とを有
する。なお、第２の半導体素子２のための半導体領域１
６はコレクタ領域１６ａ、ベース領域、エミッタ領域か
ら成る。サブストレート領域１１は板状の半導体基体３
の裏面（下面）の全部を含むように形成されている。第
１のドレイン領域１２はサブストレート領域１１上にＮ
形半導体をエピタキシャル成長させた層に基づくもので
あって、平面的に見て比較的大きな面積を有し、ＦＥＴ
の高耐圧化に寄与している。Ｎ⁺ 形の第２のドレイン領
域１３はドレイン電極３を良好にオーミック接触させる
ための領域であって、第１のドレイン領域１２の中心に
配置されている。なお、Ｎ⁺ 形の第２のドレイン領域１
３は第１のドレイン領域１２にＮ形不純物を島状に拡散
することによって形成されており、サブストレート領域
１１に到達しないように比較的浅く形成されている。Ｐ
形のチャネル形成領域１４は平面的に見て第１のドレイ
ン領域１２を包囲すると共に、半導体基体３の表面（上
面）からＰ形のサブストレート領域１１に達するように
配置されている。従って、チャネル形成領域１４はＦＥ
Ｔのチャネルの形成に寄与しているのみでなく、第１及
び第２の半導体素子１、２の電気的分離にも寄与してい
る。なお、チャネル形成領域１４又はこれとサブストレ
ート領域１１とを合せてＦＥＴのボディ領域と呼ぶこと
もできる。Ｎ⁺形ソース領域１５は平面的に見て第１の
ドレイン領域１２をチャネル形成領域１４を介して囲む
ように環状に配置され、Ｎ形不純物をチャネル形成領域
１４に島状に拡散することによって形成されている。第
２の半導体素子２のための半導体領域１６としてトラン
ジスタのＮ形コレクタ領域１６ａは平面的に見てチャネ
ル形成領域１４に隣接するようにサブストレート領域１
１の上に配置されている。

【０００４】ドレイン電極４はＮ⁺ 形の第２のドレイン
領域１３に接続されている。ソース電極５はＮ⁺ 形ソー
ス領域１５に接続されている。ゲート絶縁膜６はソース
領域１５と第１のドレイン領域１２との間で半導体基体
３の表面に露出しているチャネル形成領域１４を覆うよ
うに配置されている。ゲート電極７はゲート絶縁膜６の
上に配置され、ソース領域１５と第１のドレイン領域１
２との間のチャネル形成領域１４に対向されている。グ
ランド電極又はバックゲート電極８はゲート絶縁膜６か
ら離間して配置され、チャネル形成領域１４に接続され
ている。なお、エミッタ電極５とグランド電極８とを一
体的に形成することもできる。

【０００５】容量結合形フィールドプレート構成体９
は、第１のドレイン領域１２の表面に環状に形成された
シリコン酸化膜から成る絶縁膜１７と、複数のフィール
ドプレート用環状金属導体層１８と、複数の誘電体層１
９と、複数の接続導体層２０ａ、２０ｂ、２０ｃとから
成る。図２から明らかなように、環状金属導体層１８は
絶縁膜１７を介して第１のドレイン領域１２に対向して
フィールドプレートを構成する。誘電体層１９は各フィ
ールドプレート導体層１８を被覆するように配置されて
いる。第１の容量結合手段としての接続導体層２０ａは
最内周側のフィールドプレート導体層１８に誘電体層１
９を介して対向し且つドレイン電極４に接続されてい
る。第２の容量結合手段としての接続導体層２０ｂは最
外周側のフィールドプレート導体層１８に誘電体層１９
を介して対向し、且つグランド電極８に接続されてい
る。第３の容量結合手段としての接続導体層２０ｃはフ
ィールドプレート導体層１８に対向し且つコンデンサ直
列接続部材として機能している。導体層２０ａ、２０
ｂ、２０ｃと誘電体１９と５個のフィールドプレート導
体層１８とは互いに直接に接続された１０個のコンデン
サを構成し、この１０個のコンデンサの直列回路がドレ
イン電極４とグランド電極８との間に接続されている。
環状の導体層１８はフィールドプレートとして作用し、
第１のドレイン領域１２の図１の左右方向における電位
変化の均一化に寄与している。

【０００６】第１の半導体素子１としてのＦＥＴは、ド
レイン電極４の電位をソース電極５の電位よりも高く設
定し、ゲート電極７とソース電極５との間にゲート信号
を印加すると、チャネル形成領域１４の表面にＮ形チャ
ネルが形成され、ドレイン電極４、第２のドレイン領域
１３、第１のドレイン領域１２、Ｎ形チャネル、ソース
領域１５、及びソース電極５から成る経路でドレイン電
流が流れる。第１のドレイン領域１２は比較的厚く形成
され且つＰ形サブストレート領域１１よりも高い不純物
濃度を有し、またフィールドプレート構成体９が設けら
れているので、ドレイン電極４とソース電極５との間に
比較的高い電圧を印加することが可能になり、高耐圧Ｍ
ＯＳＦＥＴを提供することができる。

【０００７】

【発明が解決しょうとする課題】ところで、ドレイン電
極４の電位がソース電極５の電位よりも高く、ゲ−ト電
極７に電圧を加え、ドレイン−ソ−ス間に電流が流れて
いる状態では、サブストレート領域１１と第１のドレイ
ン領域１２との間の第１のＰＮ接合２１及び第１のドレ
イン領域１２とチャネル形成領域１４との間の第２のＰ
Ｎ接合２２がそれぞれ逆バイアス状態となり、２つの破
線２３ａ、２３ｂで挟まれた領域に空乏層が生じる。第
１のドレイン領域１２は抵抗を有するので、第１のドレ
イン領域１２における電位はチャネル形成領域１４側か
ら第２のドレイン領域１３に向って徐々に高くなる。従
って、第２のドレイン領域１３の下においてＰＮ接合２
１に加わる電圧が最も高くなり、ここにおいて最も広が
る。この結果、第２のドレイン領域１３の近傍で第１の
ドレイン領域１２のドレイン電流通路が第１のドレイン
領域１２の空乏層２３ｂによって大幅に狭められ、ドレ
イン電流通路の抵抗が増大し、且つ電流密度が大きくな
る。第２のドレイン領域１３の近くの抵抗の高い電流通
路に比較的大きな電流が流れると、この領域の電界の強
さが大きくなり、この電界の強さが半導体の最大電界強
度を超えると、Ｎ形の第１のドレイン領域１２内に高電
界に加速された多数の電子が発生し、これ等が結晶粒子
に衝突して更に電子を生成し、加速度的に多数キヤリア
（電子）が増大する。発生した多数キャリアはＰ形のサ
ブストレート領域１１に吸い込まれる。Ｐ形サブストレ
ート領域１１は隣接する他の半導体素子２に共用されて
いるため、第２の半導体領域２のＮ形コレクタ領域１６
ａとＰ形のサブストレート領域１１及びＰ形のチャネル
形成領域１４とＮ形の第１のドレイン領域１２とによっ
てＮＰＮ形の寄生トランジスタが形成され、Ｎ形の第１
のドレイン領域１２に生じた多数キャリアのＰ形サブス
トレート領域１１への吸い込みが寄生トランジスタのベ
ース電流として作用し、寄生トランジスタがオン状態と
なり、大きな電流が流れ続けて半導体装置が熱破壊する
おそれがある。この熱破壊は、ドレイン・ソース間の計
算上（理論上）の電圧（耐圧）よりも低いドレイン・ソ
ース間電圧で発生するため、図１に示すように高耐圧構
造にしたにも拘らず、耐圧をあまり高い状態で動作させ
ることができなかった。この様な問題は第２のドレイン
領域１３を中心に同心円状に第１のドレイン領域１２及
びソース領域１５を環状に配置する場合に特に第２のド
レイン領域１３の近くで電流密度が高くなり、顕著に生
じる。

【０００８】そこで、本発明の目的は第２のドレイン領
域の近傍での電流密度の増大を抑制することができる半
導体装置を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、実施例を示す図面の符
号を参照して説明すると、共通の半導体基体３に基づい
て形成された第１の半導体素子１と第２の半導体素子２
とを含み、前記第１の半導体素子１は絶縁ゲート型電界
効果トランジスタである半導体装置であって、前記半導
体基体３は、第１導電形のサブストレート領域１１と、
第１導電形と反対の第２導電形の第１及び第２のドレイ
ン領域１２′、１３と、第１導電形のチャネル形成領域
１４と、第２導電形のソース領域１５と、前記第２の半
導体素子２のための半導体領域１６とを有し、前記サブ
ストレート領域１１は前記第１及び第２の半導体素子
１、２の共通のサブストレートであり、前記第１のドレ
イン領域１２′は前記サブストレート領域１１の不純物
濃度よりも高い不純物濃度を有し且つ前記半導体基体３
の一方の主面に露出する部分を有し且つ前記サブストレ
ート領域１１に隣接する部分を有するように配置され、
前記第１のドレイン領域１２′の不純物濃度は前記第２
のドレイン領域１３から前記チャネル形成領域１４に向
かって段階的又は連続的に低下するように設定され、前
記第２のドレイン領域１３は前記第１のドレイン領域１
２′の不純物濃度よりも高い不純物濃度を有し且つ前記
半導体基体３の一方の主面に露出するように配置され且
つ前記第１のドレイン領域１２′の中に島状に配置され
且つ平面的に見て前記第１のドレイン領域１２′の中央
に配置され、、前記チャネル形成領域１４は前記半導体
基体３の一方の主面に露出する部分を有し且つ前記第２
のドレイン領域１３から離間して前記第１のドレイン領
域１２′に隣接するように配置され、前記ソース領域１
５は前記チャネル形成領域１４の中に島状に配置され且
つ平面的に見て前記チャネル形成領域１４を介して前記
第１のドレイン領域１２′を囲むように配置され、前記
第２の半導体素子２のための半導体領域１６は第２導電
形を有し且つ前記サブストレート領域１１及び前記チャ
ネル形成領域１４に隣接している領域１６ａを含み、前
記第２のドレイン領域１３にドレイン電極４が接続さ
れ、前記ソース領域１５にソース電極５が接続され、前
記半導体基体３の一方の主面の前記ソース領域１５と前
記第１のドレイン領域１２′との間を覆うようにゲート
絶縁膜６が設けられ、前記ゲート絶縁膜６の上にゲート
電極７が配置されていることを特徴とする半導体装置に
係わるものである。

【００１０】なお、請求項２に示すように第１のドレイ
ン領域１２′の上に絶縁層１７を介して複数のフィール
ドプレート導体層１８を設けることが望ましい。また、
請求項３に示すように埋め込み領域５０を設けることが
できる。

【００１１】

【発明の効果】各請求項の発明によれば、第１のドレイ
ン領域１２′の不純物濃度が第２のドレイン領域１３か
らチャネル形成領域１４に向かって段階的又は連続的に
低下しているので、第２のドレイン領域１３の近傍では
空乏層抑制効果が大きくなる。これにより、第１のドレ
イン領域１２′におけるドレイン電流の通路の均一化が
達成され、第２のドレイン領域１３の近くの電流密度の
増大、電界強度の増大及び電力損失の増大を抑制するこ
とができる。この結果、半導体装置の熱破壊を防止する
ことができる。また、前記第２のドレイン領域１３を平
面的に見て第１のドレイン領域１２′の中央に配置した
構造による電流密度の増大による熱破壊を容易に防ぐこ
とができる。即ち、第１のドレイン領域１２′の第２の
ドレイン領域１３近傍部分においてドレイン電流密度が
異常に高くならず、多数キャリアのサブストレート領域
１１への注入による熱破壊が制限される。従って、ドレ
イン電極４とソース電極５との間の最高電圧を高めるこ
とができる。また、請求項２の発明によれば、フィール
ドプレートの効果を伴なって耐圧向上を良好に達成する
ことができる。また、請求項３の発明によれば空乏層の
広りが更に良好に抑制できる。

【００１２】

【実施形態及び実施例】次に、図３〜図５を参照して本
発明の実施形態及び実施例を説明する。但し、図３〜図
５において図１と実質的に同一の部分には同一の符号を
付してその説明を省略する。

【００１３】

【第１の実施例】図３は第１の実施例の半導体装置の半
導体基体３の表面を示し、図４は半導体装置の図３のＡ
−Ａ線に相当する部分の断面図を示す。図３には第１の
半導体素子１よりも電力容量の小さい第２の半導体素子
２のための半導体領域１６としてＮ形コレクタ領域１６
ａとＰ形ベース領域１６ｂとＮ形エミッタ領域１６ｃが
示されている。図４に示す第１の実施例の半導体装置
は、Ｎ形の第１のドレイン領域１２′の他は図１と同一
に構成したものである。図４の第１のドレイン領域１
２′は全体として図１の第１のドレイン領域１２と同一
パタ−ンを有し、サブストレ−ト領域１１よりも高い不
純物濃度を有する。この第１のドレイン領域１２′は、
図４で破線で概略的に区画して示すように不純物濃度の
異なる第１、第２、第３及び第４の部分２ａ、１２ｂ、
１２ｃ、１２ｄを有する。第１の部分は不純物濃度が高
い領域であって、平面的に見て第２のドレイン領域１３
を含むように第１ドレイン領域１２′の中央に配置され
ている。第２の部分１２ｂは第１の部分１２ａよりも不
純物濃度が低い領域であって、第１の部分１２ａを環状
に囲むように配置されている。第３の部分１２ｃは第２
の部分１２ｂよりも不純物濃度の低い領域であって、第
２の部分１２ｂを環状に囲むように配置されている。第
４の部分１２ｄは第３の部分１２ｃよりも不純物濃度の
低い領域であって、第３の部分１２ｃを環状に囲むよう
に配置されている。なお、第４の領域１２ｄはサブスト
レ−ト領域１１の上にエピタキシャル成長された層の非
不純物拡散領域である。

【００１４】第１のドレイン領域１２′における互いに
不純物濃度の異なる第１、第２、第３及び第４の部分１
２ａ、１２ｂ、１２ｃ、１２ｄは図５（Ａ）に示すよう
にＰ形サブストレ−ト領域１１のＮ形エピタキシャル成
長層３０に第１の不純物拡散層１２ａ′を形成し、次に
図５（Ｂ）に示すように第１の不純物拡散層１２ａ′に
重複する部分とこれを囲む部分とを有するように第２の
不純物拡散層１２ｂ′を形成し、更に第１及び第２の不
純物拡散領域１２ａ′、１２ｂ′に重複する部分とこれ
を囲む部分とを有するように第３の不純物拡散層１２
ｃ′を形成し、しかる後、第１、第２及び第３の不純物
拡散層１２ａ′、１２ｂ′、１２ｃ′を図５（Ｃ）に示
すように深く拡散させることによって得る。なお、第
１、第２及び第３の部分１２ａ、１２ｂ、１２ｃの拡散
の深さは必ずしも一致しないが、図４及び図５では一致
した状態に示されている。

【００１５】Ｎ形不純物の拡散が３回重複して行われた
第１の部分１２ａの不純物濃度は約２．５×１０¹⁵ｃｍ
^-3であり、第２の部分１２ｂの不純物濃度は約２．０×
１０ ¹⁵ｃｍ^-3であり、第３の部分１２ｃの不純物濃度は
約１．６×１０¹⁵ｃｍ^-3であり、第４の部分１２ｄの不
純物濃度は約１．２×１０¹⁵ｃｍ^-3である。従って、第
１のドレイン領域１２′の不純物濃度は第２のドレイン
領域１３からチヤネル形成領域１４に向って不純物濃度
が段階的に徐々に低下している。

【００１６】本発明に従って第１のドレイン領域１２′
の不純物濃度の分布を不均一にしたのは、第１のドレイ
ン領域１２′への空乏層の広がりの均一化を図るためで
ある。

【００１７】図４の第１の半導体素子１としてのＦＥＴ
のドレイン電極４とソース電極５との間にドレイン電極
４の電位がソース電極５の電位よりも高くなるようにド
レイン・ソース間電圧を印加し、チャネル形成領域１４
にＮチャネルが形成されるようにゲート電極７とソース
電極５との間にゲート・ソース間電圧を印加すると、ド
レイン電流がドレイン電極４、第２のドレイン領域１
３、第１のドレイン領域１２′、Ｎ形チャネル、ソース
領域１５及びソース電極５の経路で流れる。この時、サ
ブストレート領域１１と第１のドレイン領域１２′との
間の第１のＰＮ接合２１及びチャネル形成領域１４と第
１のドレイン領域１２′との間の第２のＰＮ接合２２が
逆バイアス状態となり、図４で破線２３ａ、２３ｂで示
すように空乏層が生じる。図４で破線２３ａ、２３ｂ′
で示す空乏層は図１で破線２３ａ、２３ｂで示した空乏
層と同様にドレイン電極４とソ−ス電極５との間に定格
電圧を印加した時に第１及び第２のＰＮ接合２１、２２
に基づいて生じるものである。空乏層は既に説明したよ
うに不純物濃度及び電界の強さに依存して変化する。図
１の従来のＦＥＴでは、ソース領域１５と第１のドレイ
ン領域１２とが対向している部分の長さが第２のドレイ
ン領域１３の外周長よりも大きいためにドレイン電流の
密度が第２のドレイン領域１３の近傍で高くなり、この
近傍に高電界が生じる。これに対して、本実施例の図４
のＦＥＴにおいては、第２のドレイン領域１３の近傍の
第１のドレイン領域１２′の第１の部分１２ａの不純物
濃度が高いので、ここへの空乏層の広がりが制限され
る。また、第１のドレイン領域１２′の不純物濃度が第
２のドレイン領域１３からチャネル形成領域１４に向か
って徐々に低下しているので、電界に基づく空乏層の広
がりの片寄りを補償する作用が生じ、第１のドレイン領
域１２′側への空乏層の広がりは破線２３ｂ′に示すよ
うにＰＮ接合２１に対してほぼ平行になり、ドレイン電
流の通路を十分に得ることができ、ＦＥＴを熱破壊から
妨ぐことができる。即ち、第１のドレイン領域１２′の
第２のドレイン領域１３近傍部分においてドレイン電流
密度が異常に高くならず、多数キャリア（電子）のサブ
ストレート領域１１への注入による熱破壊が制限され
る。従って、ドレイン電極４とソース電極５との間の最
高電圧を高めることができる。また、同心円状に配置さ
れたフィールドプレート構成体９が設けられているの
で、第１のドレイン領域１２における電位変化の均一化
を図ることができ、耐圧特性が向上する。

【００１８】

【第２の実施例】第２の実施例は第１のドレイン領域１
２′の所定の不純物分布を得るための方法において第１
の実施例と相違し、この他は第１の実施例と同一であ
る。第２の実施例では図６に示すようにＰ形サブストレ
−ト領域１１上のＮ形エピタキシャル成長層３０の上に
第１、第２、第３及び第４の膜４１、４２、４３、４４
を有するマスク４５を配置し、厚さの異なる第１、第２
及び第３の膜４１、４２、４３を介して周知のイオン注
入法で不純物イオンを注入し、Ｎ形不純物注入領域４６
の不純物を更に深く拡散させることによって第１の実施
例の第１、第２、第３及び第４の部分１２ａ、１２ｂ、
１２ｃ、１２ｄに相当する領域を得る。なお、マスク４
５の膜厚の差によって不純物注入量が変化する。この第
２の実施例によっても第１の実施例と同一の効果を有す
る半導体装置を容易に形成することができる。

【００１９】

【第３の実施例】次に、図７及び図８を参照して本発明
の第３の実施例を説明する。但し、図７及び図８におい
て図１〜図６と実質的に同一の部分には同一の符号を付
してその説明を省略する。図７及び図８に示す第３の実
施例の半導体装置は、図４の第１の実施例の半導体装置
にＮ形の埋め込み領域５０を付加した他は図４と同一に
構成したものである。埋め込み領域５０は図７から明ら
かなように第１のドレイン領域１２′とサブストレート
領域１１との間に配置され且つ平面的に見てその中央に
第２のドレイン領域１３の全部を含むように配置されて
いる。更に詳細には、この埋め込み領域５０は平面的に
見て第１及び第２のドレイン領域１２′、１３、ソース
領域１５に対して同心円状に配置され、この外周縁は第
２のドレイン領域１３とチャネル形成領域１４との間に
位置している。埋め込み領域５０はサブストレート領域
１１と第１のドレイン領域１２′とに食い込んだように
配置されている。この様な配置はサブストレート領域１
１の主面の所定領域にＮ形不純物を拡散し、この上に第
１のドレイン領域１２′を得るためのＮ形シリコンをエ
ピタキシャル成長させることによって必然的に生じる。

【００２０】埋め込み領域５０は、第１のドレイン領域
１２′におけるドレイン電流の通路が空乏層によって狭
まることを防ぐために設けられている。従って、ドレイ
ン電極４とソース電極５との間に定格電圧を印加した時
にＰ形サブストレート領域１１とＮ形埋め込み領域５０
との間のＰＮ接合５３の逆バイアスによって生じるＮ形
埋め込み領域５０側の破線２３ｃで示す空乏層の広がり
の範囲が第１のドレイン領域１２′と埋め込み領域５０
との境界近傍となるようにＮ形埋め込み領域５０の不純
物濃度及び厚さ（深さ）が決定されている。もし、埋め
込み領域５０の不純物濃度が低過ぎると、ＰＮ接合５３
に基づく空乏層が埋め込み領域５０を埋めつくし、更に
第１のドレイン領域１２′にも大幅に広がり、第１のド
レイン領域１２′におけるドレイン電流の通路が狭めら
れる。また、埋め込み領域５０の厚さ（深さ）が薄過ぎ
ると、この不純物濃度が比較的高くても空乏層によって
埋めつくされ、空乏層が第１のドレイン領域１２′に大
幅に広がるために第１のドレイン領域１２′におけるド
レイン電流の通路が狭められる。そこで、本実施例で
は、サブストレート領域１１の不純物濃度が約２．５×
１０¹⁴ｃｍ^-3、第１のドレイン領域１２′の不純物濃度
が約１．０〜２．５×１０¹⁵ｃｍ^-3、埋め込み領域５０
の不純物濃度が約１．２×１０¹⁵〜２．５×１０¹⁵ｃｍ
^-3に設定されている。

【００２１】Ｎ形埋め込み領域５０は図８に示すように
第１及び第２の不純物濃度領域５１、５２を有する。埋
め込み領域５０の中央の第１の不純物濃度領域５１は第
２のドレイン領域１３に対向するように配置され、平面
形状が円形である。第２の不純物濃度領域５２は第１の
不純物濃度領域５１を環状に囲むように配置され、第１
の不純物濃度領域３４よりも低い不純物濃度を有する。
なお、第１の不純物濃度領域５１の不純物濃度は約２．
５×１０¹⁵ｃｍ^-3であり、第２の不純物濃度領域５１の
不純物濃度は約１．２×１０¹⁵ｃｍ^-3である。この実施
例では埋め込み領域５０の不純物濃度を２段階に変えた
が、３段階以上又は連続的に変えてもよい。

【００２２】第３の実施例ではＮ形埋め込み領域５０と
Ｎ形第１のドレイン領域１２′との両方が空乏層の広が
りを制限する不純物濃度分布を有するので、ＰＮ接合５
３によって生じる空乏層の破線２３ｃで示すように良好
に制限され、第１の実施例と同様な効果を得ることがで
きる。

【００２３】

【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形が可能なものである。 （１） 埋め込み領域５０を複数の領域の組み合わせで
構成することができる。 （２） 第３の実施例では埋め込み領域５０が第２のド
レイン領域１３に対向する中央部で不純物濃度が最も高
く、ここから離れるに従って不純物濃度が低くなってい
るが、中心から外周方向に均一不純物濃度分布とするこ
とができる。 （３） 各実施例のようにシリンドリカル構造にするこ
とによって顕著な効果が得られるが、第２のドレイン領
域１３の左側半分又は右側半分を取り除いたような構造
にすることもできる。

【図面の簡単な説明】

【図１】従来の半導体装置の断面図である。

【図２】図１のフィールドプレート構成体の一部を拡大
して示す断面図である。

【図３】本発明の第１の実施例の半導体装置の半導体基
体の表面の一部を示す平面図である。

【図４】本発明の第１の実施例の半導体装置の図３のＡ
−Ａ線に相当する部分を拡大して示す断面図である。

【図５】第１のドレイン領域の形成方法を説明するため
の断面図である。

【図６】第２の実施例の第１のドレイン領域形成方法を
説明するための断面図である。

【図７】第３の実施例の半導体装置を図４と同様な方法
で示す断面図である。

【図８】図７の埋め込み領域及びこの近傍を示す断面図
である。

【符号の説明】

１ 第１の半導体素子 ２ 第２の半導体素子 ３ 半導体基体 １１ サブストレート領域 １２′ 第１のドレイン領域 １３ 第２のドレイン領域 １４ チャネル形成領域 １５ ソース領域 ５０ 埋め込み領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 H01L 27/08 H01L 27/088 H01L 29/78

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 共通の半導体基体（３）に基づいて形成
   された第１の半導体素子（１）と第２の半導体素子
   （２）とを含み、前記第１の半導体素子（１）は絶縁ゲ
   ート型電界効果トランジスタである半導体装置であっ
   て、 前記半導体基体（３）は、第１導電形のサブストレート
   領域（１１）と、第１導電形と反対の第２導電形の第１
   及び第２のドレイン領域（１２′、１３）と、第１導電
   形のチャネル形成領域（１４）と、第２導電形のソース
   領域（１５）と、前記第２の半導体素子（２）のための
   半導体領域（１６）とを有し、 前記サブストレート領域（１１）は前記第１及び第２の
   半導体素子（１、２）の共通のサブストレートであり、 前記第１のドレイン領域（１２′）は前記サブストレー
   ト領域（１１）の不純物濃度よりも高い不純物濃度を有
   し且つ前記半導体基体（３）の一方の主面に露出する部
   分を有し且つ前記サブストレート領域（１１）に隣接す
   る部分を有するように配置され、 前記第１のドレイン領域（１２′）の不純物濃度は前記
   第２のドレイン領域（１３）から前記チャネル形成領域
   （１４）に向かって段階的又は連続的に低下するように
   設定され、 前記第２のドレイン領域（１３）は前記第１のドレイン
   領域（１２′）の不純物濃度よりも高い不純物濃度を有
   し且つ前記半導体基体（３）の一方の主面に露出するよ
   うに配置され且つ前記第１のドレイン領域（１２′）の
   中に島状に配置され且つ平面的に見て前記第１のドレイ
   ン領域（１２′）の中央に配置され、、 前記チャネル形成領域（１４）は前記半導体基体（３）
   の一方の主面に露出する部分を有し且つ前記第２のドレ
   イン領域（１３）から離間して前記第１のドレイン領域
   （１２′）に隣接するように配置され、 前記ソース領域（１５）は前記チャネル形成領域（１
   ４）の中に島状に配置され且つ平面的に見て前記チャネ
   ル形成領域（１４）を介して前記第１のドレイン領域
   （１２′）を囲むように配置され、 前記第２の半導体素子（２）のための半導体領域（１
   ６）は第２導電形を有し且つ前記サブストレート領域
   （１１）及び前記チャネル形成領域（１４）に隣接 して
   いる領域（１６ａ）を含み、 前記第２のドレイン領域（１３）にドレイン電極（４）
   が接続され、前記ソース領域（１５）にソース電極
   （５）が接続され、前記半導体基体（３）の一方の主面
   の前記ソース領域（１５）と前記第１のドレイン領域
   （１２′）との間を覆うようにゲート絶縁膜（６）が設
   けられ、前記ゲート絶縁膜（６）の上にゲート電極
   （７）が配置されていることを特徴とする半導体装置。
2. 【請求項２】 更に、前記チャネル形成領域（１４）の
   前記ゲート絶縁膜（６）が配置された部分から離れた部
   分に接続されたグランド電極（８）と、前記半導体基体
   （３）の前記第２のドレイン領域（１３）と前記チャネ
   ル形成領域（１４）との間の表面上に形成された絶縁膜
   （１７）と、前記絶縁膜（１７）の上に配置された複数
   のフィールドプレート導体層（１８）と、前記複数のフ
   ィールドプレート導体層（１８）の内で前記ドレイン電
   極（４）に最も近いものを前記ドレイン電極（４）に容
   量結合させるための第１の結合手段と、前記複数のフィ
   ールドプレート導体層（１８）の内で前記ドレイン電極
   （４）から最も遠いものを前記グランド電極（８）に容
   量結合させるための第２の結合手段と、前記複数のフィ
   ールドプレート導体層（１８）を順次に容量結合させる
   第３の結合手段とを備えていることを特徴とする請求項
   １記載の半導体装置。
3. 【請求項３】 更に、前記第１のドレイン領域（１
   ２′）と前記サブストレ−ト領域（１１）との間に前記
   第１のドレイン領域（１２′）と同一導電形の埋め込み
   領域（５０）を有する請求項１又は２記載の半導体装
   置。