JP3272872B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に非線形特性を有する抵抗素子およ
びその形成方法に関する。
製造方法に係り、特に非線形特性を有する抵抗素子およ
びその形成方法に関する。
【０００２】
【従来の技術】ＭＩＭ（ metal insulator metal ）構
造を有する抵抗素子として、低電圧では高抵抗、高電圧
では低抵抗となる二端子の非線形素子が知られており、
例えばSM SZE 著 " Physics of Semiconductor Device
"p.614-p.624 に記載されている。
造を有する抵抗素子として、低電圧では高抵抗、高電圧
では低抵抗となる二端子の非線形素子が知られており、
例えばSM SZE 著 " Physics of Semiconductor Device
"p.614-p.624 に記載されている。
【０００３】一方、非線形素子を半導体基板上に形成す
る場合には、１０ｎｍ以下の絶縁膜上に電極を形成しな
ければならないが、一般にはＭＯＳ素子と同じ構造で形
成できる。
る場合には、１０ｎｍ以下の絶縁膜上に電極を形成しな
ければならないが、一般にはＭＯＳ素子と同じ構造で形
成できる。
【０００４】しかし、上記したように非線形素子をＬＳ
Ｉ基板（例えばシリコン基板）上でＭＯＳ構造で実現す
ると、素子面積が比較的大きくなり、ＬＳＩのチップ面
積が増加する。しかも、非線形素子の一方の電極が基板
であるので、注入されたキャリアが基板内を拡散し、基
板上に形成されている回路の誤動作をまねくおそれがあ
る。
Ｉ基板（例えばシリコン基板）上でＭＯＳ構造で実現す
ると、素子面積が比較的大きくなり、ＬＳＩのチップ面
積が増加する。しかも、非線形素子の一方の電極が基板
であるので、注入されたキャリアが基板内を拡散し、基
板上に形成されている回路の誤動作をまねくおそれがあ
る。
【０００５】なお、非線形特性をダイオードと抵抗素子
との組み合わせで実現する場合があるが、上記と同様の
問題がある。一方、ＭＯＳ型集積回路のようにＭＯＳ型
入力回路を有する集積回路においては、ＭＯＳ型の入力
素子を静電破壊から保護するための入力保護回路とし
て、図８に示すように、信号入力パッド８０と入力回路
８１との間の入力信号ラインと電源ラインあるいは接地
ラインとの間にそれぞれダイオードＤが挿入接続されて
いる。このダイオードＤは、入力電圧の許容範囲内では
オンせず、過大な入力電圧あるいは負電圧入力によりオ
ンし、入力素子のゲートを静電破壊から保護する。
との組み合わせで実現する場合があるが、上記と同様の
問題がある。一方、ＭＯＳ型集積回路のようにＭＯＳ型
入力回路を有する集積回路においては、ＭＯＳ型の入力
素子を静電破壊から保護するための入力保護回路とし
て、図８に示すように、信号入力パッド８０と入力回路
８１との間の入力信号ラインと電源ラインあるいは接地
ラインとの間にそれぞれダイオードＤが挿入接続されて
いる。このダイオードＤは、入力電圧の許容範囲内では
オンせず、過大な入力電圧あるいは負電圧入力によりオ
ンし、入力素子のゲートを静電破壊から保護する。
【０００６】しかし、上記ダイオードＤは、通常動作時
（入力電圧が許容範囲内の時）には入力ラインに対して
大きな寄生容量として作用し、入力信号が高周波数の場
合に入力回路の動作速度の低下をまねく。
（入力電圧が許容範囲内の時）には入力ラインに対して
大きな寄生容量として作用し、入力信号が高周波数の場
合に入力回路の動作速度の低下をまねく。
【０００７】さらに、上記ダイオードＤは、半導体基板
の表面に形成されるので、入力保護回路の占有面積が増
加し、チップコストが上昇する。また、入力信号のオー
バーシュートやアンダーシュートにより上記ダイオード
Ｄが順方向に導通し、半導体基板にキャリアを注入し、
このキャリアが基板内を拡散し、基板上に形成されてい
る回路の誤動作をまねくおそれがある。
の表面に形成されるので、入力保護回路の占有面積が増
加し、チップコストが上昇する。また、入力信号のオー
バーシュートやアンダーシュートにより上記ダイオード
Ｄが順方向に導通し、半導体基板にキャリアを注入し、
このキャリアが基板内を拡散し、基板上に形成されてい
る回路の誤動作をまねくおそれがある。
【０００８】
【発明が解決しようとする課題】上記したようにＬＳＩ
基板上に非線形素子をＭＯＳ構造で実現する場合には、
チップ面積が増加するという問題と、非線形素子に注入
されたキャリアが基板内を拡散し、基板上に形成されて
いる回路の誤動作をまねくおそれがあるという問題があ
った。
基板上に非線形素子をＭＯＳ構造で実現する場合には、
チップ面積が増加するという問題と、非線形素子に注入
されたキャリアが基板内を拡散し、基板上に形成されて
いる回路の誤動作をまねくおそれがあるという問題があ
った。
【０００９】また、従来の集積回路のＭＯＳ型入力回路
の保護回路としてダイオードを使用した場合には、チッ
プ上の占有面積が増加し、チップコストが上昇するとい
う問題と、通常動作時にダイオードが入力信号ラインに
対して大きな寄生容量として作用し、入力信号が高周波
数の場合に入力回路の動作速度の低下をまねくという問
題があり、さらに入力信号のオーバーシュートやアンダ
ーシュートにより発生するキャリアが基板内を拡散し、
基板上に形成されている回路の誤動作をまねくおそれが
あるという問題があった。
の保護回路としてダイオードを使用した場合には、チッ
プ上の占有面積が増加し、チップコストが上昇するとい
う問題と、通常動作時にダイオードが入力信号ラインに
対して大きな寄生容量として作用し、入力信号が高周波
数の場合に入力回路の動作速度の低下をまねくという問
題があり、さらに入力信号のオーバーシュートやアンダ
ーシュートにより発生するキャリアが基板内を拡散し、
基板上に形成されている回路の誤動作をまねくおそれが
あるという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、集積回路基板上で下層の多結晶シリコン上あ
るいは金属膜上と上層配線との間に薄い絶縁層が形成さ
れてなるＭＩＭ構造により安定な非線形特性を有する抵
抗素子を実現でき、集積回路の入力保護回路に使用した
場合には、入力回路の高速動作を可能とし、チップ上の
占有面積が少なくて済む入力保護回路を実現し得る半導
体装置およびその製造方法を提供することを目的とす
る。
たもので、集積回路基板上で下層の多結晶シリコン上あ
るいは金属膜上と上層配線との間に薄い絶縁層が形成さ
れてなるＭＩＭ構造により安定な非線形特性を有する抵
抗素子を実現でき、集積回路の入力保護回路に使用した
場合には、入力回路の高速動作を可能とし、チップ上の
占有面積が少なくて済む入力保護回路を実現し得る半導
体装置およびその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の第１絶縁膜上に形成され、非線形特性を
有する抵抗素子を備え、この抵抗素子は、前記第１絶縁
膜上に形成された第１層目の配線と、この第１層目の配
線上に形成された第２絶縁膜と、前記第２絶縁膜に形成
された開口内の前記第１層目の配線上に形成され、抵抗
体として働く酸化膜と、前記開口内の前記酸化膜上に形
成され、金属の窒化膜よりなる電極と、前記電極上に形
成された第２層目の配線とを具備することを特徴とす
る。
半導体基板上の第１絶縁膜上に形成され、非線形特性を
有する抵抗素子を備え、この抵抗素子は、前記第１絶縁
膜上に形成された第１層目の配線と、この第１層目の配
線上に形成された第２絶縁膜と、前記第２絶縁膜に形成
された開口内の前記第１層目の配線上に形成され、抵抗
体として働く酸化膜と、前記開口内の前記酸化膜上に形
成され、金属の窒化膜よりなる電極と、前記電極上に形
成された第２層目の配線とを具備することを特徴とす
る。
【００１２】また、本発明の半導体装置の製造方法は、
半導体基板上に多結晶シリコンを用いた第１層目の配線
を形成し、その上に層間絶縁膜を形成する工程と、前記
多結晶シリコン上で非線形特性を有する抵抗素子を形成
しようとする部分以外をレジストでマスクし、前記層間
絶縁膜に対して異方性エッチングを行い、前記多結晶シ
リコンの一部を露出させる工程と、前記多結晶シリコン
の露出部を熱酸化することによりその表面に抵抗体とし
て働く絶縁膜を形成する工程と、上記絶縁膜上に金属の
窒化膜よりなる電極材を堆積した後、上記電極材のうち
の必要な部分以外をレジストでマスクし、前記電極材に
対して異方性エッチングを行って電極を形成する工程
と、前記電極上に第２層目の配線を形成する工程とを具
備することを特徴とする。
半導体基板上に多結晶シリコンを用いた第１層目の配線
を形成し、その上に層間絶縁膜を形成する工程と、前記
多結晶シリコン上で非線形特性を有する抵抗素子を形成
しようとする部分以外をレジストでマスクし、前記層間
絶縁膜に対して異方性エッチングを行い、前記多結晶シ
リコンの一部を露出させる工程と、前記多結晶シリコン
の露出部を熱酸化することによりその表面に抵抗体とし
て働く絶縁膜を形成する工程と、上記絶縁膜上に金属の
窒化膜よりなる電極材を堆積した後、上記電極材のうち
の必要な部分以外をレジストでマスクし、前記電極材に
対して異方性エッチングを行って電極を形成する工程
と、前記電極上に第２層目の配線を形成する工程とを具
備することを特徴とする。
【００１３】
【作用】本発明の半導体装置は、多結晶シリコン、アモ
ルファスシリコンあるいは金属膜のような第１層目の配
線上に薄い絶縁層を介して金属の窒化膜を有する電極が
形成されたＭＩＭ構造により、安定な非線形特性を有す
る抵抗素子が実現されている。
ルファスシリコンあるいは金属膜のような第１層目の配
線上に薄い絶縁層を介して金属の窒化膜を有する電極が
形成されたＭＩＭ構造により、安定な非線形特性を有す
る抵抗素子が実現されている。
【００１４】従って、集積回路の半導体素子の配線層間
に薄い絶縁層を形成することにより非線形特性を有する
抵抗素子を実現することができ、集積回路の入力保護回
路に使用すれば、入力回路の高速動作が可能でチップ占
有面積が少なくて済む入力保護回路を実現することが可
能になる。
に薄い絶縁層を形成することにより非線形特性を有する
抵抗素子を実現することができ、集積回路の入力保護回
路に使用すれば、入力回路の高速動作が可能でチップ占
有面積が少なくて済む入力保護回路を実現することが可
能になる。
【００１５】本発明では、非線形素子の大きさをコンタ
クトサイズ（たとえば数μｍ2 ）で実現することができ
る。そして、素子面積や絶縁膜の膜厚を調整することに
より、許容入力電圧範囲において十分大きな抵抗値を実
現することができ、かつ、静電気のような過大な入力電
圧に対して抵抗値が下がり、入力用ＭＯＳトランジスタ
のゲートを静電破壊から保護することができる。しか
も、入力信号の若干のアンダーシュート、オーバーシュ
ートに対して基板にキャリアを発生させることがないの
で、キャリアが基板内を拡散して回路の誤動作をまねく
おそれがない。
クトサイズ（たとえば数μｍ2 ）で実現することができ
る。そして、素子面積や絶縁膜の膜厚を調整することに
より、許容入力電圧範囲において十分大きな抵抗値を実
現することができ、かつ、静電気のような過大な入力電
圧に対して抵抗値が下がり、入力用ＭＯＳトランジスタ
のゲートを静電破壊から保護することができる。しか
も、入力信号の若干のアンダーシュート、オーバーシュ
ートに対して基板にキャリアを発生させることがないの
で、キャリアが基板内を拡散して回路の誤動作をまねく
おそれがない。
【００１６】また、本発明の半導体装置の製造方法は、
ＭＩＭ構造を実現するために、第１導電体を酸化してそ
の表面に薄い絶縁膜を形成し、その上に金属の窒化膜よ
りなる第２導電体を形成するので、酸化物よりなる絶縁
膜を還元することなく薄い絶縁層を収率よく形成するこ
とができる。また、通常のＭＯＳＬＳＩの製造工程に対
してＰＥＰ工程を１つ増やすだけで、ＭＯＳＬＳＩに非
線形素子を組み込むように形成することが可能になる。
ＭＩＭ構造を実現するために、第１導電体を酸化してそ
の表面に薄い絶縁膜を形成し、その上に金属の窒化膜よ
りなる第２導電体を形成するので、酸化物よりなる絶縁
膜を還元することなく薄い絶縁層を収率よく形成するこ
とができる。また、通常のＭＯＳＬＳＩの製造工程に対
してＰＥＰ工程を１つ増やすだけで、ＭＯＳＬＳＩに非
線形素子を組み込むように形成することが可能になる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１および図２は、本発明の半導体装置の
製造方法の一実施例に係る製造工程を示している。
に説明する。図１および図２は、本発明の半導体装置の
製造方法の一実施例に係る製造工程を示している。
【００１８】まず、図１（ａ）に示すように、通常の工
程により、半導体基板１０上にフィールド酸化膜１１
ａ、ウエル領域１１ｂ、ゲート絶縁膜１１ｃを形成した
後に、多結晶シリコンを用いて第１層目の配線（ＭＯＳ
トランジスタのゲート電極を含む）１２を形成する。さ
らに、ＭＯＳトランジスタのドレイン・ソース領域１１
ｄを形成した後、層間絶縁膜として（化学気相成長）法
によりＣＶＤ酸化膜（ＳｉＯ2 ）１３、ＢＰＳＧ（ボロ
ン・リン・シリケートガラス）膜１４を形成し、ＰＯｃ
ｌ3 雰囲気中での熱処理等の方法によって平坦化処理を
行う。
程により、半導体基板１０上にフィールド酸化膜１１
ａ、ウエル領域１１ｂ、ゲート絶縁膜１１ｃを形成した
後に、多結晶シリコンを用いて第１層目の配線（ＭＯＳ
トランジスタのゲート電極を含む）１２を形成する。さ
らに、ＭＯＳトランジスタのドレイン・ソース領域１１
ｄを形成した後、層間絶縁膜として（化学気相成長）法
によりＣＶＤ酸化膜（ＳｉＯ2 ）１３、ＢＰＳＧ（ボロ
ン・リン・シリケートガラス）膜１４を形成し、ＰＯｃ
ｌ3 雰囲気中での熱処理等の方法によって平坦化処理を
行う。
【００１９】次に、前記第１層目の配線１２上で非線形
特性を有する抵抗素子を形成しようとする部分および通
常のコンタクト形成予定領域を一旦表面に露出させるた
めに、露出させようとする部分以外をレジストパターン
１５でマスクするようにフォトリソグラフィ工程を行
い、異方性エッチング、例えばＲＩＥ（反応性イオンエ
ッチング）法を用いて前記ＢＰＳＧ絶縁膜１４、ＣＶＤ
酸化膜１３、ゲート絶縁膜１１ｃをエッチングする。こ
の場合、変換差が重要でない程度に素子が大きいのであ
れば、ＣＤＥ（ケミカルドライエッチング）法またはＮ
Ｈ4 Ｆ（フッ化アンモニウム）を用いたエッチングを行
うようにしてもよい。
特性を有する抵抗素子を形成しようとする部分および通
常のコンタクト形成予定領域を一旦表面に露出させるた
めに、露出させようとする部分以外をレジストパターン
１５でマスクするようにフォトリソグラフィ工程を行
い、異方性エッチング、例えばＲＩＥ（反応性イオンエ
ッチング）法を用いて前記ＢＰＳＧ絶縁膜１４、ＣＶＤ
酸化膜１３、ゲート絶縁膜１１ｃをエッチングする。こ
の場合、変換差が重要でない程度に素子が大きいのであ
れば、ＣＤＥ（ケミカルドライエッチング）法またはＮ
Ｈ4 Ｆ（フッ化アンモニウム）を用いたエッチングを行
うようにしてもよい。
【００２０】次に、図１（ｂ）に示すように、レジスト
パターン１５を剥離した後、熱酸化により前記エッチン
グによる露出部を酸化することによりその表面に酸化物
よりなる第１の絶縁膜１６を形成する。この場合、熱酸
化には様々な方法により可能であるが、例えば９００℃
の酸素雰囲気中で１０分間処理すれば、多結晶シリコン
１２の露出部上に１５ｎｍ程度の薄い酸化膜１６を形成
でき、ＢＰＳＧ膜１４で覆われている部分は酸化が殆ん
ど進行しない。
パターン１５を剥離した後、熱酸化により前記エッチン
グによる露出部を酸化することによりその表面に酸化物
よりなる第１の絶縁膜１６を形成する。この場合、熱酸
化には様々な方法により可能であるが、例えば９００℃
の酸素雰囲気中で１０分間処理すれば、多結晶シリコン
１２の露出部上に１５ｎｍ程度の薄い酸化膜１６を形成
でき、ＢＰＳＧ膜１４で覆われている部分は酸化が殆ん
ど進行しない。
【００２１】次に、図２（ａ）に示すように、上記第１
の絶縁膜１６上に金属の窒化膜１７よりなる電極材を堆
積した後、上記電極材のうちの必要な部分以外をレジス
トパターン１８でマスクするようにリソグラフィ工程を
行い、ＲＩＥ法を用いて前記金属の窒化膜１７をエッチ
ング加工することにより、ＭＩＭ構造が得られる。この
場合、前記金属の窒化膜１７を堆積してエッチングする
工程では、例えば窒素雰囲気中で例えばＴｉをスパッタ
することによりＴｉＮを形成した後、このＴｉＮをエッ
チング加工する際にエッチング加工時間を通常の工程よ
りも僅か延ばすことにより、通常のコンタクト領域とな
る部分に存在する薄い酸化膜１６を同時に除去できる。
の絶縁膜１６上に金属の窒化膜１７よりなる電極材を堆
積した後、上記電極材のうちの必要な部分以外をレジス
トパターン１８でマスクするようにリソグラフィ工程を
行い、ＲＩＥ法を用いて前記金属の窒化膜１７をエッチ
ング加工することにより、ＭＩＭ構造が得られる。この
場合、前記金属の窒化膜１７を堆積してエッチングする
工程では、例えば窒素雰囲気中で例えばＴｉをスパッタ
することによりＴｉＮを形成した後、このＴｉＮをエッ
チング加工する際にエッチング加工時間を通常の工程よ
りも僅か延ばすことにより、通常のコンタクト領域とな
る部分に存在する薄い酸化膜１６を同時に除去できる。
【００２２】この後は、レジストパターン１８を剥離
し、通常の工程により、図２（ｂ）に示すように、第２
層目の配線１９を形成する。この場合、通常の配線材料
であるＴｉをスパッタし、続いて、ＴｉＮ、Ａｌをスパ
ッタした後にエッチング加工することにより第２層目の
配線１９を形成する。この後、全面に保護絶縁膜２０を
形成する。
し、通常の工程により、図２（ｂ）に示すように、第２
層目の配線１９を形成する。この場合、通常の配線材料
であるＴｉをスパッタし、続いて、ＴｉＮ、Ａｌをスパ
ッタした後にエッチング加工することにより第２層目の
配線１９を形成する。この後、全面に保護絶縁膜２０を
形成する。
【００２３】上記実施例の製造工程においては、ＭＩＭ
構造を実現するために、多結晶シリコンを用いた第１層
目の配線（第１導電体）１２を酸化してその表面に酸化
物（薄い絶縁膜）１６を形成し、その上に電極材として
金属の窒化膜１７（第２導電体）を形成するので、酸化
物よりなる絶縁膜を還元することなく薄い絶縁層１６を
収率よく形成することができる。
構造を実現するために、多結晶シリコンを用いた第１層
目の配線（第１導電体）１２を酸化してその表面に酸化
物（薄い絶縁膜）１６を形成し、その上に電極材として
金属の窒化膜１７（第２導電体）を形成するので、酸化
物よりなる絶縁膜を還元することなく薄い絶縁層１６を
収率よく形成することができる。
【００２４】この場合、通常のＭＯＳ型ＬＳＩの製造工
程に対してＰＥＰ工程を１つ増やすだけでＭＯＳＬＳＩ
に非線形素子を組み込むように形成することが可能にな
る。もし、上記したような方法によらずに電極材１７を
形成すると、第１の絶縁膜１６が還元される場合が生
じ、集積回路のように多くの素子を同時に形成する工程
では収率が低下する。
程に対してＰＥＰ工程を１つ増やすだけでＭＯＳＬＳＩ
に非線形素子を組み込むように形成することが可能にな
る。もし、上記したような方法によらずに電極材１７を
形成すると、第１の絶縁膜１６が還元される場合が生
じ、集積回路のように多くの素子を同時に形成する工程
では収率が低下する。
【００２５】なお、上記実施例の製造工程に限らず、第
１の配線層１２を局所的に酸化する方法によっても、非
線形素子を小さな面積で形成でき、その浮遊容量を小さ
くすることができる。
１の配線層１２を局所的に酸化する方法によっても、非
線形素子を小さな面積で形成でき、その浮遊容量を小さ
くすることができる。
【００２６】また、上記実施例の製造工程により得られ
たＭＩＭ構造は、多結晶シリコンのような第１導電体１
２上に薄い絶縁層１６を介して金属の窒化膜１７を有す
る第２層目の配線１９が形成されているので、安定な非
線形特性を有する抵抗素子を実現することが可能であ
る。この場合、集積回路の半導体素子の配線層間に前記
したような薄い絶縁層１６を形成することにより、非線
形素子の大きさをほぼコンタクトサイズで実現すること
ができる。
たＭＩＭ構造は、多結晶シリコンのような第１導電体１
２上に薄い絶縁層１６を介して金属の窒化膜１７を有す
る第２層目の配線１９が形成されているので、安定な非
線形特性を有する抵抗素子を実現することが可能であ
る。この場合、集積回路の半導体素子の配線層間に前記
したような薄い絶縁層１６を形成することにより、非線
形素子の大きさをほぼコンタクトサイズで実現すること
ができる。
【００２７】図３は、上記のように形成されたＭＩＭ構
造を有する非線形素子の電圧・電流特性および抵抗特性
の一例を示す。この例は、前記薄い絶縁層１６として、
膜厚が約２ｎｍ、面積が２μｍ角である場合を示してお
り、これらの値を変えることにより特性を調整すること
ができる。
造を有する非線形素子の電圧・電流特性および抵抗特性
の一例を示す。この例は、前記薄い絶縁層１６として、
膜厚が約２ｎｍ、面積が２μｍ角である場合を示してお
り、これらの値を変えることにより特性を調整すること
ができる。
【００２８】なお、上記実施例では、多結晶シリコン１
２とＴｉＮ１７との間に薄い絶縁層１６を有する非線形
素子を形成したが、金属配線間でも上記実施例に準じて
非線形素子を形成することが可能である。この場合、金
属配線間の薄い絶縁層の均一性を確保するためには、金
属の自然酸化膜を利用することが望ましい。
２とＴｉＮ１７との間に薄い絶縁層１６を有する非線形
素子を形成したが、金属配線間でも上記実施例に準じて
非線形素子を形成することが可能である。この場合、金
属配線間の薄い絶縁層の均一性を確保するためには、金
属の自然酸化膜を利用することが望ましい。
【００２９】また、第１導電体１２の表面がＴｉＮであ
る場合には、大気中で数十ｎｍのＴｉＯが形成されるの
で、このＴｉＯ膜を絶縁層として使用する。また、第１
導電体１２の表面がＡｌである場合には、ＡｌＯ膜を絶
縁層として使用する。
る場合には、大気中で数十ｎｍのＴｉＯが形成されるの
で、このＴｉＯ膜を絶縁層として使用する。また、第１
導電体１２の表面がＡｌである場合には、ＡｌＯ膜を絶
縁層として使用する。
【００３０】即ち、前記第１導電体として、Ｓｉ、Ｇ
ｅ、Ｔｉ、Ａｌ、ＴｉＮのいずれかを用いることができ
る。また、前記第２導電体として、ＴｉＮ、ＷＮ、Ａｌ
Ｎのいずれかを用いることができる。
ｅ、Ｔｉ、Ａｌ、ＴｉＮのいずれかを用いることができ
る。また、前記第２導電体として、ＴｉＮ、ＷＮ、Ａｌ
Ｎのいずれかを用いることができる。
【００３１】一般に、ＭＩＭ構造を有する素子の絶縁膜
は、必要な電気的特性を得るために薄く形成されるの
で、その両端電極間の電位差が零の場合でもトンネル確
率がかなり高く、有限の抵抗値を示し、絶縁膜の組成が
ストイキオメトリから外れてリーク電流が生じても実用
に絶え得る。従って、上記のように形成されたＭＩＭ構
造を有する非線形素子を後述するように集積回路の入力
保護回路に使用する場合には、数十μＡ程度のリーク電
流は許容される。
は、必要な電気的特性を得るために薄く形成されるの
で、その両端電極間の電位差が零の場合でもトンネル確
率がかなり高く、有限の抵抗値を示し、絶縁膜の組成が
ストイキオメトリから外れてリーク電流が生じても実用
に絶え得る。従って、上記のように形成されたＭＩＭ構
造を有する非線形素子を後述するように集積回路の入力
保護回路に使用する場合には、数十μＡ程度のリーク電
流は許容される。
【００３２】図４は、上記のように集積回路に形成され
たＭＩＭ構造を有する非線形素子の使用例として、ＭＯ
Ｓ型集積回路の入力保護回路の一例を示している。即
ち、この入力保護回路は、信号入力パッド４０と入力回
路（例えばＣＭＯＳインバータ回路４１）の入力信号ラ
インと接地ラインとの間に非線形素子４２が接続されて
なる。
たＭＩＭ構造を有する非線形素子の使用例として、ＭＯ
Ｓ型集積回路の入力保護回路の一例を示している。即
ち、この入力保護回路は、信号入力パッド４０と入力回
路（例えばＣＭＯＳインバータ回路４１）の入力信号ラ
インと接地ラインとの間に非線形素子４２が接続されて
なる。
【００３３】上記入力保護回路においては、非線形素子
４２の面積や絶縁膜の膜厚を適切に調整しておくことに
より、通常の入力電圧範囲内では非線形素子が十分大き
な抵抗値を有するようになり、単なる負荷素子として作
用する。この場合、例えば５Ｖの入力電圧が印加された
時に５００ＫΩ程度の抵抗値になれば、１０μＡのリー
ク電流が生じるが、一般の論理型ＬＳＩでは許容される
範囲内である。
４２の面積や絶縁膜の膜厚を適切に調整しておくことに
より、通常の入力電圧範囲内では非線形素子が十分大き
な抵抗値を有するようになり、単なる負荷素子として作
用する。この場合、例えば５Ｖの入力電圧が印加された
時に５００ＫΩ程度の抵抗値になれば、１０μＡのリー
ク電流が生じるが、一般の論理型ＬＳＩでは許容される
範囲内である。
【００３４】これに対して、通常の入力電圧範囲を越え
て過大になった時（例えば静電気入力時）、例えば上記
５Ｖの１０倍（５０Ｖ）になった場合には、非線形素子
４２の抵抗値は上記５００ＫΩの１／１０（５０ＫΩ程
度）になり、多くの電荷を短時間に接地電位に逃がすこ
とが可能になり、入力用ＭＯＳトランジスタのゲートへ
の高電圧の印加時間を短くし、そのゲート酸化膜を静電
破壊から保護することができる。
て過大になった時（例えば静電気入力時）、例えば上記
５Ｖの１０倍（５０Ｖ）になった場合には、非線形素子
４２の抵抗値は上記５００ＫΩの１／１０（５０ＫΩ程
度）になり、多くの電荷を短時間に接地電位に逃がすこ
とが可能になり、入力用ＭＯＳトランジスタのゲートへ
の高電圧の印加時間を短くし、そのゲート酸化膜を静電
破壊から保護することができる。
【００３５】しかも、上記非線形素子４２は、両端電極
間の電圧の正負に殆んど依存せず、電位差により特性が
決まるので、従来の入力保護回路において入力信号ライ
ンと電源ライン、接地ラインとの間にそれぞれ１個づつ
接続されているダイオードの使用数（２個）よりも少な
い個数で入力保護が可能となる。
間の電圧の正負に殆んど依存せず、電位差により特性が
決まるので、従来の入力保護回路において入力信号ライ
ンと電源ライン、接地ラインとの間にそれぞれ１個づつ
接続されているダイオードの使用数（２個）よりも少な
い個数で入力保護が可能となる。
【００３６】図５は、図４の入力保護回路の変形例とし
て、入力信号ラインと電源ライン、接地ラインとの間に
それぞれ１個づつ非線形素子４２が接続されている例を
示している。
て、入力信号ラインと電源ライン、接地ラインとの間に
それぞれ１個づつ非線形素子４２が接続されている例を
示している。
【００３７】さらに、上記非線形素子４２は、入力信号
の若干のアンダーシュート、オーバーシュートに対して
基板にキャリアを発生させることがないので、キャリア
が基板内を拡散して回路の誤動作をまねくおそれがな
い。
の若干のアンダーシュート、オーバーシュートに対して
基板にキャリアを発生させることがないので、キャリア
が基板内を拡散して回路の誤動作をまねくおそれがな
い。
【００３８】また、上記非線形素子４２は、ほぼコンタ
クトサイズで実現できるので、従来の入力保護回路に使
用されているダイオードよりも小さな面積で実現でき、
かつ、この面積に依存する浮遊容量を小さく実現できる
ので、入力保護回路のチップ占有面積が少なくて済み、
入力回路の高速動作が可能になる。
クトサイズで実現できるので、従来の入力保護回路に使
用されているダイオードよりも小さな面積で実現でき、
かつ、この面積に依存する浮遊容量を小さく実現できる
ので、入力保護回路のチップ占有面積が少なくて済み、
入力回路の高速動作が可能になる。
【００３９】なお、上記したように入力用ＭＯＳトラン
ジスタのゲート酸化膜の保護を目的とする場合には、上
記ゲート酸化膜の膜厚よりも非線形抵抗素子４２の絶縁
膜の膜厚を薄くし、ＦＮ電流が流れ易くしておく必要が
ある。
ジスタのゲート酸化膜の保護を目的とする場合には、上
記ゲート酸化膜の膜厚よりも非線形抵抗素子４２の絶縁
膜の膜厚を薄くし、ＦＮ電流が流れ易くしておく必要が
ある。
【００４０】図６は、入力保護回路の他の変形例を示し
ている。この入力保護回路においては、信号入力パッド
４０と非線形素子４２との間の入力信号ラインに第１の
抵抗素Ｒ１が挿入接続され、非線形素子４２と入力用Ｍ
ＯＳトランジスタのゲートとの間の入力信号ラインに第
２の抵抗素子Ｒ２が挿入接続されている。
ている。この入力保護回路においては、信号入力パッド
４０と非線形素子４２との間の入力信号ラインに第１の
抵抗素Ｒ１が挿入接続され、非線形素子４２と入力用Ｍ
ＯＳトランジスタのゲートとの間の入力信号ラインに第
２の抵抗素子Ｒ２が挿入接続されている。
【００４１】これにより、過大電圧入力時に、上記抵抗
素子と入力用ＭＯＳトランジスタのゲート容量との時定
数に従ってＭＯＳ素子のゲートが放電され、かつ、入力
用ＭＯＳトランジスタのゲートに印加される電圧は上記
抵抗素子と非線形素子の抵抗値とにより分割されるの
で、入力用ＭＯＳトランジスタのゲートへの高電圧の印
加時間を非常に短くすることが可能になるので、保護性
能が向上する。
素子と入力用ＭＯＳトランジスタのゲート容量との時定
数に従ってＭＯＳ素子のゲートが放電され、かつ、入力
用ＭＯＳトランジスタのゲートに印加される電圧は上記
抵抗素子と非線形素子の抵抗値とにより分割されるの
で、入力用ＭＯＳトランジスタのゲートへの高電圧の印
加時間を非常に短くすることが可能になるので、保護性
能が向上する。
【００４２】図７は、入力保護回路のさらに他の変形例
を示している。この入力保護回路においては、入力信号
ラインと電源ライン、接地ラインとの間に、それぞれ非
線形素子４２とダイオードＤとが直列に接続されてい
る。
を示している。この入力保護回路においては、入力信号
ラインと電源ライン、接地ラインとの間に、それぞれ非
線形素子４２とダイオードＤとが直列に接続されてい
る。
【００４３】これにより、通常の入力電圧範囲内では、
ダイオードＤはオフ状態であり、入力信号ラインに対す
る負荷容量が軽くなり、入力信号の若干のアンダーシュ
ート、オーバーシュートに対して電流は少ししか流れな
い。
ダイオードＤはオフ状態であり、入力信号ラインに対す
る負荷容量が軽くなり、入力信号の若干のアンダーシュ
ート、オーバーシュートに対して電流は少ししか流れな
い。
【００４４】これに対して、過大電圧入力時には、ダイ
オードＤはオン状態になり、非線形素子４２は低い抵抗
値となり、入力用ＭＯＳトランジスタのゲート酸化膜を
静電破壊から保護することができる。なお、本発明にお
ける非線形素子は一般的な回路に使用しても問題はな
く、特に保護回路に限定されるものではない。
オードＤはオン状態になり、非線形素子４２は低い抵抗
値となり、入力用ＭＯＳトランジスタのゲート酸化膜を
静電破壊から保護することができる。なお、本発明にお
ける非線形素子は一般的な回路に使用しても問題はな
く、特に保護回路に限定されるものではない。
【００４５】
【発明の効果】上述したように本発明によれば、安定な
非線形特性を有する抵抗素子を多結晶シリコン上あるい
は金属膜上に形成でき、しかも、半導体素子の配線層間
に薄い絶縁層を形成してなる抵抗素子を入力保護回路に
使用した場合には、入力回路の高速動作を可能とし、チ
ップ占有面積が少なくて済む入力保護回路を実現し得る
半導体装置およびその製造方法を提供することができ
る。
非線形特性を有する抵抗素子を多結晶シリコン上あるい
は金属膜上に形成でき、しかも、半導体素子の配線層間
に薄い絶縁層を形成してなる抵抗素子を入力保護回路に
使用した場合には、入力回路の高速動作を可能とし、チ
ップ占有面積が少なくて済む入力保護回路を実現し得る
半導体装置およびその製造方法を提供することができ
る。
【図１】本発明の半導体装置の製造方法の一実施例に係
る工程の一部を示す断面図。
る工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図１乃至図２の工程により形成されたＭＩＭ構
造を有する非線形素子の電圧・電流特性および抵抗特性
の一例を示す図。
造を有する非線形素子の電圧・電流特性および抵抗特性
の一例を示す図。
【図４】図１および図２の工程により形成された非線形
素子を使用した集積回路の入力保護回路の一例を示す回
路図。
素子を使用した集積回路の入力保護回路の一例を示す回
路図。
【図５】図４の入力保護回路の変形例を示す回路図。
【図６】図４の入力保護回路の他の変形例を示す回路
図。
図。
【図７】図４の入力保護回路のさらに他の変形例を示す
回路図。
回路図。
【図８】従来のＭＯＳ型集積回路の入力保護回路の一例
を示す回路図。
を示す回路図。
１２…第１層目の配線（ゲート電極を含む）、１３…Ｃ
ＶＤ酸化膜膜、１４…ＢＰＳＧ膜、１５、１８…レジス
トパターン、１６…第１の絶縁膜（薄い酸化膜）、１７
…金属の窒化膜（ＴｉＮ）、１９…第２層目の配線、２
０…保護絶縁膜。
ＶＤ酸化膜膜、１４…ＢＰＳＧ膜、１５、１８…レジス
トパターン、１６…第１の絶縁膜（薄い酸化膜）、１７
…金属の窒化膜（ＴｉＮ）、１９…第２層目の配線、２
０…保護絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−83256（ＪＰ，Ａ) 特開 昭57−45967（ＪＰ，Ａ) 特開 平２−238621（ＪＰ，Ａ) 特開 昭57−143865（ＪＰ，Ａ) 特開 昭63−141360（ＪＰ，Ａ) 特開 昭56−101765（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 27/06 H01L 21/822
Claims (3)
- 【請求項１】 半導体基板上の第１絶縁膜上に形成さ
れ、非線形特性を有する抵抗素子を備え、この抵抗素子
は、前記第１絶縁膜上に形成された第１層目の配線と、
この第１層目の配線上に形成された第２絶縁膜と、前記
第２絶縁膜に形成された開口内の前記第１層目の配線上
に形成され、抵抗体として働く酸化膜と、前記開口内の
前記酸化膜上に形成され、金属の窒化膜よりなる電極
と、前記電極上に形成された第２層目の配線とを具備す
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記抵抗素子は集積回路のＭＯＳ型入力回路の入力信号ラ
インと接地ラインもしくは電源ラインとの間に接続さ
れ、入力保護回路として使用されることを特徴とする半
導体装置。 - 【請求項３】 半導体基板上に多結晶シリコンを用いた
第１層目の配線を形成し、その上に層間絶縁膜を形成す
る工程と、前記多結晶シリコン上で非線形特性を有する
抵抗素子を形成しようとする部分以外をレジストでマス
クし、前記層間絶縁膜に対して異方性エッチングを行
い、前記多結晶シリコンの一部を露出させる工程と、前
記多結晶シリコンの露出部を熱酸化することによりその
表面に抵抗体として働く絶縁膜を形成する工程と、上記
絶縁膜上に金属の窒化膜よりなる電極材を堆積した後、
上記電極材のうちの必要な部分以外をレジストでマスク
し、前記電極材に対して異方性エッチングを行って電極
を形成する工程と、前記電極上に第２層目の配線を形成
する工程とを具備することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18356094A JP3272872B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18356094A JP3272872B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846056A JPH0846056A (ja) | 1996-02-16 |
| JP3272872B2 true JP3272872B2 (ja) | 2002-04-08 |
Family
ID=16137946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18356094A Expired - Fee Related JP3272872B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272872B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4514753B2 (ja) * | 2004-06-09 | 2010-07-28 | ローム株式会社 | レベルシフト回路及びこれを備えたスイッチングレギュレータ |
-
1994
- 1994-08-04 JP JP18356094A patent/JP3272872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846056A (ja) | 1996-02-16 |
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