JP3266684B2

JP3266684B2 - 可変単一遷移カウント回路並びに方法

Info

Publication number: JP3266684B2
Application number: JP02955893A
Authority: JP
Inventors: − デルタイジィ
Original assignee: テキサスインスツルメンツインコーポレイテツド
Priority date: 1991-12-30
Filing date: 1993-01-04
Publication date: 2002-03-18
Anticipated expiration: 2017-03-18
Also published as: JPH0619680A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は概括的には電子回路に関
し、具体的に言えば可変単一遷移カウント回路並びに方
法に関する。

【０００２】

【従来の技術】典型的な先入れ先出し（ＦＩＦＯ）メモ
リにおいて、該ＦＩＦＯが空いているか満ちているかを
決定するのに書込みインデックスと読出しインデックス
が用いられる。これらの書込み、読出しインデックスは
カウンタで維持することができる。書込み、読出しイン
デックスを維持するために同期バイナリカウンタを用い
ると、該同期バイナリカウンタの２以上のデジタル論理
ビットがクロック信号に応答して特別な時点で同時に変
化し、好ましくない遷移雑音や複合タイミング状態を生
じる。もし書込み、読出しインデックスを維持するため
に単一遷移カウンタを用いると、特別なクロック信号に
応答してカウンタの１デジタル論理ビットのみが変化す
る。

【０００３】書込みインデックスあるいは読出しインデ
ックスのどちらか一方を維持するためには、同期バイナ
リカウンタあるいは単一遷移カウンタをリセットして初
期値でカウントを開始するように初期設定する。典型的
には、カウンタの値は、カウンタがその最大値に達する
までクロック信号の正縁遷移に応答してインクリメント
を繰返す。カウンタがその最大値に達すると、クロック
信号の次の正縁遷移がカウンタを自動的にその初期値に
リセットする。設計によって、典型的なカウンタにおい
て、その初期値から出発しその最大値を経てまたその初
期値に戻る１サイクルのために必要なクロック信号の数
は２の累乗（２ｎ、ここでｎはカウンタのデジタル論理
ビットの数あるいはカウンタの出力信号の数）である。
典型的なカウンタにおいて、その初期値から出発しその
最大値を経てまたその初期値に戻る１サイクルのために
必要なクロック信号の数が２の累乗でないようにして可
変カウントを行なうことができる。バイナリカウンタで
そのような可変カウントを行なうには、カウンタが特定
の最大カウントに達したときデコーダがこれを検出し、
その時点でデコーダがバイナリカウンタをその初期値に
リセットする。しかし、そのような可変カウントを行な
うために単一遷移カウンタに同じアプローチをすること
は、デコーダが単一遷移カウンタをその初期値にリセッ
トしたときに、単一遷移カウンタの２以上の出力信号が
変化する可能性があるので好ましいことではない。ＦＩ
ＦＯにおいて、書込み、読出しインデックスのためには
可変カウントが好ましく、ＦＩＦＯの記憶領域の数が２
の累乗にする必要がない。

【０００４】

【発明が解決しようとする課題】その結果、クロック信
号に応答して可変単一遷移カウントのデジタル論理ビッ
トが１個だけ変化するようにした可変単一遷移カウント
方法ならびに回路が必要となってきた。本発明の目的
は、そのような可変単一遷移カウント方法および回路を
提供することにある。

【０００５】

【課題を解決するための手段】可変単一遷移カウント方
法および回路において、カウント信号がカウントライン
に提供される。方向制御ビットが方向制御ラインに出力
される。有意ビットが有意ビットラインに出力される。
上記カウント信号とインクリメント論理状態を有する上
記方向制御ビットに応答して第１の単一遷移カウントが
インクリメントされる。またこの第１の単一遷移カウン
トは、上記カウント信号とデクリメント論理状態を有す
る上記方向制御ビットに応答してデクリメントされる。
この第１の単一遷移カウントと上記有意ビットは第２の
単一遷移カウントを形成する。この第２の単一遷移カウ
ントは所定の値と比較され、第２の単一遷移カウントが
上記所定の値に等しいことに応答して比較信号が出力さ
れる。上記方向制御ビットと有意ビットが上記比較信号
に応答してトグルされ、上記第２の単一遷移カウントの
値が上記所定の値に応じて変化される。

【０００６】カウント信号に応答して単一遷移カウント
のただ１つのビットだけが変化することが本発明の１つ
の技術的特長である。

【０００７】初期値から最大値を通って再び初期値に戻
る１サイクルのカウントに必要なカウント信号の数が２
の累乗であることを必要としないように可変単一遷移カ
ウントが行なわれるということが、本発明のもう１つの
技術的特長である。

【０００８】可変単一遷移カウントを行なうためにデコ
ーダを必要としないということが、本発明のさらに別の
技術的特長である。

【０００９】ＦＩＦＯの記憶領域の数が２の累乗である
ことを必要としないということが本発明のさらに別の特
長である。

【００１０】

【実施例】本発明およびその利点のさらに完全な理解の
ために、以下添付の図面とともに以下の記載を参照され
たい。

【００１１】本発明の好適な実施例およびその利点は図
１乃至図４を参照することによって最もよく理解され
る。図中、類似し対応する構成部分は類似する符号を付
している。

【００１２】図１はＦＩＦ０の概念図である。メモリ位
置１００、１０１、１０２、１０３、１０４、１０５、
１０６、１０７は、図１に示すように、概念的に循環的
に配置される。書込みインデックスＷは新しいデータが
格納されるメモリ位置を指示する。新しいデータが指示
されたメモリ位置に格納された後、書込みインデックス
Ｗは次の隣接メモリ位置へとインクリメントされる。読
込みインデックスＲはデータが読み出されるメモリ位置
を指示する。データが指示されたメモリ位置から読み出
された後、読出しインデックスは次の隣接メモリ位置へ
とインクリメントされる。

【００１３】図１に示すように、書込みインデックスＷ
は初めは新しいデータがメモリ位置１００に書き込まれ
ることを指示している。データがメモリ位置１００に書
き込まれた後、書込みインデックスＷはインクレメント
されて新しいデータが次の隣接メモリ位置１０１に書き
込まれるように指示する。追加データがＦＩＦＯにおけ
る一連のメモリ位置に順次書き込まれる時には、データ
が最終的にメモリ位置１０７に書き込まれるまで、書込
みインデックスＷが各書込み動作後に次々とインクリメ
ントされて次の隣接メモリ位置を指示し、最後にリセッ
トされてメモリ位置１００を指示する。

【００１４】図１に示すように、読出しメモリＲは、初
めは、データがメモリ位置１００から読み出されること
を指示している。データがメモリ位置１００から読み出
された後、読出しインデックスＲはインクレメントされ
てデータが次の隣接メモリ位置１０１から読み出される
ように指示する。追加データがＦＩＦＯにおける一連の
メモリ位置から順次読み出される時には、データが最終
的にメモリ位置１０７から読み出されるまで、読出しイ
ンデックスＲは各読出し動作後に次々とインクリメント
されて次の隣接メモリ位置を指示し、最後にリセットさ
れてメモリ位置１００を指示する。

【００１５】もし書込みインデックスＷが引き続きイン
クリメントされて読出しインデックスＲによっても指示
されているメモリ位置を指示すると、その時にはＦＩＦ
Ｏは満杯であってり、データがいま指示されているメモ
リ位置から読み出され、読出しインデックスＲがインク
リメントされてもはや書込みインデックスＷと同じメモ
リ位置を指示しないようになるまで、ＦＩＦＯには追加
データは何も書き込まれない。またもし読出しインデッ
クスＲが引き続きインクリメントされて書込みインデッ
クスＷによって指示されているメモリ位置を指示する
と、その時にはＦＩＦＯは空であって、データがいま指
示されているメモリ位置に書き込まれ、書込みインデッ
クスＷがインクリメントされてもはや読出しインデック
スＲと同じメモリ位置を指示しないようになるまで、Ｆ
ＩＦＯからは追加データは何も読み出されない。

【００１６】図２はライン１２６上の書込みインデック
スＷの値とライン１２８上の読出しインデックスＲの値
との比較に基づき、ＦＩＦＯが満ちていることをしめす
満杯フラグ１２２と空いていることを示す空フラグ１２
４を生成する回路１２０の模範的実施例の概略構成図で
ある。データがＦＩＦＯに書き込まれるときには、書込
みクロックパルスがライン１３０上に入力され、書込み
インデックスカウンタ１３２は書込みインデックスＷを
インクリメントし、かつ、ラッチ１３６は出力１３４を
論理「１」にセットする。データがＦＩＦＯから読み出
される時には、読出しクロックパルスがライン１３８上
に入力され、読出しインデックスカウンタ１４０は読出
しインデックスＲをインクリメントし、かつ、ラッチ１
３６は出力１３４を論理「０」にリセットする。比較器
１４２は書込みインデックスＷを読出しインデックスＲ
と比較して、書込みインデックスＷが読出しインデック
スＲと等しいなら、信号１４４を論理「１」にセットす
る。その結果、信号１４４が論理「１」にセットされ、
かつ、出力１３４も論理「１」にセットされると、その
時は出力１３４と信号１４４は共に書込みインデックス
Ｗがインクリメントされて読出しインデックスＲと同じ
メモリ位置を指示していることを示しているので、ＡＮ
Ｄゲート１４６は満杯フラグ１２２を論理「１」にセッ
トし、ＦＩＦＯが満ちていることを示す。もし信号１４
４が論理「１」にセットされ、かつ、出力１３４が論理
「０」にリセットされているなら、その時にはは、読出
しインデックスＲがインクリメントされて書込みインデ
ックスＷと同じメモリ位置を指示していることを示して
いる。反転器１４８は出力１３４を反転し、ＡＮＤゲー
ト１５０が満杯フラグ１２４を論理「１」にセットして
ＦＩＦＯの空いていることを示す。書込みインデックス
Ｗが読出しインデックスＲと等しい時にＦＩＦＯが満ち
ていか空いているかを示すため、ラッチ１３６を、出力
１３４と均等な信号を出力するための別の選択回路と交
換してもよい。図２の回路をリセットすると、フリップ
フロップ１３６の出力１３４は論理「０」にリセットさ
れる。さらに、リセットライン１３１を行使することに
よって書込みカウント１２６と読出しカウント１２８が
それぞれゼロカウントにリセットされ、比較器１４２の
信号１４４が論理「１」にセットされ、かつ、その結果
として空フラグ１２４が論理「１」にセットされてＦＩ
ＦＯが空であることを示す。

【００１７】図３は全体を符号１６０で示す可変単一遷
移カウント回路の好ましい実施例を示す概略電気回路図
である。ライン１６２上のリセット信号は、グレイコー
ド単一遷移カウンタ１６６のリセット入力１６４、Ｔ型
フリップフロップ１７０のリセット入力１６８、Ｔ型フ
リップフロップ１７４のセット入力１７２、および反転
器１７６の入力に結合されている。カウントまたはクロ
ック信号１７８はフリップフロップ１７４のクロック入
力１８０および反転器１８２の入力に結合されている。

【００１８】反転器１７６の出力はＮＡＮＤゲート１８
６の第１入力１８４に結合されている。ＮＡＮＤゲート
１８６の出力１８８はＮＡＮＤゲート１９２の第１入力
１９０に結合される。ＮＡＮＤゲート１９２の出力はＮ
ＡＮＤゲート１８６の第２入力１９６に結合されてい
る。ＮＡＮＤゲート１８６の第３入力１９８はＮＡＮＤ
ゲート２０２の出力２００に結合されている。ＮＡＮＤ
ゲート１９２の第２入力２０４はＮＡＮＤゲート２０８
の出力２０６に結合されている。ＮＡＮＤゲート２０２
の第１入力２１０はＮＡＮＤゲート２０８の第１入力２
１２および反転器２１４の出力に結合されている。ＮＡ
ＮＤゲート２０８の第１入力は反転器２１８の出力に結
合されている。ＮＡＮＤゲート２０２の第２入力２２０
は反転器２１８の入力およびノード２２２に結合されて
いる。反転器１８２の出力はＮＯＲゲート２２６の第１
入力２２４、ＮＯＲゲート２３０の第１入力２２８、Ｎ
ＡＮＤゲート２３４の第１入力２３２、および反転器２
３６の入力に結合されている。反転器２３６の出力は反
転器２３８の入力に結合され、反転器２３８の出力は反
転器２４０の入力に結合されている。反転器２４０の出
力はＮＡＮＤゲート２３４の第２入力２４２に結合され
ている。ＮＡＮＤゲート２３４の出力２４４は反転器２
１４の入力に結合されている。ＮＯＲゲート２２６の第
２入力２４６はＮＡＮＤゲート１８６の出力１８８およ
び反転器２４８の入力に結合されている。反転器２４８
の出力はＮＯＲゲート２３０の第２入力２５０に結合さ
れている。ＮＯＲゲート２３０の出力２５２はグレイコ
ード単一遷移カウンタ１６６のクロック入力２５４に結
合されている。ＮＯＲゲート２２６の出力２５６はフリ
ップフロップ１７０のクロック入力２５８に結合されて
いる。フリップフロップ１７０のＴ入力２６０は論理
「１」を示す高圧源に結合されている。フリップフロッ
プ１７４のＴ入力２６２は論理「１」に結合されてい
る。フリップフロップ１７４の「不可視」ビット出力２
６４はグレイコード単一遷移カウンタ１６６の「不可
視」ビット入力２６６に結合されている。グレイコード
単一遷移カウンタ１６６の出力２６８ａ、２６８ｂ、２
６８ｃ、２６８ｄは比較器２７２の入力２７０ａ、２７
０ｂ、２７０ｃ、２７０ｄにそれぞれ結合されている。
グレイコード単一遷移カウンタ１６６の出力２６８ａ−
ｄは、さらに、比較器２７６の入力２７４ａ、２７４
ｂ、２７４ｃ、２７４ｄにそれぞれ結合されている。グ
レイコード単一遷移カウンタ１６６の出力２６８ａ−ｄ
はそれぞれ単一遷移カウンタ出力２７８ａ（Ｑ_０）、２
７８ｂ（Ｑ_１）、２７８ｃ（Ｑ_２）、２７８ｄ（Ｑ_３）
を形成する。フリップフロップ１７０の出力２８０は比
較器２７２の入力２７０ｅおよび比較器２７６の入力２
７４ｅに結合され、また、フリップフロップ１７０の出
力２８０は単一遷移カウンタ出力２７８ｅ（Ｑ_４）を形
成する。比較器２７２の平行５ビット比較データ入力２
８２はレジスタ２８６の平行５ビット比較データ出力２
８４に結合されている。レジスタ２８６の平行５ビット
データ入力２８８は平行５ビットデータ源に結合されて
いる。レジスタ２８６のクロック入力２９２は負荷信号
２９４に結合されている。比較器２７６の平行５ビット
比較データ入力２９６はレジスタ３００の平行５ビット
比較データ出力２９６に結合されている。レジスタ３０
０の平行５ビットデータ入力３０２は平行５ビットデー
タ源３０４に結合されている。レジスタ３００のクロッ
ク入力３０６は負荷信号３０８に結合されている。比較
器２７２の出力３１０はＮＯＲゲート３１４の第１入力
３１２に結合されている。比較器２７６の出力３１６は
ＮＯＲゲート３１４の第２入力３１８に結合されてい
る。ＮＯＲゲート３１４の出力３２０はＤ型フリップフ
ロップ３２４のＤ入力３２２およびノード３２６に結合
されている。フリップフロップ３２４のセット入力３３
２はライン１６２上のリセット信号に結合されている。
フリップフロップ３２４のクロック入力３３４はクロッ
ク信号１７８に結合されている。

【００１９】図４は好ましい実施例のモジュール化され
たグレイコード単一遷移カウンタ４００の概略的電気回
路図である。グレイコード単一遷移カウンタ４００は図
３のグレイコード単一遷移カウンタ１６６を形成する。
入力モジュール４０２はセル４０４に結合され、セル４
０４はセル４０６に結合されている。セル４０６はセル
４０８に結合され、セル４０８はセル４１０に結合され
ている。図４に示すように、セル４０４と４０８はモジ
ュール１の複製である。セル４０６と４１０はモジュー
ル２の複製である。カウンタ４００は出力４１２（再上
位ビットＱ_３）、４１４（Ｑ_２）、４１６（Ｑ_１）、４
１８（再下位ビットＱ_０）上にグレイコード単一遷移カ
ウントを提供する。出力４１２はセル４１０によって提
供され、出力４１４はセル４０８によって提供され、出
力４１６はセル４０６によって提供され、出力４１８は
セル４０４によって提供される。図４に示す方法でモジ
ュール１とモジュール２を交互に複製することによっ
て、ビットがモジュール化グレイコード単一遷移カウン
タ４００に加えられ、規定の最大出力を得ることができ
る。例えば、（図示されない）付加ビット（Ｑ_４）は、
セル４１０を正確に複製されたモジュール１から成る付
加セルに結合することによって、モジュール化グレイコ
ード単一遷移カウンタ４００の再上位ビットとして加え
ることができる。

【００２０】出力４１２−４１８に加えて、「不可視」
ビットはフリップフロップ４２６の反転出力４２０上で
入力モジュール４０２によって提供される。表１はイン
クリメントモード、デクリメントモードの両方に対して
出力４２０上に提供される「不可視」ビットの対応値に
従ってカウンタ４００により出力される連続的なグレイ
コード値を示す。

【００２１】

【表１】

【００２２】表１に示すように、「不可視」ビットは、
連続する各カウントで、「０」と「１」間でトグルす
る。連続する各カウントで、前カウントの「不可視」ビ
ットが「１」の論理値をもつときのみ、Ｑ_０は「０」と
「１」間でトグルする。連続する各カウントで、前カウ
ントのＱ_０が「１」の論理値をもち、前のカウントの
「不可視」ビットが「０」の論理値をもつときのみ、Ｑ
_１は「０」と「１」間でトグルする。連続する各カウン
トで、前のカウントのＱ_１が「１」の論理値をもち、前
のカウントのＱ_０および「不可視」ビットがそれぞれ
「０」の論理値をもつときのみ、Ｑ_２は「０」と「１」
間でトグルする。連続する各カウントで、前のカウント
のＱ_２が「１」の論理値をもち、前のカウントのＱ_１、
Ｑ_０および「不可視」ビットがそれぞれ「０」の論理値
をもつときのみ、Ｑ_３は「０」と「１」間でトグルす
る。表１のこれらのルールを適用して、「不可視」ビッ
トはカウントの方向を制御して連続する各カウントが前
のカウントに比してインクリメントされているかデクリ
メントされているかを決定する。

【００２３】図４において、リセット信号ライン４２２
はＴ型フリップフロップ４２６のリセット入力４２４、
Ｔ型フリップフロップ４３０ａ、４３０ｂの各リセット
入力４２８ａ、４２８ｂ、および、Ｔ型フリップフロッ
プ４３４ａ、４３４ｂの各リセット入力４３２ａ、４３
２ｂにそれぞれ結合されている。カウント信号ライン４
３６はフリップフロップ４３０ａ、４３０ｂの各クロッ
ク入力４３８ａ、４３８ｂ、および、フリップフロップ
４３４ａ、４３４ｂの各クロック入力４４０ａ、４４０
ｂにそれぞれ結合されている。カウント信号ライン４３
６はさらに反転器４４２を介してＮＡＮＤゲート４４６
の第１入力４４４に結合されている。アップダウン（Ｕ
／Ｄ）信号４４８は反転器４５０を介してＮＡＮＤゲー
ト４４６の第２入力４５２に結合されている。ＮＡＮＤ
ゲート４４６の出力４５４はフリップフロップ４２６の
クロック入力４５６に結合されている。フリップフロッ
プ４２６の入力４５８は論理「１」に結合されている。
フリップフロップ４２６の反転出力４２０はフリップフ
ロップ４３０ａの入力４６０ａ、および、ＮＯＲゲート
４６４ａの第１入力４６２ａに結合されている。ＮＯＲ
ゲート４６４ａの第２入力４６６ａは接地ライン４６８
に結合されている。フリップフロップ４３０ａの非反転
出力４７０ａは出力４１８（Ｑ_０）、および、ＮＡＮＤ
ゲート４７４ａの第１入力４７２ａに結合されている。
ＮＡＮＤゲート４７４ａの第２入力４７６ａはＮＯＲゲ
ート４６４ａの出力４７８ａに結合されている。ＮＡＮ
Ｄゲート４７４ａの出力４８０ａはフリップフロップ４
３４ａの反転入力４８２ａ、および、ＮＡＮＤゲート４
８６ａの第１入力４８４ａに結合されている。ＮＡＮＤ
ゲート４８６ａの第２入力４８８ａはＮＯＲゲート４６
４ａの出力４７８ａに結合されている。フリップフロッ
プ４３４ａの非反転出力４９０ａは出力４１６（Ｑ_１）
に結合されている。フリップフロップ４３４ａの反転出
力４９２ａはＮＯＲゲート４９６ａの第１入力４９４ａ
に結合されている。ＮＯＲゲート４９６ａの第２入力４
９８ａはＮＡＮＤゲート４８６ａの出力５００ａに結合
されている。ＮＯＲゲート４９６ａの出力５０２ａはフ
リップフロップ４３０ｂａの入力４６０ｂ、および、Ｎ
ＯＲゲート４６４ａの第１入力４６２ｂに結合されてい
る。ＮＯＲゲート４６４ｂの第２入力４６６ｂはＮＡＮ
Ｄゲート４８６ａの出力５００ａに結合されている。フ
リップフロップ４３０ｂの非反転出力４７０ｂは出力４
１４（Ｑ_２）、および、ＮＡＮＤゲート４９６ｂの第１
入力４７２ｂに結合されている。ＮＡＮＤゲート４７４
ｂの第２入力４７６ｂはＮＯＲゲート４６４ｂの出力４
７８ｂに結合されている。ＮＡＮＤゲート４７４ｂの出
力４８０ｂはフリップフロップ４３４ｂの反転出力４８
２ｂ、および、ＮＡＮＤゲート４８６ｂの第１入力４８
４ｂに結合されている。ＮＡＮＤゲート４８６ｂの第２
入力４８８ｂはＮＯＲゲート４６４ｂの出力４７８ｂに
結合されている。フリップフロップ４３４ｂの非反転出
力４９０ｂは出力４１２（Ｑ_３）に結合されている。フ
リップフロップ４３４ｂの反転出力４９２ｂはＮＯＲゲ
ート４９６ｂの第１入力４９４ｂに結合されている。Ｎ
ＯＲゲート４９６ｂの第２入力４９８ｂはＮＡＮＤゲー
ト４８６ｂの出力５００ｂに結合されている。ＮＯＲゲ
ート４９６ｂの出力５０２ｂおよびＮＡＮＤゲート４８
６ｂの出力５００ｂは、セル４０６がセル４０８に結合
されるのと同様な方法で、モジュール１の複製から成る
追加セルに任意に結合できる。

【００２４】モジュール化グレイコード単一遷移カウン
タ４００は表１との関連において述べたルールにしたが
って動作する。リセット信号ライン４２２が確立されて
いるとき、出力Ｑ_３、Ｑ_２、Ｑ_０はそれぞれ「０」の論
理値にリセットされ、出力４７０ａ−ｂおよび４９０ａ
−ｂはそれぞれ「１」の論理値にセットされ、出力４７
０ａ−ｂおよび４９０ａ−ｂはそれぞれ「０」の論理値
にリセットされる。

【００２５】別の実施例においては、リセット信号ライ
ン４２２はフリップフロップ４３０ａ、４３０ｂ、４３
４ａ、４３４ｂの（図示されない）一つあるいはそれ以
上のセット入力に結合され、出力Ｑ_３、Ｑ_２、Ｑ_１、Ｑ
_０の一つあるいはそれ以上がリセット信号ライン４２２
が確立されているとき「１」の論理値にセットされる。
このようにして、出力Ｑ_３、Ｑ_２、Ｑ_１、Ｑ_０は、リセ
ット信号ライン４２２がフリップフロップ４３０ａ、４
３０ｂ、４３４ａ、４３４ｂのいずれかのリセット入力
に結合されているかセット入力に結合されているかによ
って、リセット信号ライン４２２が確立されているとき
規定値に初期化されうる。同様に、リセット信号ライン
４２２は、代わりに、フリップフロップ４２６の（図示
されない）セット入力に結合され、リセット信号ライン
４２２が確立されているとき「０」の倫理値にリセット
されるうる。この様にして、フリップフロップ４２６の
出力４２０によって提供される「不可視」ビットは、リ
セット信号ライン４２２がフリップフロップ４２６のリ
セット入力に結合されているかセット入力に結合されて
いるかによって、「１」あるいは「０」の論理値に初期
化されうる。

【００２６】好ましい実施例においては、アップダウン
（Ｕ／Ｄ）信号４８８は初めはローの状態（論理
「０」）にリセットされており、その結果、ＮＡＮＤゲ
ート４４６の入力４５２はハイ（論理「１」）であり、
もしカウント信号ライン４３６がローならば、ＮＡＮＤ
ゲート４４６の入力４５２はハイであり、ＮＡＮＤゲー
ト４４６の出力４５４はその結果ローであり、カウント
信号ライン４３６の論理状態を反映する。同様に、もし
カウント信号ライン４３６がハイならば、ＮＡＮＤゲー
ト４４６の入力４４４はローであり、ＮＡＮＤゲート４
４６の出力４５４はその結果ハイであり、カウント信号
ライン４３６の論理状態を反映する。（フリップフロッ
プ４２６のクロック入力４５６に結合されている）ＮＡ
ＮＤゲート４４６の出力４５４はアップダウン（Ｕ／
Ｄ）信号４４８がローであるときカウント信号４３６の
論理状態を反映するから、そして、出力４２０（「不可
視」ビット）は初めは「１」の論理値にセットされてい
るから、カウント信号ライン４３６の各正縁遷移は、初
めは、表１に関連して上述されたルールに従って、出力
４１２−４１８（Ｑ_３、Ｑ_２、Ｑ_１、Ｑ_０）上のインク
リメントされたグレイコード単一遷移カウントである。

【００２７】フリップフロップ４３０ａの出力４７０ａ
（Ｑ_０）は、（フリップフロップ４３０ａのステータス
入力４６０ａに結合されている）「不可視」ビット出力
４２０が「１」の論理値をもつとき、「０」と「１」間
でトグルする。フリップフロップ４３４ａの出力４９０
ａ（Ｑ_１）は、（フリップフロップ４３４ａの反転ステ
ータス入力４８２ａに結合されている）ＮＡＮＤゲート
４７４ａの出力４８０ａが「０」の論理値をもち、出力
４７０ａ（Ｑ_０）が「１」の論理値を持つことと共に
「不可視」ビット出力４２０が（「１」の論理値を持っ
ているＮＯＲゲート４６４ａの指示出力４７８ａによっ
て示される）「０」の論理値を持つことを示すときに、
「０」と「１」間でトグルする。

【００２８】フリップフロップ４３０ｂの出力４７０ｂ
（Ｑ_２）は、（フリップフロップ４３０ｂのステータス
入力４６０ｂに結合されている）ＮＯＲゲート４９６ａ
の出力５０２ａが「１」の論理値をもつときに「０」と
「１」間でトグルする。出力５０２ａが「１」の論理値
をもつことは、出力４９０ａ（Ｑ_１）が「１」の論理値
を持つことを示すとともに、出力４７０ａ（Ｑ_０）と
「不可視」ビット出力４２０がそれぞれ「０」の論理値
を持つことを示す。（出力４９０ａ（Ｑ_１）が「１」の
論理値を持つことは反転出力４９２ａが「０」の論理値
を持つことによって示され、出力４７０ａ（Ｑ_０）と
「不可視」ビット出力４２０がそれぞれ「０」の論理値
を持つことは、ＮＯＲゲート４６４ａの出力４７８ａが
「１」の論理値を持ち、ＮＡＮＤゲート４７４ａの出力
４８０ａが「０」の論理値をもち、従ってＮＡＮＤゲー
ト４８６ａの指示出力５００ａが「１」の論理値を持つ
ことによって示される。）

【００２９】フリップフロップ４３４ｂの出力４９０ｂ
（Ｑ_３）は、（フリップフロップ４３４ｂの反転ステー
タス入力４８２ｂに結合されている）ＮＡＮＤゲート４
７４ｂの出力４８０ｂが「０」の論理値をもつときに
「０」と「１」間でトグルする。出力４８０ｂが「０」
の論理値をもつことは、出力４７０ｂ（Ｑ_２）が「１」
の論理値を持つこと、および出力４９０ａ（Ｑ_１）と出
力４７０ａ（Ｑ_０）と「不可視」ビット出力４２０がそ
れぞれ「０」の論理値を持つことを示す。（出力４９０
ａ（Ｑ_１）と出力４７０ａ（Ｑ_０）と「不可視」ビット
出力４２０がそれぞれ「０」の論理値を持つことは、Ｎ
ＯＲゲート４６４ａの出力４７８ａが「１」の論理値を
持っていることによって、および、ＮＡＮＤゲート４７
４ａの出力４８０ａもまた「１」の論理値をもち、従っ
てＮＡＮＤゲート４８６ａの出力５００ａが「０」の論
理値を持っていることによって示されるとともに、フリ
ップフロップ４３４ａの反転出力４９２ａが「１」の論
理値をもち、従ってＮＯＲゲート４６４ｂの各入力４６
６ｂ、４６４ｂがそれぞれ「０」の論理値をもってＮＯ
Ｒゲート４６４ｂの指示出力４７８ｂが「１」の論理値
をもつことによって示される。）

【００３０】その結果、モジュール化グレイコード単一
遷移カウンタ４００は表１に関連して上述したルールに
従って、グレイコード単一遷移カウントを出力する。表
１のルールを適用して、「不可視」ビット出力４２０は
カウント方向を制御して連続する各カウントが前のカウ
ントに比してインクリメントされているかデクリメント
されているかを決定する。

【００３１】リセット信号ライン４２２が確立されてい
るとき、出力４１２（Ｑ_３）、４１４（Ｑ_２）、４０６
（Ｑ_１）、４１８（Ｑ_０）はそれぞれ「０」の論理値を
もつ。リセット信号ラインが確立されると、その結果、
「不可視」ビット出力４２０が「１」の論理値にセット
され、それによって、グレイコード単一遷移カウンタ４
００を表１によるインクリメントモードにする。それに
続いて、グレイコード単一遷移カウンタ４００は、同時
に出力４１２（Ｑ_３）、４１４（Ｑ_２）、４１６
（Ｑ_１）、４１８（Ｑ_０）をそのままにしつつ、「不可
視」ビット出力４２０を「０」と「１」間でトグルする
ことによって表１によるデクリメントモードにするかも
しれない。こうして、グレイコード単一遷移カウンタ４
００は、カウント信号ライン４３６がロー状態である任
意の時点で正パルスをアップダウン（Ｕ／Ｄ）信号４４
８に与えることによってデクリメントモードにされるか
もしれない。そして、その場合、アップダウン信号４４
８に与えられる正パルスはＮＡＮＤゲート４４６の入力
４５２においては負パルスとなり、その結果、フリップ
フロップ４５６のクロック入力４５６に与えられるＮＡ
ＮＤゲート４４６の出力４５４での正パルスとなり、そ
れによってフリップフロップ４３０ａ−ｂ、４３４ａ−
ｂの出力を変えることなしに「不可視」ビット出力をト
グルする。そのような正パルスがアップダウン（Ｕ／
Ｄ）信号４４８に与えられたのち、アップダウン（Ｕ／
Ｄ）信号４４８は前のロー状態に戻り、（フリップフロ
ップ４２６のクロック入力４５６に結合された）ＮＡＮ
Ｄゲート４４６の出力４５４はカウント信号ライン４３
６の論理状態を映すその通常動作を再開する。グレイコ
ード単一遷移カウンタ４００は、カウント信号ライン４
３６がロー状態である任意の時点で他の正パルスがアッ
プダウン（Ｕ／Ｄ）信号４４８に与えられるなら、デク
リメントモードからインクリメントモードに戻る。別の
実施例においては、インクリメントモードとデクリメン
トモードとの間のスイッチングは、縁検出回路を（Ｕ／
Ｄ）信号４４８と反転器４５０との間に挿入することに
よってレベルトグルできる。こうして、モジュール化グ
レイコード単一遷移カウンタ４００は、前のアプローチ
と比べて比較的少ない数の論理ゲートで、比較的小量の
パワーを消費して、そして、比較的小さな集積回路範囲
を占有して、表１に関連して上述したインクリメントカ
ウントのアプローチとデクリメントカウントのアプロー
チの両方を実行する。カウンタ４００は、比較的少ない
数の論理ゲートであるため、比較的速いカウント速度を
もつ。その上、グレイコード単一遷移カウンタ４００の
モジュール化デザインは、特に、ＡＳＩＣコンパイラプ
ログラムによって作られる集積回路デザインがより簡単
化され、動作特性においてより容易に故障検査でき、よ
り容易に分析できるようなＡＳＩＣコンパイラプログラ
ムによく適合する。グレイコード単一遷移カウンタ４０
０は図３のグレイコード単一遷移カウンタ１６６とＴ型
フリップフロップ１７４を形成する。具体的には、図４
のライン４２２上のリセット信号は図３のライン１６２
上のリセット信号に対応し、図４のカウント信号４３６
は図３のクロック信号に対応し、図４の「不可視」ビッ
ト出力４２０は図３の「不可視」ビット出力２６４に対
応し、図４の出力４１２は図３の出力２６８ｄに対応
し、図４の出力４１４は図３の出力２６８ｃに対応し、
図４の出力４１６は図３の出力２６８ｂに対応し、そし
て、図４の出力４１８は図３の出力２６８ａに対応す
る。

【００３２】図３を参照して、表２はインクリメントと
デクリメントの両カウントモードに対してフリップフロ
ップ１７４の出力２６４上で提供される「不可視」ビッ
トの対応値に沿って、可変単一遷移カウント回路１６０
によって出力される連続単一遷移値を示す。

【００３３】

【表２】

【００３４】以上、表１に関連して述べたカウントルー
ルはさらに表２に適用される。加えて連続する各カウン
トにおいて、前のカウントのＱ_３が「１」のデジタル値
をもち、Ｑ_２、Ｑ_１、Ｑ_０および前のカウントの「不可
視」ビットがそれぞれ「０」のデジタル値をもつときの
み、Ｑ_４は「０」と「１」間でトグルする。表１と表２
のルールとに一貫して、「不可視」ビットは連続する各
カウントが前のカウントと比してインクリメントされて
いるかデクリメントされているかを制御する。重要なの
は、表２において、十進値１５と１６のための単一遷移
コードはＱ_３、Ｑ_２、Ｑ_１、Ｑ_０に対して同一である。
Ｑ_４のみと「不可視」ビットは十進値１５と１６のため
の単一遷移コード間で異なる。その結果、十進値１５は
Ｑ_３、Ｑ_２、Ｑ_１、Ｑ_０に関して十進値１６に対応す
る。この十進値１５と１６のための単一遷移コード間の
同様な対応関係は、十進値１４と１７、１３と１８、１
２と１９、１１と２０、１０と２１、９と２２、８と２
３、７と２４、６と２５、５と２６、４と２７、３と２
８、２と２９、１と３０、そして、０と３１のための単
一遷移コード間にもまた存在する。こうして、十進値０
−１５のための表２における最下位４ビット（Ｑ_３、Ｑ
_２、Ｑ_１、Ｑ_０）のインクリメント単一遷移カウントシ
ーケンスは、図４に関連してさらにこれまで述べた表１
による最下位４ビット（Ｑ_３、Ｑ_２、Ｑ_１、Ｑ_０）のデ
クリメントグレイコードカウントシーケンスとは十進値
１６−３１に対して逆、あるいは、「鏡像」となる。例
えば、十進値３１は十進値０の鏡像であり、十進値１６
は十進値１５の鏡像である。その結果、表２の単一遷移
コードの最下位４ビットは、図４のグレイコード単一遷
移カウンタ４００の機能をもつ任意の単一遷移カウンタ
によって、まず最初は、その４ビット単一遷移カウント
を０の十進値から０から１５の任意の特定の十進値へ増
加し、それから、その最下位４ビット（Ｑ_３、Ｑ_２、Ｑ
_１、Ｑ_０）を変えることなくＱ_４と「不可視」ビットを
トグルすることによって（さらに以上述べた関係に従っ
て）その特定十進値からその対応する十進値へ効果的に
ジャンプして、それから、（Ｑ_４が１であるとき、表２
における５ビット単一遷移コードを３１の十進値へと増
加するのに等しい）表１に従ってその４ビット単一遷移
カウントを０の十進値へと減少させ、それから、その最
下位４ビット（Ｑ_３、Ｑ_２、Ｑ_１、Ｑ_０）を変えること
なくＱ_４と「不可視」ビットをトグルすることによって
その３１の十進値からそれに対応する０の十進値へと効
果的にジャンプすることによって、完遂される。

【００３５】伝統的には、図２に示すようなカウントシ
ーケンスを提供するための５ビット単一遷移カウント回
路は、０の十進値からカウントしはじめ、再び０の十進
値に戻るのに３２カウントを要し、また０から３２カウ
ントの同じシーケンスが繰り返される。好ましい実施例
の重要な点は、回路１６０が、一つの出力のみ（Ｑ_４、
Ｑ_３、Ｑ_２、Ｑ_１またはＱ_０）がクロック信号に応じて
特別な時点で変化し、かつ、可変カウント数が０の十進
値からその可変カウント数を経て０の十進値へ戻り、同
じ可変カウント数が繰り返されるのに要求される、可変
単一遷移カウントシーケンスを完遂するという点であ
る。例えば、回路１６０は、４ビットグレイコード単一
遷移カウンタ１６６に表２の最下位４ビットを十進値０
から十進値５までインクリメントさせることによって、
３２よりもむしろ、１２の可変カウントを成し遂げる。
十進値５へのインクリメントの後、次のクロック信号は
その単一遷移カウントを十進値５から十進値６へはイン
クリメントしないで、代わりに、単純にＱ_４と「不可
視」ビットをトグルし、それによって、以上述べた関係
に従って十進値５からそれに対応する十進値２６へジャ
ンプし、かつ、それによって、４ビットグレイコードカ
ウンタ１６６をデクリメントモードにおく。その単一遷
移カウントシーケンスは、その後、４ビットグレイコー
ド単一遷移カウンタ１６６にその最下位４ビット
（Ｑ_３、Ｑ_２、Ｑ_１、Ｑ_０）を表１に従ってデクリメン
トさせることによって続けられる。その最下位４ビット
を５の十進値から０の十進値へとデクリメントした（そ
の結果、５ビットグレイコードカウントは３１の十進値
をもち、Ｑ_４が「１」の論理値をもつという事実が与え
られる）後、次のクロック信号は単純にＱ_４と「不可
視」ビットをトグルして、単一遷移カウントをその対応
する３１の十進値から十進値０へと戻す。十進値０へと
戻した後、１２カウント（１、２、３、４、５、２６、
２７、２８、２９、３０、３１、０の５ビットグレイコ
ードカウント十進値）の同じシーケンスが繰り返され
る。したがって、可変カウントが、単一遷移カウントが
０の十進値から特定の偶数の単一遷移カウントを介して
また０の十進値へと戻り同じ可変数のカウントが繰り返
されるのに要求されるように、偶数カウントが特定さ
れ、完遂されうる。

【００３６】３２カウントシーケンスは、Ｑ_４と「不可
視」ビットをトグルして以上述べた関係に従って十進値
１５とそれに対応する十進値１６の単一遷移コード間を
ジャンプさせることに寄って成し遂げられる。同様に、
３０カウントシーケンスは、十進値１４とそれに対応す
る十進値１７の単一遷移コード間をジャンプすることに
よって成し遂げられ、２８カウントシーケンスは、十進
値１３とそれに対応する十進値１８の単一遷移コード間
をジャンプすることによって成し遂げられ、２６カウン
トシーケンスは、十進値１２とそれに対応する十進値１
９の単一遷移コード間をジャンプすることによって成し
遂げられ、２４カウントシーケンスは、十進値１１とそ
れに対応する十進値２０の単一遷移コード間をジャンプ
することによって成し遂げられ、２２カウントシーケン
スは、十進値１０とそれに対応する十進値２１の単一遷
移コード間をジャンプすることによって成し遂げられ、
２０カウントシーケンスは、十進値９とそれに対応する
十進値２２の単一遷移コード間をジャンプすることによ
って成し遂げられ、１８カウントシーケンスは、十進値
８とそれに対応する十進値２３の単一遷移コード間をジ
ャンプすることによって成し遂げられ、１６カウントシ
ーケンスは、十進値７とそれに対応する十進値２４の単
一遷移コード間をジャンプすることによって成し遂げら
れ、１４カウントシーケンスは、十進値６とそれに対応
する十進値２５のグレイコード間をジャンプすることに
よって成し遂げられ、１２カウントシーケンスは、十進
値５とそれに対応する十進値２６の単一遷移コード間を
ジャンプすることによって成し遂げられ、１０カウント
シーケンスは、十進値４とそれに対応する十進値２７の
単一遷移コード間をジャンプすることによって成し遂げ
られ、８カウントシーケンスは、十進値３とそれに対応
する十進値２８の単一遷移コード間をジャンプすること
によって成し遂げられ、６カウントシーケンスは、十進
値２とそれに対応する十進値２９の単一遷移コード間を
ジャンプすることによって成し遂げられ、４カウントシ
ーケンスは、十進値１とそれに対応する十進値３０の単
一遷移コード間をジャンプすることによって成し遂げら
れ、そして、２カウントシーケンスは、十進値０とそれ
に対応する十進値３１の単一遷移コード間をジャンプす
ることによって成し遂げられる。もしカウントシーケン
スを小さくしたいなら、グレイコード単一遷移カウンタ
１６６のビット数を減らすことができる。例えば、上述
の１６カウントシーケンスを得るには、グレイコード単
一遷移カウンタ１６６は単に３ビットを提供すればよ
い。なぜなら、グレイコード単一遷移カウンタ１６６は
単に十進値０から十進値７までをカウントすることが要
求されるだけであるから。その結果、Ｑ_３は不要にな
る。全ての場合に、フリップフロップ１７０からのＱ_４
は図３の回路１６０の単一遷移可変カウントの最上位ビ
ットである。

【００３７】回路１６０は、任意のビット数をもつ単一
遷移カウントのための可変グレイコードカウントシーケ
ンスを得るよう適当に修正できる。任意のビット数をも
つ単一遷移カウントでは、残りの最下位ビットによって
形成される単一遷移カウントが図４のグレイコードカウ
ンタ４００の機能をもつ任意の単一遷移カウンタによっ
てインクリメントされデクリメントされるように、か
つ、最上位ビットと「不可視」ビットをトグルして可変
カウントが或特定の十進値とそれに対応する十進値の単
一遷移コード間を移動することのよってえられるよう
に、最上位ビットは残りの最下位ビットから分離されう
る。その結果、もし単一遷移コードがＮビットを持って
いるなら、２から２^Ｎの任意の偶数カウントをもつ可変
単一遷移カウントが得られる。

【００３８】図３において、回路１６０は、最下位ビッ
トであるライン２７８ａ（Ｑ_０）、最上位ビットである
ライン２７８ｅ（Ｑ_４）を含めたライン２７８ａ−ｅ上
の５ビット単一遷移カウントを提供する。回路１６０
は、２から２^５（２^５＝３２）の任意の偶数のカウント
数をもつ可変単一遷移カウントを提供する。レジスタ３
００は、データ入力３０４を負荷信号３０８の正縁遷移
に応じて比較データ出力２９８上へ取り込む。ライン１
６２上のリセット信号の確立の上に、フリップフロップ
２６４の「不可視」ビット出力２６４は論理「１」にセ
ットされ、最上位ビットＱ_４（フリップフロップ１７０
の出力信号２７８ｅ）は論理「０」にリセットされ、そ
して、グレイコード単一遷移カウンタ１６６の出力信号
２７８ａ−ｄ（Ｑ_３、Ｑ_２、Ｑ_１、Ｑ_０）はそれぞれ論
理「０」にリセットされる。

【００３９】さらに、ライン１６２上のリセット信号が
確立すると、ＮＡＮＤゲート１８６の入力１８４は論理
「０」にリセットされ、その結果、ＮＡＮＤゲート１８
６の出力１８８は論理「１」にセットされ、その結果、
ＮＯＲゲート２２６の出力２５６は論理「０」にリセッ
トされ、その結果、ＮＡＮＤゲート１９２の入力１９０
は論理「１」にセットされる。好ましい実施例において
は、ノード３３０はノード２２２に結合される。こうし
て、ライン１６２上のリセット信号が確立すると、フリ
ップフロップ３２４の出力３２８は論理「１」にセット
され、その結果、ＮＡＮＤゲート２０２の入力２２０は
論理「１」にセットされ、その結果、ＮＡＮＤゲート２
０８の入力２１６は論理「０」にリセットされ、その結
果、ＮＡＮＤゲート１９２の入力２０４は論理「１」に
セットされ、そして、その結果、ＮＡＮＤゲート１８６
の入力１９６は論理「０」にセットされる（なぜなら、
ＮＡＮＤゲート１９２の入力１９０と２０４は上述した
ようにそれぞれ論理「１」にセットされているからであ
る）。ＮＡＮＤゲート２０８の入力２１６は論理「０」
にセットされているから、ＮＡＮＤゲート２０８の入力
２１２の論理状態に関わらずＮＡＮＤゲート２０８の出
力２０６は論理「１」にセットされる。ＮＡＮＤゲート
１９２の入力１９０と２０４はそれぞれ論理「１」にセ
ットされているから、ＮＡＮＤゲート１８６の入力１８
４と１９８の論理状態に関わらずＮＡＮＤゲート１９２
の出力１９４は論理「０」にリセットされ、ＮＡＮＤゲ
ート１８６の出力１８８は論理「１」にセットされる。
こうして、ＮＡＮＤゲート１８６の出力１８８は論理
「１」にセットされているから、ＮＯＲゲート２２６の
出力２５６は論理「０」にリセットされ、クロック信号
１７８は一旦反転器１８２によって反転された後再びＮ
ＯＲゲート２３０によって反転されるから、ＮＯＲゲー
ト２３０の（グレイコード単一遷移カウンタ１６６のク
ロック入力２５４に結合された）出力２５２はクロック
信号１７８の論理状態に等しい。リセット後、ＮＡＮＤ
ゲート１８６の入力１８４は論理「１」にセットされ
る。

【００４０】リセット後、クロック信号１７８の各正縁
遷移上、フリップフロップ１７４の「不可視」ビット出
力２６４はトグルされ、そして、出力信号２７８ａ−ｄ
（Ｑ_０、Ｑ_１、Ｑ_２、Ｑ_３）は表１にリストされた単一
遷移コードのシーケンスに従ってグレイコード単一遷移
カウンタ１６６によってインクリメントされる。更に、
クロック信号１７８の各正縁遷移上、ＮＡＮＤゲート１
８６の出力１８８が論理「１」にセットされている限り
出力信号２７８ｅ（Ｑ_４）は不変であり、その結果、フ
リップフロップ１７０のクロック入力２５８はクロック
信号１７８に関わらず論理「０」にリセットされる。

【００４１】好ましい実施例においては、回路１６０
は、５ビット単一遷移カウントを提供し、そして、可変
偶数カウント数が、フリップフロップ１７４の「不可
視」ビット出力２６４とフリップフロップ１７０の出力
信号２７８ｅ（Ｑ_４）をトグルすることによって、或特
定の十進値（例えば、表２における十進値１１）とそれ
に対応する十進値（例えば、表２における十進値２０）
の単一遷移コード間をジャンプすることによって、得ら
れる。例えば、表２における十進値１１と２０の単一遷
移コード間のジャンプでは、レジスタ３００は比較デー
タ出力２９８上の比較器へのデータ入力３０４をラッチ
する。その比較データ出力２９８においては、データ入
力３０４は表２における十進値１１の単一遷移コードの
直前にある十進値１０の単一遷移コードを形成する。さ
らに、レジスタ２８６は比較データ出力２８４上で比較
器２７２へのデータ入力２９０をラッチする。その比較
データ出力２８４においては、データ入力２９０は表２
における十進値３１の単一遷移コードの直前にある十進
値３０の単一遷移コードを形成する。こうして、出力信
号２７８ａ−ｅが十進値１０の単一遷移コードにインク
リメントするとき、比較器２７６はＮＯＲゲート３１４
の入力３１８を論理「１」にセットして、その結果、フ
リップフロップ３２４の入力３２２は論理「０」にリセ
ットされる。この様に、フリップフロップ３２４は、そ
こからジャンプが起こるだろうという単一遷移カウント
の前にルックアヘッド信号を提供する。

【００４２】クロック信号１７８の次の正縁遷移が起こ
ると、フリップフロップ３２４の入力３２２の論理
「０」がフリップフロップ３２４の出力３２８によって
ラッチされて、出力信号２７８ａ−ｅは表２における十
進値１１の単一遷移コードにインクリメントし、比較器
２７６の出力３１６は論理「０」にリセットされ、ＮＯ
Ｒゲート３１４の出力３２０は論理「１」にセットされ
る。フリップフロップ３２４の出力３２８が論理「０」
にリセットされているから、ＮＡＮＤゲート２０２の出
力２００はＮＡＮＤゲート２０２の入力２１０の論理状
態には関わらず論理「１」にセットされ、ＮＡＮＤゲー
ト２０８の入力２１６は論理「１」にセットされ、その
結果、ＮＡＮＤゲート２０８の出力２０６はＮＡＮＤゲ
ート２０８の入力２１２の論理状態から反転される。Ｎ
ＡＮＤゲート１８６の入力１８４と１９８は上述のよう
に論理「１」にセットされているから、ＮＡＮＤゲート
１８６の出力１８８はＮＡＮＤゲート１９２の出力１９
４の論理状態から反転され、ＮＡＮＤゲート１９２の入
力１９０は上述のように論理「０」にセットされている
から、ＮＡＮＤゲート１９２の出力１９４はそれ自体Ｎ
ＡＮＤゲート２０８の出力２０６の論理状態から反転さ
れる。その結果、ＮＡＮＤゲート２０８の出力２０６は
上述のようにＮＡＮＤゲート２０８の入力２１２の論理
状態から反転されているので、ＮＡＮＤゲート１８６の
出力１８８はまたＮＡＮＤゲート２０８の入力２１２の
論理状態から反転される。

【００４３】クロック信号１７８の正縁遷移の結果、論
理「０」がフリップフロップ３２４の出力３２８によっ
てラッチされた後、クロック信号１７８が論理「１」で
あるあいだにＮＡＮＤゲート２３４の入力２３２は論理
「０」にリセットされ、クロック信号１７８が論理
「１」であるあいだにＮＡＮＤゲート２３４の入力２４
２は論理「１」にセットされ、その結果、ＮＡＮＤゲー
ト２０８の入力２１２は論理「０」であるが、しかしな
がら、クロック信号１７８の次の負縁遷移では、ＮＡＮ
Ｄゲート２３４の入力２３２は、反転器２３６、２３
８、２４０のゲート遅延により、論理「１」から論理
「０」に遷移するＮＡＮＤゲート２３４の入力に先だっ
て論理「０」から論理「１」に遷移して、こうして、入
力２３２と２４２は瞬間的にそれぞれ論理「１」に等し
くなり、ＮＡＮＤゲート２０８の入力２１２における瞬
間的正パルスによってＮＡＮＤゲート１８６の出力１８
８を論理「０」にリセットする。

【００４４】ＮＡＮＤゲート２０８の入力２１２におけ
る瞬間的パルスの完成後、ＮＡＮＤゲート２０８の入力
２１２は論理「０」であり、ＮＡＮＤゲート２０８の出
力２０６は論理「１」であり、（フリップフロップ３２
４の出力３２８に結合されている）入力２２０は論理
「０」であるからＮＡＮＤゲート２０２の出力２００は
論理「１」であり、そして、ＮＡＮＤゲート１８６の入
力１８４，１９８および１９６がそれぞれ論理「１」で
あるからＮＡＮＤゲート１８６の出力１８８は論理
「０」のままである。

【００４５】クロック信号１７８の負縁遷移がＮＡＮＤ
ゲート１８６の出力１８８を論理「０」にリセットした
後、ＮＯＲゲート２３０の入力２５０は論理「１」にセ
ットされ、グレイコード単一遷移カウンタ１６６のクロ
ック入力２５４の正縁遷移は禁止される。また、ＮＯＲ
ゲート２２６の入力２４６は論理「０」であるから、フ
リップフロップ１７０のクロック入力２５８はクロック
信号１７８の論理状態に等しい。なぜなら、クロック信
号１７８は一旦反転器１８２によって反転され、その
後、ＮＯＲゲート２２６によって再び反転されているか
らである。

【００４６】その結果、ＮＡＮＤゲート１８６の出力１
８８が論理「０」にリセットされた後、クロック信号１
７８の次の正縁遷移は、フリップフロップ１７４のクロ
ック入力１８０ならびにフリップフロップ１７０のクロ
ック入力２５８における正縁遷移となり、その結果、フ
リップフロップ１７４の「不可視」ビット出力２６４が
トグルされ、フリップフロップ１７０の出力信号２７８
ｅ（Ｑ_４）がトグルされ、ＮＯＲゲート２３０の入力２
５０は論理「１」にセットされるから、グレイコード単
一遷移カウンタ１６６のクロック入力２５４の正縁遷移
は禁止され、その結果出力信号２７８ａ−ｄ（Ｑ_０、Ｑ
_１、Ｑ_２、Ｑ_３）は不変であり、その上クロック信号１
７８のその正縁遷移の結果、フリップフロップ３２４の
入力３２２の論理「１」はフリップフロップ３２４の出
力３２８によってラッチされる。

【００４７】フリップフロップ３２４の出力３２８が論
理「０」から論理「１」に遷移した後、ＮＡＮＤゲート
２０２の入力２２０は論理「１」にセットされ、その結
果、上述のようなクロック信号１７８の負縁遷移から生
じるＮＡＮＤゲート２０２の入力２１０における瞬間的
正パルスによりＮＡＮＤゲート２０２の出力２００はク
ロック信号１７８の次の負縁遷移で論理「０」にリセッ
トされる。ＮＡＮＤゲート２０２の出力２００が論理
「０」にリセットされたとき、ＮＡＮＤゲート１８６の
出力１８８は論理「１」にセットされ、その結果、（Ｎ
ＡＮＤゲート２０８の入力２１６は論理「０」であり、
ＮＡＮＤゲート１９２の入力２０４および１９０はそれ
ぞれ論理「１」であるから）ＮＡＮＤゲート１９２の出
力１９４は論理「０」にリセットされる。ＮＡＮＤゲー
ト１９２の出力１９４が論理「０」にリセットされたと
き、ＮＡＮＤゲート１８６の出力１８８は論理「０」と
してラッチされ、それによって、クロック信号１７８に
応じてグレイコード単一遷移カウンタ１６６のクロック
入力２５４における正縁遷移を可能にし、かつ、フリッ
プフロップ１７０のクロック入力２５８における正縁遷
移を禁止する。

【００４８】この例を要約すると、十進値１０の単一遷
移コードが比較器２７６に提供されるから、出力信号２
７８ａ−ｅが十進値１０の単一遷移コードを形成した
後、クロック信号１７８の次の正縁遷移の結果、出力信
号２７８ａ−ｅは十進値１１の単一遷移コードを形成す
る。出力信号２７８ａ−ｅが十進値１１の単一遷移コー
ドを形成した後、クロック信号１７８の次の負縁遷移は
グレイコード単一遷移カウンタ１６６のクロック入力２
５４における正縁遷移を禁止して、フリップフロップ１
７０のクロック入力２５８における正縁遷移を可能にす
る。フリップフロップ１７０のクロック入力２５８にお
ける正縁遷移が可能となった後、クロック信号１７８の
次の正縁遷移は出力信号２７８ａ−ｄが変わらない間フ
リップフロップ１７４の「不可視」ビット出力２６４を
トグルし、さらに、フリップフロップ１７０の出力信号
２７８ｅ（Ｑ_４）をトグルして、それのよって、十進値
１１の単一遷移コードから表２における十進値２０の単
一遷移コードへジャンプする。「不可視」ビット出力２
６４と出力信号２７８ｅ（Ｑ_４）がトグルされた後、ク
ロック信号１７８の次の負縁遷移はグレイコード単一遷
移カウンタ１６６のクロック入力２５４における正縁遷
移を再許可し、フリップフロップ１７０のクロック入力
２５８における正縁遷移を禁止する。グレイコード単一
遷移カウンタ１６６のクロック入力２５４における正縁
遷移が再許可された後、クロック信号１７８の続く正縁
遷移の結果、出力信号２７８ｅ（Ｑ_４）が論理「１」の
ままである間、グレイコード単一遷移カウンタ１６６は
出力信号２７８ａ−ｄ上に４ビット単一遷移コードを生
じる。

【００４９】この例では、十進値３０の単一遷移コード
が比較器２７２に提供されるから、出力信号２７８ａ−
ｅが十進値３０の単一遷移コードを形成下後、クロック
信号の次の正縁遷移の結果、出力信号２７８ａ−ｅは十
進値３１の単一遷移コードを形成する。出力信号２７８
ａ−ｅが十進値３１の単一遷移コードを形成した後、ク
ロック信号１７８の次の負縁遷移はグレイコード単一遷
移カウンタ１６６のクロック入力２５４における正縁遷
移を禁止し、フリップフロップ１７０のクロック入力２
５８における正縁遷移を許可する。フリップフロップ１
７０のクロック入力２５８における正縁遷移が許可され
た後、クロック信号１７８の次の正縁遷移は出力信号２
７８ａ−ｄが変わらない間フリップフロップ１７４の
「不可視」ビット出力２６４をトグルし、さらに、フリ
ップフロップ１７０の出力信号２７８ｅ（Ｑ_４）をトグ
ルして、それによって、十進値３１の単一遷移コードか
ら表２における十進値０の単一遷移コードへジャンプす
る。

【００５０】あるいはまた、回路１６０の可変カウント
は、データ入力２９０が比較データ出力２８４上で比較
器２７２に提供されるようにデータ入力２９０を変え、
それから、負荷信号２９４を確立することによって修正
されうる。例えば、もし十進値２６の単一遷移コードが
比較器２７２に提供されるなら、回路１６０が十進値３
１の単一遷移コードからその鏡像である十進値０へとジ
ャンプする上述の例と対照的に、回路１６０は十進値２
７の単一遷移コードから表２におけるその鏡像である十
進値４の単一遷移コードへとジャンプする。

【００５１】「不可視」ビット出力２６４と出力信号２
７８ｅ（Ｑ_４）がトグルされた後、クロック信号１７８
の次の負縁遷移はグレイコード単一遷移カウンタ１６６
のクロック入力２５４において正縁遷移を再許可し、フ
リップフロップ１７０のクロック入力２５８において正
縁遷移を禁止する。正縁遷移がグレイコード単一遷移カ
ウンタ１６６のクロック入力において再許可された後、
クロック信号１７８の引き続く正縁遷移の結果、出力信
号２７８ｅ（Ｑ_４）が論理「０」のままである間、グレ
イコード単一遷移カウンタ１６６は出力信号２７８ａ−
ｄ上で４ビット単一遷移コードをインクリメントする。

【００５２】回路１６０の可変カウントは、データ入力
３０４が比較データ出力２９８上の比較器２７６に提供
されるように、データ入力３０４を変え、それから、負
荷信号３０８を確立することによって修正できる。

【００５３】別の実施例においては、ノード２２２はノ
ード３２６に結合されるかもしれない。この別の実施例
では、もし十進値１１と表２におけるそれに対応する十
進値２０の単一遷移コード間のジャンプが望まれるな
ら、データ入力３０４が比較器２７６への十進値１１の
単一遷移コードを特定し、かつ、データ入力２９０が比
較器２７２への十進値３１を特定して、それによって、
効果的にフリップフロップを取り除く。出力信号２７８
ａ−ｅが十進値１１の単一遷移コードを形成した後、ク
ロック入力１７８の次の負縁遷移はグレイコード単一遷
移カウンタ１６６のクロック入力２５４において正縁遷
移を禁止し、かつ、フリップフロップ１７０のクロック
入力２５８において正縁遷移を許可する。正縁遷移がフ
リップフロップ１７０のクロック入力２５８において許
可された後、クロック信号１７８の次の正縁遷移は出力
信号２７８ａ−ｄが変わらない間フリップフロップ１７
４の「不可視」ビット出力２６４をトグルし、さらに、
フリップフロップ１７０の出力信号２７８ｅ（Ｑ_４）を
トグルして、それによって、表２における十進値１１と
２０の単一遷移コード間でジャンプする。「不可視」ビ
ット出力２６４と出力信号２７８ｅ（Ｑ_４）がトグルさ
れた後、クロック信号１７８の次の負縁遷移はグレイコ
ード単一遷移カウンタ１６６のクロック入力２５４にお
ける正縁遷移を再許可し、フリップフロップ１７０のク
ロック入力２５８における正縁遷移を禁止する。

【００５４】この、別の実施例の欠点は、クロック信号
１７８の正縁遷移に基づくＮＡＮＤゲート２０８の入力
２１６における如何なる遷移も、クロック信号１７８の
負縁遷移に基づくＮＡＮＤゲート２０８の入力２１２に
おける任意の遷移に先だっておこらなければならず、そ
の結果、最少の時間がクロック信号１７８の正と負の縁
遷移間に要求され、それによって、回路１６０のカウン
ト周波数が制限されるという点にある。

【００５５】好ましい実施例においては、フリップフロ
ップ３２４を含むことによって、かつ、そこからジャン
プが起こるだろうという単一遷移コードの直前にある単
一遷移コードを比較器２７６に提供することによって、
クロック信号１７８の正縁遷移に基づくＮＡＮＤゲート
２０８の入力２１６における如何なる遷移も、別の実施
例に比して、よりすばやく起こるだろう。なぜなら、ク
ロック信号１７８の正縁遷移とＮＡＮＤゲート２０８の
入力２１６における対応する任意の遷移との間の遅延路
はフリップフロップ３２４と反転器２１８を介した遅延
に制限されるからであり、そして、その遅延は、反転器
１８２、ＮＯＲゲート２３０、グレイコード単一遷移カ
ウンタ１６６、比較器２７６、ＮＯＲゲート３１４と反
転器２１８の代わりの実施例における遅延よりも、より
重要度は小さいからである。好ましい実施例において
は、クロック信号１７８の正縁遷移とＮＡＮＤゲート２
０８の入力２１６における対応する遷移との間の遅延を
減らすことによって、クロック信号１７８の負縁遷移が
正縁遷移後のより短時間内に起こることを可能にし、そ
れによって、クロック信号１７８の正と負の縁遷移間の
最少時間を減らすことができ、その結果、１６０の回路
のカウント周波数を増やすことができる。同様の遅延時
間の節約は、比較器２７２の出力３１０をＮＯＲゲート
３１４を介してフリップフロップ３２４の入力３２２に
結合することによって、そして、表２における十進値３
１と０の単一遷移コード間のジャンプがそこから起こる
だろうという単一遷移コードの直前にある単一遷移コー
ド（十進値３０の単一遷移コード）を比較器２７２に提
供することによって、実現される。

【００５６】以上、本発明とその特徴を詳細に述べた
が、様々な変更、改変ならびに交換が添付クレイムによ
って規定される発明の精神および範囲を逸脱しない限り
可能であるということが理解されるだろう。以上の説明
に関してさらに以下の項を開示する。

【００５７】（１）カウント信号を提供するカウントラ
インと、方向制御ビットを出力するための方向制御ライ
ンと、有意ビットを出力するための有意ビットライン
と、前記カウントラインおよび方向制御ラインに結合さ
れ前記カウント信号およびインクリメント論理状態を有
する前記方向制御ビットに応答して第１の単一遷移カウ
ントをインクリメントするよう動作することができ、か
つまた、前記カウント信号とデクリメント論理状態を有
する前記方向制御ビットに応答して前記第１の単一遷移
カウントをデクリメントするよう動作することができる
単一遷移カウンタであって、前記第１の単一遷移カウン
トと前記有意ビットとが第２の単一遷移カウントを形成
するようにした単一遷移カウンタと、前記有意ビットラ
インおよび前記単一遷移カウンタに結合され、前記第２
の単一遷移カウントが所定の値に等しいことに応答して
比較信号を出力する比較回路と、前記比較回路、前記単
一遷移カウンタおよび前記有意ビットラインに結合さ
れ、前記比較信号に応答して前記方向制御ビットおよび
前記有意ビットをトグルし、前記所定の値に応答して前
記第２の単一遷移カウントの値を変化させるトグル回路
とを含んでなる可変単一遷移カウント回路。

【００５８】（２）前記トグル回路が前記第１の単一遷
移カウントを変更することなく前記方向制御ビットと有
意ビットをトグルするよう動作可能であることを特徴と
する第１項記載の可変単一遷移カウント回路。

【００５９】（３）前記トグル回路がさらに前記カウン
トラインに結合され、前記比較信号および前記カウント
信号の正縁の遷移に応答して前記方向制御ビットと有意
ビットをトグルするよう動作可能であることを特徴とす
る第１項記載の可変単一遷移カウント回路。

【００６０】（４）前記第２の単一遷移カウントが前記
所定の値に等しいときに前記方向制御ビットと有意ビッ
トがトグルされるよう、前記トグル回路が前記比較信号
に応答して該方向制御ビットと有意ビットをトグルする
よう動作可能であることを特徴とする第１項記載の可変
単一遷移カウント回路。

【００６１】（５）前記トグル回路がさらに前記カウン
トラインに結合されていること、および、前記比較回路
が次のカウント信号の前に前記トグル回路に前記比較信
号を出力して該次のカウント信号の後で前記第２の単一
遷移カウントが前記所定の値に等しいときに前記方向制
御ビットと有意ビットがトグルされるようにしたことを
特徴とする第４項記載の可変単一遷移カウント回路。

【００６２】（６）前記第２の単一遷移カウントが前記
所定の値に続く次の値に等しいときに前記方向制御ビッ
トと有意ビットがトグルされるよう、前記トグル回路が
前記比較信号に応答して前記方向制御ビットと有意ビッ
トをトグルすることを特徴とする第１項記載の可変単一
遷移カウント回路。

【００６３】（７）前記トグル回路がさらに前記カウン
トラインに結合されていること、および、前記比較回路
が前記カウントライン上の次の第１番目のカウント信号
の後で前記トグル回路に前記比較信号を出力して前記カ
ウントライン上の次の第２番目のカウント信号の後で前
記第２の単一遷移カウントが前記所定の値に続く次の値
に等しいときに前記方向制御ビットと有意ビットがトグ
ルされるようにしたことを特徴とする第６項記載の可変
単一遷移カウント回路。

【００６４】（８）前記方向制御ビットがラッチによっ
て出力されることを特徴とする第１項記載の可変単一遷
移カウント回路。

【００６５】（９）前記有意ビットがラッチによって出
力されることを特徴とする第１項記載の可変単一遷移カ
ウント回路。

【００６６】（１０）前記トグル回路がさらに前記カウ
ントラインに結合されていること、および、前記トグル
回路が前記単一遷移カウンタからのカウント信号を不作
動にするとともに前記ラッチへの前記カウント信号を動
作可能にすることによって前記第１の単一遷移カウント
を変更することなく前記有意ビットをトグルするように
したことを特徴とする第９項記載の可変単一遷移カウン
ト回路。

【００６７】（１１）前記トグル回路が前記カウント信
号の負縁の遷移に応答して前記単一遷移カウンタからの
前記カウント信号を不作動にするとともに前記ラッチへ
の前記カウント信号を動作可能にすることを特徴とする
第１０項記載の可変単一遷移カウント回路。

【００６８】（１２）前記第２の単一遷移カウントが第
２の所定の値に等しいことに応答して前記比較回路が前
記比較信号を出力し、前記第２の単一遷移カウントの値
が前記所定の値および前記第２の所定の値に応答して変
化されることを特徴とする第１項記載の可変単一遷移カ
ウント回路。

【００６９】（１３）前記比較回路に結合されて前記所
定の値をラッチするラッチ回路をさらに含むことを特徴
とする第１項記載の可変単一遷移カウント回路。

【００７０】（１４）カウントラインにカウント信号を
提供すること、方向制御ラインに方向制御ビットを出力
すること、有意ビットラインに有意ビットを出力するこ
と、前記カウント信号およびインクリメント論理状態を
有する前記方向制御ビットに応答して第１の単一遷移カ
ウントをインクリメントすること、前記カウント信号と
デクリメント論理状態を有する前記方向制御ビットに応
答して前記第１の単一遷移カウントをデクリメントし、
前記第１の単一遷移カウントと前記有意ビットとが第２
の単一遷移カウントを形成するようにしたこと、前記第
２の単一遷移カウントを所定の値と比較し、前記第２の
単一遷移カウントが前記所定の値に等しいことに応答し
て比較信号を出力すること、および前記比較信号に応答
して前記方向制御ビットおよび前記有意ビットをトグル
し、前記所定の値に応答して前記第２の単一遷移カウン
トの値を変化させることの諸段階を含んでなる可変単一
遷移カウント方法。

【００７１】（１５）前記方向制御ビットおよび有意ビ
ットをトグルする段階が前記第１の単一遷移カウンタを
変史することなく前記方向制御ビットと有意ビットをト
グルする段階を含むことを特徴とする第１４項記載の可
変単一遷移カウント方法。

【００７２】（１６）前記方向制御ビットおよび有意ビ
ットをトグルする段階が前記第１の信号遷移カウントを
出力する単一遷移カウンタからの前記カウント信号を不
作動にする段階と、前記有意ビットを出力するラッチへ
の前記カウント信号を動作可能にする段階とを含むこと
を特徴とする第１５項記載の可変単一遷移カウント方
法。

【００７３】（１７）前記カウント信号を不作動にする
段階が前記カウント信号の負縁の遷移に応答して前記単
一遷移カウンタからのカウント信号を不作動にする段階
を含み、前記カウント信号を動作可能にする段階が前記
カウント信号の負縁の遷移に応答して前記ラッチへの前
記カウント信号を動作可能にする段階とを含むことを特
徴とする第１６項記載の可変単一遷移カウント方法。

【００７４】（１８）前記方向制御ビットおよび有意ビ
ットをトグルする段階が前記比較信号および前記カウン
ト信号の正縁の遷移に応答して前記方向制御ビットと有
意ビットをトグルする段階を含むことを特徴とする第１
４項記載の可変単一遷移カウント方法。

【００７５】（１９）前記方向制御ビットおよび有意ビ
ットをトグルする段階が、前記第２の単一遷移カウント
が前記所定の値に等しいときに前記方向制御ビットと有
意ビットがトグルされるよう前記比較信号に応答して該
方向制御ビットと有意ビットをトグルする段階を含むこ
とを特徴とする第１４項記載の可変単一遷移カウント方
法。

【００７６】（２０）前記第２の単一遷移カウントを所
定の値と比較する段階が、前記カウントライン上の次の
カウント信号の前に前記比較信号を出力して該次のカウ
ント信号の後で前記第２の単一遷移カウントが前記所定
の値に等しいときに前記方向制御ビットと有意ビットが
トグルされるようにする段階を含むことを特徴とする第
１９項記載の可変単一遷移カウント方法。

【００７７】（２１）前記方向制御ビットおよび有意ビ
ットをトグルする段階が、前記第２の単一遷移カウント
が前記所定の値に続く次の値に等しいときに前記方向制
御ビットと有意ビットがトグルされるよう前記比較信号
に応答して前記方向制御ビットと有意ビットをトグルす
る段階を含むことを特徴とする第１４項記載の可変単一
遷移カウント方法。

【００７８】（２２）前記第２の単一遷移カウントを所
定の値と比較する段階が、前記カウントライン上の次の
第１番目のカウント信号の後で前記比較信号を出力して
前記カウントライン上の次の第２番目のカウント信号の
後で前記第２の単一遷移カウントが前記所定の値に続く
次の値に等しいときに前記方向制御ビットと有意ビット
をトグルする段階を含むことを特徴とする第２１項記載
の可変単一遷移カウント方法。

【００７９】（２３）前記第２の単一遷移カウントを所
定の値と比較する段階が、前記第２の単一遷移カウント
が第２の所定の値に等しいことに応答して前記比較信号
を出力し前記第２の単一遷移カウントの値を前記所定の
値および前記第２の所定の値に応答して変化させる段階
を含むことを特徴とする第１４項記載の可変単一遷移カ
ウント方法。

【００８０】（２４）前記所定の値を負荷信号に応答し
て変化させる段階をさらに含むことを特徴とする第１４
項記載の可変単一遷移カウント方法。

【００８１】（２５）前記所カウントライン上の各カウ
ント信号に応答して前記第２の単一遷移カウントの１つ
のビットだけが修正されることを特徴とする第１４項記
載の可変単一遷移カウント方法。

【００８２】（２６）可変単一遷移カウント方法ならび
に回路において、カウント信号（１７８）がカウントラ
インに提供される。方向制御ビット（２６４）が方向制
御ラインに出力される。有意ビット（２７８ｅ）が有意
ビットラインに出力される。第１の単一遷移カウント
（２７８ａ−ｄ）が前記カウント信号（１７８）および
インクリメント論理状態を有する前記方向制御ビット
（２６４）に応答してインクリメントされる。この第１
の単一遷移カウント（２７８ａ−ｄ）はまた前記カウン
ト信号（１７８）およびデクリメント論理状態を有する
前記方向制御ビット（２６４）に応答してデクリメント
される。第１の単一遷移カウント（２７８ａ−ｄ）はま
た上記有意ビット（２７８ｅ）とともに第２の単一遷移
カウント（２７８ａ−ｅ）を形成する。第２の単一遷移
カウント（２７８ａ−ｅ）が所定の値（２９６）と比較
され、第２の単一遷移カウント（２７８ａ−ｅ）が前記
所定の値（２９６）に等しいことに応答して比較信号
（３２０）が出力される。方向制御ビット（２６４）お
よび有意ビット（２７８ｅ）が比較信号（３２０）に応
答してトグルされ、第２の単一遷移カウント（２７８ａ
−ｅ）の値が前記所定の値（２９６）に応答して変化さ
せられる。この出願は、「モジュール化単一遷移カウン
トのための回路ならびに方法」と題し、代理人ドケット
Ｎｏ．ＴＩ−１６０５１（３２３５０−０３５７）をも
って平行に出願した、米国出願シリアルＮｏ．０７／８
１４，８８１に関する。

【図面の簡単な説明】

【図１】ＦＩＦＯの概念図である。

【図２】書込みおよび読出しインデックスの比較に基づ
いて、ＦＩＦＯの満フラグおよ空フラグを発生する回路
の模範的実施例を示す概略ブロック図である。

【図３】好適な実施例による可変単一遷移カウント回路
の概略電気回路図でる。

【図４】好適な実施例のモジュール化グレイコード単一
遷移カウンタの概略気回路図でる。

【符号の説明】

１７８カウント信号２６４方向制御ビット２７８ｅ有意ビット２７８ａ−ｄ第１の単一遷移カウント３２０比較信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−346517（ＪＰ，Ａ) 特開平４−252615（ＪＰ，Ａ) 特開平３−238686（ＪＰ，Ａ) 特表平５−509190（ＪＰ，Ａ) 特表平３−501196（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 5/06 H03K 23/00 G11C 7/00

Claims

(57)【特許請求の範囲】

【請求項１】カウント信号を提供するカウントライン
と、方向制御ビットを出力するための方向制御ラインと、有意ビットを出力するための有意ビットラインと、前記カウントラインおよび方向制御ラインに結合され前
記カウント信号およびインクリメント論理状態を有する
前記方向制御ビットに応答して第１の単一遷移カウント
をインクリメントするよう動作することができ、かつま
た、前記カウント信号とデクリメント論理状態を有する
前記方向制御ビットに応答して前記第１の単一遷移カウ
ントをデクリメントするよう動作することができる単一
遷移カウンタであって、前記第１の単一遷移カウントと
前記有意ビットとが第２の単一遷移カウントを形成する
ようにした単一遷移カウンタと、前記有意ビットラインおよび前記単一遷移カウンタに結
合され、前記第２の単一遷移カウントが所定の値に等し
いことに応答して比較信号を出力する比較回路と、前記比較回路、前記単一遷移カウンタおよび前記有意ビ
ットラインに結合され、前記比較信号に応答して前記方
向制御ビットおよび前記有意ビットをトグルし、前記所
定の値に応答して前記第２の単一遷移カウントの値を変
化させるトグル回路と、を含んでなる可変単一遷移カウント回路。
【請求項２】カウントラインにカウント信号を提供す
ること、方向制御ラインに方向制御ビットを出力すること、有意ビットラインに有意ビットを出力すること、前記カウント信号およびインクリメント論理状態を有す
る前記方向制御ビットに応答して第１の単一遷移カウン
トをインクリメントすること、前記カウント信号とデクリメント論理状態を有する前記
方向制御ビットに応答して前記第１の単一遷移カウント
をデクリメントし、前記第１の単一遷移カウントと前記
有意ビットとが第２の単一遷移カウントを形成するよう
にしたこと、前記第２の単一遷移カウントを所定の値と比較し、前記
第２の単一遷移カウントが前記所定の値に等しいことに
応答して比較信号を出力すること、および前記比較信号
に応答して前記方向制御ビットおよび前記有意ビットを
トグルし、前記所定の値に応答して前記第２の単一遷移
カウントの値を変化させること、の諸段階を含んでなる
可変単一遷移カウント方法。