JP3263089B2 - 低電圧アナログフロントエンド - Google Patents
低電圧アナログフロントエンドInfo
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- 230000004044 response Effects 0.000 claims abstract description 9
- 230000007850 degeneration Effects 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000004804 winding Methods 0.000 claims description 12
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241000237858 Gastropoda Species 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1408—Balanced arrangements with diodes
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- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1433—Balanced arrangements with transistors using bipolar transistors
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- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
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-
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- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
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- H03D2200/0043—Bias and operating point
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- Control Of Eletrric Generators (AREA)
Description
【発明の詳細な説明】 発明の背景 ［発明の分野］ 本発明は、アナログフロントエンド回路の分野に関
し、特に入力電圧を差動電流に変換するために使用され
る回路に関する。
し、特に入力電圧を差動電流に変換するために使用され
る回路に関する。
［従来技術の説明］ 入力電圧を差動電流に変換する回路は、広い分野、特
にRF回路ブロック内において使用されている。これらの
電圧・電流変換回路を“アナログフロントエンド”（AF
E）回路と呼ばれている。それらは一般にnpnトランジス
タの差動対を使用して構成され、これらトランジスタは
エミッタ結合され、結合されたエミッタ接合部に接続さ
れた電流源によりバイアスされる。ギルバートミキサの
入力段が一例である。
にRF回路ブロック内において使用されている。これらの
電圧・電流変換回路を“アナログフロントエンド”（AF
E）回路と呼ばれている。それらは一般にnpnトランジス
タの差動対を使用して構成され、これらトランジスタは
エミッタ結合され、結合されたエミッタ接合部に接続さ
れた電流源によりバイアスされる。ギルバートミキサの
入力段が一例である。
図１には、既知のAFE回路が示されている。差動対のn
pnトランジスタQ1およびQ2はノード８で結合され、その
対はnpnトランジスタQ3から構成された電流源によりバ
イアスされ、このトランジスタQ3のコレクタがノード８
に接続され、そのエミッタがエミッタ抵抗Reを通って接
地され、そのベースがバイアス電圧Vbに接続されてい
る。信号RF＋およびRF−からなる差動入力電圧がトラン
ジスタQ1およびQ2の各ベースに接続され、差動電流信号
Iout+およびIout-がそれらの各コレクタで生成される。
入力抵抗Riはしばしば差動入力電圧ラインを横切って接
続され、入来した信号に特定の入力インピーダンスを与
える。たとえば、一般的に50ΩがRF入力に与えられる。
時にはトランジスタQ1およびQ2のコレクタを負荷抵抗R
L1およびRL2を介して供給電圧Vsupplyに接続することに
より、差動出力電流が変換されて差動電圧に戻され、差
動出力電圧信号Vout+およびVout-を生成する。このタイ
プのAFEは、たとえば文献（Gray and Meyer,Analysis a
nd Design of Analog Intergated Circuits,John Wiley
and Sons,Inc.（1984）,pp.194−197）に記載されてい
る。
pnトランジスタQ1およびQ2はノード８で結合され、その
対はnpnトランジスタQ3から構成された電流源によりバ
イアスされ、このトランジスタQ3のコレクタがノード８
に接続され、そのエミッタがエミッタ抵抗Reを通って接
地され、そのベースがバイアス電圧Vbに接続されてい
る。信号RF＋およびRF−からなる差動入力電圧がトラン
ジスタQ1およびQ2の各ベースに接続され、差動電流信号
Iout+およびIout-がそれらの各コレクタで生成される。
入力抵抗Riはしばしば差動入力電圧ラインを横切って接
続され、入来した信号に特定の入力インピーダンスを与
える。たとえば、一般的に50ΩがRF入力に与えられる。
時にはトランジスタQ1およびQ2のコレクタを負荷抵抗R
L1およびRL2を介して供給電圧Vsupplyに接続することに
より、差動出力電流が変換されて差動電圧に戻され、差
動出力電圧信号Vout+およびVout-を生成する。このタイ
プのAFEは、たとえば文献（Gray and Meyer,Analysis a
nd Design of Analog Intergated Circuits,John Wiley
and Sons,Inc.（1984）,pp.194−197）に記載されてい
る。
図１の回路に関する１つの問題は、その供給電圧ヘッ
ドルームが若干、結合されたエミッタ接合部に接続され
た電流源に奪われることである。“ヘッドルーム”と
は、回路の信号による使用のために利用できる回路の供
給電圧の部分である。回路の設計要求および温度に応じ
て、トランジスタQ3のエミッタにおける電圧Veは一般に
約200mv乃至500mvである。トランジスタQ3のベース・エ
ミッタ電圧Vbeは一般に約700mv乃至900mvであり（npnト
ランジスタに対して）、そのコレクタ・ベース電圧Vcb
は約0mv乃至300mvである。これらの電圧を合計すること
により、約0.9乃至1.7ボルトの電圧がノード８で生じ
る。付加的な電圧がトランジスタQ1およびQ2を横切る電
圧降下のために必要である。ノード８における電圧が１
ボルトであり、別の１ボルトがトランジスタQ1およびQ2
の電圧降下である場合、電圧Vout+およびVout-は、電圧
Vsupplyと２ボルトとの間のわずかな電圧しか取ること
ができない。有効な供給電圧ヘッドルームのこの損失
は、３ボルト程度の低い全供給電圧のかなりの部分であ
る。失われたヘッドルームは、AFEのダイナミックレン
ジを減少させ、より高い電圧電源の使用が必要になる可
能性が高く、それによってAFEを使用する回路の電力消
費要求が増すと共に、この回路を使用するシステム重量
が増加する。
ドルームが若干、結合されたエミッタ接合部に接続され
た電流源に奪われることである。“ヘッドルーム”と
は、回路の信号による使用のために利用できる回路の供
給電圧の部分である。回路の設計要求および温度に応じ
て、トランジスタQ3のエミッタにおける電圧Veは一般に
約200mv乃至500mvである。トランジスタQ3のベース・エ
ミッタ電圧Vbeは一般に約700mv乃至900mvであり（npnト
ランジスタに対して）、そのコレクタ・ベース電圧Vcb
は約0mv乃至300mvである。これらの電圧を合計すること
により、約0.9乃至1.7ボルトの電圧がノード８で生じ
る。付加的な電圧がトランジスタQ1およびQ2を横切る電
圧降下のために必要である。ノード８における電圧が１
ボルトであり、別の１ボルトがトランジスタQ1およびQ2
の電圧降下である場合、電圧Vout+およびVout-は、電圧
Vsupplyと２ボルトとの間のわずかな電圧しか取ること
ができない。有効な供給電圧ヘッドルームのこの損失
は、３ボルト程度の低い全供給電圧のかなりの部分であ
る。失われたヘッドルームは、AFEのダイナミックレン
ジを減少させ、より高い電圧電源の使用が必要になる可
能性が高く、それによってAFEを使用する回路の電力消
費要求が増すと共に、この回路を使用するシステム重量
が増加する。
発明の概要 入力電圧を差動出力電流に変換し、その一方で、上述
の既知の差動対回路により発生するヘッドルーム損失を
無くすAFEが提供される。
の既知の差動対回路により発生するヘッドルーム損失を
無くすAFEが提供される。
本発明は、差動対のそれぞれのバイアス電流が、その
差動対の結合されたエミッタ接合部に電流源を接続する
従来技術の方法ではなく、電流ミラーにより生成される
新しいバイアス方式を使用する。npnトランジスタであ
ることが好ましい２個のトランジスタは、差動対（結合
されてはいないが）として使用され、それらの各ベース
間に印加された入力電圧をそれらの各コレクタで生成さ
れる差動電流に変換する。２個のインピーダンス回路が
トランジスタの各ベースに接続され、そのネットワーク
の両端が共通ノードで接合される。共通ノードに接続さ
れた電流源は、ソースの基準電流がトランジスタ対を通
ってミラーされるようにそのトランジスタ対の各ベース
・エミッタ回路を横切って電圧を強制的に印加する。ミ
ラーされた電流は、その対の直流バイアス電流として機
能する。この対は、直流バイアス電流上に重畳された、
入力電圧に応答して生成された差動電流からなる全差動
出力電流を生成する。
差動対の結合されたエミッタ接合部に電流源を接続する
従来技術の方法ではなく、電流ミラーにより生成される
新しいバイアス方式を使用する。npnトランジスタであ
ることが好ましい２個のトランジスタは、差動対（結合
されてはいないが）として使用され、それらの各ベース
間に印加された入力電圧をそれらの各コレクタで生成さ
れる差動電流に変換する。２個のインピーダンス回路が
トランジスタの各ベースに接続され、そのネットワーク
の両端が共通ノードで接合される。共通ノードに接続さ
れた電流源は、ソースの基準電流がトランジスタ対を通
ってミラーされるようにそのトランジスタ対の各ベース
・エミッタ回路を横切って電圧を強制的に印加する。ミ
ラーされた電流は、その対の直流バイアス電流として機
能する。この対は、直流バイアス電流上に重畳された、
入力電圧に応答して生成された差動電流からなる全差動
出力電流を生成する。
電力消費量を低く抑えるために、基準電流より実質的
に大きい直流バイアス電流が、対の電流回路を通ってミ
ラーされるように、電流源は電流基準回路および出力バ
ッファ段を含んでいることが好ましい。これらの大きい
直流電流は、トランジスタ対の応答特性を線形化し、広
いダイナミックレンジをAFEに与える。
に大きい直流バイアス電流が、対の電流回路を通ってミ
ラーされるように、電流源は電流基準回路および出力バ
ッファ段を含んでいることが好ましい。これらの大きい
直流電流は、トランジスタ対の応答特性を線形化し、広
いダイナミックレンジをAFEに与える。
入力信号は、一般に差動対のベースに交流結合され
て、各ベースに接続されたインピーダンス回路の和によ
って主として決定された入力インピーダンスに遭遇する
こととなる。インピーダンス回路は、種々の機能を行う
ように設計されることができる。たとえば、標準的な50
Ωの負荷をRF入力に与えるために簡単な抵抗を使用する
ことができ、一方パッケージのリード線およびワイヤボ
ンドのインダクタンスによって発生させられた寄生振動
を除去する、すなわち入力を濾波するために複素数抵抗
を使用することができる。
て、各ベースに接続されたインピーダンス回路の和によ
って主として決定された入力インピーダンスに遭遇する
こととなる。インピーダンス回路は、種々の機能を行う
ように設計されることができる。たとえば、標準的な50
Ωの負荷をRF入力に与えるために簡単な抵抗を使用する
ことができ、一方パッケージのリード線およびワイヤボ
ンドのインダクタンスによって発生させられた寄生振動
を除去する、すなわち入力を濾波するために複素数抵抗
を使用することができる。
提供されたAFEは、低い入力インピーダンスを必要と
するほとんどの差動入力回路に置換されることができ
る。たとえば、AFEは、ギルバートミキサの入力段とし
て機能し、50Ωの負荷を差動RF電圧入力に与えて、それ
を差動出力電流に変換することができる。従来技術のエ
ミッタ回路電流源のために失われたヘッドルームを再度
捕捉することによって、信号は所定の供給電圧に対して
より大きいスイングを許される。その代りとして、与え
られた低電圧のAFEは、低い電圧の電源の使用を可能に
し、それによって信号スイングまたはダイナミックレン
ジを犠牲にすることなく重量および電力消費要求を減少
させる。AFEは、シングルエンド（接地基準電位）また
は差動入力電圧のいずれかを変換するように構成でき
る。
するほとんどの差動入力回路に置換されることができ
る。たとえば、AFEは、ギルバートミキサの入力段とし
て機能し、50Ωの負荷を差動RF電圧入力に与えて、それ
を差動出力電流に変換することができる。従来技術のエ
ミッタ回路電流源のために失われたヘッドルームを再度
捕捉することによって、信号は所定の供給電圧に対して
より大きいスイングを許される。その代りとして、与え
られた低電圧のAFEは、低い電圧の電源の使用を可能に
し、それによって信号スイングまたはダイナミックレン
ジを犠牲にすることなく重量および電力消費要求を減少
させる。AFEは、シングルエンド（接地基準電位）また
は差動入力電圧のいずれかを変換するように構成でき
る。
本発明の別の特徴および利点は、以下の詳細な説明お
よび添付図面から当業者に明らかになるであろう。
よび添付図面から当業者に明らかになるであろう。
図面の簡単な説明 図１は、既知のAFE回路の概略図である。
図２は、本発明によるAFE回路の概略図である。
図3aおよび3bは、本発明により使用されることができ
る交流結合回路を示す概略図である。
る交流結合回路を示す概略図である。
図4a、4bおよび4cは、本発明により使用されることが
できるシングルエンド入力回路を示す概略図である。
できるシングルエンド入力回路を示す概略図である。
図５は、本発明の好ましい実施形態の概略図である。
図６は、ギルバートミキサの構成要素としての本発明
の概略図である。
の概略図である。
発明の詳細な説明 図２は、本発明による低電圧AFE回路が示されてい
る。npnトランジスタQ4およびQ5から構成されているこ
とが好ましい差動対は、それらの各ベースで差動入力電
圧信号Vin+およびVin-を受信し、Vinに応答してそれら
の各コレクタで差動電流信号Isig+およびIsig-を生成す
るように接続されている。この差動対のエミッタは、接
地電位に接続されている。２つのインピーダンスZ1およ
びZ2は、一方の端部がトランジスタQ4およびQ5の各ベー
スに接続され、それらの反対側の端部が共通ノード10で
接続されている。
る。npnトランジスタQ4およびQ5から構成されているこ
とが好ましい差動対は、それらの各ベースで差動入力電
圧信号Vin+およびVin-を受信し、Vinに応答してそれら
の各コレクタで差動電流信号Isig+およびIsig-を生成す
るように接続されている。この差動対のエミッタは、接
地電位に接続されている。２つのインピーダンスZ1およ
びZ2は、一方の端部がトランジスタQ4およびQ5の各ベー
スに接続され、それらの反対側の端部が共通ノード10で
接続されている。
VinからIsigへの変換を適切に行うために、トランジ
スタQ4およびQ5はバイアスされなければならない。これ
は、共通ノード10に接続された電流源11により達成され
る。図２には、この基本的な電流源11が示されており、
それは抵抗Rref1を介して供給電圧Vsupplyに接続された
ダイオード接続のトランジスタQref1を含み、基準電流I
ref1を生成する。トランジスタQref1のベースを共通ノ
ード10に接続することにより、２つの電流ミラーが生成
され、その一方はトランジスタQref1およびQ4から構成
され、他方はトランジスタQref1およびQ5から構成され
ている。電流源11は、基準電流Iref1がトランジスタQ4
およびQ5を通ってミラーされるようにトランジスタQ4お
よびQ5の各ベース・エミッタ回路を横切って電圧を強制
的に印加する。これらのミラー電流は、トランジスタQ4
およびQ5の直流バイアス電流Ibias+およびIbias-として
それぞれ機能する。直流バイアス電流Ibias+およびI
bias-は、トランジスタQ4およびQ5のエミッタ面積が等
しく、かつそれらの値が以下のようにトランジスタQ
ref1のエミッタ面積に関連づけられている場合に等し
い： Ibias+/Iref1＝ Q4のエミッタの面積/Qref1のエミッタの面積 （式１） Ibias-/Iref1＝ Q5のエミッタの面積/Qref1のエミッタの面積 （式２） 差動入力電圧Vinに応答して生成された差動電流信号I
sig+およびIsig-は、直流バイアス電流上に重畳され、
次式によって与えられる全差動出力電流Itotal+およびI
total-を生成する： Itotal+＝Ibias+＋Isig+ （式３） Itotal-＝Ibias-＋Isig- （式４） インピーダンスZ1およびZ2は、入力信号Vinに特定の
入力インピーダンスを与え、差動対のトランジスタのベ
ース間の完全短絡を阻止し、電流源11と１対のトランジ
スタQ4およびQ5との間にある程度の絶縁を与えるように
機能する。信号Vinからみた入力インピーダンスは、Z1
＋Z2とZQ4＋ZQ5の並列組合せに等しく、ZQ4およびZQ5は
トランジスタQ4およびQ5のベースからみたインピーダン
スである。ZQ4およびZQ5は、それらの各トランジスタQ4
およびQ5の電流利得（β）とトランジスタの各エミッタ
抵抗との積に比例する。信号Vinからみた入力インピー
ダンスがZ1＋Z2にほぼ等しくなるように、βおよびエミ
ッタ抵抗は、ZQ4およびZQ5をZ1およびZ2と比較して無視
できるほど小さくなるように十分大きくされることが好
ましい。図２のように、エミッタ抵抗がない場合、エミ
ッタ抵抗は各トランジスタの真性（intrinsic）抵抗re
に等しい。エミッタ抵抗が存在する場合、エミッタ抵抗
は各抵抗とre値との和に等しい。
スタQ4およびQ5はバイアスされなければならない。これ
は、共通ノード10に接続された電流源11により達成され
る。図２には、この基本的な電流源11が示されており、
それは抵抗Rref1を介して供給電圧Vsupplyに接続された
ダイオード接続のトランジスタQref1を含み、基準電流I
ref1を生成する。トランジスタQref1のベースを共通ノ
ード10に接続することにより、２つの電流ミラーが生成
され、その一方はトランジスタQref1およびQ4から構成
され、他方はトランジスタQref1およびQ5から構成され
ている。電流源11は、基準電流Iref1がトランジスタQ4
およびQ5を通ってミラーされるようにトランジスタQ4お
よびQ5の各ベース・エミッタ回路を横切って電圧を強制
的に印加する。これらのミラー電流は、トランジスタQ4
およびQ5の直流バイアス電流Ibias+およびIbias-として
それぞれ機能する。直流バイアス電流Ibias+およびI
bias-は、トランジスタQ4およびQ5のエミッタ面積が等
しく、かつそれらの値が以下のようにトランジスタQ
ref1のエミッタ面積に関連づけられている場合に等し
い： Ibias+/Iref1＝ Q4のエミッタの面積/Qref1のエミッタの面積 （式１） Ibias-/Iref1＝ Q5のエミッタの面積/Qref1のエミッタの面積 （式２） 差動入力電圧Vinに応答して生成された差動電流信号I
sig+およびIsig-は、直流バイアス電流上に重畳され、
次式によって与えられる全差動出力電流Itotal+およびI
total-を生成する： Itotal+＝Ibias+＋Isig+ （式３） Itotal-＝Ibias-＋Isig- （式４） インピーダンスZ1およびZ2は、入力信号Vinに特定の
入力インピーダンスを与え、差動対のトランジスタのベ
ース間の完全短絡を阻止し、電流源11と１対のトランジ
スタQ4およびQ5との間にある程度の絶縁を与えるように
機能する。信号Vinからみた入力インピーダンスは、Z1
＋Z2とZQ4＋ZQ5の並列組合せに等しく、ZQ4およびZQ5は
トランジスタQ4およびQ5のベースからみたインピーダン
スである。ZQ4およびZQ5は、それらの各トランジスタQ4
およびQ5の電流利得（β）とトランジスタの各エミッタ
抵抗との積に比例する。信号Vinからみた入力インピー
ダンスがZ1＋Z2にほぼ等しくなるように、βおよびエミ
ッタ抵抗は、ZQ4およびZQ5をZ1およびZ2と比較して無視
できるほど小さくなるように十分大きくされることが好
ましい。図２のように、エミッタ抵抗がない場合、エミ
ッタ抵抗は各トランジスタの真性（intrinsic）抵抗re
に等しい。エミッタ抵抗が存在する場合、エミッタ抵抗
は各抵抗とre値との和に等しい。
それらの設計に応じて、Z1およびZ2はいくつかの機能
を果たすことができる。たとえば、RF入力信号は一般
に、50Ωの入力インピーダンスを必要とする。これは、
それぞれ約25Ωの抵抗によりZ1およびZ2を構成すること
によって達成されることが好ましい。入力信号に与えら
れた入力インピーダンスが平衡されるように、Z1および
Z2は値がほぼ等しいことが好ましい。トランジスタQ4お
よびQ5は、等しくないベース・エミッタ電圧によって発
生される歪を減少させるために良好に整合されているこ
とが好ましい。
を果たすことができる。たとえば、RF入力信号は一般
に、50Ωの入力インピーダンスを必要とする。これは、
それぞれ約25Ωの抵抗によりZ1およびZ2を構成すること
によって達成されることが好ましい。入力信号に与えら
れた入力インピーダンスが平衡されるように、Z1および
Z2は値がほぼ等しいことが好ましい。トランジスタQ4お
よびQ5は、等しくないベース・エミッタ電圧によって発
生される歪を減少させるために良好に整合されているこ
とが好ましい。
Z1およびZ2はまた、抵抗、キャパシタおよびインダク
タを含む複素インピーダンス回路として実現されること
ができる。複素インピーダンスであるため、Z1およびZ2
は、トランジスタQ4およびQ5の入力キャパシタンスまた
はパッケージのリード線およびワイヤボンドのインダク
タンスの寄生振動を除去する整合ネットワークとして動
作できる。Z1およびZ2はまた、入力信号を濾波するよう
に設計されることができる。これらのタイプの機能を実
行するように設計されたインピーダンス回路はよく知ら
れており、たとえば文献（Bowick,RF Circuit Design,H
oward W.Sams ＆ Co.（1982）,pp.31,44 and 66）に記
載されている。
タを含む複素インピーダンス回路として実現されること
ができる。複素インピーダンスであるため、Z1およびZ2
は、トランジスタQ4およびQ5の入力キャパシタンスまた
はパッケージのリード線およびワイヤボンドのインダク
タンスの寄生振動を除去する整合ネットワークとして動
作できる。Z1およびZ2はまた、入力信号を濾波するよう
に設計されることができる。これらのタイプの機能を実
行するように設計されたインピーダンス回路はよく知ら
れており、たとえば文献（Bowick,RF Circuit Design,H
oward W.Sams ＆ Co.（1982）,pp.31,44 and 66）に記
載されている。
電流源11の設計は、任意の特定の設計に限定されな
い。使用される電流源は、システムの要求を満たすAFE
性能を実現するのに十分な、ミラーされた直流バイアス
電流Ibias+およびIbias-を生成できることだけが必要で
ある。しかしながら、通常のエミッタ回路電流源のため
に失われたヘッドルームを回復するために、電流源の素
子は、VinからItotalへの信号路において電圧降下を生
じさせるトランジスタQ4およびQ5の電流回路中に配置さ
れないことが重要である。したがって、ここに記載され
たように電流ミラーによりIbias+およびIbias-を生成す
る電流源が好ましい。
い。使用される電流源は、システムの要求を満たすAFE
性能を実現するのに十分な、ミラーされた直流バイアス
電流Ibias+およびIbias-を生成できることだけが必要で
ある。しかしながら、通常のエミッタ回路電流源のため
に失われたヘッドルームを回復するために、電流源の素
子は、VinからItotalへの信号路において電圧降下を生
じさせるトランジスタQ4およびQ5の電流回路中に配置さ
れないことが重要である。したがって、ここに記載され
たように電流ミラーによりIbias+およびIbias-を生成す
る電流源が好ましい。
差動入力電圧信号Vin+およびVin-は、入力信号を生成
した回路の直流動作電圧が、トランジスタQ4およびQ5の
ベースにおける電圧と同じ場合にのみ、トランジスタQ4
およびQ5のベース間に直接接続されてもよい。これがそ
うでない場合には、入力信号はトランジスタQ4およびQ5
に交流結合されなければならず、これによって、回路の
動作電圧が異なっているにもかかわらず、所望の信号が
１つの回路から別の回路に通過することが可能となる。
これは多くの方法で実現でき、それらのうちの２つを図
3aおよび3bに示す。図3aにおいて、差動入力電圧信号V
source+およびVsource-がキャパシタC1およびC2にそれ
ぞれ接続され、Vin+およびVin-がキャパシタの反対側の
端子上で生成される。このようにして、キャパシタがV
source+およびVsource+をトランジスタQ4およびQ5のベ
ースにそれぞれ交流結合する。
した回路の直流動作電圧が、トランジスタQ4およびQ5の
ベースにおける電圧と同じ場合にのみ、トランジスタQ4
およびQ5のベース間に直接接続されてもよい。これがそ
うでない場合には、入力信号はトランジスタQ4およびQ5
に交流結合されなければならず、これによって、回路の
動作電圧が異なっているにもかかわらず、所望の信号が
１つの回路から別の回路に通過することが可能となる。
これは多くの方法で実現でき、それらのうちの２つを図
3aおよび3bに示す。図3aにおいて、差動入力電圧信号V
source+およびVsource-がキャパシタC1およびC2にそれ
ぞれ接続され、Vin+およびVin-がキャパシタの反対側の
端子上で生成される。このようにして、キャパシタがV
source+およびVsource+をトランジスタQ4およびQ5のベ
ースにそれぞれ交流結合する。
図3bにおいて、変成器T1が交流結合を行い、入力信号
Vsource+およびVsource-が変成器T1の１次巻線の両端に
接続されて、Vin+およびVin-の差動入力電圧信号を生成
し、これらの信号がトランジスタQ4およびQ5のベース間
に接続される。Vin+およびVin-は、トランジスタQ4およ
びQ5のベース電流によってそれぞれ発生させられた小さ
い電圧降下を受けるが、これは変成器T1の中央タップ12
を共通ノード10に接続することにより回避可能である。
図3aのキャパシタC1,C2および図3bの変成器T1は共に共
通モード排除を行う。これは、従来技術では、図１に示
されたようにその対の結合されたエミッタ接合部に接続
された電流源によって行われていた。
Vsource+およびVsource-が変成器T1の１次巻線の両端に
接続されて、Vin+およびVin-の差動入力電圧信号を生成
し、これらの信号がトランジスタQ4およびQ5のベース間
に接続される。Vin+およびVin-は、トランジスタQ4およ
びQ5のベース電流によってそれぞれ発生させられた小さ
い電圧降下を受けるが、これは変成器T1の中央タップ12
を共通ノード10に接続することにより回避可能である。
図3aのキャパシタC1,C2および図3bの変成器T1は共に共
通モード排除を行う。これは、従来技術では、図１に示
されたようにその対の結合されたエミッタ接合部に接続
された電流源によって行われていた。
図２に示されているAFEはまた、シングルエンド電圧
を差動電流へ変換する変換器として使用でき、図4a,4b
および4cには３つの可能な入力方式が示されている。図
4aにおいて、シングルエンド（接地基準電位）電圧V
singleが、変成器T2の１次巻線の一方の端部にキャパシ
タC3を介して交流結合され、この１次巻線の他方の端部
は接地されている。変成器T2の２次巻線は、トランジス
タQ4およびQ5のベースにそれぞれ接続されるVin+および
Vin-信号を生成する。図4bにおいて、シングルエンド入
力VsingleはキャパシタC4に接続され、このキャパシタC
4の他方の端子が信号Vin+を生成する。信号Vin-の入力
端子は、キャパシタC5を介して接地される。図4cでは、
変成器T3が90゜回転される。シングルエンド入力V
singleは、キャパシタC6を介して変成器T3の１次巻線の
一方の端部に交流結合され、この巻線の他端部が信号V
in+を生成する。変成器T3の２次巻線は、一方の端部が
キャパシタC7を介して接地され、その他端部が信号Vin-
を生成する。
を差動電流へ変換する変換器として使用でき、図4a,4b
および4cには３つの可能な入力方式が示されている。図
4aにおいて、シングルエンド（接地基準電位）電圧V
singleが、変成器T2の１次巻線の一方の端部にキャパシ
タC3を介して交流結合され、この１次巻線の他方の端部
は接地されている。変成器T2の２次巻線は、トランジス
タQ4およびQ5のベースにそれぞれ接続されるVin+および
Vin-信号を生成する。図4bにおいて、シングルエンド入
力VsingleはキャパシタC4に接続され、このキャパシタC
4の他方の端子が信号Vin+を生成する。信号Vin-の入力
端子は、キャパシタC5を介して接地される。図4cでは、
変成器T3が90゜回転される。シングルエンド入力V
singleは、キャパシタC6を介して変成器T3の１次巻線の
一方の端部に交流結合され、この巻線の他端部が信号V
in+を生成する。変成器T3の２次巻線は、一方の端部が
キャパシタC7を介して接地され、その他端部が信号Vin-
を生成する。
図５には、本発明の好ましい実施形態が示されてい
る。図２に示した回路のように、差動対のトランジスタ
Q4およびQ5は、差動入力電圧信号Vin+およびVin-を差動
出力電流信号Itotal+およびItotal-に変換する。縮退
（degeneration）抵抗Re1およびRe2は、トランジスタQ4
およびQ5のエミッタ回路にそれぞれ含まれていることが
好ましい。抵抗Re1およびRe2はトランジスタQ4およびQ5
が線形的に動作する範囲を拡張し、トランジスタQ4およ
びQ5のベースからみた入力インピーダンスZQ4およびZQ5
を増加させ（これは、それらがインピーダンス回路Z1お
よびZ2と比較して無視できるようになることを助け
る）、また、以下に説明するように直流バイアス電流I
bias+およびIbias-の値を設定する簡単な手段を提供す
る。トランジスタQ4およびQ5の各ベースに接続されたイ
ンピーダンス回路Z1およびZ2はそれぞれ、抵抗Ri1およ
びRi2から構成されていることが好ましい。抵抗Ri1およ
びRi2がそれぞれ小さい抵抗値、たとえば25Ω（RF入力
に対する標準的な50Ωの負荷を与えるのに適切である）
を有している場合、Vinからみた入力インピーダンスはR
i1＋Ri2にほぼ等しい。
る。図２に示した回路のように、差動対のトランジスタ
Q4およびQ5は、差動入力電圧信号Vin+およびVin-を差動
出力電流信号Itotal+およびItotal-に変換する。縮退
（degeneration）抵抗Re1およびRe2は、トランジスタQ4
およびQ5のエミッタ回路にそれぞれ含まれていることが
好ましい。抵抗Re1およびRe2はトランジスタQ4およびQ5
が線形的に動作する範囲を拡張し、トランジスタQ4およ
びQ5のベースからみた入力インピーダンスZQ4およびZQ5
を増加させ（これは、それらがインピーダンス回路Z1お
よびZ2と比較して無視できるようになることを助け
る）、また、以下に説明するように直流バイアス電流I
bias+およびIbias-の値を設定する簡単な手段を提供す
る。トランジスタQ4およびQ5の各ベースに接続されたイ
ンピーダンス回路Z1およびZ2はそれぞれ、抵抗Ri1およ
びRi2から構成されていることが好ましい。抵抗Ri1およ
びRi2がそれぞれ小さい抵抗値、たとえば25Ω（RF入力
に対する標準的な50Ωの負荷を与えるのに適切である）
を有している場合、Vinからみた入力インピーダンスはR
i1＋Ri2にほぼ等しい。
トランジスタQ4およびQ5は、抵抗Ri1およびRi2の接続
部である共通ノード10に接続された電流源14によってバ
イアスされる。好ましい電流源14は、電流基準回路16お
よび出力バッファ回路18を含んでいる。基準回路は、供
給電圧Vsupplyとダイオード接続のnpnトランジスタQb1
のコレクタとの間に接続された電流基準抵抗Rrefを含ん
でいることが好ましく、トランジスタQb1のエミッタが
別のダイオード接続のnpnトランジスタQb2のコレクタに
接続され、そのトランジスタQb2のエミッタがエミッタ
縮退抵抗Rbe1を通って接地電位点に接続されている。基
準回路を通った電流は、次式によって与えられるAFEに
対する基準電流Irefを設定する Iref＝ [Vsupply−Qb1のVbe−Qb2のVbe]／(Rref＋Rbe1)
（式５） 出力バッファ回路18は、npnトランジスタQb3から構成
されていることが好ましく、このトランジスタQb3は、
供給電圧Vsupplyに接続されたコレクタと、トランジス
タQb1のベースに接続されたベースと、ダイオード接続
のトランジスタQb4のコレクタに接続されたエミッタと
を有しており、トランジスタQb4のエミッタは縮退抵抗R
be2を通って接地電位に接続されている。この抵抗Rbe2
は一般に、出力バッファのトランジスタQb1を通る電流
が、基準回路トランジスタQb2を通る電流（すなわちI
ref）のミラー電流となるように抵抗Rbe1とほぼ等しく
形成される。各電流は、次式のように抵抗Rbe2およびR
be1を異なる値にすることによって等しくないものにさ
れることができる： Qb2を通る電流I/Qb4を通る電流Ｉ＝Rbe2/Rbe1 （式６） 基準電流Irefはまた、トランジスタQ4およびQ5を通っ
てミラーされる。出力バッファのトランジスタQb3のエ
ミッタが共通ノード10に接続され、それによって電圧が
トランジスタQ4およびQ5の各ベース・エミッタ回路を横
切って強制的に印加されるため、基準電流Irefはトラン
ジスタQ4およびQ5を通ってミラー電流を生成する。ミラ
ー電流は、トランジスタQ4およびQ5をバイアスするよう
に機能し、それらはそれぞれIbias+およびIbias-で示さ
れている。
部である共通ノード10に接続された電流源14によってバ
イアスされる。好ましい電流源14は、電流基準回路16お
よび出力バッファ回路18を含んでいる。基準回路は、供
給電圧Vsupplyとダイオード接続のnpnトランジスタQb1
のコレクタとの間に接続された電流基準抵抗Rrefを含ん
でいることが好ましく、トランジスタQb1のエミッタが
別のダイオード接続のnpnトランジスタQb2のコレクタに
接続され、そのトランジスタQb2のエミッタがエミッタ
縮退抵抗Rbe1を通って接地電位点に接続されている。基
準回路を通った電流は、次式によって与えられるAFEに
対する基準電流Irefを設定する Iref＝ [Vsupply−Qb1のVbe−Qb2のVbe]／(Rref＋Rbe1)
（式５） 出力バッファ回路18は、npnトランジスタQb3から構成
されていることが好ましく、このトランジスタQb3は、
供給電圧Vsupplyに接続されたコレクタと、トランジス
タQb1のベースに接続されたベースと、ダイオード接続
のトランジスタQb4のコレクタに接続されたエミッタと
を有しており、トランジスタQb4のエミッタは縮退抵抗R
be2を通って接地電位に接続されている。この抵抗Rbe2
は一般に、出力バッファのトランジスタQb1を通る電流
が、基準回路トランジスタQb2を通る電流（すなわちI
ref）のミラー電流となるように抵抗Rbe1とほぼ等しく
形成される。各電流は、次式のように抵抗Rbe2およびR
be1を異なる値にすることによって等しくないものにさ
れることができる： Qb2を通る電流I/Qb4を通る電流Ｉ＝Rbe2/Rbe1 （式６） 基準電流Irefはまた、トランジスタQ4およびQ5を通っ
てミラーされる。出力バッファのトランジスタQb3のエ
ミッタが共通ノード10に接続され、それによって電圧が
トランジスタQ4およびQ5の各ベース・エミッタ回路を横
切って強制的に印加されるため、基準電流Irefはトラン
ジスタQ4およびQ5を通ってミラー電流を生成する。ミラ
ー電流は、トランジスタQ4およびQ5をバイアスするよう
に機能し、それらはそれぞれIbias+およびIbias-で示さ
れている。
出力バッファ回路トランジスタQb3は電流源14の駆動
能力を増加させ、Irefより大きい直流バイアス電流I
bias+およびIbias-の生成を可能にすることを助けるエ
ミッタフォロワとして機能する。そのような場合、電流
源が１より大きい“ミラー電流比”を有すると言う。
能力を増加させ、Irefより大きい直流バイアス電流I
bias+およびIbias-の生成を可能にすることを助けるエ
ミッタフォロワとして機能する。そのような場合、電流
源が１より大きい“ミラー電流比”を有すると言う。
電流Ibias+およびIbias-は、Re1,Re2,Rbe1およびRbe2
の値と、トランジスタQb2,Qb4,Q4およびQ5のエミッタ電
流密度（電流／面積）とによって決定される。これら４
個のトランジスタのエミッタ電流密度をほぼ等しくし、
かつRbe1をRbe2とほぼ等しくすることによって、トラン
ジスタQ4およびQ5を通る直流バイアス電流は、次式のよ
うにIbias+に対してRbe2/Re1によって定められた比率
で、またIbias-に対してRbe2/Re2によって定められた比
率でトランジスタQb4を通る電流のミラー電流を生成す
る： Ibias+＝（Rbe2/Re1）×Iref （式７） Ibias-＝（Rbe2/Re2）×Iref （式８） このようにして、所望のバイアス電流を生成するRref
に対する値と縮退抵抗Re1,Re2およびRbe2とに対する値
とを選択することによってトランジスタQ4およびQ5を通
る直流バイアス電流を容易に設定することができる。一
例として、Vsupply＝５ボルトと仮定すると、Rref＝5k
Ω，トランジスタQb1およびQb2の両者のVbeは0.7ボルト
であり、Rbe1およびRbe2は共に500Ωであり、Re1および
Re2は共に100オームである。上記の式５から、 Iref＝（５−0.7−0.7）／（5k＋500）＝655μＡ したがって、式７および８から、 Ibias+＝（500/100）×655＝3275μＡ Ibias-＝（500/100）×655＝3275μＡ Rbe2/Re1,Rbe2/Re2、またはRbe2/Rbe1が１に等しくな
い場合、抵抗の各トランジスタのエミッタ面積を比例さ
せることもまた良好な設計技術である。たとえば、トラ
ンジスタQb4のエミッタ面積に対するトランジスタQ4の
エミッタ面積の比は、Rbe2とRe1との間の比とほぼ等し
くされなければならない。
の値と、トランジスタQb2,Qb4,Q4およびQ5のエミッタ電
流密度（電流／面積）とによって決定される。これら４
個のトランジスタのエミッタ電流密度をほぼ等しくし、
かつRbe1をRbe2とほぼ等しくすることによって、トラン
ジスタQ4およびQ5を通る直流バイアス電流は、次式のよ
うにIbias+に対してRbe2/Re1によって定められた比率
で、またIbias-に対してRbe2/Re2によって定められた比
率でトランジスタQb4を通る電流のミラー電流を生成す
る： Ibias+＝（Rbe2/Re1）×Iref （式７） Ibias-＝（Rbe2/Re2）×Iref （式８） このようにして、所望のバイアス電流を生成するRref
に対する値と縮退抵抗Re1,Re2およびRbe2とに対する値
とを選択することによってトランジスタQ4およびQ5を通
る直流バイアス電流を容易に設定することができる。一
例として、Vsupply＝５ボルトと仮定すると、Rref＝5k
Ω，トランジスタQb1およびQb2の両者のVbeは0.7ボルト
であり、Rbe1およびRbe2は共に500Ωであり、Re1および
Re2は共に100オームである。上記の式５から、 Iref＝（５−0.7−0.7）／（5k＋500）＝655μＡ したがって、式７および８から、 Ibias+＝（500/100）×655＝3275μＡ Ibias-＝（500/100）×655＝3275μＡ Rbe2/Re1,Rbe2/Re2、またはRbe2/Rbe1が１に等しくな
い場合、抵抗の各トランジスタのエミッタ面積を比例さ
せることもまた良好な設計技術である。たとえば、トラ
ンジスタQb4のエミッタ面積に対するトランジスタQ4の
エミッタ面積の比は、Rbe2とRe1との間の比とほぼ等し
くされなければならない。
AFEパラメータはダイナミックレンジで、それが使用
されるシステムにとって重要であることが多い。ダイナ
ミックレンジとは、システムが処理することのできる最
小信号に対する最大信号の比である。このダイナミック
レンジは、最小信号を制限する低い雑音指数と、最大信
号を制限する損失ヘッドルームとによって減少される。
広いダイナミックレンジを有するAFEを生成するには、
大きな直流バイアス電流がAFEのトランジスタ中を流れ
て、それらの応答特性を線形にし、それによって歪を減
少させることが必要である。電流源14の使用によって、
トランジスタQ4およびQ5を通るミラー電流が生成され、
これらのミラー電流が電流源の基準電流Irefより実質上
大きくなることができるため、すなわち電流源14が１よ
り大きいミラー電流比を生成するため、その使用は好ま
しい。図２に示されている基本的なワイドラー（Widla
r）電流源のような多くの電流源設計は、１より小さい
ミラーされた電流比を有している。これらは、それらを
使用すると、狭いダイナミックレンジのAFEとなるため
に不適当である。
されるシステムにとって重要であることが多い。ダイナ
ミックレンジとは、システムが処理することのできる最
小信号に対する最大信号の比である。このダイナミック
レンジは、最小信号を制限する低い雑音指数と、最大信
号を制限する損失ヘッドルームとによって減少される。
広いダイナミックレンジを有するAFEを生成するには、
大きな直流バイアス電流がAFEのトランジスタ中を流れ
て、それらの応答特性を線形にし、それによって歪を減
少させることが必要である。電流源14の使用によって、
トランジスタQ4およびQ5を通るミラー電流が生成され、
これらのミラー電流が電流源の基準電流Irefより実質上
大きくなることができるため、すなわち電流源14が１よ
り大きいミラー電流比を生成するため、その使用は好ま
しい。図２に示されている基本的なワイドラー（Widla
r）電流源のような多くの電流源設計は、１より小さい
ミラーされた電流比を有している。これらは、それらを
使用すると、狭いダイナミックレンジのAFEとなるため
に不適当である。
トランジスタQ4,Q5,Qb2およびQb4のパラメータが良好
に整合されている場合、縮退抵抗Rbe1,Rbe2,Re1およびR
e2は除去でき、それは結果的にAFEが必要とする電圧ヘ
ッドルームをさらに小さくする。上記の例において計算
されたIbias値について、Re1およびRe2を除去すること
により、ヘッドルームが約0.33ボルト（3275μＡ×100
Ω）加算されることとなる。しかしながら、Rbe1,Rbe2,
Re1およびRe2の除去により、抵抗比を利用して直流バイ
アス電流を設定する能力が失われ（もっとも、それらは
依然としてエミッタ面積比により設定される可能性があ
る）、縮退抵抗によって提供された線形特性の損失のた
めにAFEのダイナミックレンジが減少する。
に整合されている場合、縮退抵抗Rbe1,Rbe2,Re1およびR
e2は除去でき、それは結果的にAFEが必要とする電圧ヘ
ッドルームをさらに小さくする。上記の例において計算
されたIbias値について、Re1およびRe2を除去すること
により、ヘッドルームが約0.33ボルト（3275μＡ×100
Ω）加算されることとなる。しかしながら、Rbe1,Rbe2,
Re1およびRe2の除去により、抵抗比を利用して直流バイ
アス電流を設定する能力が失われ（もっとも、それらは
依然としてエミッタ面積比により設定される可能性があ
る）、縮退抵抗によって提供された線形特性の損失のた
めにAFEのダイナミックレンジが減少する。
トランジスタQb1,Qb2およびQb4は、ダイオード接続さ
れており、ダイオード機能を実行するために使用され
る。通常のダイオードを含むダイオードとして機能する
別の素子がこれらのトランジスタの代わりに使用可能で
ある。ダイオード接続のトランジスタは、一般にトラン
ジスタがI.C.上で容易に利用でき、かつそれらのパラメ
ータ制御が容易なので、AFEのI.C.構成において好まし
い。
れており、ダイオード機能を実行するために使用され
る。通常のダイオードを含むダイオードとして機能する
別の素子がこれらのトランジスタの代わりに使用可能で
ある。ダイオード接続のトランジスタは、一般にトラン
ジスタがI.C.上で容易に利用でき、かつそれらのパラメ
ータ制御が容易なので、AFEのI.C.構成において好まし
い。
ここに記載されているAFEは、差動電流への電圧の変
換を必要とする多数の適用において使用可能であり、特
に低い入力インピーダンスが要求される場合に有効であ
る。このような適用の１つは、図６に示されているよう
にギルバートミキサの入力段としてのAFEの使用であ
る。AFEは、図２に示されている回路と共に構成され、
説明されたように動作され、差動対Q4/Q5が差動入力電
圧信号RF＋およびRF−を差動出力電流信号Iref+およびI
ref-に変換し、それらが直流バイアス電流Ibias+および
Ibias-にそれぞれ重畳される。そのバイアス電流が、電
流源11によって生成された基準電流をミラーする。上述
されたように、入力電圧は一般に、トランジスタQ4およ
びQ5のベースに交流結合されることとなる（交流結合は
図６に示されていない）。
換を必要とする多数の適用において使用可能であり、特
に低い入力インピーダンスが要求される場合に有効であ
る。このような適用の１つは、図６に示されているよう
にギルバートミキサの入力段としてのAFEの使用であ
る。AFEは、図２に示されている回路と共に構成され、
説明されたように動作され、差動対Q4/Q5が差動入力電
圧信号RF＋およびRF−を差動出力電流信号Iref+およびI
ref-に変換し、それらが直流バイアス電流Ibias+および
Ibias-にそれぞれ重畳される。そのバイアス電流が、電
流源11によって生成された基準電流をミラーする。上述
されたように、入力電圧は一般に、トランジスタQ4およ
びQ5のベースに交流結合されることとなる（交流結合は
図６に示されていない）。
ギルバートミキサはまた、２つの差動対から構成され
た出力段を含み、差動対Q6/Q7の各コレクタが差動対Q8/
Q9の各コレクタに接続されている。差動局部発振器の信
号LO＋およびLO−が２つの対に供給され、この信号LO＋
がトランジスタQ6およびQ9のベースに接続され、信号LO
−がトランジスタQ7およびQ8のベースに接続される。ト
ランジスタQ6およびQ7は共通エミッタ接続部で接続さ
れ、このエミッタ接続部がトランジスタQ4のコレクタに
接続され、電流Iref+およびIbias+を流す。トランジス
タQ8およびQ9は、共通のエミッタ接続部を有し、このエ
ミッタ接続部がトランジスタQ5のコレクタに接続され、
電流Iref-およびIbias-を流す。
た出力段を含み、差動対Q6/Q7の各コレクタが差動対Q8/
Q9の各コレクタに接続されている。差動局部発振器の信
号LO＋およびLO−が２つの対に供給され、この信号LO＋
がトランジスタQ6およびQ9のベースに接続され、信号LO
−がトランジスタQ7およびQ8のベースに接続される。ト
ランジスタQ6およびQ7は共通エミッタ接続部で接続さ
れ、このエミッタ接続部がトランジスタQ4のコレクタに
接続され、電流Iref+およびIbias+を流す。トランジス
タQ8およびQ9は、共通のエミッタ接続部を有し、このエ
ミッタ接続部がトランジスタQ5のコレクタに接続され、
電流Iref-およびIbias-を流す。
局部発振器信号LOは、デューティサイクルが50％の方
形波であり、かつトランジスタQ6乃至Q9は、LOによって
制御されるスイッチとして機能することが好ましい。し
たがって、信号LOの状態にしたがって、電流Iref+およ
びIbias+がスイッチQ6とQ7との間で交互に流れ、電流I
ref-およびIbias-がスイッチQ8とQ9との間で交互に流れ
る。ミキサは、トランジスタQ6（およびQ8）およびQ9
（およびQ7）のコレクタにおいてそれぞれ差動出力電流
信号IF＋およびIF−を生成する。このタイプのギルバー
トミキサは、たとえば文献（Gray and Meyer,Analysis
and Design of Analog Integrated Circuits,supra,pp.
590−605）に記載されている。
形波であり、かつトランジスタQ6乃至Q9は、LOによって
制御されるスイッチとして機能することが好ましい。し
たがって、信号LOの状態にしたがって、電流Iref+およ
びIbias+がスイッチQ6とQ7との間で交互に流れ、電流I
ref-およびIbias-がスイッチQ8とQ9との間で交互に流れ
る。ミキサは、トランジスタQ6（およびQ8）およびQ9
（およびQ7）のコレクタにおいてそれぞれ差動出力電流
信号IF＋およびIF−を生成する。このタイプのギルバー
トミキサは、たとえば文献（Gray and Meyer,Analysis
and Design of Analog Integrated Circuits,supra,pp.
590−605）に記載されている。
本発明を入力段として使用することによって、所定の
供給電圧に対して、図６のギルバートミキサは、通常の
ギルバートミキサ回路がその入力段トランジスタのエミ
ッタ結合された回路に接続された電流源でバイアスされ
るより多量のヘッドルームを有する。多量のヘッドルー
ムは、さらに大きい信号電圧スイングと広いダイナミッ
クレンジとを可能にし、あるいはまた、低い供給電圧の
利用を可能にし、電力および熱消費量を減少させ、おそ
らく電源の重量を軽減する。
供給電圧に対して、図６のギルバートミキサは、通常の
ギルバートミキサ回路がその入力段トランジスタのエミ
ッタ結合された回路に接続された電流源でバイアスされ
るより多量のヘッドルームを有する。多量のヘッドルー
ムは、さらに大きい信号電圧スイングと広いダイナミッ
クレンジとを可能にし、あるいはまた、低い供給電圧の
利用を可能にし、電力および熱消費量を減少させ、おそ
らく電源の重量を軽減する。
図2,5および６には、npnトランジスタの使用だけが示
されているが、本発明は、これらの装置に限定されな
い。npnトランジスタは、エミッタ面積のような装置の
パラメータを制御するために利用できる十分に開発され
た技術と、それらの動作速度のために好ましい。pnpト
ランジスタおよびFETを含む他の装置等もまた、Q4およ
びQ5、電流源11および14、ならびにギルバートミキサ出
力段トランジスタQ6乃至Q9として使用できるであろう。
されているが、本発明は、これらの装置に限定されな
い。npnトランジスタは、エミッタ面積のような装置の
パラメータを制御するために利用できる十分に開発され
た技術と、それらの動作速度のために好ましい。pnpト
ランジスタおよびFETを含む他の装置等もまた、Q4およ
びQ5、電流源11および14、ならびにギルバートミキサ出
力段トランジスタQ6乃至Q9として使用できるであろう。
本発明の特定の実施形態を図示および説明してきた
が、当業者には種々の変更および別の実施形態が明らか
になるであろう。したがって、本発明は添付された請求
の範囲によってのみ限定されるものである。
が、当業者には種々の変更および別の実施形態が明らか
になるであろう。したがって、本発明は添付された請求
の範囲によってのみ限定されるものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デベンドルフ、ドン・シー アメリカ合衆国、カリフォルニア州 92009、カールスバッド、カラコル・コ ート 2016 (56)参考文献 特開 平７−46045（ＪＰ，Ａ) 米国特許4334198（ＵＳ，Ａ) 米国特許4859966（ＵＳ，Ａ) 欧州特許出願公開691734（ＥＰ，Ａ １) 英国特許出願公開2291753（ＧＢ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03F 3/343
Claims (13)
- 【請求項１】入力電圧を差動出力電流に変換する低電圧
アナログフロントエンド（AFE）において、 それぞれ制御入力部およびその制御入力部によって制御
されるそれぞれの電流回路を有し、前記電流回路がそれ
ぞれの出力端子とそれぞれの第２の端子を有し、前記第
２の端子が第１および第２の縮退抵抗を通して接地点に
接続され、前記第２の端子は互いに他から電気的に絶縁
されている第１および第２のトランジスタと、 それぞれ第１および第２の端子を有し、第１の端子は前
記トランジスタの各制御入力部に接続され、第２の端子
は共通接続点に共に接続されている第１および第２のイ
ンピーダンス回路であって、前記インピーダンス回路が
前記制御入力部間に適用された入力電圧に対して低イン
ピーダンスを示す抵抗を含み、 前記共通接続点に接続され、前記トランジスタの電流回
路のそれぞれを通って流れる直流バイアス電流をミラー
するように構成された電流源とを具備し、 前記電流源が、 電源電圧ラインに接続されて基準電流を供給するように
構成された電流基準回路と、 前記電流基準回路に接続され、前記トランジスタのそれ
ぞれの制御入力部及び電流回路に電圧を供給してそれぞ
れ１よりも大きい一定の比率で前記基準電流を乗算した
電流値に等しい直流バイアス電流を前記トランジスタに
流すように構成された出力バッファ回路とを具備し、 前記第１および第２のトランジスタは、前記制御入力部
間に供給された入力電圧によって変化し、前記直流バイ
アス電流に重畳される差動信号電流から構成された差動
出力電流を生成するように構成され、前記第１および第
２のトランジスタは、それらのそれぞれの出力端子から
それらのそれぞれの第２の端子を通して前記接地点へ前
記差動出力電流を流し、前記トランジスタと前記ミラー
されたバイアス電流の構成は、前記第１および第２イン
ピーダンス回路が前記制御入力部間の入力インピーダン
スを確立することを可能にし、前記差動信号電流が、前
記入力インピーダンスに影響を与えることなく、前記第
２端子から前記接地点へ流されるようにする、 ことを特徴とするアナログフロントエンド。 - 【請求項２】さらに、第１および第２のキャパシタを具
備し、それら各キャパシタは前記各制御入力部に一方の
端子が接続され、それと反対側のキャパシタの端子間に
前記制御入力部に対する差動入力電圧が交流結合されて
いる請求項１記載のアナログフロントエンド。 - 【請求項３】さらに、１次および２次巻線を有する変成
器を具備し、その２次巻線は前記制御入力部間に接続さ
れ、前記変成器は前記１次巻線の両端間に供給された差
動入力電圧を前記制御入力部に交流結合している請求項
１記載のアナログフロントエンド。 - 【請求項４】アナログフロントエンドが前記制御入力部
の一方に交流結合されたシングルエンドの入力電圧を差
動出力電流に変換するように、前記制御入力部の他方は
接地点に交流結合されている請求項１記載のアナログフ
ロントエンド。 - 【請求項５】前記電流源は、基準電流を供給し、前記第
１および第２のトランジスタの電流回路を通って前記基
準電流よりも実質上大きいミラー電流を流させるように
構成されている請求項１記載のアナログフロントエン
ド。 - 【請求項６】前記電流基準回路は、前記電源電圧ライン
と接地点との間に直列に接続されて基準電流を流す基準
抵抗と第１および第２のダイオードと第３の縮退抵抗を
具備し、 前記出力バッファ回路は、前記電源電圧ラインと接地点
との間に直列に接続されて電流を流す第３のトランジス
タと第３のダイオードと第４の縮退抵抗とを具備し、第
３のトランジスタの制御入力部は前記基準抵抗と前記第
１のダイオードとの接続部に接続されて前記第３の縮退
抵抗を流れる電流に対する前記第４の縮退抵抗を流れる
電流の比率を前記第４の縮退抵抗の抵抗値に対する前記
第３の縮退抵抗の抵抗値の比率にほぼ等しくするように
構成されている請求項１記載のアナログフロンドエン
ド。 - 【請求項７】さらに、前記第１および第２のトランジス
タの各電流回路と接地点との間にそれぞれ直列に接続さ
れている第１および第２の縮退抵抗により、前記各電流
回路を通って流れるミラー電流の直流バイアス電流が前
記基準電流と前記第１および第２の縮退抵抗の抵抗値に
対する前記第４の縮退抵抗の抵抗値の比率との積に等し
くされている請求項６記載のアナログフロントエンド。 - 【請求項８】前記第１および第２のインピーダンス回路
のインピーダンスが前記第１および第２のトランジスタ
の入力インピーダンスを支配しており、前記制御入力部
間に供給される入力電圧からみた入力インピーダンスが
前記インピーダンス回路のインピーダンスの合計にほぼ
等しくされている請求項１記載のアナログフロントエン
ド。 - 【請求項９】前記第１および第２のトランジスタが良好
に整合されたnpnトランジスタである請求項１記載のア
ナログフロントエンド。 - 【請求項１０】さらに、２個の電流出力部を有し、前記
差動出力電流を受けるように接続されている出力段を具
備し、この出力段は制御電圧に応じて前記出力段の２個
の電流出力部間で前記差動出力電流を交互に切替えるよ
うに構成されてギルバートミキサを形成している請求項
１記載のアナログフロントエンド。 - 【請求項１１】入力電圧を差動出力電流に変換する低電
圧アナログフロントエンド（AFE）において、 それぞれ制御入力部およびその制御入力部によって制御
されるそれぞれの電流回路を有し、前記電流回路がそれ
ぞれの出力端子とそれぞれの第２の端子を有し、前記第
２の端子が接地点に接続され、かつ互いに他から電気的
に絶縁されている第１および第２のトランジスタと、 前記第１および第２のトランジスタの各電流回路と接地
点との間にそれぞれ接続されている第１および第２の縮
退npn抵抗と、 それぞれ第１および第２の端子を有し、第１の端子は前
記トランジスタの各制御入力部に接続され、第２の端子
は共通接続点に共に接続されている第１および第２のイ
ンピーダンス回路であって、前記第１および第２のイン
ピーダンス回路が前記制御入力部間に適用された入力電
圧に対して低インピーダンスを示す抵抗であり、 電流源とを具備し、 前記電流源は、電源電圧ラインおよび接地点間に接続さ
れて基準電流を流すように構成された電流基準回路と、
前記電流基準回路に接続された出力バッファ回路とを具
備し、前記電流基準回路は、前記電源電圧ラインと接地
点との間に直列に接続されて基準電流を流す基準抵抗と
第１および第２のダイオードと第３の縮退抵抗を具備
し、前記出力バッファ回路は、前記電源電圧ラインと接
地点との間に直列に接続されて電流を流す第３のトラン
ジスタと第３のダイオードと第４の縮退抵抗とを具備
し、第３のトランジスタの制御入力部は前記基準抵抗と
前記第１のダイオードとの接続部に接続されて前記第３
の縮退抵抗を流れる電流に対する前記第４の縮退抵抗を
流れる電流の比率を前記第４の縮退抵抗の抵抗値に対す
る前記第３の縮退抵抗の抵抗値の比率にほぼ等しくする
ように構成され、 前記電流基準回路および出力バッファ回路は、前記第１
および第２のトランジスタの各制御入力部および電流回
路に電圧を印加して前記基準電流と前記第１および第２
の縮退抵抗の抵抗値に対する前記第４の縮退抵抗の抵抗
値の比率との積にほぼ等しい直流バイアス電流を前記ト
ランジスタに流させるように構成され、 前記第１および第２のトランジスタは、前記制御入力部
間に供給された入力電圧によって変化し、前記直流バイ
アス電流に重畳されている差動信号電流から構成された
差動出力電流を流すように構成され、前記第１および第
２のトランジスタは、それらのそれぞれの出力端子から
それらのそれぞれの第２の端子を通して前記接地点へ前
記差動出力電流を流し、前記トランジスタと前記ミラー
されたバイアス電流の構成は、前記第１および第２イン
ピーダンス回路が前記制御入力部間の入力インピーダン
スを確立することを可能にし、前記差動信号電流が、前
記入力インピーダンスに影響を与えることなく、前記第
２端子から前記接地点へ流されるようにする、 ことを特徴とするアナログフロントエンド。 - 【請求項１２】さらに、１次および２次巻線を有する変
成器を具備し、その２次巻線は前記制御入力部間に接続
され、前記変成器は前記１次巻線の両端間に供給された
差動入力電圧を前記制御入力部に交流結合する請求項11
記載のアナログフロントエンド。 - 【請求項１３】入力段を具備しているギルバートミキサ
回路において、前記入力段は、 それぞれ制御入力部およびその制御入力部によって制御
されるそれぞれの電流回路を有し、前記電流回路がそれ
ぞれの出力端子とそれぞれの第２の端子を有し、前記第
２の端子が接地点に接続され、かつ互いに他から電気的
に絶縁されている第１および第２のトランジスタと、 それぞれ第１および第２の端子を有し、第１の端子は前
記トランジスタの各制御入力部に接続され、第２の端子
は共通接続点に共に接続されている第１および第２のイ
ンピーダンス回路と、 前記共通接続点に接続され、前記トランジスタの電流回
路のそれぞれを通って直流バイアス電流をミラーするよ
うに構成された電流源とを具備し、 前記第１および第２のトランジスタは、前記制御入力部
間に供給された入力電圧によって変化し、前記直流バイ
アス電流に重畳されている差動信号電流から構成された
差動出力電流を流すように構成され、前記第１および第
２のトランジスタは、それらのそれぞれの出力端子から
それらのそれぞれの第２の端子を通して前記接地点へ前
記差動出力電流を流し、前記トランジスタと前記ミラー
されたバイアス電流の構成は、前記第１および第２イン
ピーダンス回路が前記制御入力部間の入力インピーダン
スを確立することを可能にし、前記差動信号電流が、前
記入力インピーダンスに影響を与えることなく、前記第
２端子から前記接地点へ流されるように構成し、 さらに、２個の電流出力部を有し、前記差動出力電流を
受けるように接続されている出力段を具備し、この出力
段は交流制御電圧に応じて前記出力段の２個の電流出力
部間で前記差動出力電流を交互に切替えるように構成さ
れ、 前記出力段は、 それぞれ制御入力部および各電流回路を有する第１の差
動トランジスタ対であって、前記第１の差動トランジス
タ対の電流回路は前記入力段から差動出力電流を受ける
ように接続されている共通接続点に共に接続され、前記
第１の差動トランジスタ対のトランジスタは前記第１の
差動トランジスタ対の制御入力部に供給される交流制御
電圧に応じて交互に切替えられ、 それぞれ制御入力部および各電流回路を有し、各電流回
路は前記第１の差動トランジスタ対の各電流回路に接続
されている第２の差動トランジスタ対であって、前記そ
れぞれの各電流回路間の接続部は前記出力段の電流出力
を形成し、前記第２の差動トランジスタ対の電流回路は
前記入力段から前記差動出力電流を受けるように接続さ
れている共通接続点に共に接続され、前記第２の差動ト
ランジスタ対のトランジスタは前記第２の差動トランジ
スタ対の制御入力に供給される交流制御電圧に応じて交
互に切替えられる、 ことを特徴とするギルバートミキサ回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/827,855 | 1997-04-11 | ||
| US08/827,855 US5859558A (en) | 1997-04-11 | 1997-04-11 | Low voltage analog front end |
| US827,855 | 1997-04-11 | ||
| PCT/US1998/007414 WO1998047221A1 (en) | 1997-04-11 | 1998-04-09 | Low voltage analog front end |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11513235A JPH11513235A (ja) | 1999-11-09 |
| JP3263089B2 true JP3263089B2 (ja) | 2002-03-04 |
Family
ID=25250344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54417298A Expired - Fee Related JP3263089B2 (ja) | 1997-04-11 | 1998-04-09 | 低電圧アナログフロントエンド |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5859558A (ja) |
| EP (1) | EP0906662B1 (ja) |
| JP (1) | JP3263089B2 (ja) |
| AT (1) | ATE235758T1 (ja) |
| DE (1) | DE69812523T2 (ja) |
| DK (1) | DK0906662T3 (ja) |
| ES (1) | ES2194310T3 (ja) |
| WO (1) | WO1998047221A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393260B1 (en) | 1998-04-17 | 2002-05-21 | Nokia Mobile Phones Limited | Method for attenuating spurious signals and receiver |
| US6529721B1 (en) | 1999-06-04 | 2003-03-04 | Infineon Technologies North America Corp. | Low-noise mixer and method |
| JP2001111353A (ja) * | 1999-10-13 | 2001-04-20 | Mitsubishi Electric Corp | ミキサ回路 |
| SE515138C2 (sv) * | 1999-10-29 | 2001-06-18 | Ericsson Telefon Ab L M | Transkonduktor |
| EP1128546A1 (en) * | 2000-02-28 | 2001-08-29 | Deutsche Thomson-Brandt Gmbh | Upconverter mixer circuit |
| US6665528B2 (en) * | 2000-06-07 | 2003-12-16 | Infineon Technologies North America Corp. | Dual band fet mixer |
| US6252435B1 (en) | 2000-10-05 | 2001-06-26 | Pericom Semiconductor Corp. | Complementary differential amplifier with resistive loads for wide common-mode input range |
| US7054609B2 (en) | 2002-04-04 | 2006-05-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Linearity improvement of Gilbert mixers |
| US7672659B2 (en) | 2002-04-04 | 2010-03-02 | Telefonaktiebolaget L M Ericsson (Publ) | Mixer with feedback |
| TW595233B (en) * | 2003-04-17 | 2004-06-21 | Realtek Semiconductor Corp | Image processing device for digital display |
| GB2406728B (en) * | 2003-10-01 | 2007-06-13 | Zarlink Semiconductor Ltd | An integrated circuit device |
| GB2408400B (en) * | 2003-11-24 | 2006-05-03 | Zarlink Semiconductor Ltd | A circuit arrangement |
| GB2408401B (en) * | 2003-11-24 | 2006-05-03 | Zarlink Semiconductor Ltd | A network |
| US7224225B2 (en) * | 2005-04-26 | 2007-05-29 | Intel Corporation | Differential inductor based low noise amplifier |
| US7622903B2 (en) * | 2005-09-02 | 2009-11-24 | Standard Microsystems Corporation | EMI rejection for temperature sensing diodes |
| US7904036B2 (en) * | 2005-12-02 | 2011-03-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Modulation method and apparatus |
| US7355466B2 (en) * | 2006-01-26 | 2008-04-08 | Honeywell International Inc. | Passive mixer with direct current bias |
| JP6399938B2 (ja) | 2015-01-22 | 2018-10-03 | 株式会社メガチップス | 差動出力バッファ |
| US9479142B1 (en) * | 2015-02-25 | 2016-10-25 | Linear Technology Corporation | Phase error compensation circuit |
| JP6716478B2 (ja) * | 2017-02-16 | 2020-07-01 | アンリツ株式会社 | Ｄ／ａ変換装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3956661A (en) * | 1973-11-20 | 1976-05-11 | Tokyo Sanyo Electric Co., Ltd. | D.C. power source with temperature compensation |
| US4030023A (en) * | 1976-05-25 | 1977-06-14 | Rockwell International Corporation | Temperature compensated constant voltage apparatus |
| US4334198A (en) * | 1980-04-24 | 1982-06-08 | Rca Corporation | Biasing of transistor amplifier cascades |
| US4344188A (en) * | 1980-10-09 | 1982-08-10 | Matsushita Electric Industrial Co., Ltd. | Balanced modulator |
| JPS5765904A (en) * | 1980-10-13 | 1982-04-21 | Matsushita Electric Ind Co Ltd | Frequency converter |
| IT1211106B (it) * | 1981-09-16 | 1989-09-29 | Ates Componenti Elettron | Stadio d'ingresso amplificatore e miscelatore a transistori per un radioricevitore. |
| US4859966A (en) * | 1986-09-11 | 1989-08-22 | Seikosha Co., Ltd. | Current amplifier circuit and a current amplifying type differential current converter circuit |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| US5187395A (en) * | 1991-01-04 | 1993-02-16 | Motorola, Inc. | BIMOS voltage bias with low temperature coefficient |
| US5379457A (en) * | 1993-06-28 | 1995-01-03 | Hewlett-Packard Company | Low noise active mixer |
| DE59509527D1 (de) * | 1994-07-08 | 2001-09-27 | Infineon Technologies Ag | Verstärkeranordnung für Hochfrequenzsignale |
| GB2291753B (en) * | 1994-07-16 | 1998-09-16 | Peter Fred Blomley | Signal mixer |
| US5448772A (en) * | 1994-08-29 | 1995-09-05 | Motorola, Inc. | Stacked double balanced mixer circuit |
| US5521545A (en) * | 1994-10-21 | 1996-05-28 | Motorola, Inc. | Collector-injection mixer with radio frequency signal applied to collectors of lower transistor pair |
-
1997
- 1997-04-11 US US08/827,855 patent/US5859558A/en not_active Expired - Fee Related
-
1998
- 1998-04-09 JP JP54417298A patent/JP3263089B2/ja not_active Expired - Fee Related
- 1998-04-09 DK DK98915531T patent/DK0906662T3/da active
- 1998-04-09 WO PCT/US1998/007414 patent/WO1998047221A1/en active IP Right Grant
- 1998-04-09 DE DE69812523T patent/DE69812523T2/de not_active Expired - Fee Related
- 1998-04-09 AT AT98915531T patent/ATE235758T1/de not_active IP Right Cessation
- 1998-04-09 ES ES98915531T patent/ES2194310T3/es not_active Expired - Lifetime
- 1998-04-09 EP EP98915531A patent/EP0906662B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11513235A (ja) | 1999-11-09 |
| WO1998047221A1 (en) | 1998-10-22 |
| DK0906662T3 (da) | 2003-04-22 |
| ATE235758T1 (de) | 2003-04-15 |
| ES2194310T3 (es) | 2003-11-16 |
| DE69812523D1 (de) | 2003-04-30 |
| DE69812523T2 (de) | 2004-01-29 |
| EP0906662B1 (en) | 2003-03-26 |
| US5859558A (en) | 1999-01-12 |
| EP0906662A1 (en) | 1999-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |