JP3262495B2 - マルチレベルインバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、スナバ損失の抑制
を図るマルチレベルインバータに関する。
を図るマルチレベルインバータに関する。
【０００２】
【従来の技術】直流電力を交流電力に変換するインバー
タは、無停電電源装置、周波数変換装置などで使われて
いる。インバータのなかでも、３レベル以上のマルチレ
ベルインバータは、インバータを構成するスイッチより
も大きな電圧を変換でき、さらに通常の２レベルの変換
器と比較して中間の電位を出力できるため良質の出力波
形を得ることができる。
タは、無停電電源装置、周波数変換装置などで使われて
いる。インバータのなかでも、３レベル以上のマルチレ
ベルインバータは、インバータを構成するスイッチより
も大きな電圧を変換でき、さらに通常の２レベルの変換
器と比較して中間の電位を出力できるため良質の出力波
形を得ることができる。
【０００３】インバータには、各スイッチに過電圧防止
用のスナバ回路を設ける。スナバ回路を設けない場合に
は、回路に寄生する浮遊インダクタンスにより、スイッ
チング時に各スイッチにサージ電圧が発生するため、ス
イッチを破壊する恐れがある。
用のスナバ回路を設ける。スナバ回路を設けない場合に
は、回路に寄生する浮遊インダクタンスにより、スイッ
チング時に各スイッチにサージ電圧が発生するため、ス
イッチを破壊する恐れがある。
【０００４】図１１に、充放電スナバ回路を用いた４レ
ベルインバータを示す。１Ａ〜１Ｄは直流入力端子、２
は交流出力端子、３Ａ〜３Ｃは正側逆導通スイッチ、４
Ａ〜４Ｄは負側逆導通スイッチである。各逆導通スイッ
チのオン、オフにより、交流出力端子２は、４つの直流
入力端子の電位に相当する４レベルの電位を発生する。
ベルインバータを示す。１Ａ〜１Ｄは直流入力端子、２
は交流出力端子、３Ａ〜３Ｃは正側逆導通スイッチ、４
Ａ〜４Ｄは負側逆導通スイッチである。各逆導通スイッ
チのオン、オフにより、交流出力端子２は、４つの直流
入力端子の電位に相当する４レベルの電位を発生する。
【０００５】浮遊インダクタンス５Ａ、正側逆導通スイ
ッチ３Ａ、３Ｂ、３Ｃを介して交流出力端子２に電流が
流れている状態で、正側逆導通スイッチ３Ａをターンオ
フすると、浮遊インダクタンス５Ａの残留エネルギによ
り、正側逆導通スイッチ３Ａの端子間電圧が上昇する。
この端子間電圧が充放電スナバコンデンサ６Ａの端子間
電圧を越えると、充放電スナバダイオード７Ａに順方向
の電圧が加わり導通状態になる。これにより、浮遊イン
ダクタンス５Ａの残留エネルギが充放電スナバコンデン
サ６Ａに流れ込み、吸収される。このとき、正側逆導通
スイッチ３Ａの端子間電圧は、充放電スナバコンデンサ
６Ａの電圧でクランプされる。充放電スナバコンデンサ
６Ａの端子間電圧は、正側逆導通スイッチ３Ａが導通状
態の時、充放電スナバ抵抗８Ａにより、０まで放電す
る。
ッチ３Ａ、３Ｂ、３Ｃを介して交流出力端子２に電流が
流れている状態で、正側逆導通スイッチ３Ａをターンオ
フすると、浮遊インダクタンス５Ａの残留エネルギによ
り、正側逆導通スイッチ３Ａの端子間電圧が上昇する。
この端子間電圧が充放電スナバコンデンサ６Ａの端子間
電圧を越えると、充放電スナバダイオード７Ａに順方向
の電圧が加わり導通状態になる。これにより、浮遊イン
ダクタンス５Ａの残留エネルギが充放電スナバコンデン
サ６Ａに流れ込み、吸収される。このとき、正側逆導通
スイッチ３Ａの端子間電圧は、充放電スナバコンデンサ
６Ａの電圧でクランプされる。充放電スナバコンデンサ
６Ａの端子間電圧は、正側逆導通スイッチ３Ａが導通状
態の時、充放電スナバ抵抗８Ａにより、０まで放電す
る。
【０００６】図１２、図１３は、クランプスナバ回路を
用いた３レベルインバータであり、平成７年度電気学会
全国大会１１７８に記載されている回路の一部である。
図１２では、各直流端子間の電圧をＶDCとすると、クラ
ンプスナバ抵抗９Ａにより、クランプスナバコンデンサ
１０Ａの端子間電圧はＶDCまで放電し、正側逆導通スイ
ッチ３Ａの最大端子間電圧がＶDCとなる。同様に、クラ
ンプスナバ抵抗９Ｂにより、正側逆導通スイッチ３Ｂの
最大端子間電圧もＶDCとなる。
用いた３レベルインバータであり、平成７年度電気学会
全国大会１１７８に記載されている回路の一部である。
図１２では、各直流端子間の電圧をＶDCとすると、クラ
ンプスナバ抵抗９Ａにより、クランプスナバコンデンサ
１０Ａの端子間電圧はＶDCまで放電し、正側逆導通スイ
ッチ３Ａの最大端子間電圧がＶDCとなる。同様に、クラ
ンプスナバ抵抗９Ｂにより、正側逆導通スイッチ３Ｂの
最大端子間電圧もＶDCとなる。
【０００７】図１３では、各直流端子間の電圧をＶDCと
すると、クランプスナバ抵抗９Ａにより、クランプスナ
バコンデンサ１０Ａの端子間電圧はＶDCまで放電し、ク
ランプダイオード１１Ａの最大端子間電圧がＶDCとな
る。同様に、クランプスナバ抵抗９Ｂにより、クランプ
スナバコンデンサ１０Ｂの端子間電圧はＶDCまで放電
し、クランプダイオード１１Ｂの最大端子間電圧はＶDC
となる。
すると、クランプスナバ抵抗９Ａにより、クランプスナ
バコンデンサ１０Ａの端子間電圧はＶDCまで放電し、ク
ランプダイオード１１Ａの最大端子間電圧がＶDCとな
る。同様に、クランプスナバ抵抗９Ｂにより、クランプ
スナバコンデンサ１０Ｂの端子間電圧はＶDCまで放電
し、クランプダイオード１１Ｂの最大端子間電圧はＶDC
となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の充放電スナバ回路を用いたマルチレベルインバータ
では、スナバ抵抗によるスナバ損失が大きくなり、電力
変換の効率を上げることができないという問題点があっ
た。
来の充放電スナバ回路を用いたマルチレベルインバータ
では、スナバ抵抗によるスナバ損失が大きくなり、電力
変換の効率を上げることができないという問題点があっ
た。
【０００９】また、上記従来のクランプスナバ回路を用
いたマルチレベルインバータでは、４レベル出力以上の
電力変換器には適用できなかったため、充放電スナバ回
路を用いていた。
いたマルチレベルインバータでは、４レベル出力以上の
電力変換器には適用できなかったため、充放電スナバ回
路を用いていた。
【００１０】そこで、本発明では、上記の問題点を鑑
み、スナバ損失の抑制に優れ、クランプスナバ回路を用
いた４レベル出力以上のマルチレベルインバータを提供
することを目的とする。
み、スナバ損失の抑制に優れ、クランプスナバ回路を用
いた４レベル出力以上のマルチレベルインバータを提供
することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、交流出力端子と、電位の異
なる少なくとも４つの直流入力端子と、該交流出力端子
と該直流入力端子のうち最大の電位の直流入力端子との
間に接続され、複数のスイッチング素子から成る正側ア
ームと、該交流出力端子と該直流入力端子のうち最小の
電位の直流入力端子との間に接続され、複数のスイッチ
ング素子から成る負側アームとを少なくとも有するマル
チレベルインバータにおいて、最大及び最小の電位の直
流入力端子以外の直流入力端子と該正側負側アームの所
定のスイッチング素子との間に接続されたクランプダイ
オードと、該正側負側アームのスイッチング素子に並列
接続され、スナバコンデンサ及びスナバダイオードとを
有する第１のスナバ回路と、該正側アームの第１のスナ
バ回路のスナバコンデンサとスナバダイオードとの接続
点と該スナバコンデンサの他方に接続されている該直流
入力端子より１つ電位の低い該直流入力端子との間に接
続され、少なくとも抵抗を有する放電回路と、該負側ア
ームの第１のスナバ回路のスナバコンデンサとスナバダ
イオードとの接続点と該スナバコンデンサの他方に接続
されている該直流入力端子より１つ電位の高い該直流入
力端子との間に接続され、少なくとも抵抗を有する放電
回路とを具備することを特徴とする。
め、請求項１記載の発明は、交流出力端子と、電位の異
なる少なくとも４つの直流入力端子と、該交流出力端子
と該直流入力端子のうち最大の電位の直流入力端子との
間に接続され、複数のスイッチング素子から成る正側ア
ームと、該交流出力端子と該直流入力端子のうち最小の
電位の直流入力端子との間に接続され、複数のスイッチ
ング素子から成る負側アームとを少なくとも有するマル
チレベルインバータにおいて、最大及び最小の電位の直
流入力端子以外の直流入力端子と該正側負側アームの所
定のスイッチング素子との間に接続されたクランプダイ
オードと、該正側負側アームのスイッチング素子に並列
接続され、スナバコンデンサ及びスナバダイオードとを
有する第１のスナバ回路と、該正側アームの第１のスナ
バ回路のスナバコンデンサとスナバダイオードとの接続
点と該スナバコンデンサの他方に接続されている該直流
入力端子より１つ電位の低い該直流入力端子との間に接
続され、少なくとも抵抗を有する放電回路と、該負側ア
ームの第１のスナバ回路のスナバコンデンサとスナバダ
イオードとの接続点と該スナバコンデンサの他方に接続
されている該直流入力端子より１つ電位の高い該直流入
力端子との間に接続され、少なくとも抵抗を有する放電
回路とを具備することを特徴とする。
【００１２】請求項２記載の発明は、該正側負側アーム
のスイッチング素子に並列接続され、スナバコンデンサ
及びスナバダイオード及びスナバ抵抗とを有する第２の
スナバ回路を具備することを特徴とする。
のスイッチング素子に並列接続され、スナバコンデンサ
及びスナバダイオード及びスナバ抵抗とを有する第２の
スナバ回路を具備することを特徴とする。
【００１３】請求項３記載の発明は、該放電回路にダイ
オードを具備したことを特徴とする。請求項４記載の発
明は、該交流出力端子と該正側負側アームと該クランプ
ダイオードと該第１のスナバ回路とから構成されるスタ
ックを複数設けたことを特徴とする。
オードを具備したことを特徴とする。請求項４記載の発
明は、該交流出力端子と該正側負側アームと該クランプ
ダイオードと該第１のスナバ回路とから構成されるスタ
ックを複数設けたことを特徴とする。
【００１４】請求項５記載の発明は、該交流出力端子と
該正側負側アームと該クランプダイオードと該第１のス
ナバ回路と該第２のスナバ回路とから構成されるスタッ
クを複数設けたことを特徴とする。
該正側負側アームと該クランプダイオードと該第１のス
ナバ回路と該第２のスナバ回路とから構成されるスタッ
クを複数設けたことを特徴とする。
【００１５】請求項６記載の発明は、交流出力端子と、
電位の異なる少なくとも４つの直流入力端子と、該交流
出力端子と該直流入力端子のうち最大の電位の直流入力
端子との間に接続され、複数のスイッチング素子から成
る正側アームと、該交流出力端子と該直流入力端子のう
ち最小の電位の直流入力端子との間に接続され、複数の
スイッチング素子から成る負側アームとを少なくとも有
するマルチレベルインバータにおいて、最大及び最小の
電位の直流入力端子以外の直流入力端子と該正側負側ア
ームの所定のスイッチング素子との間に接続されたクラ
ンプダイオードと、該クランプダイオードに並列接続さ
れ、スナバコンデンサ及びスナバダイオードとを有する
第１のスナバ回路と、該正側アーム側に接続されたクラ
ンプダイオードの第１のスナバ回路のスナバコンデンサ
とスナバダイオードとの接続点と該最大の電位の直流入
力端子との間に接続され、少なくとも抵抗を有する放電
回路と、該負側アーム側に接続されたクランプダイオー
ドの第１のスナバ回路のスナバコンデンサとスナバダイ
オードとの接続点と該最小の電位の直流入力端子との間
に接続され、少なくとも抵抗を有する放電回路とを具備
することを特徴とする。
電位の異なる少なくとも４つの直流入力端子と、該交流
出力端子と該直流入力端子のうち最大の電位の直流入力
端子との間に接続され、複数のスイッチング素子から成
る正側アームと、該交流出力端子と該直流入力端子のう
ち最小の電位の直流入力端子との間に接続され、複数の
スイッチング素子から成る負側アームとを少なくとも有
するマルチレベルインバータにおいて、最大及び最小の
電位の直流入力端子以外の直流入力端子と該正側負側ア
ームの所定のスイッチング素子との間に接続されたクラ
ンプダイオードと、該クランプダイオードに並列接続さ
れ、スナバコンデンサ及びスナバダイオードとを有する
第１のスナバ回路と、該正側アーム側に接続されたクラ
ンプダイオードの第１のスナバ回路のスナバコンデンサ
とスナバダイオードとの接続点と該最大の電位の直流入
力端子との間に接続され、少なくとも抵抗を有する放電
回路と、該負側アーム側に接続されたクランプダイオー
ドの第１のスナバ回路のスナバコンデンサとスナバダイ
オードとの接続点と該最小の電位の直流入力端子との間
に接続され、少なくとも抵抗を有する放電回路とを具備
することを特徴とする。
【００１６】請求項７記載の発明は、該正側負側アーム
のスイッチング素子に並列接続され、スナバコンデンサ
及びスナバダイオード及びスナバ抵抗とを有する第２の
スナバ回路を具備することを特徴とする。
のスイッチング素子に並列接続され、スナバコンデンサ
及びスナバダイオード及びスナバ抵抗とを有する第２の
スナバ回路を具備することを特徴とする。
【００１７】請求項８記載の発明は、該交流出力端子と
該正側負側アームと該クランプダイオードと該第１のス
ナバ回路とから構成されるスタックを複数設けたことを
特徴とする。請求項９記載の発明は、該交流出力端子と
該正側負側アームと該クランプダイオードと該第１のス
ナバ回路と該第２のスナバ回路とから構成されるスタッ
クを複数設けたことを特徴とする。
該正側負側アームと該クランプダイオードと該第１のス
ナバ回路とから構成されるスタックを複数設けたことを
特徴とする。請求項９記載の発明は、該交流出力端子と
該正側負側アームと該クランプダイオードと該第１のス
ナバ回路と該第２のスナバ回路とから構成されるスタッ
クを複数設けたことを特徴とする。
【００１８】
【発明の実施の形態】本発明の第１実施例について図１
を用いて説明する。図１は、クランプスナバ回路を用い
た４レベルインバータである。１Ａ〜１Ｄは直流入力端
子、２は交流出力端子、３Ａ〜３Ｃは正側逆導通スイッ
チ、４Ａ〜４Ｄは負側逆導通スイッチである。各導通ス
イッチのオン、オフにより、交流出力端子２は、４つの
直流入力端子の電位に相当する４レベルの電位を発生す
ることができる。以下に、回路動作の説明を行う。な
お、ここでは、直流入力端子１Ａの電位をＶA ，直流入
力端子１Ｂの電位をＶB ，の直流入力端子１Ｃの電位を
ＶC ，直流入力端子１Ｄの電位をＶD とし，さらに各直
流入力端子間の電圧を等しいものとし、ＶA ＝３×ＶD
C、ＶB ＝２×ＶDC、ＶC ＝ＶDC、ＶD ＝０とする。
を用いて説明する。図１は、クランプスナバ回路を用い
た４レベルインバータである。１Ａ〜１Ｄは直流入力端
子、２は交流出力端子、３Ａ〜３Ｃは正側逆導通スイッ
チ、４Ａ〜４Ｄは負側逆導通スイッチである。各導通ス
イッチのオン、オフにより、交流出力端子２は、４つの
直流入力端子の電位に相当する４レベルの電位を発生す
ることができる。以下に、回路動作の説明を行う。な
お、ここでは、直流入力端子１Ａの電位をＶA ，直流入
力端子１Ｂの電位をＶB ，の直流入力端子１Ｃの電位を
ＶC ，直流入力端子１Ｄの電位をＶD とし，さらに各直
流入力端子間の電圧を等しいものとし、ＶA ＝３×ＶD
C、ＶB ＝２×ＶDC、ＶC ＝ＶDC、ＶD ＝０とする。
【００１９】正側逆導通スイッチ３Ａをターンオフする
と、浮遊インダクタンス５Ａのエネルギにより、正側逆
導通スイッチ３Ａの端子間電圧が上昇する。正側逆導通
スイッチ３Ａの端子間電圧がクランプスナバコンデンサ
１０Ａの端子間電圧を越えたところで、クランプスナバ
ダイオード１２Ａに順方向の電圧が加わり、クランプス
ナバダイオード１２Ａが導通状態になる。これにより、
浮遊インダクタンス５Ａのエネルギはクランプスナバコ
ンデンサ１０Ａに流れるようになる。このとき、正側逆
導通スイッチ３Ａの端子間電圧は、クランプスナバコン
デンサ１０Ａの電圧でクランプされる。浮遊インダクタ
ンス５Ａのエネルギを吸収するため、クランプスナバコ
ンデンサ１０Ａの端子間電圧が若干上昇するが、ダイオ
ード１３Ａを介し、クランプスナバ抵抗９Ａにより、Ｖ
A ーＶB まで放電する。
と、浮遊インダクタンス５Ａのエネルギにより、正側逆
導通スイッチ３Ａの端子間電圧が上昇する。正側逆導通
スイッチ３Ａの端子間電圧がクランプスナバコンデンサ
１０Ａの端子間電圧を越えたところで、クランプスナバ
ダイオード１２Ａに順方向の電圧が加わり、クランプス
ナバダイオード１２Ａが導通状態になる。これにより、
浮遊インダクタンス５Ａのエネルギはクランプスナバコ
ンデンサ１０Ａに流れるようになる。このとき、正側逆
導通スイッチ３Ａの端子間電圧は、クランプスナバコン
デンサ１０Ａの電圧でクランプされる。浮遊インダクタ
ンス５Ａのエネルギを吸収するため、クランプスナバコ
ンデンサ１０Ａの端子間電圧が若干上昇するが、ダイオ
ード１３Ａを介し、クランプスナバ抵抗９Ａにより、Ｖ
A ーＶB まで放電する。
【００２０】クランプスナバコンデンサ１０Ａの端子間
電圧上昇は、クランプスナバコンデンサ１０Ａの容量を
大きくすれば小さくすることができるので、正側逆導通
スイッチ３Ａにかかる最大印加電圧は、ＶA ーＶB 、つ
まりＶDCにすることができる。
電圧上昇は、クランプスナバコンデンサ１０Ａの容量を
大きくすれば小さくすることができるので、正側逆導通
スイッチ３Ａにかかる最大印加電圧は、ＶA ーＶB 、つ
まりＶDCにすることができる。
【００２１】正側逆導通スイッチ３Ｂ、３Ｃ及び負側逆
導通スイッチ４Ａ〜４Ｃについても同様である。また、
上記説明では、ターンオフ時について述べたが、定常状
態またはターンオン時についても、各逆導通スイッチ３
Ａ〜３Ｃ及び４Ａ〜４Ｃの最大印加電圧は、各々に該当
するクランプスナバコンデンサ１０Ａ〜１０Ｆの最大端
子電圧によりクランプされる。
導通スイッチ４Ａ〜４Ｃについても同様である。また、
上記説明では、ターンオフ時について述べたが、定常状
態またはターンオン時についても、各逆導通スイッチ３
Ａ〜３Ｃ及び４Ａ〜４Ｃの最大印加電圧は、各々に該当
するクランプスナバコンデンサ１０Ａ〜１０Ｆの最大端
子電圧によりクランプされる。
【００２２】このように、４レベルインバータにおいて
も、各逆導通スイッチの最大印加電圧を下げることがで
きるため、サージ電圧を抑制でき、スナバ回路の損失を
抑制することが可能となる。さらに、各逆導通スイッチ
の電圧利用率（使用電圧・逆導通スイッチ耐圧）を上げ
ることができ、インバータの最大変換電圧をあげること
ができる。
も、各逆導通スイッチの最大印加電圧を下げることがで
きるため、サージ電圧を抑制でき、スナバ回路の損失を
抑制することが可能となる。さらに、各逆導通スイッチ
の電圧利用率（使用電圧・逆導通スイッチ耐圧）を上げ
ることができ、インバータの最大変換電圧をあげること
ができる。
【００２３】本発明の第２実施例について図２を用いて
説明する。第２実施例は、第１実施例を６レベルインバ
ータに適用したものである。回路動作は、第１実施例と
同様である。本実施例のように６レベルにした場合に
も、スナバ回路の損失を抑制し、さらにインバータの最
大変換電圧をあげることが可能となる。
説明する。第２実施例は、第１実施例を６レベルインバ
ータに適用したものである。回路動作は、第１実施例と
同様である。本実施例のように６レベルにした場合に
も、スナバ回路の損失を抑制し、さらにインバータの最
大変換電圧をあげることが可能となる。
【００２４】本発明の第３実施例について図３を用いて
説明する。第３実施例は、第１実施例の４レベルインバ
ータを３相変換器に適用したものである。図３の（Ａ）
〜（Ｆ）および（ａ）〜（ｆ）は同一記号間で接続され
ているものとする。
説明する。第３実施例は、第１実施例の４レベルインバ
ータを３相変換器に適用したものである。図３の（Ａ）
〜（Ｆ）および（ａ）〜（ｆ）は同一記号間で接続され
ているものとする。
【００２５】回路動作は、第１実施例と同様であるが、
クランプスナバ抵抗９Ａが、Ｕ、Ｖ、Ｗの各相のクラン
プスナバコンデンサ１０ＡＵ、１０ＡＶ、１０ＡＷを放
電することになる。同様に、クランプスナバ抵抗９Ｂ〜
９ＦもＵ、Ｖ、Ｗの各相に対応するクランプスナバコン
デンサを放電する。
クランプスナバ抵抗９Ａが、Ｕ、Ｖ、Ｗの各相のクラン
プスナバコンデンサ１０ＡＵ、１０ＡＶ、１０ＡＷを放
電することになる。同様に、クランプスナバ抵抗９Ｂ〜
９ＦもＵ、Ｖ、Ｗの各相に対応するクランプスナバコン
デンサを放電する。
【００２６】このように、複数の相のスナバ抵抗を一つ
にまとめることにより、スナバ抵抗の数を減らすことが
でき、回路の簡略化を図ることができる。本実施例で
は、３相について示したが、２相、または４相以上に適
用することもできる。
にまとめることにより、スナバ抵抗の数を減らすことが
でき、回路の簡略化を図ることができる。本実施例で
は、３相について示したが、２相、または４相以上に適
用することもできる。
【００２７】本発明の第４実施例について図４を用いて
説明する。第４実施例は、第１実施例の４レベルインバ
ータに充放電スナバ回路を付加したものである。正側逆
導通スイッチ３Ａに対する充放電スナバ回路は、充放電
スナバコンデンサ６Ａ、充放電スナバダイオード７Ａ、
充放電スナバ抵抗８Ａから構成される。他の逆導通スイ
ッチ３Ｂ、３Ｃ及び４Ａ〜４Ｃも同様である。
説明する。第４実施例は、第１実施例の４レベルインバ
ータに充放電スナバ回路を付加したものである。正側逆
導通スイッチ３Ａに対する充放電スナバ回路は、充放電
スナバコンデンサ６Ａ、充放電スナバダイオード７Ａ、
充放電スナバ抵抗８Ａから構成される。他の逆導通スイ
ッチ３Ｂ、３Ｃ及び４Ａ〜４Ｃも同様である。
【００２８】正側逆導通スイッチ３Ａをターンオフする
と、正側逆導通スイッチ３Ａの端子間電圧は充放電スナ
バコンデンサ６Ａ、充放電スナバダイオード７Ａの作用
により０Ｖから上昇する。正側逆導通スイッチ３Ａの端
子間電圧は、クランプスナバコンデンサ１０Ａの端子間
電圧を超えると、クランプスナバダイオード１２Ａが導
通状態になり、正側逆導通スイッチ３Ａの端子間電圧が
クランプスナバコンデンサ１０Ａの端子間電圧によりク
ランプされる。クランプスナバコンデンサ１０Ａの端子
間の電圧変化は、クランプスナバコンデンサ１０Ａの容
量を大きくすることにより、小さくすることができるの
で、正側逆導通スイッチ３Ａの最大端子間電圧を、ＶA
−ＶB 、つまりＶDCにすることができる。
と、正側逆導通スイッチ３Ａの端子間電圧は充放電スナ
バコンデンサ６Ａ、充放電スナバダイオード７Ａの作用
により０Ｖから上昇する。正側逆導通スイッチ３Ａの端
子間電圧は、クランプスナバコンデンサ１０Ａの端子間
電圧を超えると、クランプスナバダイオード１２Ａが導
通状態になり、正側逆導通スイッチ３Ａの端子間電圧が
クランプスナバコンデンサ１０Ａの端子間電圧によりク
ランプされる。クランプスナバコンデンサ１０Ａの端子
間の電圧変化は、クランプスナバコンデンサ１０Ａの容
量を大きくすることにより、小さくすることができるの
で、正側逆導通スイッチ３Ａの最大端子間電圧を、ＶA
−ＶB 、つまりＶDCにすることができる。
【００２９】各逆導通スイッチ３Ｂ、３Ｃ及び４Ａ〜４
Ｃについても上記同様である。このように、充放電スナ
バ回路を、クランプスナバ回路と併用することより、タ
ーンオフ時の各逆導通スイッチの端子間電圧を０Ｖから
上昇させることが出来る。さらに、クランプスナバコン
デンサ１０Ａ〜１０Ｆにより、各逆導通スイッチの最大
端子間電圧を抑えているので、従来の充放電スナバ回路
にみられた、交流出力端子２に近い逆導通スイッチの端
子間電圧が高くなる欠点を防止することができる。
Ｃについても上記同様である。このように、充放電スナ
バ回路を、クランプスナバ回路と併用することより、タ
ーンオフ時の各逆導通スイッチの端子間電圧を０Ｖから
上昇させることが出来る。さらに、クランプスナバコン
デンサ１０Ａ〜１０Ｆにより、各逆導通スイッチの最大
端子間電圧を抑えているので、従来の充放電スナバ回路
にみられた、交流出力端子２に近い逆導通スイッチの端
子間電圧が高くなる欠点を防止することができる。
【００３０】本発明の第５実施例について図５を用いて
説明する。第５実施例は、第１実施例の４レベルインバ
ータにおいて、ダイオード１３Ａ、１３Ｆを除いた構成
である。本実施例におけるクランプスナバコンデンサ１
０Ａ、１０Ｆの放電は、ダイオードを介さずに、クラン
プスナバ抵抗９Ａ、９Ｆにより行われる。その結果、よ
り少ないダイオードで、スナバ損失の抑制が図れる４レ
ベル以上のマルチレベルインバータを提供することがで
きる。なお、他のクランプスナバ抵抗９Ｂ〜９Ｅは、第
１実施例と同様にダイオード１３Ｂ〜１３Ｅを介してク
ランプスナバコンデンサ１０Ｂ〜１０Ｆを放電する。ま
た、第４実施例においても、本実施例を適用することも
可能である。
説明する。第５実施例は、第１実施例の４レベルインバ
ータにおいて、ダイオード１３Ａ、１３Ｆを除いた構成
である。本実施例におけるクランプスナバコンデンサ１
０Ａ、１０Ｆの放電は、ダイオードを介さずに、クラン
プスナバ抵抗９Ａ、９Ｆにより行われる。その結果、よ
り少ないダイオードで、スナバ損失の抑制が図れる４レ
ベル以上のマルチレベルインバータを提供することがで
きる。なお、他のクランプスナバ抵抗９Ｂ〜９Ｅは、第
１実施例と同様にダイオード１３Ｂ〜１３Ｅを介してク
ランプスナバコンデンサ１０Ｂ〜１０Ｆを放電する。ま
た、第４実施例においても、本実施例を適用することも
可能である。
【００３１】本発明の第６実施例について図６を用いて
説明する。第６実施例は、第５実施例の４レベルインバ
ータを３相変換器に適用したものである。図６の（Ａ）
〜（Ｆ）および（ａ）〜（ｆ）は同一記号間で接続され
ている。
説明する。第６実施例は、第５実施例の４レベルインバ
ータを３相変換器に適用したものである。図６の（Ａ）
〜（Ｆ）および（ａ）〜（ｆ）は同一記号間で接続され
ている。
【００３２】回路動作は、第３実施例と同様である。ク
ランプスナバ抵抗９Ａ〜９Ｆが、Ｕ、Ｖ、Ｗの各相のク
ランプスナバコンデンサを放電する。ただし、第５実施
例で示したように、クランプスナバコンデンサ１０ＡＵ
〜１０ＡＷ及び１０ＦＵ〜１０ＦＷの放電は、ダイオー
ドを介さずに行われる。
ランプスナバ抵抗９Ａ〜９Ｆが、Ｕ、Ｖ、Ｗの各相のク
ランプスナバコンデンサを放電する。ただし、第５実施
例で示したように、クランプスナバコンデンサ１０ＡＵ
〜１０ＡＷ及び１０ＦＵ〜１０ＦＷの放電は、ダイオー
ドを介さずに行われる。
【００３３】このように、複数の相のスナバ抵抗を一つ
にまとめることにより、スナバ抵抗の数を減らすことが
でき、回路の簡略化を図ることができ、さらに、より少
ないダイオードでスナバ損失の低減を図ることが可能と
なる。なお、本実施例では、３相について示したが、２
相、または４相以上に適用することも可能である。
にまとめることにより、スナバ抵抗の数を減らすことが
でき、回路の簡略化を図ることができ、さらに、より少
ないダイオードでスナバ損失の低減を図ることが可能と
なる。なお、本実施例では、３相について示したが、２
相、または４相以上に適用することも可能である。
【００３４】本発明の第７実施例について図７を用いて
説明する。浮遊インダクタンス５Ｂ、クランプダイオー
ド１１Ａ、正側逆導通スイッチ３Ｂを介して電流が流れ
ている状態で、正側逆導通スイッチ３Ａをターンオンす
ると、浮遊インダクタンス５Ａ、正側逆導通スイッチ３
Ａ、クランプダイオード１１Ａ、浮遊インダクタンス５
Ｂの経路で，電流が流れる。一般にダイオードは逆電流
が流れてから、遮断状態になるまで数μｓの遅れがある
ため、浮遊インダクタンス５Ｂの電流が逆向き（浮遊イ
ンダクタンス５Ｂより直流入力端子１Ｂに電流が流れる
状態）になった後に、ダイオードが遮断状態になる。浮
遊インダクタンス５Ｂの残留エネルギーにより、クラン
プダイオード１１Ａの端子間電圧が上昇する。この端子
間電圧が、クランプスナバコンデンサ１０Ａの端子間電
圧を超えると、クランプスナバダイオード１２Ａに順方
向の電圧が加わり、導通状態になる。その結果、浮遊イ
ンダクタンス５Ｂのエネルギーがスナバコンデンサ１０
Ａに吸収され，クランプダイオード１１Ａの最大端子間
電圧がクランプスナバコンデンサ１０Ａの端子電圧でク
ランプされる。このとき，クランプスナバコンデンサ１
０Ａの端子間電圧は上昇するが、クランプスナバ抵抗９
Ａにより、クランプスナバコンデンサ１０Ａの端子間電
圧がＶDCまで放電する。クランプスナバコンデンサ１０
Ａの容量を充分大きくすると、クランプスナバコンデン
サ１０Ａの端子間電圧変化を小さくすることが出来、ク
ランプダイオード１１Ａの最大端子間電圧を、ＶDCにす
ることができる。
説明する。浮遊インダクタンス５Ｂ、クランプダイオー
ド１１Ａ、正側逆導通スイッチ３Ｂを介して電流が流れ
ている状態で、正側逆導通スイッチ３Ａをターンオンす
ると、浮遊インダクタンス５Ａ、正側逆導通スイッチ３
Ａ、クランプダイオード１１Ａ、浮遊インダクタンス５
Ｂの経路で，電流が流れる。一般にダイオードは逆電流
が流れてから、遮断状態になるまで数μｓの遅れがある
ため、浮遊インダクタンス５Ｂの電流が逆向き（浮遊イ
ンダクタンス５Ｂより直流入力端子１Ｂに電流が流れる
状態）になった後に、ダイオードが遮断状態になる。浮
遊インダクタンス５Ｂの残留エネルギーにより、クラン
プダイオード１１Ａの端子間電圧が上昇する。この端子
間電圧が、クランプスナバコンデンサ１０Ａの端子間電
圧を超えると、クランプスナバダイオード１２Ａに順方
向の電圧が加わり、導通状態になる。その結果、浮遊イ
ンダクタンス５Ｂのエネルギーがスナバコンデンサ１０
Ａに吸収され，クランプダイオード１１Ａの最大端子間
電圧がクランプスナバコンデンサ１０Ａの端子電圧でク
ランプされる。このとき，クランプスナバコンデンサ１
０Ａの端子間電圧は上昇するが、クランプスナバ抵抗９
Ａにより、クランプスナバコンデンサ１０Ａの端子間電
圧がＶDCまで放電する。クランプスナバコンデンサ１０
Ａの容量を充分大きくすると、クランプスナバコンデン
サ１０Ａの端子間電圧変化を小さくすることが出来、ク
ランプダイオード１１Ａの最大端子間電圧を、ＶDCにす
ることができる。
【００３５】同様に、クランプスナバコンデンサ１０Ｂ
〜１０Ｄの端子電圧は、それぞれ、２×ＶDC，２×ＶD
C，ＶDCになるように充放電する。このように、４レベ
ルインバータにおいても、クランプダイオードの最大端
子間電圧を、クランプスナバコンデンサにより下げるこ
とができる。さらに，耐圧の低いクランプダイオードの
使用が可能となり、インバータの最大変換電圧を上げる
ことができる。
〜１０Ｄの端子電圧は、それぞれ、２×ＶDC，２×ＶD
C，ＶDCになるように充放電する。このように、４レベ
ルインバータにおいても、クランプダイオードの最大端
子間電圧を、クランプスナバコンデンサにより下げるこ
とができる。さらに，耐圧の低いクランプダイオードの
使用が可能となり、インバータの最大変換電圧を上げる
ことができる。
【００３６】なお、本実施例を、第３実施例のように、
２相以上の変換器に適用することも可能である。また、
第４実施例のように、各逆導通スイッチに並列に充放電
スナバ回路を付加することも可能である。
２相以上の変換器に適用することも可能である。また、
第４実施例のように、各逆導通スイッチに並列に充放電
スナバ回路を付加することも可能である。
【００３７】本発明の第８実施例について図８を用いて
説明する。第８実施例は、第７実施例を６レベルインバ
ータに適用した例である。回路動作は、第７実施例と同
様である。クランプダイオード１１Ａ〜１１Ｆの最大端
子間電圧が、それぞれクランプスナバコンデンサ１０Ａ
〜１０Ｆでクランプされ、クランプスナバコンデンサ１
０Ａ〜１０Ｆの端子間電圧は、それぞれクランプスナバ
抵抗９Ａ〜９Ｆにより、ＶDC，４×ＶDC，２×ＶDC，３
×ＶDC，３×ＶDC，２×ＶDC，４×ＶDC，ＶDCにそれぞ
れなるように，充放電する。
説明する。第８実施例は、第７実施例を６レベルインバ
ータに適用した例である。回路動作は、第７実施例と同
様である。クランプダイオード１１Ａ〜１１Ｆの最大端
子間電圧が、それぞれクランプスナバコンデンサ１０Ａ
〜１０Ｆでクランプされ、クランプスナバコンデンサ１
０Ａ〜１０Ｆの端子間電圧は、それぞれクランプスナバ
抵抗９Ａ〜９Ｆにより、ＶDC，４×ＶDC，２×ＶDC，３
×ＶDC，３×ＶDC，２×ＶDC，４×ＶDC，ＶDCにそれぞ
れなるように，充放電する。
【００３８】本発明の第９実施例について図９を用いて
説明する。第９実施例は、クランプスナバコンデンサ１
０Ａ、１０Ｃに対してクランプスナバ抵抗９Ｉ、クラン
プスナバコンデンサ１０Ｂ、１０Ｄに対してクランプス
ナバ抵抗９Ｊと、クランプスナバ抵抗を共有化したもの
である。
説明する。第９実施例は、クランプスナバコンデンサ１
０Ａ、１０Ｃに対してクランプスナバ抵抗９Ｉ、クラン
プスナバコンデンサ１０Ｂ、１０Ｄに対してクランプス
ナバ抵抗９Ｊと、クランプスナバ抵抗を共有化したもの
である。
【００３９】このように、クランプスナバ抵抗を減ら
し、回路の簡略化が図れ、より少ないクランプスナバ抵
抗で、スナバ損失の抑制が図れる４レベル以上のマルチ
レベルインバータを提供することができる。
し、回路の簡略化が図れ、より少ないクランプスナバ抵
抗で、スナバ損失の抑制が図れる４レベル以上のマルチ
レベルインバータを提供することができる。
【００４０】本発明の第１０実施例について図１０を用
いて説明する。第１０実施例は、第９実施例を３相イン
バータに適用したものである。３相のスナバ抵抗を、共
有化することにより、スナバ抵抗の数を減らすことがで
き、回路の簡略化が図れる。なお、本実施例では、３相
について示したが、２相または４相以上でも同様に適用
することが可能である。
いて説明する。第１０実施例は、第９実施例を３相イン
バータに適用したものである。３相のスナバ抵抗を、共
有化することにより、スナバ抵抗の数を減らすことがで
き、回路の簡略化が図れる。なお、本実施例では、３相
について示したが、２相または４相以上でも同様に適用
することが可能である。
【００４１】
【発明の効果】以上述べたように本発明によれば、スナ
バ損失の抑制に優れ、クランプスナバ回路を用いた４レ
ベル出力以上のマルチレベルインバータを提供すること
ができる。
バ損失の抑制に優れ、クランプスナバ回路を用いた４レ
ベル出力以上のマルチレベルインバータを提供すること
ができる。
【図１】本発明に係る第１実施例における４レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図２】本発明に係る第２実施例における６レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図３】本発明に係る第３実施例における４レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図４】本発明に係る第４実施例における４レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図５】本発明に係る第５実施例における４レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図６】本発明に係る第６実施例における４レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図７】本発明に係る第７実施例における４レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図８】本発明に係る第８実施例における６レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図９】本発明に係る第９実施例における４レベルイン
バータを示す構成概要図。
バータを示す構成概要図。
【図１０】本発明に係る第１０実施例における４レベル
インバータを示す構成概要図。
インバータを示す構成概要図。
【図１１】従来の充放電スナバ回路を有する３レベルイ
ンバータを示す構成概要図。
ンバータを示す構成概要図。
【図１２】従来のクランプスナバ回路を有する第１の３
レベルインバータを示す構成概要図。
レベルインバータを示す構成概要図。
【図１３】従来のクランプスナバ回路を有する第２の３
レベルインバータを示す構成概要図。
レベルインバータを示す構成概要図。
１ 直流入力端子 ２ 交流出力端子 ３ 正側逆導通スイッチ ４ 負側逆導通スイッチ ５ 配線の浮遊インダクタンス ６ 充放電スナバコンデンサ ７ 充放電スナバダイオード ８ 充放電スナバ抵抗 ９ クランプスナバ抵抗 １０ クランプスナバコンデンサ １１ クランプダイオード １２ クランプスナバダイオード １３ ダイオード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/48 H02M 1/00
Claims (9)
- 【請求項１】交流出力端子と、 電位の異なる少なくとも４つの直流入力端子と、 前記交流出力端子と前記直流入力端子のうち最大の電位
の直流入力端子との間に接続され、複数のスイッチング
素子から成る正側アームと、前記交流出力端子と前記直
流入力端子のうち最小の電位の直流入力端子との間に接
続され、複数のスイッチング素子から成る負側アームと
を少なくとも有するマルチレベルインバータにおいて、 最大及び最小の電位の直流入力端子以外の直流入力端子
と前記正側負側アームの所定のスイッチング素子との間
に接続されたクランプダイオードと、 前記正側負側アームのスイッチング素子に並列接続さ
れ、スナバコンデンサ及びスナバダイオードとを有する
第１のスナバ回路と、前記正側アームの第１のスナバ回路のスナバコンデンサ
とスナバダイオードとの接続点と該スナバコンデンサの
他方に接続されている前記直流入力端子より１つ電位の
低い前記直流入力端子との間に接続され、少なくとも抵
抗を有する放電回路と、 前記負側アームの第１のスナバ回路のスナバコンデンサ
とスナバダイオードとの接続点と該スナバコンデンサの
他方に接続されている前記直流入力端子より１つ電位の
高い前記直流入力端子との間に接続され、少なくとも抵
抗を有する放電回路 とを具備することを特徴とするマル
チレベルインバータ。 - 【請求項２】前記正側負側アームのスイッチング素子に
並列接続され、スナバコンデンサ及びスナバダイオード
及びスナバ抵抗とを有する第２のスナバ回路を具備する
ことを特徴とする請求項１記載のマルチレベルインバー
タ。 - 【請求項３】前記放電回路にダイオードを具備したこと
を特徴とする請求項１または請求項２記載のマルチレベ
ルインバータ。 - 【請求項４】請求項１記載のマルチレベルインバータに
おいて、 前記交流出力端子と前記正側負側アームと前記クランプ
ダイオードと前記第１のスナバ回路とから構成されるス
タックを複数設けたことを特徴とするマルチレベルイン
バータ。 - 【請求項５】請求項２記載のマルチレベルインバータに
おいて、 前記交流出力端子と前記正側負側アームと前記クランプ
ダイオードと前記第１のスナバ回路と前記第２のスナバ
回路とから構成されるスタックを複数設けたことを特徴
とするマルチレベルインバータ。 - 【請求項６】交流出力端子と、 電位の異なる少なくとも４つの直流入力端子と、 前記交流出力端子と前記直流入力端子のうち最大の電位
の直流入力端子との間に接続され、複数のスイッチング
素子から成る正側アームと、前記交流出力端子と前記直
流入力端子のうち最小の電位の直流入力端子との間に接
続され、複数のスイッチング素子から成る負側アームと
を少なくとも有するマルチレベルインバータにおいて、 最大及び最小の電位の直流入力端子以外の直流入力端子
と前記正側負側アームの所定のスイッチング素子との間
に接続されたクランプダイオードと、 前記クランプダイオードに並列接続され、スナバコンデ
ンサ及びスナバダイオードとを有する第１のスナバ回路
と、前記正側アーム側に接続されたクランプダイオードの第
１のスナバ回路のスナバコンデンサとスナバダイオード
との接続点と前記最大の電位の直流入力端子との間に接
続され、少なくとも抵抗を有する放電回路と、 前記負側アーム側に接続されたクランプダイオードの第
１のスナバ回路のスナバコンデンサとスナバダイオード
との接続点と前記最小の電位の直流入力端子との間に接
続され、少なくとも抵抗を有する放電回路 とを具備する
ことを特徴とするマルチレベルインバータ。 - 【請求項７】前記正側負側アームのスイッチング素子に
並列接続され、スナバコンデンサ及びスナバダイオード
及びスナバ抵抗とを有する第２のスナバ回路を具備する
ことを特徴とする請求項６記載のマルチレベルインバー
タ。 - 【請求項８】請求項６記載のマルチレベルインバータに
おいて、 前記交流出力端子と前記正側負側アームと前記クランプ
ダイオードと前記第１のスナバ回路とから構成されるス
タックを複数設けたことを特徴とするマルチレベルイン
バータ。 - 【請求項９】請求項７記載のマルチレベルインバータに
おいて、 前記交流出力端子と前記正側負側アームと前記クランプ
ダイオードと前記第１のスナバ回路と前記第２のスナバ
回路とから構成されるスタックを複数設けたことを特徴
とするマルチレベルインバータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13979896A JP3262495B2 (ja) | 1996-06-03 | 1996-06-03 | マルチレベルインバータ |
| US08/841,388 US5841645A (en) | 1996-06-03 | 1997-04-30 | Multi-level inverter with low loss snubbing circuits |
| DE69736575T DE69736575T2 (de) | 1996-06-03 | 1997-06-02 | Multipegel-Wechselrichter |
| EP97303723A EP0812055B1 (en) | 1996-06-03 | 1997-06-02 | Multi-Level Inverter |
| KR1019970022788A KR100264750B1 (ko) | 1996-06-03 | 1997-06-03 | 멀티레벨 인버터 |
| CN97112964A CN1060601C (zh) | 1996-06-03 | 1997-06-03 | 多级逆变器 |
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|---|---|---|---|
| JP13979896A JP3262495B2 (ja) | 1996-06-03 | 1996-06-03 | マルチレベルインバータ |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13979896A Expired - Fee Related JP3262495B2 (ja) | 1996-06-03 | 1996-06-03 | マルチレベルインバータ |
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|---|---|
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| DE (1) | DE69736575T2 (ja) |
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|---|---|---|---|---|
| US6031738A (en) * | 1998-06-16 | 2000-02-29 | Wisconsin Alumni Research Foundation | DC bus voltage balancing and control in multilevel inverters |
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