JP3251002B2 - 画像データの受信装置及び方法 - Google Patents
画像データの受信装置及び方法Info
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- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像データのデータ量を高能率符号化に
より圧縮して伝送又は記録する伝送装置の受信装置及び
方法に関する。
より圧縮して伝送又は記録する伝送装置の受信装置及び
方法に関する。
画像データのデータ量を低減する符号化の一つとし
て、画像データを２次元或いは３次元のブロック構造に
変換し、ブロック毎に圧縮符号化する方法が知られてい
る。２次元ブロックは、１フィールド或いは１フレーム
を細分することで形成され、３次元ブロックは、時間的
に連続する複数フレームに夫々属する２次元ブロックの
集合として構成される。２次元ブロックの符号化は、回
路規模が小さい利点を有し、３次元ブロックの符号化
は、効率が良くでき、また、静止部で復元画像が高画質
である利点を有している。
て、画像データを２次元或いは３次元のブロック構造に
変換し、ブロック毎に圧縮符号化する方法が知られてい
る。２次元ブロックは、１フィールド或いは１フレーム
を細分することで形成され、３次元ブロックは、時間的
に連続する複数フレームに夫々属する２次元ブロックの
集合として構成される。２次元ブロックの符号化は、回
路規模が小さい利点を有し、３次元ブロックの符号化
は、効率が良くでき、また、静止部で復元画像が高画質
である利点を有している。
また、サブサンプリングとブロック符号化とを組み合
わせた符号化が知られており、かかる符号化によれば、
効率が良い圧縮を行うことができる。特に、フレーム単
位でサブサンプリングの位相が反転する方式は、静止部
で時間方向の補間を使用することにより解像度の劣化が
ない圧縮を行うことができる。
わせた符号化が知られており、かかる符号化によれば、
効率が良い圧縮を行うことができる。特に、フレーム単
位でサブサンプリングの位相が反転する方式は、静止部
で時間方向の補間を使用することにより解像度の劣化が
ない圧縮を行うことができる。
この符号化の送信側は、サブサンプリング回路と、３
次元ブロック構造に入力データの順序を変換するための
ブロック化回路と、ブロック符号化のためのエンコーダ
とを備え、エンコーダに関連して所定期間（例えば１フ
レーム期間）の発生データ量を伝送路の容量を超えない
ように、制御するためのバッファリング回路とが設けら
れている。受信側には、ブロック符号化のデコーダと３
次元ブロックの構造を走査順序に戻すためのブロック分
解回路とサブサンプリングで間引かれた非伝送画素を補
間するための補間回路とが設けられている。
次元ブロック構造に入力データの順序を変換するための
ブロック化回路と、ブロック符号化のためのエンコーダ
とを備え、エンコーダに関連して所定期間（例えば１フ
レーム期間）の発生データ量を伝送路の容量を超えない
ように、制御するためのバッファリング回路とが設けら
れている。受信側には、ブロック符号化のデコーダと３
次元ブロックの構造を走査順序に戻すためのブロック分
解回路とサブサンプリングで間引かれた非伝送画素を補
間するための補間回路とが設けられている。
従来のサブサンプリングと３次元ブロックの符号化と
を組み合わせた符号化方式では、ブロック化回路が２フ
レームメモリを必要とし、バッファリング回路が画素デ
ータを遅延させるための２フレームメモリを必要とす
る。また、受信側では、ブロック分解のための２フレー
ムメモリと、補間のための２フレームメモリとが必要と
される。従って、送信側と受信側とを合計すると８フレ
ームメモリが必要となり、ハードウエアの規模が大きく
なる問題があった。
を組み合わせた符号化方式では、ブロック化回路が２フ
レームメモリを必要とし、バッファリング回路が画素デ
ータを遅延させるための２フレームメモリを必要とす
る。また、受信側では、ブロック分解のための２フレー
ムメモリと、補間のための２フレームメモリとが必要と
される。従って、送信側と受信側とを合計すると８フレ
ームメモリが必要となり、ハードウエアの規模が大きく
なる問題があった。
従って、この発明の目的は、３次元処理で期待できる
高画質と、２次元処理の持つハードウエアが簡単である
特徴とを合わせ持った画像データの受信装置及び方法を
提供することにある。
高画質と、２次元処理の持つハードウエアが簡単である
特徴とを合わせ持った画像データの受信装置及び方法を
提供することにある。
請求項１の発明は、フレームが連続する画像データに
対して、ｎ（ｎは整数）フレーム間でサンプリング位相
が反転するようにサブサンプリング処理が施され、サブ
サンプリング処理が施されたデータは、２ラインメモリ
によって構成されたブロック化回路によって、フレーム
内で縦方向が２ラインで、横方向が所定数の画素の２次
元ブロック構造に変換され、２次元ブロック単位で画像
データが量子化を含む可変長圧縮符号化によって符号化
され、可変長圧縮符号化の結果、２ライン期間で発生す
るデータ量が目標値を超えないような量子化ステップ幅
が決定され、決定された量子化ステップ幅でもって量子
化された伝送データを受信する画像データの受信装置に
おいて、 ２次元ブロック単位で圧縮符号化されたデータを復号
する手段と、 ２ラインメモリで構成され、２次元ブロック単位で復
号されたデータをブロック分解する手段と、 ブロック分解されたデータを用いて非伝送画素データ
を補間生成する補間手段とを有し、 補間手段は、伝送データに含まれるブロック毎の動き
の状態を示すフラグに応じて同一フレーム及び隣接フレ
ームの画素データを適応的に用いて非伝送画素データを
補間生成する ことを特徴とする画像データの受信装置である。
対して、ｎ（ｎは整数）フレーム間でサンプリング位相
が反転するようにサブサンプリング処理が施され、サブ
サンプリング処理が施されたデータは、２ラインメモリ
によって構成されたブロック化回路によって、フレーム
内で縦方向が２ラインで、横方向が所定数の画素の２次
元ブロック構造に変換され、２次元ブロック単位で画像
データが量子化を含む可変長圧縮符号化によって符号化
され、可変長圧縮符号化の結果、２ライン期間で発生す
るデータ量が目標値を超えないような量子化ステップ幅
が決定され、決定された量子化ステップ幅でもって量子
化された伝送データを受信する画像データの受信装置に
おいて、 ２次元ブロック単位で圧縮符号化されたデータを復号
する手段と、 ２ラインメモリで構成され、２次元ブロック単位で復
号されたデータをブロック分解する手段と、 ブロック分解されたデータを用いて非伝送画素データ
を補間生成する補間手段とを有し、 補間手段は、伝送データに含まれるブロック毎の動き
の状態を示すフラグに応じて同一フレーム及び隣接フレ
ームの画素データを適応的に用いて非伝送画素データを
補間生成する ことを特徴とする画像データの受信装置である。
請求項４の発明は、フレームが連続する画像データに
対して、ｎ（ｎは整数）フレーム間でサンプリング位相
が反転するようにサブサンプリング処理が施され、サブ
サンプリング処理が施されたデータは、２ラインメモリ
によって構成されたブロック化回路によって、フレーム
内で縦方向が２ラインで、横方向が所定数の画素の２次
元ブロック構造に変換され、２次元ブロック単位で画像
データが量子化を含む可変長圧縮符号化によって符号化
され、可変長圧縮符号化の結果、２ライン期間で発生す
るデータ量が目標値を超えないような量子化ステップ幅
が決定され、決定された量子化ステップ幅でもって量子
化された伝送データを受信する画像データの受信方法に
おいて、 ２次元ブロック単位で圧縮符号化されたデータを復号
してブロック単位で復号されたデータを生成する復号化
ステップと、 ２次元ブロック単位で復号されたデータをブロック分
解してブロック分解されたデータを生成するブロック分
解ステップと、 ブロック分解されたデータを用いて非伝送画素データ
を補間生成する補間ステップとを有し、 補間ステップは、伝送データに含まれるブロック毎の
動きの状態を示すフラグに応じて同一フレーム及び隣接
フレームの画素データを適応的に用いて非伝送画素デー
タを補間生成する ことを特徴とする画像データの受信方法である。
対して、ｎ（ｎは整数）フレーム間でサンプリング位相
が反転するようにサブサンプリング処理が施され、サブ
サンプリング処理が施されたデータは、２ラインメモリ
によって構成されたブロック化回路によって、フレーム
内で縦方向が２ラインで、横方向が所定数の画素の２次
元ブロック構造に変換され、２次元ブロック単位で画像
データが量子化を含む可変長圧縮符号化によって符号化
され、可変長圧縮符号化の結果、２ライン期間で発生す
るデータ量が目標値を超えないような量子化ステップ幅
が決定され、決定された量子化ステップ幅でもって量子
化された伝送データを受信する画像データの受信方法に
おいて、 ２次元ブロック単位で圧縮符号化されたデータを復号
してブロック単位で復号されたデータを生成する復号化
ステップと、 ２次元ブロック単位で復号されたデータをブロック分
解してブロック分解されたデータを生成するブロック分
解ステップと、 ブロック分解されたデータを用いて非伝送画素データ
を補間生成する補間ステップとを有し、 補間ステップは、伝送データに含まれるブロック毎の
動きの状態を示すフラグに応じて同一フレーム及び隣接
フレームの画素データを適応的に用いて非伝送画素デー
タを補間生成する ことを特徴とする画像データの受信方法である。
この発明では、入力データを２次元ブロック構造に変
換するので、ブロック化及びブロック分解のためのハー
ドウエアの規模を小さくできる。また、サブサンプリン
グで間引かれた画素（非伝送画素）を補間するのに、ブ
ロック毎の動きに応じて適応的な補間を行い、静止部で
は、前のフレームの伝送画素で時間方向の補間がなされ
る。この３次元処理により、静止部の復元画像の画質を
良好とできる。２次元処理と３次元処理の組合せである
ために、３次元処理のみを行う方法と比してハードウエ
アの規模を小さくできる。
換するので、ブロック化及びブロック分解のためのハー
ドウエアの規模を小さくできる。また、サブサンプリン
グで間引かれた画素（非伝送画素）を補間するのに、ブ
ロック毎の動きに応じて適応的な補間を行い、静止部で
は、前のフレームの伝送画素で時間方向の補間がなされ
る。この３次元処理により、静止部の復元画像の画質を
良好とできる。２次元処理と３次元処理の組合せである
ために、３次元処理のみを行う方法と比してハードウエ
アの規模を小さくできる。
以下、この発明の一実施例について図面を参照して説
明する。第１図は、この一実施例の伝送システムの全体
を示す。１で示す入力端子からディジタルビデオデータ
が供給され、サブサンプリング回路２に供給される。デ
ィジタルビデオデータは、２フィールドに含まれる画像
が同時化されたものである。サブサンプリング回路２で
は、原画素データが元の周波数の1/2のサンプリング周
波数でサブサンプリングされる。サブサンプリング回路
２には、折り返し歪の発生を防止するためのプリフィル
タが設けられている。
明する。第１図は、この一実施例の伝送システムの全体
を示す。１で示す入力端子からディジタルビデオデータ
が供給され、サブサンプリング回路２に供給される。デ
ィジタルビデオデータは、２フィールドに含まれる画像
が同時化されたものである。サブサンプリング回路２で
は、原画素データが元の周波数の1/2のサンプリング周
波数でサブサンプリングされる。サブサンプリング回路
２には、折り返し歪の発生を防止するためのプリフィル
タが設けられている。
第２図は、サブサンプリングパターンの一例を示す。
第２図において、○が原画素データの中の伝送画素を示
し、×がその非伝送画素を示している。各フレーム内で
は、骰子の五の目状に位置する５個の画素が伝送画素と
なるパターンでサブサンプリングがなされる。また、時
間的に連続する２フレームFnとFn＋１との間でサブサン
プリングの位相が反転されている。従って、この２フレ
ームのサブサンプリングのパターンは、フレーム間で相
補的なものであり、静止画のブロックでは、非伝送画素
が前のフレームの対応する位置の画素データにより補間
でき、解像度の劣化が生じない。
第２図において、○が原画素データの中の伝送画素を示
し、×がその非伝送画素を示している。各フレーム内で
は、骰子の五の目状に位置する５個の画素が伝送画素と
なるパターンでサブサンプリングがなされる。また、時
間的に連続する２フレームFnとFn＋１との間でサブサン
プリングの位相が反転されている。従って、この２フレ
ームのサブサンプリングのパターンは、フレーム間で相
補的なものであり、静止画のブロックでは、非伝送画素
が前のフレームの対応する位置の画素データにより補間
でき、解像度の劣化が生じない。
サブサンプリング回路２の出力信号がブロック化回路
３に供給され、サブサンプリング回路２の出力信号が２
次元ブロックの構造に変換される。この実施例では、
（２×２）のブロックが２ラインメモリを使用して形成
される。
３に供給され、サブサンプリング回路２の出力信号が２
次元ブロックの構造に変換される。この実施例では、
（２×２）のブロックが２ラインメモリを使用して形成
される。
第３図は、ブロック化回路３の構成を示す。11で示す
入力端子からサブサンプリングされたデータが２ライン
メモリ12に書き込まれる。２ラインメモリ12からのブロ
ックの順序の読み出しデータが出力端子13に取り出され
る。２ラインメモリ12の読み出し及び書き込みは、R/W
制御回路14により制御される。
入力端子からサブサンプリングされたデータが２ライン
メモリ12に書き込まれる。２ラインメモリ12からのブロ
ックの順序の読み出しデータが出力端子13に取り出され
る。２ラインメモリ12の読み出し及び書き込みは、R/W
制御回路14により制御される。
このブロック化回路３の動作について第４図〜第６図
を参照して説明する。動作の説明において、サブサンプ
リング後のフレーム内の画素データに対して第４図に示
すように、番号付けを行う。即ち、１ライン中には、１
〜ｎの各番号が付された画素データが含まれる。また、
第５図に示すように、１クロック周期Tcの前半の期間が
書き込み期間Twとされ、その後半の期間が読み出し期間
Trとされ、２ラインメモリ12が書き込み動作と読み出し
動作とを交互に行うように、R/W制御回路14により制御
される。
を参照して説明する。動作の説明において、サブサンプ
リング後のフレーム内の画素データに対して第４図に示
すように、番号付けを行う。即ち、１ライン中には、１
〜ｎの各番号が付された画素データが含まれる。また、
第５図に示すように、１クロック周期Tcの前半の期間が
書き込み期間Twとされ、その後半の期間が読み出し期間
Trとされ、２ラインメモリ12が書き込み動作と読み出し
動作とを交互に行うように、R/W制御回路14により制御
される。
第６図は、２ラインメモリ12の内容の変化を示してお
り、第６図Ａは、最初のラインの画素データが書き込ま
れた状態を示す。この第６図Ａから分るように、第１ラ
インのｎ個の画素データ（１、２、３、・・・、1/2
n、・・・ｎ）は、隣接する二つの画素データ毎に２個
の画素データのアドレスを飛び越して２ラインメモリ12
に書き込まれる。この１ラインの画素データの書き込み
が終了すると、第５図に示すサイクルでもって、書き込
まれているデータの読み出しがされると共に、第２ライ
ンの画素データ（ｎ＋１、ｎ＋２、・・・・、3/2 n・
・・、2n）が第１ラインの画素データが書き込まれてい
ないアドレスに書き込まれる。
り、第６図Ａは、最初のラインの画素データが書き込ま
れた状態を示す。この第６図Ａから分るように、第１ラ
インのｎ個の画素データ（１、２、３、・・・、1/2
n、・・・ｎ）は、隣接する二つの画素データ毎に２個
の画素データのアドレスを飛び越して２ラインメモリ12
に書き込まれる。この１ラインの画素データの書き込み
が終了すると、第５図に示すサイクルでもって、書き込
まれているデータの読み出しがされると共に、第２ライ
ンの画素データ（ｎ＋１、ｎ＋２、・・・・、3/2 n・
・・、2n）が第１ラインの画素データが書き込まれてい
ないアドレスに書き込まれる。
第２ラインの画素データの書き込みと、２ラインメモ
リ12の読み出しとが交互になされるので、出力端子13に
は、（１、２、ｎ＋１、ｎ＋２、３、４、ｎ＋３、ｎ＋
４、・・・・・ｎ−１、ｎ、2n−１、2n）のブロックの
順序に変換された第１ライン及び第２ラインの画素デー
タが発生する。以下、同様の動作が繰り返され、ブロッ
ク化回路３からは、ブロックの順序に変換されたデータ
が発生する。
リ12の読み出しとが交互になされるので、出力端子13に
は、（１、２、ｎ＋１、ｎ＋２、３、４、ｎ＋３、ｎ＋
４、・・・・・ｎ−１、ｎ、2n−１、2n）のブロックの
順序に変換された第１ライン及び第２ラインの画素デー
タが発生する。以下、同様の動作が繰り返され、ブロッ
ク化回路３からは、ブロックの順序に変換されたデータ
が発生する。
このブロック化回路３の出力信号が図示せずも、動き
検出回路に供給され、ブロック毎に動き画像か静止画像
かを示す１ビットのフラグが形成される。このフラグ
は、受信側に伝送される。また、ブロック化回路３から
の画素データがバッファリング回路４に供給される。バ
ッファリング回路４と関連してエンコーダ５が設けられ
ている。エンコーダ５は、可変長ADRC（ダイナミックレ
ンジに適応した符号化）のエンコーダである。バッファ
リング回路４及びエンコーダ５は、一例として第７図に
示す構成とされている。第７図において、21で示す入力
端子に、ブロック化回路３からのデータが供給される。
このブロック化回路３の出力信号が最大値及び最小値検
出回路22及び遅延回路23に供給される。検出回路22は、
各ブロックの最大値MAXと最小値MINとを検出する。遅延
回路23は、最大値MAX及び最小値MINを検出し、発生デー
タ量が目標値を超えないようなしきい値を決定するのに
必要な時間、データを遅延させる。この例では、２ライ
ンの期間に発生するデータ量が目標値を超えないように
制御するので、遅延回路23の遅延時間は、２ラインより
やや長く選定される。但し、１ライン期間の中には、有
効データが存在しない水平ブランキング期間が存在する
ので、水平ブランキング期間内でしきい値を決定するこ
とが可能である。
検出回路に供給され、ブロック毎に動き画像か静止画像
かを示す１ビットのフラグが形成される。このフラグ
は、受信側に伝送される。また、ブロック化回路３から
の画素データがバッファリング回路４に供給される。バ
ッファリング回路４と関連してエンコーダ５が設けられ
ている。エンコーダ５は、可変長ADRC（ダイナミックレ
ンジに適応した符号化）のエンコーダである。バッファ
リング回路４及びエンコーダ５は、一例として第７図に
示す構成とされている。第７図において、21で示す入力
端子に、ブロック化回路３からのデータが供給される。
このブロック化回路３の出力信号が最大値及び最小値検
出回路22及び遅延回路23に供給される。検出回路22は、
各ブロックの最大値MAXと最小値MINとを検出する。遅延
回路23は、最大値MAX及び最小値MINを検出し、発生デー
タ量が目標値を超えないようなしきい値を決定するのに
必要な時間、データを遅延させる。この例では、２ライ
ンの期間に発生するデータ量が目標値を超えないように
制御するので、遅延回路23の遅延時間は、２ラインより
やや長く選定される。但し、１ライン期間の中には、有
効データが存在しない水平ブランキング期間が存在する
ので、水平ブランキング期間内でしきい値を決定するこ
とが可能である。
減算回路24で（MAX−MIN）の演算がされ、減算回路24
からダイナミックレンジDRが得られる。ダイナミックレ
ンジDRが遅延回路25及び26、バッファリング回路27に夫
々供給される。また、遅延回路23を介された画素データ
が減算回路28に供給される。減算回路28では、画素デー
タから最小値MINが減算され、最小値が除去されたデー
タが減算回路28から発生する。
からダイナミックレンジDRが得られる。ダイナミックレ
ンジDRが遅延回路25及び26、バッファリング回路27に夫
々供給される。また、遅延回路23を介された画素データ
が減算回路28に供給される。減算回路28では、画素デー
タから最小値MINが減算され、最小値が除去されたデー
タが減算回路28から発生する。
この最小値除去後の画素データが量子化回路29に供給
される。量子化回路29には、遅延回路25を介されたダイ
ナミックレンジDRとビット数決定回路30からのビット数
を示すデータとが供給される。ビッド数決定回路30は、
ダイナミックレンジDRとROM31からのしきい値T1〜T4と
からそのブロックの量子化ビット数を決定する。ROM31
は、バッファリング回路27で発生したしきい値コードPi
と対応するしきい値の組を発生する。
される。量子化回路29には、遅延回路25を介されたダイ
ナミックレンジDRとビット数決定回路30からのビット数
を示すデータとが供給される。ビッド数決定回路30は、
ダイナミックレンジDRとROM31からのしきい値T1〜T4と
からそのブロックの量子化ビット数を決定する。ROM31
は、バッファリング回路27で発生したしきい値コードPi
と対応するしきい値の組を発生する。
ADRCは、量子化ビット数をｂとすると、ダイナミック
レンジDRを（2b）個に分割することにより量子化ステッ
プ幅Δを求め、この量子化ステップ幅Δで各画素データ
の最小値が除去された値を除算し、その商を整数化した
値を新たなコード信号とするものである。可変長ADRCの
場合では、量子化ビット数ｂがダイナミックレンジDRに
応じて変えられる。このビット数を決定するためのしき
い値をT1、T2、T3、T4（但し、T1＜T2＜T3＜T4）とする
と、（DR＜T1）のブロックでは、（ｂ＝０）（即ち、コ
ード信号を伝送しない）とされ、（T1≦DR＜T2）のブロ
ックでは、（ｂ＝１）とされ、（T2≦DR＜T3）のブロッ
クでは、（ｂ＝２）とされ、（T3≦DR＜T4）のブロック
では、（ｂ＝３）とされ、（DR≧T4）のブロックでは、
（ｂ＝４）とされる。
レンジDRを（2b）個に分割することにより量子化ステッ
プ幅Δを求め、この量子化ステップ幅Δで各画素データ
の最小値が除去された値を除算し、その商を整数化した
値を新たなコード信号とするものである。可変長ADRCの
場合では、量子化ビット数ｂがダイナミックレンジDRに
応じて変えられる。このビット数を決定するためのしき
い値をT1、T2、T3、T4（但し、T1＜T2＜T3＜T4）とする
と、（DR＜T1）のブロックでは、（ｂ＝０）（即ち、コ
ード信号を伝送しない）とされ、（T1≦DR＜T2）のブロ
ックでは、（ｂ＝１）とされ、（T2≦DR＜T3）のブロッ
クでは、（ｂ＝２）とされ、（T3≦DR＜T4）のブロック
では、（ｂ＝３）とされ、（DR≧T4）のブロックでは、
（ｂ＝４）とされる。
かかる可変長ADRCでは、しきい値T1〜T4を動かすこと
で発生情報量を制御することができる。しきい値の組合
せは、無限にあるので、複数個例えばしきい値コードPi
（P0〜P31）で区別される32個のしきい値の組が用意さ
れる。しきい値の組は、しきい値コードPiが変化する毎
に発生情報量が単調に減少又は増加するように設定され
る。
で発生情報量を制御することができる。しきい値の組合
せは、無限にあるので、複数個例えばしきい値コードPi
（P0〜P31）で区別される32個のしきい値の組が用意さ
れる。しきい値の組は、しきい値コードPiが変化する毎
に発生情報量が単調に減少又は増加するように設定され
る。
バッファリング回路27では、２ライン期間におけるブ
ロックのダイナミックレンジDRの度数が集計される。こ
の度数が最大のダイナミックレンジから最小のダイナミ
ックレンジに向かって集計されることにより、積算型の
度数分布表に変換される。RAMのアドレスとしてダイナ
ミックレンジDRを供給し、指定されたアドレスに＋１を
書き込むことで度数分布表が作成される。この度数分布
表で、ダイナミックレンジが大きい方のアドレスから度
数を読み出し、前のアドレスから読み出された値と積算
した値を同一のアドレスに書き込むことで積算型の度数
分布表が作成される。積算型の度数分布表に対して、し
きい値の組が順次適用されることで、発生情報量を演算
することができる。演算された発生情報量と目標値とが
比較され、目標値を超えず、画質の劣化を最初とできる
しきい値の組が決定される。バッファリング回路27から
のしきい値コードPiは、この最適なしきい値の組を示し
ている。
ロックのダイナミックレンジDRの度数が集計される。こ
の度数が最大のダイナミックレンジから最小のダイナミ
ックレンジに向かって集計されることにより、積算型の
度数分布表に変換される。RAMのアドレスとしてダイナ
ミックレンジDRを供給し、指定されたアドレスに＋１を
書き込むことで度数分布表が作成される。この度数分布
表で、ダイナミックレンジが大きい方のアドレスから度
数を読み出し、前のアドレスから読み出された値と積算
した値を同一のアドレスに書き込むことで積算型の度数
分布表が作成される。積算型の度数分布表に対して、し
きい値の組が順次適用されることで、発生情報量を演算
することができる。演算された発生情報量と目標値とが
比較され、目標値を超えず、画質の劣化を最初とできる
しきい値の組が決定される。バッファリング回路27から
のしきい値コードPiは、この最適なしきい値の組を示し
ている。
かかる可変長ADRCのバッファリングは、既に本願出願
人により提案されている特願昭61−257586号明細書に詳
細に記載されている。但し、この実施例では、発生情報
量の算出及び制御がフレーム期間ではなく、２ライン期
間でなされる点で先の出願と相違している。
人により提案されている特願昭61−257586号明細書に詳
細に記載されている。但し、この実施例では、発生情報
量の算出及び制御がフレーム期間ではなく、２ライン期
間でなされる点で先の出願と相違している。
遅延回路25及び26からのダイナミックレンジDR及び最
小値MINと量子化回路29からのコード信号としきい値の
組を示すパラメータコードPiとがフレーム化回路32に供
給され、出力端子33には、伝送データが取り出される。
フレーム化回路32は、ダイナミックレンジDR、最小値MI
N、コード信号及びパラメータコードPiがバイトシリア
ルに配列され、同期信号が付加された伝送データを形成
する。また、フレーム化回路32では、付加的コード（D
R、MIN、Pi）とコード信号の夫々に対するエラー訂正符
号の符号化がなされる。また、図示せずも、フレーム化
回路32には、ブロック毎の動き検出フラグが供給され、
動き検出フラグも伝送される。
小値MINと量子化回路29からのコード信号としきい値の
組を示すパラメータコードPiとがフレーム化回路32に供
給され、出力端子33には、伝送データが取り出される。
フレーム化回路32は、ダイナミックレンジDR、最小値MI
N、コード信号及びパラメータコードPiがバイトシリア
ルに配列され、同期信号が付加された伝送データを形成
する。また、フレーム化回路32では、付加的コード（D
R、MIN、Pi）とコード信号の夫々に対するエラー訂正符
号の符号化がなされる。また、図示せずも、フレーム化
回路32には、ブロック毎の動き検出フラグが供給され、
動き検出フラグも伝送される。
フレーム化回路32の出力端子33に取り出された伝送デ
ータは、破線で示す伝送路６を介して受信側の入力端子
12からフレーム分解回路13に供給される。伝送路６は、
例えば磁気テープと回転ヘッドとで構成された記録及び
再生の過程である。
ータは、破線で示す伝送路６を介して受信側の入力端子
12からフレーム分解回路13に供給される。伝送路６は、
例えば磁気テープと回転ヘッドとで構成された記録及び
再生の過程である。
受信側では、第１図に示すように、デコーダ７に受信
データが供給される。デコーダ７は、上述のADRCエンコ
ーダ５と逆にフレーム分解回路が設けられている。フレ
ーム分解回路で分離されたパラメータコードPiとダイナ
ミックレンジDRとからブロック毎のビット数が検出さ
れ、このビット数とダイナミックレンジDRとコード信号
とからそのブロック内の各画素の最小値除去後の値が復
号される。復号値に対して最小値MINが加算され、各画
素データが復元される。
データが供給される。デコーダ７は、上述のADRCエンコ
ーダ５と逆にフレーム分解回路が設けられている。フレ
ーム分解回路で分離されたパラメータコードPiとダイナ
ミックレンジDRとからブロック毎のビット数が検出さ
れ、このビット数とダイナミックレンジDRとコード信号
とからそのブロック内の各画素の最小値除去後の値が復
号される。復号値に対して最小値MINが加算され、各画
素データが復元される。
デコーダ８からの復元値がブロック分解回路８に供給
される。ブロック分解回路８は、送信側のブロック化回
路３と逆にブロックの順序のデータを走査順序に変換す
るための回路である。ブロック分解回路８は、ブロック
化回路３と同様に、２ラインメモリで構成できる。
される。ブロック分解回路８は、送信側のブロック化回
路３と逆にブロックの順序のデータを走査順序に変換す
るための回路である。ブロック分解回路８は、ブロック
化回路３と同様に、２ラインメモリで構成できる。
ブロック分解回路８の出力信号が補間回路９に供給さ
れる。補間回路９では、動き検出フラグを参照して、動
きブロックに含まれる画素データに関しては、フレーム
内の復元データを使用した空間的な補間がされ、静止ブ
ロックに含まれる画素に関しては、前のフレームの復元
データを使用した時間方向の補間がなされる。空間的な
補間の例として、フレーム内の非伝送画素の周囲に存在
する伝送画素の復元データの平均値で非伝送画素が補間
する方法が使用できる。時間的な補間は、前のフレーム
とサブサンプリングの位相が相補的なことを利用して、
前のフレームを伝送画素の復元データを現フレームの非
伝送画素とするものである。この時間方向の補間のため
に、フレームメモリが必要とされる。補間回路９の出力
端子10に復元された画像データが得られる。
れる。補間回路９では、動き検出フラグを参照して、動
きブロックに含まれる画素データに関しては、フレーム
内の復元データを使用した空間的な補間がされ、静止ブ
ロックに含まれる画素に関しては、前のフレームの復元
データを使用した時間方向の補間がなされる。空間的な
補間の例として、フレーム内の非伝送画素の周囲に存在
する伝送画素の復元データの平均値で非伝送画素が補間
する方法が使用できる。時間的な補間は、前のフレーム
とサブサンプリングの位相が相補的なことを利用して、
前のフレームを伝送画素の復元データを現フレームの非
伝送画素とするものである。この時間方向の補間のため
に、フレームメモリが必要とされる。補間回路９の出力
端子10に復元された画像データが得られる。
なお、この発明は、圧縮符号化として、ADRCに限ら
ず、DCT（Discrete cosine transform）等の変換符号
化、ベクトル量子化を使用しても良い。
ず、DCT（Discrete cosine transform）等の変換符号
化、ベクトル量子化を使用しても良い。
この発明は、２次元のブロックを構成し、ブロック毎
に圧縮符号化し、また、３次元の処理で非伝送画素の補
間を行うので、３次元ブロック構造で圧縮符号化する方
式と比して、ブロック化のためのメモリ容量が小とな
り、ハードウエアの規模を小さくできる。また、３次元
処理により、非伝送画素の補間を良好にできる。
に圧縮符号化し、また、３次元の処理で非伝送画素の補
間を行うので、３次元ブロック構造で圧縮符号化する方
式と比して、ブロック化のためのメモリ容量が小とな
り、ハードウエアの規模を小さくできる。また、３次元
処理により、非伝送画素の補間を良好にできる。
第１図はこの発明の一実施例の全体を示すブロック図、
第２図はサブサンプリングのパターンを示す略線図、第
３図はブロック化回路の一例のブロック図、第４図、第
５図及び第６図はブロック化回路の動作説明に用いる略
線図、第７図はエンコーダの一例のブロック図である。 図面における主要な符号の説明 5:可変長ADRCのエンコーダ、 7:可変長ADRCのデコーダ、 8:ブロック分解回路、 9:非伝送画素に対する補間回路。
第２図はサブサンプリングのパターンを示す略線図、第
３図はブロック化回路の一例のブロック図、第４図、第
５図及び第６図はブロック化回路の動作説明に用いる略
線図、第７図はエンコーダの一例のブロック図である。 図面における主要な符号の説明 5:可変長ADRCのエンコーダ、 7:可変長ADRCのデコーダ、 8:ブロック分解回路、 9:非伝送画素に対する補間回路。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/13 H04N 1/415
Claims (6)
- 【請求項１】フレームが連続する画像データに対して、
ｎ（ｎは整数）フレーム間でサンプリング位相が反転す
るようにサブサンプリング処理が施され、上記サブサン
プリング処理が施されたデータは、２ラインメモリによ
って構成されたブロック化回路によって、フレーム内で
縦方向が２ラインで、横方向が所定数の画素の２次元ブ
ロック構造に変換され、上記２次元ブロック単位で画像
データが量子化を含む可変長圧縮符号化によって符号化
され、上記可変長圧縮符号化の結果、２ライン期間で発
生するデータ量が目標値を超えないような量子化ステッ
プ幅が決定され、決定された量子化ステップ幅でもって
量子化された伝送データを受信する画像データの受信装
置において、 上記２次元ブロック単位で圧縮符号化されたデータを復
号する手段と、 ２ラインメモリで構成され、上記２次元ブロック単位で
復号されたデータをブロック分解する手段と、 上記ブロック分解されたデータを用いて非伝送画素デー
タを補間生成する補間手段とを有し、 上記補間手段は、上記伝送データに含まれるブロック毎
の動きの状態を示すフラグに応じて同一フレーム及び隣
接フレームの画素データを適応的に用いて非伝送画素デ
ータを補間生成する ことを特徴とする画像データの受信装置。 - 【請求項２】請求項１において、 上記伝送データは、ブロック毎の動きの状態を示すフラ
グを含んでおり、 上記補間手段は、そのフラグを参照してブロック毎の動
きの状態を判定する ことを特徴とする画像データの受信装置。 - 【請求項３】請求項１及び２において、 上記補間手段は、動きブロックである場合には、同一フ
レーム内の画素データを用いて上記非伝送画素データを
補間生成し、静止ブロックである場合には、隣接フレー
ムの画素データを用いて上記非伝送画素データを補間生
成する ようになされていることを特徴とする画像データの受信
装置。 - 【請求項４】フレームが連続する画像データに対して、
ｎ（ｎは整数）フレーム間でサンプリング位相が反転す
るようにサブサンプリング処理が施され、上記サブサン
プリング処理が施されたデータは、２ラインメモリによ
って構成されたブロック化回路によって、フレーム内で
縦方向が２ラインで、横方向が所定数の画素の２次元ブ
ロック構造に変換され、上記２次元ブロック単位で画像
データが量子化を含む可変長圧縮符号化によって符号化
され、上記可変長圧縮符号化の結果、２ライン期間で発
生するデータ量が目標値を超えないような量子化ステッ
プ幅が決定され、決定された量子化ステップ幅でもって
量子化された伝送データを受信する画像データの受信方
法において、 上記２次元ブロック単位で圧縮符号化されたデータを復
号してブロック単位で復号されたデータを生成する復号
化ステップと、 上記２次元ブロック単位で復号されたデータをブロック
分解してブロック分解されたデータを生成するブロック
分解ステップと、 上記ブロック分解されたデータを用いて非伝送画素デー
タを補間生成する補間ステップとを有し、 上記補間ステップは、上記伝送データに含まれるブロッ
ク毎の動きの状態を示すフラグに応じて同一フレーム及
び隣接フレームの画素データを適応的に用いて非伝送画
素データを補間生成する ことを特徴とする画像データの受信方法。 - 【請求項５】請求項４において、 上記伝送データは、ブロック毎の動きの状態を示すフラ
グを含んでおり、 上記ブロック毎の動きの状態は、上記フラグを参照して
判定される ことを特徴とする画像データの受信方法。 - 【請求項６】請求項４及び５において、 上記非伝送画素データは、動きブロックである場合に
は、同一フレーム内の画素データを用いて補間生成さ
れ、静止ブロックである場合には、隣接フレームの画素
データを用いて補間生成される ことを特徴とする画像データの受信方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21044689A JP3251002B2 (ja) | 1989-08-15 | 1989-08-15 | 画像データの受信装置及び方法 |
| KR1019900012421A KR100252145B1 (ko) | 1989-08-15 | 1990-08-13 | 화상데이타의 부호화장치 및 복호화장치의 조합체 |
| EP19900308956 EP0417914B1 (en) | 1989-08-15 | 1990-08-15 | Decoding and coding apparatus for compressed digital video data |
| DE1990625682 DE69025682T2 (de) | 1989-08-15 | 1990-08-15 | Dekodierungs- und Kodierungsgerät für komprimierte digitale Videodaten |
| US07/869,898 US5193003A (en) | 1989-08-15 | 1992-04-15 | Apparatus for decoding digital video data with small memory requirement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21044689A JP3251002B2 (ja) | 1989-08-15 | 1989-08-15 | 画像データの受信装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374986A JPH0374986A (ja) | 1991-03-29 |
| JP3251002B2 true JP3251002B2 (ja) | 2002-01-28 |
Family
ID=16589465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21044689A Expired - Lifetime JP3251002B2 (ja) | 1989-08-15 | 1989-08-15 | 画像データの受信装置及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0417914B1 (ja) |
| JP (1) | JP3251002B2 (ja) |
| KR (1) | KR100252145B1 (ja) |
| DE (1) | DE69025682T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2969867B2 (ja) * | 1990-08-31 | 1999-11-02 | ソニー株式会社 | ディジタル画像信号の高能率符号化装置 |
| JPH0614313A (ja) * | 1992-06-29 | 1994-01-21 | Canon Inc | 画像処理装置 |
| AUPN399295A0 (en) * | 1995-07-06 | 1995-07-27 | Diginet Systems Pty. Limited | Virtual broadband transmission |
| JP2007323479A (ja) * | 2006-06-02 | 2007-12-13 | Fuji Xerox Co Ltd | 画像処理装置、画像符号化装置、画像復号化装置、画像処理システム及びプログラム |
| US8165203B2 (en) | 2006-12-07 | 2012-04-24 | Qualcomm Incorporated | Line-based video rate control |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540809B2 (ja) * | 1986-07-30 | 1996-10-09 | ソニー株式会社 | 高能率符号化装置 |
-
1989
- 1989-08-15 JP JP21044689A patent/JP3251002B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-13 KR KR1019900012421A patent/KR100252145B1/ko not_active IP Right Cessation
- 1990-08-15 EP EP19900308956 patent/EP0417914B1/en not_active Expired - Lifetime
- 1990-08-15 DE DE1990625682 patent/DE69025682T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910005689A (ko) | 1991-03-30 |
| EP0417914B1 (en) | 1996-03-06 |
| KR100252145B1 (ko) | 2000-04-15 |
| DE69025682T2 (de) | 1996-08-01 |
| JPH0374986A (ja) | 1991-03-29 |
| DE69025682D1 (de) | 1996-04-11 |
| EP0417914A3 (en) | 1992-07-15 |
| EP0417914A2 (en) | 1991-03-20 |
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