JP2990768B2 - ディジタル画像信号の高能率符号化装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルVTR等に適用され、伝送或い
は記録されるデータ量を圧縮するためのディジタル画像
信号の高能率符号化装置に関する。

〔発明の概要〕

請求項（１）記載の発明は、２次元ブロック構造に変
換されたディジタル画像信号が供給され、時間的に連続
する第１及び第２のフレームに夫々属し、空間的に同一
の位置の第１及び第２のブロックの間で、第１のブロッ
クを常に伝送し、第２のブロックの伝送／非伝送を適応
的に行う回路と、第１及び第２のブロックの間で同一位
置の画素データ間の値の差の絶対値に応じて、第２のブ
ロックの伝送／非伝送を制御するための制御回路と、第
１のブロック及び伝送するものとされた第２のブロック
の画素データが供給され、画素データをブロック単位で
圧縮符号化する符号化回路と、符号化回路で発生する２
フレーム期間のデータ量を目標値以下に制御するよう
に、圧縮符号化を制御するバッファリング回路とからな
り、バッファリング回路では、第１フレームに対して先
行する２フレームの夫々のしきい値の平均的なしきい値
で、第１フレームの圧縮符号化が制御され、２フレーム
期間の目標値をＬとし、第１フレームの発生データ量を
ｌ′とする時に、第２フレームでは、発生データ量を
（Ｌ−ｌ′）以下とするバッファリングがされるディジ
タル画像信号の高能率符号化装置であり、少ないメモリ
容量で高い圧縮率とバッファリングとを達成することが
できる。

〔従来の技術〕

ビデオ信号の符号化方法として、伝送帯域を狭くする
目的でもって、１画素当たりの平均ビット長又はサンプ
リング周波数を小さくするいくつかの高能率符号化方法
が知られている。本願出願人は、２次元ブロック内或い
は３次元ブロック内に含まれる複数画素の最大値及び最
小値により規定されるダイナミックレンジを求め、この
ダイナミックレンジに適応した符号化を行う高能率符号
化装置を提案している（特開昭61−144989号公報、特開
昭62−92620号公報参照）。更に、特開昭62−128621号
公報に記載されているように、量子化を行った時に生じ
る最大歪が一定となるようなダイナミックレンジに応じ
てビット長が変換する可変長符号化方法が提案されてい
る。

先に提案されているダイナミックレンジに適応した符
号化方法（ADRCと称する）では、ダイナミックレンジDR
（最大値MAXと最小値MINの差）が例えば（８ライン×８
画素＝64画素）からなる２次元的なブロック毎に算出さ
れる。また、入力画素データからそのブロック内で最小
のレベル（最小値）が除去される。この最小値除去後の
画素データが代表レベルに変換される。この量子化は、
元の量子化ビット長より少ないビット長例えば２ビット
と対応する４個のレベル範囲に検出されたダイナミック
レンジDRを分割し、ブロック内の各画素データが属する
レベル範囲を検出し、このレベル範囲を示すコード信号
を発生する処理である。

上述のダイナミックレンジに適応したADRC符号化は、
伝送すべきデータ量を大幅に圧縮することができるの
で、ディジタルVTRに適用して好適である。しかし、可
変長ADRCは、伝送データの量が画像の内容によって変動
するために、所定量のデータを１トラックとして記録す
るディジタルVTRのような固定レートの伝送路を使用す
る時には、伝送データ量を制御するためのバッファリン
グの処理か必要である。

可変長ADRCのバッファリングの方式として、本願出願
人は、特願昭61−257586号明細書に記載されているよう
に、累積型のダイナミックレンジの度数分布表を作成
し、この度数分布表に対して予め用意されているしきい
値を適用してビット長を制御し、所定期間例えば２フレ
ーム期間の発生データ量を求め、発生データ量が目標値
を超えないように、制御する装置を提案している。

〔発明が解決しようとする課題〕

上述の３次元ADRCに関連したバッファリングでは、３
次元ADRCのために、２フレーム期間毎に発生データ量が
制御され、しきい値が決定されるまで、入力データを２
フレーム期間遅延させる必要があった。その結果、必要
なメモリ容量が多くなる問題があった。

従って、この発明の目的は、ADRC等の圧縮符号化に関
連してバッファリングを行うためのメモリ容量が低減さ
れたディジタル画像信号の高能率符号化装置を提供する
ことにある。

〔課題を解決するための手段〕

この発明は、２次元ブロック構造に変換されたディジ
タル画像信号が供給され、時間的に連続する第１及び第
２のフレームに夫々属し、空間的に同一の位置の第１及
び第２のブロックの間で、第１のブロックを常に伝送
し、第２のブロックの伝送／非伝送を適応的に行う回路
（５）と、 第１及び第２のブロックの間で同一位置の画素データ
間の値の差の絶対値に応じて、第２のブロックの伝送／
非伝送を制御するための制御回路（６、７、８、10、1
1、12）と、 第１のブロック及び伝送するものとされた第２のブロ
ックの画素データが供給され、画素データをブロック単
位で圧縮符号化する符号化回路（13、18）と、 符号化回路（13、18）で発生する２フレーム期間のデ
ータ量を目標値Ｌ以下に制御するように、圧縮符号化を
制御するバッファリング回路（19）とからなり、 バッファリング回路（19）では、第１フレームに対し
て先行する２フレームの夫々のしきい値の平均的なしき
い値で、第１フレームの圧縮符号化が制御され、２フレ
ーム期間の目標値をＬとし、第１フレームの発生データ
量をｌ′とする時に、第２フレームでは、発生データ量
を（Ｌ−ｌ′）以下とするバッファリングがされること
を特徴とするディジタル画像信号の高能率符号化装置で
ある。

〔作用〕

２次元ブロックの構造とされ、このブロック単位で駒
落とし処理され、駒落とし処理されたデータがADRC、DC
T等の符号化回路で符号化される。従って、３次元ブロ
ックを構成する必要がなく、メモリ容量を低減できる。
また、バッファリングは、１フレーム期間毎になされる
ので、しきい値が決定されるまで、入力データを遅延さ
せるためのメモリ容量が１フレーム分で良い。

〔実施例〕

以下、この発明について図面を参照して説明する。こ
の説明は、下記の項に従ってなされる。

a.全体の構成 b.バッファリング回路 c.一実施例の動作説明 d.変形例 a.全体の構成 第１図において、１で示す入力端子にディジタルビデ
オ信号が供給される。入力ディジタルビデオ信号がブロ
ック化回路２に供給される。ブロック化回路２は、ラス
ター走査の順序のビデオ信号をブロックの順序のものに
変換する。即ち、１フレームの画面が例えば（４ライン
×８画素）の２次元ブロックに細分化される。３次元ブ
ロックと異なり、２次元ブロックを形成する時には、ブ
ロック化回路２のメモリ容量を少なくできる。

ブロック化回路２の出力信号がサブサンプリング回路
３に供給される。サブサンプリング回路３は、五の目格
子のサブサンプリングパターンで画素数を1/2に減少さ
せる。従って、１ブロック内の画素数が16画素となる。
サブサンプリング回路３には、端子４から２フレーム毎
に相補する形のサブサンプリングパターンを生じさせる
ための制御信号が供給される。このサブサンプリングに
より、ブロック間の動きが１フレームの画素データの差
から検出できる。

第２図は、サブサンプリングパターンを示すもので、
B1、B2、B3、・・・が時間的に連続するフレームF1、F
2、F3、・・・に各々属し、空間的に同一の位置のブロ
ックを表している。勿論、各フレームには、図示のブロ
ック以外の多数のブロックが含まれている。また、第２
図において、○及び△が伝送画素を表し、×が非伝送画
素を表している。フレームF1及びF2等の各２フレーム期
間では、サブサンプリングパターンが同一とされ、ま
た、破線で区切って示すように、ある２フレームのパタ
ーンと次の２フレームのものとは、相補的な形とされて
いる。

サブサンプリング回路３の出力信号がブロック単位で
駒落としを行う駒落とし回路５と比較回路６とフレーム
遅延回路７とに供給される。駒落とし回路５には、駒落
としするかしないか、即ち、そのブロックの伝送／非伝
送を制御する制御信号がスイッチング回路８を介して供
給される。このスイッチング回路８は、端子９からのス
イッチング信号で１フレーム周期でその入力端子ａ及び
ｂを交互に選択するように制御される。

スイッチング回路８の入力端子ａには、“1"の信号が
常に供給されている。“1"は、駒落とし回路５にとって
そのブロックを伝送することを意味する。従って、時間
的に連続する２フレームの前の１フレームF1、F3、F5、
・・・に含まれるブロックB1、B3、B5、・・・は、常に
伝送される。この２フレームの後の１フレームF2、F4、
F5、・・・では、スイッチング回路８の入力端子ｂが選
択され、適応的に、伝送／非伝送が制御される。即ち、
前のフレームと現在のフレームとのフレーム差の絶対値
に基づいて、ブロックの伝送／非伝送が制御される。

比較回路６は、現在のフレームと前のフレームとの各
画素の値の差（即ち、フレーム差）を検出し、このフレ
ーム差が絶対値化回路10により絶対値に変換される。絶
対値化回路10の出力信号が集計回路11に供給され、集計
回路11により各画素についてのフレーム差の絶対値が１
ブロックにわたって集計される。集計回路11の出力が比
較回路12に供給される。

比較回路12には、後述のバッファリング回路19からの
動きに関するしきい値Ｍが供給されている。集計された
値がしきい値Ｍ以下の時には、比較回路12の出力が“0"
となり、それ以外の時では、比較回路12の出力が“1"と
なる。言い換えれば、集計値がしきい値Ｍ以下の時に、
そのブロックが伝送されない駒落とし処理がなされる。
ブロック間の動き量と対応するデータは、この一実施例
以外の方法で形成することができる。

ブロックの伝送／非伝送を制御するための比較回路12
の出力は、伝送の割合ｗを検出するために、検出回路20
に対しても供給される。検出回路20は、１フレーム期間
の伝送の割合ｗを検出する。各２フレームの後のフレー
ムF2、F4、・・・では、適応的な駒落としがなされるの
で、後のフレームの各々では、伝送すべきデータの元の
データに対する割合ｗが変化する。１フレーム内のブロ
ックの総数が既知であるので、この総数に対して伝送さ
れるブロック数の比が割合ｗとして検出される。検出回
路20の出力信号がバッファリング回路19に供給される。
また、受信側で駒落としされたブロックを識別するため
に必要であり、駒落としフラグとしてフレーム化回路22
に供給され、後述の符号化データと共に伝送される。

駒落とし回路５に対しては、ADRCのエンコーダが接続
され、エンコーダと関連してバッファリング回路19が設
けられる。

駒落とし回路５の出力信号が検出回路13及び遅延回路
14に供給される。検出回路13は、ブロックのダイナミッ
クレンジDR及び最小値MINを検出する。遅延回路14は、
最小値MIN及びダイナミックレンジDRを検出する時間、
データを遅延させる。減算回路15では、遅延回路14から
のビデオデータから最小値MINが減算され、減算回路15
から最小値が除去されたビデオデータが得られる。

減算回路15の出力データ及びダイナミックレンジDRが
遅延回路16及び17を夫々介して量子化回路18に供給され
る。量子化回路18から元のビット長（８ビット）より少
ないｎビット長（ｎ＝0,1,2,3又は４ビット）のコード
信号DTが得られる。量子化回路18は、ダイナミックレン
ジDRに適応した量子化を行う。つまり、ダイナミックレ
ンジDRを2ⁿ等分した量子化ステップΔで、最小値が除去
されたビデオデータが除算され、商を切り捨てで整数化
した値がコード信号DTとされる。量子化回路18は、除算
回路或いはROMで構成できる。

コード信号DTに割り当てられるビット長ｎは、所定期
間例えば２フレーム当りの発生データ量が目標値Ｌ（ビ
ット）を超えないように決定されたものである。このバ
ッファリングのために、ダイナミックレンジDRが供給さ
れるバッファリング回路19が設けられている。バッファ
リング回路19では、後述のように、しきい値の組（T1、
T2、T3、T4、Ｍ）が複数組例えば32個用意されており、
これらのしきい値の組がパラメータコードPi（ｉ＝1,2,
3,・・,32）により区別される。パラメータコードPiの
番号ｉが大きくなるに従って、発生データ量が単調に減
少するように設定されている。但し、発生データ量が減
少するに従って復元画像の画質が劣化する。

バッファリング回路19からのレベル方向のしきい値T1
〜T4と遅延回路17を介されたダイナミックレンジDRとが
ビット長決定回路21に供給される。遅延回路16及び17
は、バッファリング回路19でしきい値が決定されるのに
要する時間、データを遅らせるために設けられている。
ビット長決定回路21では、ダイナミックレンジDRとしき
い値T1〜T4（T1＜T2＜T3＜T4）とが供給される。ダイナ
ミックレンジDRとしきい値T1〜T4との大きさの関係に基
づいて、割り当てビット長ｎが決定される。

ADRCエンコーダの符号化出力DR、MIN、DTと、ブロッ
クの伝送／非伝送を示すフラグと、パラメータコードPi
がフレーム化回路22に供給され、出力端子23には、伝送
データが取り出される。フレーム化回路22は、上述の符
号化出力に対して同期信号が付加された伝送データを形
成する。また、フレーム化回路22では、エラー訂正符号
の符号化がなされる。

図示せずも、再生側では、フレーム分解回路、ADRCの
デコーダ、駒落としされたブロックを前のブロックで補
間する回路、非伝送画素を補間する回路、ブロック分解
回路等が設けられている。ADRCのデコーダは、パラメー
タコードPiで指定されるしきい値T1〜T4とダイナミック
レンジDRとからビット長ｎを復号し、ビット長ｎ及びダ
イナミックレンジDRに応じた量子化ステップΔとコード
信号DTの値とを使用してレベルの復元を行う。更に、こ
の復元レベルに対して最小値MINが加算される。

b.バッファリング回路 第３図は、バッファリング回路19の一例を示す。バッ
ファリング回路19には、度数分布表及び累積度数分布表
を作成するために、31で示すメモリ（RAM）が設けられ
ている。このメモリ31に対してマルチプレクサ32を介し
てアドレスが供給される。マルチプレクサ32の一方の入
力として入力端子33からダイナミックレンジDRが供給さ
れ、その他方の入力としてアドレス発生回路41からのア
ドレスが供給される。メモリ31には、加算回路34の出力
信号が入力され、メモリ31の出力データとマルチプレク
サ35の出力とが加算回路34で加算される。

加算回路34の出力がレジスタ36に供給され、レジスタ
36の出力がマルチプレクサ35及び比較回路37に供給され
る。マルチプレクサ35には、レジスタ36の出力の他に０
及び＋１が供給されている。発生データ量の演算動作が
されると、レジスタ36の出力にADRC符号化により発生す
る１フレーム期間のデータ量liが求められる。

比較回路37では、発生データ量liとスイッチング回路
38からの目標値とが比較され、比較回路37の出力信号が
パラメータコード発生回路39及び制御信号発生回路48に
供給される。パラメータコード発生回路39からのパラメ
ータコードPiがスイッチング回路40を介してアドレス発
生回路41及びレジスタ42に供給される。レジスタ42に取
り込まれたパラメータコードPiが前述のようにフレーム
化回路22に供給されると共に、ROM43に供給される。ROM
43には、第４図に示すしきい値のテーブルが格納されて
いる。ROM43は、アドレスとして入力されたパラメータ
コードPiと対応してしきい値の組（T1i、T2i、T3i、T4
i、Mi）を発生する。しきい値テーブルは、パラメータ
コードPiの番号が増加するに従って発生データ量をより
厳しく制限するように構成されている。即ち、レベル方
向のしきい値T1〜T4の値と駒落としのしきい値Ｍとが単
調に増加している。レベル方向のしきい値は、前述のよ
うに、ビット長決定回路21に供給され、動きに関するし
きい値Ｍが比較回路12に供給される。

前述の検出回路20で検出された伝送の割合ｗが演算回
路45に供給される。F1及びF2等の２フレーム期間の発生
データ量に対する目標値をＬとすると、演算回路45は、
L/（１＋ｗ）の演算を行い、その演算結果が比較回路46
に供給される。この演算回路45の出力は、前の２フレー
ム期間のしきい値の組の番号の平均値を現在のフレーム
に対して適用しようとする時に、現在のフレームに関す
る目標値として使用される。

比較回路46には、レジスタ47を介された発生データ量
ｌ′が供給され、比較回路46の比較出力が制御信号発生
回路48に供給される。この発生データ量ｌ′は、前の２
フレーム期間のしきい値の組の番号の平均値を現在のフ
レームに対して適用しようとする時に、現在のフレーム
に関して求められたものである。発生データ量ｌ′は、
減算回路49にも供給される。減算回路49では、２フレー
ム期間の目標値Ｌからｌ′が減算される。減算回路49か
らの（Ｌ−ｌ′）がスイッチング回路38の入力端子ｄに
供給される。スイッチング回路38の他方の入力端子ｃに
は、L/2の目標値が供給されている。

比較回路46の出力信号が制御信号発生回路48に供給さ
れる。制御回路48は、レジスタ36、42、47、50をクリア
するための制御信号と、レジスタ42にデータを取り込む
ことを制御する信号と、スイッチング回路38及び40を夫
々制御するためのスイッチング信号とを発生する。スイ
ッチング回路38は、初期状態及びシーンチェンジの時に
入力端子ｃを通じてL/2の目標値を比較回路37に供給
し、それ以外では、減算回路49の出力信号を目標値とし
て比較回路37に供給するように制御される。

パラメータコード発生回路39からのパラメータコード
Piがスイッチング回路40の入力端子ｅとレジスタ50と加
算回路51とに供給される。レジスタ50の出力が加算回路
51に供給され、加算回路51の出力が1/2倍回路52に供給
され、1/2倍回路52から連続する２フレームのしきい値
の番号Ni及びNi＋１の平均値の番号が発生する。この平
均値がスイッチング回路40の入力端子ｆに供給される。
スイッチング回路40は、制御信号発生回路48からのスイ
ッチング信号で制御される。スイッチング回路40の入力
端子ｅが選択される時には、パラメータコード発生回路
39からのパラメータコードPiがアドレス発生回路41に供
給される。一方、その入力端子ｆが選択される時には、
平均化されたしきい値の番号を示すパラメータコードPi
がアドレス発生回路41に供給される。

この一実施例では、初期状態或いはシーンチェンジが
発生した直後では、１フレーム期間で発生するデータ量
をL/2以下に制御するバッファリングがなされる。即
ち、この場合では、第３図に示すように、スイッチング
回路38が入力端子ｄを選択し、スイッチング回路40が入
力端子ｅを選択する。この状態のバッファリング回路19
の動作について第５図のフローチャートを参照して説明
する。

最初のステップ61で、メモリ31及びレジスタ36、42、
47、50がゼロクリアされる。メモリ31のゼロクリアのた
めに、マルチプレクサ32がアドレス発生回路41で発生し
たアドレスを選択し、加算回路34の出力が常に０とされ
る。アドレスは、（0,1,2,・・・・,255）と変化し、メ
モリ31の全てのアドレスに０データが書き込まれる。

次のステップ62で、メモリ31にバッファリングのされ
る単位期間である１フレームのダイナミックレンジDRの
度数分布表が作成される。マルチプレクサ32は、端子33
からのダイナミックレンジDRを選択し、マルチプレクサ
35が＋１を選択する。従って、１フレーム期間が終了し
た時、ダイナミックレンジDRと対応するメモリ31の各ア
ドレスに、各DRの発生度数が記憶される。このメモリ31
の度数分布表は、第６図Ａに示すように、DRを横軸と
し、度数を縦軸とするものである。

次に、度数分布表が累積度数分布表に変換される（ス
テップ63）。累積度数分布表を作成する時には、マルチ
プレクサ32がアドレス発生回路41からのアドレスを選択
し、マルチプレクサ35がレジスタ36の出力を選択する。
アドレスが255から０に向かって順次ディクレメントす
る。メモリ31の読み出し出力が加算回路34に供給され、
加算回路34でレジスタ36の内容と加算される。加算回路
34の出力がメモリ31の読み出しアドレスと同一のアドレ
スに書き込まれると共に、レジスタ36の内容が加算回路
34の出力に更新される。メモリ31のアドレスが255とさ
れる初期状態では、レジスタ36がゼロクリアされてい
る。メモリ31の全アドレスに関して、度数が累積された
時に、メモリ31には、第６図Ｂに示す累積度数分布表が
作成される。

この累積度数分布表に対してレベル方向のしきい値の
組（T1i、T2i、T3i、T4i）が適用された時の発生データ
量liが演算される（ステップ64）。発生データ量liの演
算時には、マルチプレクサ32がアドレス発生回路41の出
力を選択し、マルチプレクサ35がレジスタ36の出力を選
択する。パラメータコード発生回路39は、P1からP32に
向かって順次変化するパラメータコードを発生する。パ
ラメータコードPiがスイッチング回路40を介してアドレ
ス発生回路41に供給され、（T1i、T2i、T3i、T4i）の各
しきい値と対応するアドレスが順次発生する。

各しきい値と対応するアドレスから読み出された値A
1、A2、A3、A4が加算回路34とレジスタ36とで累算され
る。この累積値（A1＋A2＋A3＋A4）がパラメータコード
Piで指定されるしきい値の組が適用された時の発生デー
タ量liと対応している。つまり、第６図Ｂに示す累積度
数分布表において、しきい値T1、T2、T3、T4と夫々対応
するアドレスから読み出された値A1、A2、A3、A4の合計
値（A1＋A2＋A3＋A4）に対して、ブロック内の画素数
（16）を乗じた値が発生データ量（ビット長）である。
但し、画素数は、一定であるため、第３図に示されるバ
ッファリング回路19では、画素数の乗算処理を省略して
いる。

この発生データ量liが目標値L/2と比較される（ステ
ップ65）。（Ai≦L/2）が成立する時に発生する比較回
路37の出力がパラメータコード発生回路39に供給され、
パラメータコードPiのインクリメントが停止されると共
に、そのパラメータコードPiがレジスタ42に取り込まれ
る。レジスタ42からのパラメータコードPiとROM43で発
生したしきい値の組とが出力される（ステップ66）。

比較回路37における判定のステップ65で、（li≦L/
2）が成立しない時には、パラメータコードPiが次のも
のPi＋１に変更され、Pi＋１に対応するアドレスがアド
レス発生回路41から発生する。上述と同様に発生データ
量li＋１が演算され、比較回路37で目標値L/2と比較さ
れる。（li≦L/2）が成立するまで、上述の動作が繰り
返される。

c.一実施例の動作説明 第７図を参照して、この一実施例の動作説明を行う。
第２図に示す最初のフレームF1の画像データが入力され
る初期状態では、上述の動作によりフレームF1で発生す
るデータ量l1がL/2以下とするバッファリングがなされ
る。この時のレベル方向のしきい値T1〜T4により、２次
元ADRCの符号化がなされる（ステップ71）。N1がフレー
ムF1で使用されたしきい値の番号、即ち、N1は、使用さ
れたしきい値のパラメータコードPiのｉと一致する番号
である。

次のフレームF2では、N1の動きに関するしきい値Ｍに
よりブロック単位の駒落とし処理がなされる（ステップ
72）。駒落とし処理後のフレームF2の伝送の割合ｗが検
出回路20で検出される（ステップ73）。駒落とし処理後
のフレームF2のデータがADRC符号化される（ステップ7
4）。この時のしきい値は、フレームF1と同様に、発生
データ量l2をL/2以下とするものである。

フレームF1及びF2に関しては、２フレーム期間の目標
値Ｌを半分として１フレーム期間の目標値L/2が設定さ
れている。しかしながら、フレームF2は、サブサンプリ
ングで伝送すべきデータ量が低減されている。その結
果、第８図に示すように、フレームF1についてのしきい
値の番号N1が大きく、フレームF2についてのしきい値の
番号N2がかなり小さくなる。

次のフレームF3に関して、累積度数分布表が作成され
た後で、前の２フレームF1及びF2のしきい値の番号N1及
びN2の平均値N3で符号化した時の発生データ量l3′が求
められる（ステップ75）。この発生データ量ｌ′がレジ
スタ47を介して比較回路46に供給される。比較回路46で
は、（l3′≦L/（１＋w2））の比較動作がなされる（ス
テップ76）。

この関係が成立する時には、番号N3のしきい値により
フレームF3のデータが符号化される（ステップ77）。こ
れと逆に、上記の関係が成立しない時には、シーンチェ
ンジと判定され、フレームF3について発生データ量l3を
L/2以下とするバッファリングがなされ、このバッファ
リングで決定されたしきい値でフレームF3のデータが符
号化される（ステップ81）。この処理は、ステップ71の
初期状態と同様のものであり、以下、ステップ71以降と
同様の動作が繰り返される。

ステップ76の関係が成立する時では、次に、しきい値
の番号N3に含まれるしきい値M3によりフレームF4に関し
ての駒落とし処理がされる（ステップ78）。駒落とし後
のフレームF4の伝送データの割合w4が検出される（ステ
ップ79）。

フレームF4に関してのバッファリングでは、目標値と
して減算回路49で形成された（Ｌ−l3′）が使用され
る。つまり、２フレーム期間の目標値Ｌに対して、前の
フレームF3では、l3′のデータが発生しているので、残
りの（Ｌ−l3′）のデータ量以下にフレームF4の発生デ
ータ量が抑えられる。このバッファリングで決定された
しきい値の番号N4でフレームF4のデータが符号化される
（ステップ80）。このステップ80の次の処理は、ステッ
プ75と同様であり、上述と同様の処理が繰り返される。

上述の動作を行うこの一実施例は、シーンチェンジが
発生しない時では、第８図に示すように、フレームF3以
降でしきい値の番号が破線で示す平均的なものに収束す
ることができる。

d.変形例 なお、以上の説明では、ダイナミックレンジ情報を伝
送するために、ダイナミックレンジDRと最小値MINとを
送信している。しかし、付加コードとしてダイナミック
レンジDRの代わりに最大値MAXまたは量子化ステップ幅
を伝送しても良い。

また、上述の一実施例は、各２フレーム期間の後のブ
ロックの画素データ自体に符号化処理を適用している
が、前のフレームの各画素データと後のフレームの各画
素データとの差分（残差）に対して、符号化を行うよう
にしても良い。つまり、この場合には、後のフレームの
各ブロック内の画素と対応するデータが差分値を有して
いる。

更に、この発明は、上述のADRC以外のDCT（Discrete
cosine transform）等のブロック符号化を使用すること
ができる。DCTの場合では、上述の差分値を画素データ
に代えて使用する符号化が有効である。

〔発明の効果〕

この発明は、２次元ブロックでADRC等の圧縮符号化を
行うので、３次元ブロックADRCと比較して必要なメモリ
容量を少なくでき、また、２フレーム期間毎に発生デー
タ量を目標値以下とするが、バッファリングは、１フレ
ーム期間毎に行うことができる。従って、しきい値が決
定されるまで、入力データを遅延させるためのメモリ容
量が１フレーム分で良い利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示すブロッ
ク図、第２図はサブサンプリングの説明に用いる略線
図、第３図はバッファリング回路の一例のブロック図、
第４図はしきい値テーブルの一例の略線図、第５図はバ
ッファリング回路の動作説明に用いるフローチャート、
第６図はバッファリング回路で作成される度数分布表及
び累積度数分布表を夫々示す略線図、第７図はこの発明
の一実施例の動作説明に用いるフローチャート、第８図
はこの一実施例の説明に用いる略線図である。 図面における主要な符号の説明 1:ディジタルビデオ信号の入力端子、 3:サブサンプリング回路、 5:駒落とし回路、 ６、12:比較回路、 8:スイッチング回路、 13:ダイナミックレンジDR及び最小値MINの検出回路、 18:量子化回路、 19:バッファリング回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/91 - 5/956 H04N 7/24 - 7/68

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】２次元ブロック構造に変換されたディジタ
   ル画像信号が供給され、時間的に連続する第１及び第２
   のフレームに夫々属し、空間的に同一の位置の第１及び
   第２のブロックの間で、上記第１のブロックを常に伝送
   し、上記第２のブロックの伝送／非伝送を適応的に行う
   手段と、 上記第１及び第２のブロックの間で同一位置の画素デー
   タ間の値の差の絶対値に応じて、上記第２のブロックの
   伝送／非伝送を制御するための制御手段と、 上記第１のブロック及び伝送するものとされた第２のブ
   ロックの画素データが供給され、上記画素データをブロ
   ック単位で圧縮符号化する符号化手段と、 上記符号化手段で発生する２フレーム期間のデータ量を
   目標値以下に制御するように、上記圧縮符号化を制御す
   るバッファリング手段とからなり、 上記バッファリング手段では、上記第１フレームに対し
   て先行する２フレームの夫々のしきい値の平均的なしき
   い値で、上記第１フレームの上記圧縮符号化が制御さ
   れ、２フレーム期間の上記目標値をＬとし、上記第１フ
   レームの発生データ量をｌ′とする時に、上記第２フレ
   ームでは、発生データ量を（Ｌ−ｌ′）以下とするバッ
   ファリングがされることを特徴とするディジタル画像信
   号の高能率符号化装置。
2. 【請求項２】上記バッファリング手段が上記第１フレー
   ムの発生データ量ｌ′からシーンチェンジを検出する手
   段を有することを特徴とする請求項（１）記載のディジ
   タル画像信号の高能率符号化装置。
3. 【請求項３】初期状態又は上記シーンチェンジが検出さ
   れた時では、１フレーム期間の発生データ量をL/2以下
   とするバッファリングを行うことを特徴とする請求項
   （１）又は（２）記載のディジタル画像信号の高能率符
   号化装置。
4. 【請求項４】上記バッファリング手段がレベル方向の第
   １のしきい値と共に、上記第２のブロックの伝送／非伝
   送を制御するための第２のしきい値とからなるしきい値
   テーブルを有し、上記第１及び第２のしきい値を用いて
   発生データ量を制御することを特徴とする請求項
   （１）、（２）又は（３）記載のディジタル画像信号の
   高能率符号化装置。